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技術 インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器で出力信号の有効分解能を設定する方法及び装置

出願人 アイディーティー・ヨーロッパ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング
発明者 ラーイク・リヒターマルコ・マイラント
出願日 2015年11月6日 (5年0ヶ月経過) 出願番号 2015-218354
公開日 2016年5月26日 (4年6ヶ月経過) 公開番号 2016-096543
状態 特許登録済
技術分野 圧縮、伸長・符号変換及びデコーダ
主要キーワード 信号技術的 フィードバック分岐 サンプリングシーケンス 積分器段 基準信号電圧 差分入力信号 減衰度合い シグマ変換
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図面 (7)

課題

多段式インクリメンタルデルタシグマアナログデジタル変換器の安定性を広い入力信号範囲に渡って保証することができる装置及び方法を提供する。

解決手段

制御可能なコンデンサ配列10によって、基準キャパシタCrefを調整して設定する。このコンデンサ配列は、直列構成及び/又は並列構成可変に切換可能な個別コンデンサから構成され、それによって、要求される入力ダイナミクス範囲を完全に制御駆動するとともに、出力信号精度要件を満たすことができるように、基準キャパシタCrefの最適な調整及び設定を行なう。インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器5のフィードバック分岐8内で仮想的な基準電圧を生成し、設定可能な基準キャパシタCrefを用いて、この基準信号電圧Urefを、変化する入力信号範囲に適合するとともに、それに依存するクロックサイクル数Nを設定する。

概要

背景

従来技術では、インクリメンタルデルタシグマアナログデジタル変換器(iDS−ADC)は、先ずは或る与えられたクロックサイクル数Nの変調器サイクルによって、変換すべき入力信号変調して、そのデジタルビットストリームを内部量子化器の出力でデジタルフィルタリングする様々なアーキテクチャ提示している。その場合、デジタルフィルタは、Nクロックサイクル後に、アナログ入力信号Uinのデジタル表現を出力する。

従来技術では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の使用時に発生する問題を回避又は排除するために使用される幾つかの方法と装置が知られている。

特許文献1には、例えば、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を用いたアナログ・デジタル(A/D)変換のために、サンプリングした入力信号の入力オフセットを分離して補正できる方法が開示されている。そのために、フラクタルアルゴリズムを用いて、好適に接続したコンデンサによってオフセットを補正できるサンプリングシーケンスを利用している。従って、特許文献1では、リアルタイムオフセット補正とそれに対応するiDS−ADCの有効出力ダイナミクスの拡大の外に、出力信号でのフリッカ雑音成分の軽減も可能である。更に、特許文献1に記載された方法は、例えば、部品不整合により生じる、多数の技術プロセスパラメータのばらつきに依存しない方法である。

特許文献2には、多段式インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器における安定性の改善及び入力電圧範囲拡大方法が開示されている。その場合、新たなAD変換の開始毎に、少なくとも一つ又は複数の積分器段リセット状態に保持されて、第一のループ進行後に、漸く特別な方式に基づきセットされるか、或いは全ての積分器段が当初リセット状態に有り、ループ進行又は反復毎に段階的にセットされている。その場合、それに対応する積分器段は、iDS−ADCの伝達全体と同様に安定したままである。従って、特許文献2のリセット初期化方法により、雑音伝達関数(Noise−Transfer−Function、短縮してNTF)を実現することが可能であり、それは、iDS−ADC入力電圧信号が大きくなった場合に、場合によっては、ADCの不安定な動作を引き起こす。その結果、一つのiDS−ADCを用いて、より積極的なNTFを実現するか、或いは、より広い入力電圧信号範囲を処理することができる。更に、特許文献2に記載された方法を用いて、特に、(例えば、入力信号のレベルが高い場合に)必要な安定性判定基準の達成に関して、より高い次数のiDS−ADCの実現が容易になる。特許文献2では、iDS−ADCを特に使用する理由は、特に、iDS−ADCの待ち時間が、接続されているデシメーションフィルタベースバンドサンプリング周期の約半分だけに相当し、それにより、一方において、例えば、逐次比較レジスタSAR型変換器を用いた場合などの個別変換が可能になるからである。それは、変換毎のエネルギー必要量に関心が有るアプリケーション及び/又はADCを繰り返し休止状態移行すべき、移行できる、或いは移行しなければならないアプリケーションにおいて、そのようなADCを使用することに関して有利である。後者は、例えば、多重化システムにおいて、一つの同じADCが異なる入力源の信号を処理する場合である。それは、例えば、従来のデルタ・シグマ・アナログ・デジタル変換器では、同程度には実現できず、制御負荷、時間負荷及びエネルギー負荷を増大させる必要が有った。

iDS−ADCでは、デジタル化すべき入力信号と必要な基準電圧を処理するために、しばしばスイッチトキャパシタ(短縮してSC)配列が使用されている。使用するコンデンサによる所謂不整合誤差を軽減すると同時に、そのような回路への電荷輸送に必要な(サンプリング及び電荷輸送)フェーズを最小限保持するために、特許文献3では、コンデンサ配列を用いて、A/D変換の間に異なる入力コンデンサを好適に選択し、巡回して割り当てることにより、最終的に不整合の影響と増幅誤差を軽減できる方法を提案している。その場合、特許文献3に提案された方法は、断続した基準信号を用いて動作するiDS−ADCに関する。従って、特許文献3によると、より高い次数のiDS−ADCでの安定性を保証するためには、信号対基準電圧(S/R)比を1より小さくしなければならない。それと関連して、言わば、上記のコンデンサ配列を用いて最終的には入力信号の減衰も実現し、そのため、断続した基準信号を用いてiDS−ADCの変調器を安定化させるとの意味において、S/R<1を実現するために、特許文献3に記載された不整合誤差と利得誤差を軽減する方法を使用することができる。

その方法の具体的な実現形態は、非特許文献1で説明されており、3次のデルタ・シグマ変換器が使用されている。(入力電圧UinとiDS−ADCのフィードバック分岐内に設けられたデジタル・アナログ変換器(DAC)の出力電圧UDACに依存して)入力キャパシタCinにiDS−ADCの差分入力電荷Qinを保持するために、2/3のS/R比を追求しており、その場合、Qin=Cin(2/3・Uin−UDAC)である。基本的にS/R<1でなければならないとの条件の外に、非特許文献1の著者達は、iDS−ADCにおいて新たな増幅誤差を更に発生させないために、iDS−ADCでのA/D変換用のクロックサイクル数Nを基準の整数倍にすべきであると述べている。

特許文献4は、特別な最小値計算部を用いて、iDS−ADCにおける入力信号に応じた内部処理量子化雑音に基づき(多段式)積分器段チェーンの出力で量子化誤差を計算する方法及びそのインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器としての実現形態を記載している。そのため、特許文献4では、iDS−ADCの出力信号又は出力値の精度を改善することが可能である。更に、特許文献4は、そこに記載されたADC出力値の精度改善方法の範囲内において、新たなAD変換前の変換値のリセットを実現することができる、或いは実現すべきであると述べている。更に、特許文献4は、その方法において、実行時間に応じた係数を用いて量子化雑音信号を増減して、その相応に増減した信号を用いて、iDS−ADCでのループ進行の調整を行なうことを開示している。そのループ進行の調整は、特に、ADC出力値の出来る限り高い精度を目標としている。

インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器は、典型的には、アナログ入力信号を処理して、その入力信号に出来る限り比例したデジタル出力信号対応付けるか、或いはデジタル出力値へのアナログ入力信号の有利には一義的なマッピングを実現するものである(図1)。

通常、入力信号には広帯域雑音熱雑音)が混じっている。ADC回路内の抵抗からの熱雑音又はpn遷移域を有する能動部品再結合雑音などの一連のADC固有雑音源が存在する。デルタ・シグマ変換に基づく変換器では、多くの場合、出力雑音は、所謂量子化雑音が支配的であり、入力雑音はフリッカ雑音又は1/f雑音が支配的である。(従来方式及びインクリメンタル方式の)デルタ・シグマ・アナログ・デジタル変換器内での雑音発生のために、入力信号の量子化雑音及び熱雑音Ninの大部分は、所謂ノイズシェーピングによって、より高い周波数シフトさせて、ローパスフィルタを用いて濾過して、デジタル化すべき信号から取り除くことができる。しかし、それによって、直流信号オフセットなどの信号成分及び/又はフリッカ雑音の大部分を補正することはできない。図2は、図1のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器と同等の離散時間、即ち、サンプリング動作ステムとしての図面を図示している。入力信号の雑音はNINとし、量子化によって発生する雑音はEとしている。

インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器での変調器次数の増加は、一般的にADC出力値の精度を向上させる同時に、実現する負担が増大して、変調器ループの安定性の保証が益々悪化するか、或いはループ安定性の僅かな余裕しか実現できなくなるとの結果を生じさせる。それは、更に、変調器ループの、そのためADC自体の望ましくない妨害の受け易さを高めることとなる。変調器次数の増加は、同じくインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器で処理可能な入力信号の範囲を狭め、そのため、入力信号のダイナミクスを縮小させる。インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器は、特に、新たなA/D変換毎に積分器がリセットされ、それにより、精確にただ一つの出力信号値への入力信号値のダイレクトマッピングが得られることが、従来のデルタ・シグマADCと異なる。それは、特に、複数の入力信号源を有する多重化システムでの使用に有利である。

デルタ・シグマ・変調器に基づく、より高い次数の如何なる変換器も、その安定性に関して、使用する基準電圧の一部だけに相当する入力信号範囲(ダイナミクス)に制限される。従って、場合によっては、多段式iDS−ADCを安定した動作範囲内に確実に留めるためには、入力信号を減衰しなければならない。その場合、典型的には、変調器次数が増大する程、入力信号に関する減衰度合いも増大する。しかし、その結果、ADCで使用可能な入力信号レベルも低下し、そのことは、更に、デジタル出力信号の精度を低下させるか、或いはそのような(安定性の制限の無い)ADCが達成可能な同じ出力精度を実現するためには、信号処理負担を増大させることとなる。更に、入力信号のオフセットは、入力信号内の有効信号成分に関して実際に実現可能なダイナミクスを一層低減させる可能性が有る。従って、そのようなオフセットは、iDS−ADCでの変換前に取り除くべきである。そのために、特許文献1の方法を使用するか、或いは安定したADC動作の拡大したダイナミクス範囲を規定することができる。

概要

多段式インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の安定性を広い入力信号範囲に渡って保証することができる装置及び方法を提供する。制御可能なコンデンサ配列10によって、基準キャパシタCrefを調整して設定する。このコンデンサ配列は、直列構成及び/又は並列構成可変に切換可能な個別コンデンサから構成され、それによって、要求される入力ダイナミクス範囲を完全に制御駆動するとともに、出力信号の精度要件を満たすことができるように、基準キャパシタCrefの最適な調整及び設定を行なう。インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器5のフィードバック分岐8内で仮想的な基準電圧を生成し、設定可能な基準キャパシタCrefを用いて、この基準信号電圧Urefを、変化する入力信号範囲に適合するとともに、それに依存するクロックサイクル数Nを設定する。

目的

本発明の課題は、多段式インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の安定性を広い入力信号範囲に渡って保証することができる装置及び方法を提示することである

効果

実績

技術文献被引用数
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牽制数
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請求項1

入力信号フィードバック分岐(8)内で生成される基準電圧信号の差分が第一の積分器(3)に供給されるインクリメンタルデルタシグマアナログデジタル変換器(1)を用いたインクリメンタル・デルタ・シグマ・アナログ・デジタル変換出力信号有効分解能を設定する方法において、このインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器(1)のフィードバック分岐(8)内で仮想的な基準電圧を生成し、設定可能な基準キャパシタCref(11)を用いて、この基準電圧信号を変化する入力信号範囲適合させるとともに、それに応じたクロックサイクル数Nを設定することを特徴とする方法。

請求項2

制御可能なコンデンサ配列(10)によって、基準キャパシタCref(11)を調整して設定することを特徴とする請求項1に記載の方法。

請求項3

+/−VDD動作電圧範囲内の入力信号がインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器(1)を過負荷とならないように最大限可能な形で制御駆動するように、基準キャパシタCref(11)の選択とクロックサイクル数N(12)の設定が行なわれることを特徴とする請求項1に記載の方法。

請求項4

コントロールユニット(9)を用いて、基準キャパシタCref(11)とクロックサイクル数N(12)を設定することを特徴とする請求項1から3までのいずれか一つに記載の方法。

請求項5

当該のコントロールユニット(9)が、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器(1)の少なくとも二つの積分器段(3)と、一つの量子化器(2)と、フィードバック分岐(8)内のデジタルアナログ変換器(5)とを制御することを特徴とする請求項4に記載の方法。

請求項6

当該のコントロールユニット(9)が、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器(1)の要求される精度範囲、設定された基準キャパシタCref(11)又はインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器に固有の更に別の測定値に応じたアルゴリズムを用いて、最適なクロックサイクル数N(12)を計算して設定することを特徴とする請求項4又は5に記載の方法。

請求項7

多重化システムのために、単一のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器(1)を使用することを特徴とする請求項1から6までのいずれか一つに記載の方法。

請求項8

当該のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器(1)を出力信号の有効分解能に関する精度要件に適合させることを特徴とする請求項1から6までのいずれか一つに記載の方法。

請求項9

インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器(1)が、アナログ変調器入力信号とアナログ基準電圧信号の間の差分を計算して差分電圧信号(u’in)を生成する差分演算器(4)と、この差分信号を積分又は合算して第一の積分信号(u1)を生成するリセット可能な第一の積分器(3)と、この積分信号を受信して量子化信号を生成する量子化器(2)と、このデジタル量子化信号を受信して基準電圧信号を差分演算器(4)に出力するフィードバック分岐(8)内のデジタル・アナログ変換器(5)とを備えた、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置において、制御可能なコンデンサ配列(10)がフィードバック分岐(8)内に配置され、このコンデンサ配列(10)、少なくとも一つの積分器(3)、量子化器(2)及びフィードバック分岐(8)内のデジタル・アナログ変換器(5)がコントロールユニット(9)と制御可能な形で接続されていることを特徴とするインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置。

請求項10

当該のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器(1)がM個の積分器段(3)を備えていることを特徴とする請求項9に記載のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置。

請求項11

当該のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器(1)の+/−VDDの動作電圧範囲内の入力信号が、積分器段の数Mと関係無く完全に制御駆動可能であることを特徴とする請求項9又は10に記載のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置。

請求項12

当該のコントロールユニット(9)がクロック制御論理部を備えていることを特徴とする請求項9から11までのいずれか一つに記載のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置。

技術分野

0001

本発明は、入力信号フィードバック分岐内で生成される基準電圧信号の差分を第一の積分器に供給するインクリメンタルデルタシグマアナログデジタル変換器を用いたインクリメンタル・デルタ・シグマ・アナログ・デジタル変換出力信号有効分解能を設定する方法に関する。

0002

本発明は、更に、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器が、アナログ変調器入力信号とアナログ基準電圧信号の間の差分を計算して差分電圧信号(u’in)を生成する差分演算器と、この差分信号を積分又は合算して第一の積分信号(u1)を生成するリセット可能な第一の積分器と、この積分信号を受信してビットストリーム量子化信号を生成する量子化器と、このデジタル量子化信号を受信して基準電圧信号を差分演算器に出力する、フィードバック分岐内のデジタルアナログ変換器とを備えたインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置に関する。

背景技術

0003

従来技術では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器(iDS−ADC)は、先ずは或る与えられたクロックサイクル数Nの変調器サイクルによって、変換すべき入力信号を変調して、そのデジタルビットストリームを内部量子化器の出力でデジタルフィルタリングする様々なアーキテクチャ提示している。その場合、デジタルフィルタは、Nクロックサイクル後に、アナログ入力信号Uinのデジタル表現を出力する。

0004

従来技術では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の使用時に発生する問題を回避又は排除するために使用される幾つかの方法と装置が知られている。

0005

特許文献1には、例えば、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を用いたアナログ・デジタル(A/D)変換のために、サンプリングした入力信号の入力オフセットを分離して補正できる方法が開示されている。そのために、フラクタルアルゴリズムを用いて、好適に接続したコンデンサによってオフセットを補正できるサンプリングシーケンスを利用している。従って、特許文献1では、リアルタイムオフセット補正とそれに対応するiDS−ADCの有効出力ダイナミクスの拡大の外に、出力信号でのフリッカ雑音成分の軽減も可能である。更に、特許文献1に記載された方法は、例えば、部品不整合により生じる、多数の技術プロセスパラメータのばらつきに依存しない方法である。

0006

特許文献2には、多段式インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器における安定性の改善及び入力電圧範囲拡大方法が開示されている。その場合、新たなAD変換の開始毎に、少なくとも一つ又は複数の積分器段リセット状態に保持されて、第一のループ進行後に、漸く特別な方式に基づきセットされるか、或いは全ての積分器段が当初リセット状態に有り、ループ進行又は反復毎に段階的にセットされている。その場合、それに対応する積分器段は、iDS−ADCの伝達全体と同様に安定したままである。従って、特許文献2のリセット初期化方法により、雑音伝達関数(Noise−Transfer−Function、短縮してNTF)を実現することが可能であり、それは、iDS−ADC入力電圧信号が大きくなった場合に、場合によっては、ADCの不安定な動作を引き起こす。その結果、一つのiDS−ADCを用いて、より積極的なNTFを実現するか、或いは、より広い入力電圧信号範囲を処理することができる。更に、特許文献2に記載された方法を用いて、特に、(例えば、入力信号のレベルが高い場合に)必要な安定性判定基準の達成に関して、より高い次数のiDS−ADCの実現が容易になる。特許文献2では、iDS−ADCを特に使用する理由は、特に、iDS−ADCの待ち時間が、接続されているデシメーションフィルタベースバンドサンプリング周期の約半分だけに相当し、それにより、一方において、例えば、逐次比較レジスタSAR型変換器を用いた場合などの個別変換が可能になるからである。それは、変換毎のエネルギー必要量に関心が有るアプリケーション及び/又はADCを繰り返し休止状態移行すべき、移行できる、或いは移行しなければならないアプリケーションにおいて、そのようなADCを使用することに関して有利である。後者は、例えば、多重化システムにおいて、一つの同じADCが異なる入力源の信号を処理する場合である。それは、例えば、従来のデルタ・シグマ・アナログ・デジタル変換器では、同程度には実現できず、制御負荷、時間負荷及びエネルギー負荷を増大させる必要が有った。

0007

iDS−ADCでは、デジタル化すべき入力信号と必要な基準電圧を処理するために、しばしばスイッチトキャパシタ(短縮してSC)配列が使用されている。使用するコンデンサによる所謂不整合誤差を軽減すると同時に、そのような回路への電荷輸送に必要な(サンプリング及び電荷輸送)フェーズを最小限保持するために、特許文献3では、コンデンサ配列を用いて、A/D変換の間に異なる入力コンデンサを好適に選択し、巡回して割り当てることにより、最終的に不整合の影響と増幅誤差を軽減できる方法を提案している。その場合、特許文献3に提案された方法は、断続した基準信号を用いて動作するiDS−ADCに関する。従って、特許文献3によると、より高い次数のiDS−ADCでの安定性を保証するためには、信号対基準電圧(S/R)比を1より小さくしなければならない。それと関連して、言わば、上記のコンデンサ配列を用いて最終的には入力信号の減衰も実現し、そのため、断続した基準信号を用いてiDS−ADCの変調器を安定化させるとの意味において、S/R<1を実現するために、特許文献3に記載された不整合誤差と利得誤差を軽減する方法を使用することができる。

0008

その方法の具体的な実現形態は、非特許文献1で説明されており、3次のデルタ・シグマ変換器が使用されている。(入力電圧UinとiDS−ADCのフィードバック分岐内に設けられたデジタル・アナログ変換器(DAC)の出力電圧UDACに依存して)入力キャパシタCinにiDS−ADCの差分入力電荷Qinを保持するために、2/3のS/R比を追求しており、その場合、Qin=Cin(2/3・Uin−UDAC)である。基本的にS/R<1でなければならないとの条件の外に、非特許文献1の著者達は、iDS−ADCにおいて新たな増幅誤差を更に発生させないために、iDS−ADCでのA/D変換用のクロックサイクル数Nを基準の整数倍にすべきであると述べている。

0009

特許文献4は、特別な最小値計算部を用いて、iDS−ADCにおける入力信号に応じた内部処理量子化雑音に基づき(多段式)積分器段チェーンの出力で量子化誤差を計算する方法及びそのインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器としての実現形態を記載している。そのため、特許文献4では、iDS−ADCの出力信号又は出力値の精度を改善することが可能である。更に、特許文献4は、そこに記載されたADC出力値の精度改善方法の範囲内において、新たなAD変換前の変換値のリセットを実現することができる、或いは実現すべきであると述べている。更に、特許文献4は、その方法において、実行時間に応じた係数を用いて量子化雑音信号を増減して、その相応に増減した信号を用いて、iDS−ADCでのループ進行の調整を行なうことを開示している。そのループ進行の調整は、特に、ADC出力値の出来る限り高い精度を目標としている。

0010

インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器は、典型的には、アナログ入力信号を処理して、その入力信号に出来る限り比例したデジタル出力信号対応付けるか、或いはデジタル出力値へのアナログ入力信号の有利には一義的なマッピングを実現するものである(図1)。

0011

通常、入力信号には広帯域雑音熱雑音)が混じっている。ADC回路内の抵抗からの熱雑音又はpn遷移域を有する能動部品再結合雑音などの一連のADC固有雑音源が存在する。デルタ・シグマ変換に基づく変換器では、多くの場合、出力雑音は、所謂量子化雑音が支配的であり、入力雑音はフリッカ雑音又は1/f雑音が支配的である。(従来方式及びインクリメンタル方式の)デルタ・シグマ・アナログ・デジタル変換器内での雑音発生のために、入力信号の量子化雑音及び熱雑音Ninの大部分は、所謂ノイズシェーピングによって、より高い周波数シフトさせて、ローパスフィルタを用いて濾過して、デジタル化すべき信号から取り除くことができる。しかし、それによって、直流信号オフセットなどの信号成分及び/又はフリッカ雑音の大部分を補正することはできない。図2は、図1のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器と同等の離散時間、即ち、サンプリング動作ステムとしての図面を図示している。入力信号の雑音はNINとし、量子化によって発生する雑音はEとしている。

0012

インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器での変調器次数の増加は、一般的にADC出力値の精度を向上させる同時に、実現する負担が増大して、変調器ループの安定性の保証が益々悪化するか、或いはループ安定性の僅かな余裕しか実現できなくなるとの結果を生じさせる。それは、更に、変調器ループの、そのためADC自体の望ましくない妨害の受け易さを高めることとなる。変調器次数の増加は、同じくインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器で処理可能な入力信号の範囲を狭め、そのため、入力信号のダイナミクスを縮小させる。インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器は、特に、新たなA/D変換毎に積分器がリセットされ、それにより、精確にただ一つの出力信号値への入力信号値のダイレクトマッピングが得られることが、従来のデルタ・シグマADCと異なる。それは、特に、複数の入力信号源を有する多重化システムでの使用に有利である。

0013

デルタ・シグマ・変調器に基づく、より高い次数の如何なる変換器も、その安定性に関して、使用する基準電圧の一部だけに相当する入力信号範囲(ダイナミクス)に制限される。従って、場合によっては、多段式iDS−ADCを安定した動作範囲内に確実に留めるためには、入力信号を減衰しなければならない。その場合、典型的には、変調器次数が増大する程、入力信号に関する減衰度合いも増大する。しかし、その結果、ADCで使用可能な入力信号レベルも低下し、そのことは、更に、デジタル出力信号の精度を低下させるか、或いはそのような(安定性の制限の無い)ADCが達成可能な同じ出力精度を実現するためには、信号処理負担を増大させることとなる。更に、入力信号のオフセットは、入力信号内の有効信号成分に関して実際に実現可能なダイナミクスを一層低減させる可能性が有る。従って、そのようなオフセットは、iDS−ADCでの変換前に取り除くべきである。そのために、特許文献1の方法を使用するか、或いは安定したADC動作の拡大したダイナミクス範囲を規定することができる。

0014

米国特許第6,909,388号明細書
米国特許公開第2008/0074303号明細書
米国特許公開第2011/0163901号明細書
ドイツ特許第102011079211号明細書

先行技術

0015

V. Quiquempoix et al.: “A Low−Power 22−bit IncrementalADC”,IEEE Journal of Solid−StateCircuits, Vol. 41, No.7, July 2006

発明が解決しようとする課題

0016

以上のことから、本発明の課題は、多段式インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の安定性を広い入力信号範囲に渡って保証することができる装置及び方法を提示することである。その結果、入力ダイナミクスと変調器ループの安定性の相反した結び付き緩和して、大幅に排除するものとする。

0017

別の課題は、処理可能な入力ダイナミクスを改善するにも関わらず、入力信号の直接的な減衰を不要とし、その結果、ADCに内在する雑音源に関するSNRの直接的な低下を回避できるようにすることである。

0018

更に、一つのADCだけを用いて、単純な多重化システムの外に、出力信号の精度及び分解能に関して異なる要件が存在するシステム及びアプリケーションも実現できるように、一つの同じインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を用いて、異なる有効分解能又は精度を設定可能及び実現可能とする。それは、特に、最大限エネルギー効率を保証するために、処理時間の最小化、そのため、必要なエネルギーの最小化に関して追求するのに値することである。

0019

本発明の別の課題は、多段式インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器においても、より広い入力信号範囲を安定して処理できるようにすると同時に、そのインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の分解能又は精度をプログラミング可能とすることである。

0020

更に、処理すべき入力ダイナミクスに関して最適に調整可能なクロックサイクル制御によって、より高い精度を実現可能とする。

課題を解決するための手段

0021

本課題は、方法に関して、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器のフィードバック分岐内で仮想的な基準電圧を生成し、設定可能な基準キャパシタCrefを用いて、この基準電圧信号を変化する入力信号範囲に適合させるとともに、それに応じたクロックサイクル数Nを設定することによって解決される。これは、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の入力信号の減衰を行なう必要がなく、従って、SNR(信号対雑音比)の低下を生じさせないとの利点を提供する。

0022

本方法の一つの実施形態では、制御可能なコンデンサ配列によって、基準キャパシタCrefを調整して設定する。このコンデンサ配列は、直列構成及び/又は並列構成可変に切換可能な個別コンデンサから構成される。それによって、要求される入力ダイナミクス範囲を完全に制御駆動するとともに、出力信号の精度要件を満たすことができるように、基準キャパシタCrefの最適な調整及び設定を行なうことができる。

0023

ここで提案する方法の別の実施形態では、基準キャパシタCrefの選択とクロックサイクル数Nの設定は、+/−VDD動作電圧範囲内の入力信号がインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を過負荷とならないように最大限可能な形で制御駆動するように行なわれる。この場合の利点は、Uref又はQref、即ち、Crefとクロックサイクル数Nの選択によって、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器が+/−VDDの範囲内におけるインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の入力信号を常に不安定となること無く完全に制御駆動できることである。即ち、それによって、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器が常に安定して動作することできる。

0024

本発明の別の実施形態では、コントロールユニットを用いて、基準キャパシタCrefとクロックサイクル数Nを設定する。そのため、このコントロールユニットは、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器が安定した範囲内に留まるとの条件において、出力信号の精度要件に応じたコンデンサ配列からの基準キャパシタの最適な選択及び最適なクロックサイクル数Nの設定を監視して制御する。

0025

本方法の別の実施形態では、このコントロールユニットは、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の少なくとも二つの積分器段、一つの量子化器及びフィードバック分岐内の一つのデジタル・アナログ変換器を制御する。当然のことながら、2次よりも高い次数のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器も制御することができ、その結果、常に基準キャパシタCrefの最適な選択とクロックサイクル数Nの最適な設定が行なわれる。

0026

本発明による方法の一つの実施形態では、このコントロールユニットは、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の要求される精度範囲、設定された基準キャパシタCref又はインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器に固有の更に別の測定値に応じたアルゴリズムに基づき最適なクロックサイクル数Nを計算して設定する。このアルゴリズムは、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の要求される精度範囲、設定された基準キャパシタCref又はインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器に固有の別の測定値に適合したものである。

0027

本方法の別の有利な実施形態では、単一のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を多重化システムのために使用する。例えば、処理クロックの異なる数Nと関連した(C1/Cref比を用いて)Uref又はQrefの増大が、一つの同じインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器のデジタルADC出力信号の精度又は雑音の無い有効分解能を簡単に少ない負担でプログラミングできることを可能にすると同時に、入力信号の最大ダイナミクス、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の安定性及び出来る限り少ないクロックサイクル数Nが実現可能となる。その結果、最終的に出来る限り少ないエネルギー消費量が得られる。それは、多数の信号を有するシステム(多重化システム)だけでなく、アナログ・デジタル変換に関する考え得る異なる要件を満たさなければならないシステムにも言えることである。インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の所望の精度が与えられた場合の有効LSB当たりのエネルギー効率の最適化又はエネルギー必要量の最小化は本発明の特別な利点である。

0028

本方法の別の実施形態では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を出力信号の精度要件に適合させる。この場合、精度要件は、ADC出力信号の有効分解能に関し、ここでは、16ビットを上回る有効分解能が達成可能である。任意のADCを用いて、僅か10ビット〜15ビットの範囲の値の分解能が実現可能である。出来る限り広い入力ダイナミクスにおいて、変調器ループでの基準キャパシタCrefの選択とクロックサイクル数Nの設定によって、仮想的な基準により直接ADC出力信号の精度を設定することができる。相応に調整したクロックサイクル数Nによって、一つの同じiDS−ADCを用いて、異なるアプリケーションのための有効分解能をプログラミング又は設定することができる。

0029

本課題は、装置に関して、制御可能なコンデンサ配列がフィードバック分岐内に配置され、このコンデンサ配列、少なくとも一つの積分器、量子化器及びフィードバック分岐内のデジタル・アナログ変換器がコントロールユニットと制御可能な形で接続されていることによって解決される。

0030

このインクリメンタル・デルタ・シグマ・アナログ・デジタル変換装置の一つの実施形態では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器は、M個の積分器段を有する。それによって、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の出力信号の精度を向上することができる。しかし、本発明による装置の利点は、変換器の次数が大きくなった場合に、入力信号の減衰がもはや不要となるのではなく、ダイナミクス範囲全体を使用することでき、それにより変換精度が向上することである。

0031

従って、本装置の別の実施形態では、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の+/−VDDの動作電圧範囲内の入力信号が積分器段の数Mに関係無く完全に制御駆動可能である。

0032

本発明の特別な実施形態では、このコントロールユニットがクロック制御論理部を備える。そのため、相応のクロック制御論理部を用いて、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の一つの同じハードウェア回路を調整することが可能となり、新形式ソフトウェアに基づくスケーラビィティと改善されたIPの再利用も実現可能となる。

発明の効果

0033

全般的に、本発明による方法及び本発明による装置は、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の安定性と伝達動作が絶対的な回路値及びキャパシタ値(C1,Cref)ではなく、その比率にのみ依存し、最大限に処理可能なダイナミクスにおける安定性が製造プロセスの変動時でも確保されるので、デルタ・シグマ変換がプロセス変動に依存しないとの利点を提供する。

0034

そのため、安定して動作する非常に高い次数のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を簡単に実現することが可能である。

0035

以下において、実施例に基づき本発明を詳しく説明する。

図面の簡単な説明

0036

2次のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の従来の回路図
入力と出力の雑音源が雑音に関して同等である離散時間システムとしての2次のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の従来の回路図
仮想的な基準電圧生成部を備えた、精度をプログラミング可能な2次のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の回路図
プログラミング可能な仮想的な基準電圧を生成するコンデンサ配列を備えた、差分入力信号用変調器チェーンの第一の積分器を図示した、一般化したiDS−ADC入力段の回路図
仮想的な基準電圧をプログラミングするためのコンデンサ配列の基本回路図
仮想的な基準電圧生成部を備えた、一般化した、精度をプログラミング可能な任意の次数iのインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器の回路図

実施例

0037

図3は、仮想的な基準電圧生成部を備えた、精度をプログラミング可能な2次のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を図示している。ほぼ全てのアナログ・デジタル変換器において、即ち、iDS−ADCにおいても、個々のデジタル化ステップULSB又は最小有効ビット(LSB)、或いは処理可能な入力信号範囲を如何なる大きさとするかを決定するための基準信号が必要である。多くの場合、そのようなADCは、基準信号を電圧Urefとし、入力信号を電圧Uinとする電子回路として実現される。この変調器段の積分動作は、通常UinとUrefに依存する電荷蓄積及び電荷処理を用いて実現される。典型的なiDS−ADC入力段、即ち、積分増幅器3では、蓄積される入力電荷Qinが、入力信号とフィードバック信号UDACの差分に比例し、この場合、UDACは、Urefにも依存し、Qinは、同じく入力キャパシタC1に比例する。そのため、Qin〜C1・(Uin−UDAC)となる。インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器1の所与動作電圧VDDでは、変調器段の安定性との意味において、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器1の内部部分電圧が十分に低いままであることを保証しなければならない。入力電圧Uinを直接減衰しないと同時に、信号対雑音比の低減を実現するために、UDAC又はUrefを増大させる。この増大は、中央の信号項(Uin−UDAC)がインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器1のデルタ・シグマ変調器の安定した動作のために十分に小さいままであるようにする。

0038

図4は、インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器1の第一の積分器段3を図示している。この場合、iDS−ADCの入力電荷は、Qin=C1・Uin−Cref・Urefの通り構成され、差分電圧は、与えられた個別信号から、2*Uin=U+in−U−in及び2*Uref=U+ref−U−refにより得られる。この場合、Uinの入力信号範囲は、動作電圧VDDに関して最大になる場合が有る、即ち、Uin∈[−VDD,+VDD]である。変調器ループの安定性を確保するために、キャパシタCrefを用いて、基準電圧Urefに依存する基準電荷Qref=Cref・Urefを増大させる。従って、このインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器1では、入力電圧と基準電圧の絶対レベルに依存するのではなく、特に、キャパシタ比率C1/Crefを用いて直接制御される仮想的な基準電圧信号が作用する。そのため、デジタル化の範囲又は使用可能な入力ダイナミクスが、−Qrefから+Qrefの範囲にマッピングされる。この場合、動作電圧VDDを一定と見做すと、より大きなQrefが、より大きな仮想的な基準電圧と同じ意味を持つこととなる。そのことは、最終的にクロックサイクル数N、即ち、iDS−ADCでのA/D変換に関するループ進行の相応の増大により実現されるステップ幅ULSBを拡大させる。Crefの選択とそれに対応するクロックサイクル数Nの設定は、好適なコントロールユニットによって行なわれる(図3図6を参照)。

0039

図5は、第一の積分器段3の簡単なコンデンサ配列10を図示している。入力ダイナミクスを出来る限り広くする場合、変調器ループでのCrefの選択とクロックサイクル数Nの設定によって、ADC出力信号の精度を仮想的な基準により直接設定することができる。一つの同じiDS−ADCを用いて、相応に調整したクロックサイクル数Nによって、異なるアプリケーションのための有効分解能をプログラミング又は設定することができる。

0040

図6は、任意の高さの次数のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器1を図示している。そのような複雑なアプリケーションのために、設計プロセスの範囲内において、好適なアルゴリズムを用いて、比率C1/Crefに応じたクロックサイクル数Nの計算を行なうことができ、Crefに応じて設定可能な異なるクロックサイクル数Nは、一つの回路、例えば、メモリに保存されるか、或いは固定配線回路として保存される。さもなければ、コントロールユニット9が、更に、(外部からの)所望のADC精度、設定された基準キャパシタCref11及び場合によっては、iDS−ADCに固有の更に別の実際の測定値に応じて、最適かつ好適なクロックサイクル数Nを計算して設定する好適なアルゴリズムを実装し(図3も参照)、その際、ハードウェアの負担は変わらない。

0041

それによって、入力信号の減衰によって入力ダイナミクスを低減させる必要が無い形で、非常に高い次数のインクリメンタル・デルタ・シグマ・アナログ・デジタル変換器を信号技術的に安定した範囲内で動作させることが可能となる。

0042

1インクリメンタル・デルタ・シグマ・アナログ・デジタル変換器
比較器又は量子化器
3積分器
4差分演算器
5デジタル・アナログ変換器(DAC)
6ビットストリーム
7デジタルフィルタ
8フィードバック分岐
9コントロールユニット
10 制御可能なコンデンサ配列
11基準キャパシタ
12クロックサイクル数N

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