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技術 積層セラミックキャパシタ

出願人 サムソンエレクトロ−メカニックスカンパニーリミテッド.
発明者 アーン、ヨンギュキム、ヨンキーリー、ビョンファパク、ミンチョル
出願日 2015年1月19日 (4年5ヶ月経過) 出願番号 2015-007867
公開日 2016年5月19日 (3年1ヶ月経過) 公開番号 2016-086150
状態 特許登録済
技術分野 固定コンデンサ及びコンデンサ製造装置 セラミックコンデンサ
主要キーワード 水平実装 個人用携帯端末 セラミック添加剤 六面体状 本公開特許 一誘電体層 抵抗パターン 固着強度
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年5月19日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (13)

課題

過電流が連結された製品全体に損傷を与えることを防止する、積層セラミックキャパシタを提供する。

解決手段

誘電体層が厚さ方向に複数積層され、一主面と他主面、厚さ方向に平行で互いに対向する一端面と他端面、主面と端面に直交して互いに対向する一側面と他側面とを有するセラミック本体110と、一端面及び他端面の夫々に露出し、誘電体層を介して交互に複数配置された、第1及び第2内部電極と、一端面及び他端面の夫々から、一主面の一部まで延長して形成され、第1及び第2内部電極と夫々連結された第1及び第2外部電極131、132と、一側面及び他側面の夫々から、一主面及び他主面の夫々一部まで延長して形成された第3及び第4外部電極141、142と、他主面に形成され、第3及び第4外部電極を連結する断続部151と、一主面に形成され、各外部電極と連結された、複数のランドパターンと、を含む。

概要

背景

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置(LCD:Liquid Crystal Display)及びプラズマ表示装置パネル(PDP:Plasma Display Panel)などの映像機器コンピュータ個人用携帯端末(PDA:Personal Digital Assistants)、スマートフォン及び携帯電話など、様々な電子製品基板に装着されて、電気充電または放電させる役割をするチップ状のものである。

このような積層セラミックキャパシタは、小型でありながら高容量が保障され、実装が容易であるという長所により、多様な電子装置部品として用いられる。

上記積層セラミックキャパシタは、内部短絡または電気的過負荷によってショート(short)が発生する恐れがある。

この場合、上記積層セラミックキャパシタと連結された残りの回路過電流が伝達されて、上記積層セラミックキャパシタと連結された製品全体に損傷を与えるという問題が発生し得る。

概要

過電流が連結された製品全体に損傷を与えることを防止する、積層セラミックキャパシタを提供する。誘電体層が厚さ方向に複数積層され、一主面と他主面、厚さ方向に平行で互いに対向する一端面と他端面、主面と端面に直交して互いに対向する一側面と他側面とを有するセラミック本体110と、一端面及び他端面の夫々に露出し、誘電体層を介して交互に複数配置された、第1及び第2内部電極と、一端面及び他端面の夫々から、一主面の一部まで延長して形成され、第1及び第2内部電極と夫々連結された第1及び第2外部電極131、132と、一側面及び他側面の夫々から、一主面及び他主面の夫々一部まで延長して形成された第3及び第4外部電極141、142と、他主面に形成され、第3及び第4外部電極を連結する断続部151と、一主面に形成され、各外部電極と連結された、複数のランドパターンと、を含む。

目的

本発明の一実施形態は、誘電体層が厚さ方向に複数積層され、上記厚さ方向に直交して互いに対向する一主面と他主面、上記厚さ方向に平行で互いに対向する一端面と他端面、及び上記一主面と上記一端面に直交して互いに対向する一側面と他側面とを有するセラミック本体と、上記一端面及び上記他端面のそれぞれに露出し、上記誘電体層を介して交互に複数配置された、第1及び第2内部電極と、上記一端面及び上記他端面のそれぞれから、上記一主面の一部まで延長して形成され、上記第1及び第2内部電極とそれぞれ連結された第1及び第2外部電極と、上記一側面及び上記他側面のそれぞれから、上記一主面及び上記他主面のそれぞれ一部まで延長して形成された第3及び第4外部電極と、上記他主面に形成され、上記第3及び第4外部電極を連結する断続部と、上記一主面に形成され、上記第1外部電極と連結された、上記第3外部電極と連結された、上記第2及び第4外部電極と連結された、第1、第2及び第3ランドパターンとを含む、積層セラミックキャパシタを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

誘電体層が厚さ方向に複数積層され、前記厚さ方向に直交して互いに対向する一主面と他主面、前記厚さ方向に平行で互いに対向する一端面と他端面、及び前記一主面と前記一端面に直交して互いに対向する一側面と他側面とを有するセラミック本体と、前記一端面及び前記他端面のそれぞれに露出し、前記誘電体層を介して交互に複数配置された、第1及び第2内部電極と、前記一端面及び前記他端面のそれぞれから、前記一主面の一部まで延長して形成され、前記第1及び第2内部電極とそれぞれ連結された第1及び第2外部電極と、前記一側面及び前記他側面のそれぞれから、前記一主面及び前記他主面のそれぞれ一部まで延長して形成された第3及び第4外部電極と、前記他主面に形成され、前記第3及び第4外部電極を連結する断続部と、前記一主面に形成され、前記第1外部電極と連結された、前記第3外部電極と連結された、前記第2及び第4外部電極と連結された、第1、第2及び第3ランドパターンとを含む積層セラミックキャパシタ

請求項2

前記断続部はヒューズ(fuse)である請求項1に記載の積層セラミックキャパシタ。

請求項3

前記断続部は抵抗パターン(resistivepattern)である請求項1に記載の積層セラミックキャパシタ。

請求項4

前記第1または第2内部電極が形成された誘電体層に、前記第1または第2内部電極と離隔し、且つ前記一側面及び前記他側面の少なくともいずれかに露出して、前記第3または第4外部電極と連結されるダミーパターンが形成された請求項1から3のいずれか1項に記載の積層セラミックキャパシタ。

請求項5

誘電体層が厚さ方向に複数積層され、前記厚さ方向に直交して互いに対向する一主面と他主面、前記厚さ方向に平行で互いに対向する一端面と他端面、及び前記一主面と前記一端面に直交して互いに対向する一側面と他側面とを有するセラミック本体と、前記一側面及び前記他側面のそれぞれに露出し、前記誘電体層を介して交互に複数配置された、第1及び第2内部電極と、前記一端面及び前記他端面のそれぞれから、前記一主面及び前記他主面のそれぞれ一部まで延長して形成された第1及び第2外部電極と、前記一側面及び前記他側面のそれぞれから、前記一主面の一部まで延長して形成され、前記第1及び第2内部電極とそれぞれ連結された第3及び第4外部電極と、前記他主面に形成され、前記第1及び第2外部電極を連結する断続部と、前記一主面に形成され、前記第1外部電極と連結された、前記第3外部電極と連結された、前記第2及び第4外部電極と連結された、第1、第2及び第3ランドパターンとを含む、積層セラミックキャパシタ。

請求項6

前記断続部はヒューズ(fuse)である請求項5に記載の積層セラミックキャパシタ。

請求項7

前記断続部は抵抗パターン(resistivepattern)である請求項5に記載の積層セラミックキャパシタ。

請求項8

前記第1及び第2内部電極は、前記一側面及び前記他側面にそれぞれ露出するリード部を有する請求項5から7のいずれか1項に記載の積層セラミックキャパシタ。

請求項9

前記第1または第2内部電極が形成された誘電体層に、前記第1または第2内部電極と離隔し、且つ前記一端面及び他端面の少なくともいずれかに露出して、前記第1または第2外部電極と連結されるダミーパターンが形成された請求項5から8のいずれか1項に記載の積層セラミックキャパシタ。

請求項10

誘電体層が厚さ方向に複数積層され、前記厚さ方向に直交して互いに対向する一主面と他主面、前記厚さ方向に平行で互いに対向する一端面と他端面、及び前記一主面と前記一端面に直交して互いに対向する一側面と他側面とを有するセラミック本体と、前記一側面から前記一主面及び前記他主面のそれぞれ一部まで延長して互いに離隔して形成された第1及び第2外部電極と、前記他側面から前記一主面及び前記他主面のそれぞれ一部まで延長して互いに離隔して形成された第3及び第4外部電極と、前記一側面及び前記他側面のそれぞれに露出し、前記誘電体層を介して交互に複数配置され、互いに対向する前記第1及び第3外部電極とそれぞれ連結された、第1及び第2内部電極と、前記他主面に形成され、前記第2及び第4外部電極を連結する断続部と、前記一主面に形成され、前記第1外部電極と連結された、前記第2外部電極と連結された、前記第3及び第4外部電極と連結された、第1、第2及び第3ランドパターンとを含む、積層セラミックキャパシタ。

請求項11

前記断続部はヒューズ(fuse)である請求項10に記載の積層セラミックキャパシタ。

請求項12

前記断続部は抵抗パターン(resistivepattern)である請求項10に記載の積層セラミックキャパシタ。

請求項13

前記第1及び第2内部電極は、前記一側面及び前記他側面にそれぞれ露出するリード部を有する請求項10から12のいずれか1項に記載の積層セラミックキャパシタ。

請求項14

前記第1または第2内部電極が形成された誘電体層に、前記第1または第2内部電極と離隔し、且つ前記一側面及び前記他側面の少なくともいずれかに露出して、前記第2または第4外部電極と連結されるダミーパターンが形成された請求項10から13のいずれか1項に記載の積層セラミックキャパシタ。

技術分野

0001

本発明は、積層セラミックキャパシタMLCC:Multi−Layered Ceramic Capacitor)に関する。

背景技術

0002

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置(LCD:Liquid Crystal Display)及びプラズマ表示装置パネル(PDP:Plasma Display Panel)などの映像機器コンピュータ個人用携帯端末(PDA:Personal Digital Assistants)、スマートフォン及び携帯電話など、様々な電子製品基板に装着されて、電気充電または放電させる役割をするチップ状のものである。

0003

このような積層セラミックキャパシタは、小型でありながら高容量が保障され、実装が容易であるという長所により、多様な電子装置部品として用いられる。

0004

上記積層セラミックキャパシタは、内部短絡または電気的過負荷によってショート(short)が発生する恐れがある。

0005

この場合、上記積層セラミックキャパシタと連結された残りの回路過電流が伝達されて、上記積層セラミックキャパシタと連結された製品全体に損傷を与えるという問題が発生し得る。

先行技術

0006

本公開特許第2013−502746号
日本公開特許第2003−7568号

発明が解決しようとする課題

0007

当技術分野では、ESRを上げてもESLの増加は最小化させて積層セラミックキャパシタの電気的特性を向上させることができ、上記積層セラミックキャパシタにショートが発生する場合、回路をオープンさせて、上記積層セラミックキャパシタの過電流が連結された製品全体に損傷を与えることを防止することができる新たな方案が求められてきた。

課題を解決するための手段

0008

本発明の一実施形態は、誘電体層が厚さ方向に複数積層され、上記厚さ方向に直交して互いに対向する一主面と他主面、上記厚さ方向に平行で互いに対向する一端面と他端面、及び上記一主面と上記一端面に直交して互いに対向する一側面と他側面とを有するセラミック本体と、上記一端面及び上記他端面のそれぞれに露出し、上記誘電体層を介して交互に複数配置された、第1及び第2内部電極と、上記一端面及び上記他端面のそれぞれから、上記一主面の一部まで延長して形成され、上記第1及び第2内部電極とそれぞれ連結された第1及び第2外部電極と、上記一側面及び上記他側面のそれぞれから、上記一主面及び上記他主面のそれぞれ一部まで延長して形成された第3及び第4外部電極と、上記他主面に形成され、上記第3及び第4外部電極を連結する断続部と、上記一主面に形成され、上記第1外部電極と連結された、上記第3外部電極と連結された、上記第2及び第4外部電極と連結された、第1、第2及び第3ランドパターンとを含む、積層セラミックキャパシタを提供する。

0009

上記第1または第2内部電極が形成された誘電体層に、上記第1または第2内部電極と離隔し、且つ上記セラミック本体の第1または第2側面のうちの少なくとも一面に露出し、上記第3または第4外部電極と連結されるようにダミーパターンが形成されてもよい。

0010

本発明の他の実施形態は、誘電体層が厚さ方向に複数積層され、上記厚さ方向に直交して互いに対向する一主面と他主面、上記厚さ方向に平行で互いに対向する一端面と他端面、及び上記一主面と上記一端面に直交して互いに対向する一側面と他側面とを有するセラミック本体と、上記一側面及び上記他側面のそれぞれに露出し、上記誘電体層を介して交互に複数配置された、第1及び第2内部電極と、上記一端面及び上記他端面のそれぞれから、上記一主面及び上記他主面のそれぞれ一部まで延長して形成された第1及び第2外部電極と、上記一側面及び上記他側面のそれぞれから、上記一主面の一部まで延長して形成され、上記第1及び第2内部電極とそれぞれ連結された第3及び第4外部電極と、上記他主面に形成され、上記第1及び第2外部電極を連結する断続部と、上記一主面に形成され、上記第1外部電極と連結された、上記第3外部電極と連結された、上記第2及び第4外部電極と連結された、第1、第2及び第3ランドパターンとを含む、積層セラミックキャパシタを提供する。

0011

上記第1及び第2内部電極は、上記セラミック本体の両側面を介してそれぞれ露出するようにリード部を有してもよい。

0012

上記第1または第2内部電極が形成された誘電体層に、上記第1または第2内部電極と離隔し、且つ上記セラミック本体の第1または第2端面のうち少なくとも一面に露出し、上記第1または第2外部電極と連結されるようにダミーパターンが形成されてもよい。

0013

本発明のさらに他の実施形態は、誘電体層が厚さ方向に複数積層され、上記厚さ方向に直交して互いに対向する一主面と他主面、上記厚さ方向に平行で互いに対向する一端面と他端面、及び上記一主面と上記一端面に直交して互いに対向する一側面と他側面とを有するセラミック本体と、上記一側面から上記一主面及び上記他主面のそれぞれ一部まで延長して互いに離隔して形成された第1及び第2外部電極と、上記他側面から上記一主面及び上記他主面のそれぞれ一部まで延長して互いに離隔して形成された第3及び第4外部電極と、上記一側面及び上記他側面のそれぞれに露出し、上記誘電体層を介して交互に複数配置され、互いに対向する上記第1及び第3外部電極とそれぞれ連結された、第1及び第2内部電極と、上記他主面に形成され、上記第2及び第4外部電極を連結する断続部と、上記一主面に形成され、上記第1外部電極と連結された、上記第2外部電極と連結された、上記第3及び第4外部電極と連結された、第1、第2及び第3ランドパターンとを含む、積層セラミックキャパシタを提供する。

0014

上記第1及び第2内部電極は、上記セラミック本体の両側面を介してそれぞれ露出するようにリード部を有してもよい。

0015

上記第1または第2内部電極が形成された誘電体層に、上記第1または第2内部電極と離隔し、且つ上記セラミック本体の第1または第2側面のうちの少なくとも一面に露出し、上記第2または第4外部電極と連結されるようにダミーパターンが形成されてもよい。

0016

上記断続部はヒューズ(fuse)または抵抗パターン(resistive pattern)であってもよい。

発明の効果

0017

本発明の一実施形態によると、セラミック本体の実装反対面において、隣接する外部電極を互いに連結する断続部を配置することで、上記積層セラミックキャパシタにショートが発生した場合、上記断続部が短絡されて回路をオープン状態にし、過電流が上記積層セラミックキャパシタと連結された残りの回路に伝達されることを遮断して、製品全体に損傷が発生することを防止することができる。

図面の簡単な説明

0018

本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。
(a)〜(d)は、図1の積層セラミックキャパシタの第1及び第2内部電極の積層構造に対する様々な実施形態を示した分解斜視図である。
図1の積層セラミックキャパシタの底面図である。
(a)及び(b)は、本発明の一実施形態による積層セラミックキャパシタの等価回路を示した回路図である。
本発明の他の実施形態による積層セラミックキャパシタを概略的に示した斜視図である。
(a)〜(d)は、図5の積層セラミックキャパシタの第1及び第2内部電極の積層構造に対する様々な実施形態を示した分解斜視図である。
図5の積層セラミックキャパシタの底面図である。
(a)及び(b)は、本発明の他の実施形態による積層セラミックキャパシタの等価回路を示した回路図である。
本発明のさらに他の実施形態による積層セラミックキャパシタを概略的に示した斜視図である。
(a)〜(d)は、図9の積層セラミックキャパシタの第1及び第2内部電極の積層構造に対する様々な実施形態を示した分解斜視図である。
図9の積層セラミックキャパシタの底面図である。
(a)及び(b)は、本発明のさらに他の実施形態による積層セラミックキャパシタの等価回路を示した回路図である。

実施例

0019

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

0020

本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面上に表示されたL、W及びTは、それぞれ長さ方向、幅方向及び厚さ方向を示す。

0021

水平実装型積層セラミックキャパシタ
図1は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図2の(a)〜(d)は図1の積層セラミックキャパシタの第1及び第2内部電極の積層構造に対する様々な実施形態を示した分解斜視図である。

0022

図1及び図2の(d)を参照すると、本発明の一実施形態による積層セラミックキャパシタ100は、セラミック本体110と、複数の第1及び第2内部電極121、122と、セラミック本体110の両端面に形成された第1及び第2外部電極131、132と、セラミック本体110の両側面に形成された第3及び第4外部電極141、142と、第1から第3ランドパターン161〜163と、セラミック本体110の上記ランドパターンが形成された面の反対面に形成された断続部151と、を含む。

0023

セラミック本体110は、複数の誘電体層111を厚さ方向に積層してから焼成して形成する。

0024

但し、本発明のセラミック本体110の形状、寸法及び誘電体層111の積層数は、本実施形態に示されたものに限定されない。

0025

この際、セラミック本体110を形成する複数の誘電体層111は、焼結された状態である。

0026

従って、隣接する誘電体層111同士の境界は、走査電子顕微鏡(SEM:Scanning Electron Microscope)を用いずには確認できないほどに一体化されていてもよい。

0027

セラミック本体110は、六面体状であってもよい。

0028

本発明の一実施形態では、セラミック本体110の対向する厚さ方向の面を第1及び第2主面1、2、第1及び第2主面1、2を連結し、対向する長さ方向の面を第1及び第2端面3、4、対向する幅方向の面を第1及び第2側面5、6と定義する。

0029

以下、本実施形態では、積層セラミックキャパシタ100の実装面をセラミック本体110の第1主面1と定義して説明する。

0030

セラミック本体110は、アクティブ層カバー層を含んでもよい。

0031

上記アクティブ層は、キャパシタ容量形成に寄与する部分であって、セラミック本体110のうち複数の内部電極が積層された部分である。

0032

上記カバー層は、上記アクティブ層の第1及び第2主面1、2側に形成された部分であって、内部電極を含まないことを除き、上記アクティブ層の誘電体層111と同じ材質及び構成からなってもよい。

0033

また、上記カバー層は、単一誘電体層または2つ以上の誘電体層を上記アクティブ層の第1及び第2主面1、2側にそれぞれ厚さ方向に積層して形成することができる。

0034

このようなカバー層は、物理的または化学的ストレスによって第1及び第2内部電極121、122が損傷することを防止する役割をすることができる。

0035

誘電体層111は、高誘電率セラミック材料を含んでもよい。

0036

例えば、誘電体層111は、チタン酸バリウム(BaTiO3)系セラミック粉末などを含んでもよいが、十分な静電容量が得られるものであれば、特に限定しない。

0037

また、誘電体層111には、上記セラミック材料とともに、必要に応じてセラミック添加剤有機溶剤可塑剤結合剤及び分散剤などがさらに含まれてもよい。

0038

ここで、上記セラミック添加剤としては、遷移金属酸化物または炭化物希土類元素マグネシウム(Mg)またはアルミニウム(Al)などの様々な種類を用いることができる。

0039

第1及び第2内部電極121、122は、互いに異なる極性を有する電極であって、セラミック本体110内で誘電体層111を介して複数個が厚さ方向に交互に配置される。

0040

このとき、複数の第1及び第2内部電極121、122は、中間に配置された誘電体層111により電気的に絶縁されてもよい。

0041

このような第1及び第2内部電極121、122は、誘電体層111を形成するセラミックシートの少なくとも一面に導電性金属を含む導電性ペースト印刷して形成することができる。

0042

上記導電性ペーストの導電性金属は、例えば、銀(Ag)、パラジウム(Pd)、白金(Pt)、ニッケル(Ni)及び銅(Cu)の何れか一つまたはこれらの合金等であってもよく、本発明はこれに限定されない。

0043

また、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法等を用いてもよいが、本発明はこれに限定されない。

0044

第1及び第2内部電極121、122は、セラミック本体110内でセラミック本体110の第1及び第2端面3、4を介して交互に露出するように配置される。

0045

このとき、積層セラミックキャパシタ100の静電容量は、厚さ方向に沿って重畳された第1及び第2内部電極121、122の面積に比例する。

0046

図2の(b)〜(d)を参照すると、第1または第2内部電極121、122が形成された誘電体層111に、第1または第2内部電極121、122と離隔し、且つセラミック本体110の第1または第2側面5、6のうちの少なくとも一面に露出するようにダミーパターン123、124が形成されてもよい。

0047

このとき、ダミーパターン123、124は、露出した側面により第3または第4外部電極141、142と接触することができる。

0048

当該ダミーパターン123、124は、第1及び第2内部電極121、122の厚さによる段差を低減させ、第1及び第2内部電極121、122と接触せずに断続部151とのみ接触するように形成された第3及び第4外部電極141、142の固着強度を向上させる役割を担う。

0049

第1及び第2外部電極131、132は、セラミック本体110の第1及び第2端面3、4からセラミック本体の少なくとも第1主面1の一部まで延長形成される。

0050

また、第1及び第2外部電極131、132には、セラミック本体110の第1及び第2端面3、4に露出された第1及び第2内部電極121、122の端部がそれぞれ連結されて電気的に接続される。

0051

第3及び第4外部電極141、142は、セラミック本体110の第1及び第2側面5、6に対向するように形成され、セラミック本体110の第1及び第2主面1、2の一部までそれぞれ延長形成される。

0052

このような第1から第4外部電極131、132、141、142は、導電性金属を含む導電性ペーストで形成してもよい。

0053

上記導電性金属はこれに限定されないが、例えば、ニッケル(Ni)、銅(Cu)、スズ(Sn)の何れか一つまたはこれらの合金等であってもよい。

0054

上記導電性ペーストは、絶縁性物質をさらに含んでもよい。

0055

例えば、上記絶縁性物質はガラス(glass)であってもよく、本発明はこれに限定されない。

0056

また、本発明において、第1から第4外部電極131、132、141、142を形成する方法は特に制限されず、セラミック本体110を導電性ペーストにディッピング(dipping)して形成したり、めっきするなどの様々な方法を用いることができる。

0057

一方、第1から第4外部電極131、132、141、142上に電気めっきなどの方法でめっき層(不図示)をさらに形成してもよい。

0058

上記めっき層は、第1から第4外部電極131、132、141、142上に形成されたニッケル(Ni)めっき層と、上記ニッケルめっき層上に形成されたスズ(Sn)めっき層と、を含んでもよい。

0059

上記めっき層は、積層セラミックキャパシタ100を基板などに半田で実装するとき、相互の接着強度を高めるためのものである。

0060

図3を参照すると、第1及び第2ランドパターン161、162は、セラミック本体110の第1主面1に形成され、第1及び第3外部電極131、141とそれぞれ連結される。

0061

第3ランドパターン163は、第2外部電極132と連結された部分163aと、第4外部電極142と連結された部分163bとが互いに連結された構造であり、第2及び第4外部電極132、142を互いに連結する。

0062

断続部151は、セラミック本体110の第2主面2に形成され、セラミック本体110の第2主面2において第3外部電極141と第4外部電極142を互いに連結する。

0063

このような断続部151は、内部短絡または電気的過負荷などによってショートのような現象が発生すると、短絡されて回路をオープンさせる。これにより、積層セラミックキャパシタ100に発生した過電流がそれと連結された残りの回路に伝達されるのを防ぎ、製品全体に損傷が発生することを防止することができる。

0064

このとき、断続部151は、ヒューズ(fuse)または抵抗パターン(resistive pattern)などであってもよいが、本発明はこれに限定されない。

0065

図4の(a)は本発明の一実施形態による積層セラミックキャパシタ100の等価回路を示したもので、断続部151としてヒューズを使用している。

0066

上記ヒューズは過電流を防止する役割を担うもので、一定水準以上の過電流が発生した場合に発熱して切れる程度の抵抗値を有さなければならず、例えば、上記ヒューズの抵抗値は、キャパシタに印加される電流基準値に基づいて決まる。

0067

図4の(b)は、本発明の一実施形態による積層セラミックキャパシタ100の等価回路を示したもので、断続部151として抵抗パターンを使用している。

0068

上記抵抗パターンとしては、抵抗バリスタ及びサーミスタの何れか一つが含まれてもよいが、本発明はこれに限定されない。

0069

上記抵抗パターンは、例えば、放射ノイズ防止または特定周波数での電圧変動の減少のために高いESR値の積層セラミックキャパシタを製作する場合に、ESR値を要求する水準に合わせるために用いることができる。

0070

このとき、上記抵抗パターンの抵抗値は限定されず、例えば、数百mΩから数Ω程度と多様に決められてもよい。

0071

また、積層セラミックキャパシタ100にショート(short)が発生すると、積層セラミックキャパシタ100と連結された残りの回路に過電流が伝達されて、積層セラミックキャパシタ100と連結された製品全体に損傷を与える恐れがある。

0072

本実施形態において、第1内部電極121と連結された第1外部電極131は正極で、第4外部電極142は負極である。

0073

電源を印加すると、電流パス(current path)は、正極である第1外部電極131から第1内部電極121及び第2内部電極122を介して第2外部電極132に移動し、第3ランドパターン163を介して第3外部電極141に移動した後、断続部151を介して負極である第4外部電極142に移動する。

0074

従って、本実施形態によると、電流パスが長くなり、電流が幅の狭い抵抗を通過するため、ESLが上昇する効果が期待できる。

0075

また、セラミック本体110の第2主面2に、第3及び第4外部電極141、142を連結する断続部151を適用することにより、積層セラミックキャパシタ100にショートが発生した場合、断続部151が短絡されて回路をオープン状態にして、過電流が積層セラミックキャパシタ100と連結された残りの回路に伝達されることを防ぎ、積層セラミックキャパシタ100と連結された製品全体が損傷することを防止することができる。

0076

従って、積層セラミックキャパシタ100にショートが発生した場合、製品全体から積層セラミックキャパシタ100のみを交換して修理した後、再使用することができる。

0077

変形例
図5は本発明の他の実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図6の(a)〜(d)は図5の積層セラミックキャパシタの第1及び第2内部電極の積層構造に対する様々な実施形態を示した分解斜視図である。

0078

ここで、上述した一実施形態と類似する部分に対しては重複を避けるために、その具体的な説明を省略し、上述した実施形態と異なる構造を有するリード部と外部電極との連結構造について具体的に説明する。

0079

図5及び図6の(d)を参照すると、本発明の他の実施形態による積層セラミックキャパシタ100'は、セラミック本体110と、複数の第1及び第2内部電極125、126と、セラミック本体110の第1及び第2端面3、4に形成された第1及び第2外部電極131、132と、セラミック本体110の第1及び第2側面5、6に形成された第3及び第4外部電極141、142と、第1から第3ランドパターン161〜163と、セラミック本体110の上記ランドパターンが形成された面の反対面である第2主面2に形成された断続部152と、を含む。

0080

第1及び第2内部電極125、126は、セラミック本体110内でセラミック本体110の第1及び第2側面5、6に交互に露出するように配置される。

0081

第1及び第2内部電極125、126は、重畳されて容量を具現する第1及び第2容量部125a、126aと、第1及び第2容量部125a、126aからセラミック本体110の第1または第2側面5、6に向かって延長形成された第1及び第2リード部125b、126bと、をそれぞれ含む。

0082

第1リード部125bは、セラミック本体110の第1側面5に露出して第3外部電極141と連結される。

0083

第2リード部126bは、セラミック本体110の第2側面6に露出して第4外部電極142と連結される。

0084

一方、第1または第2内部電極125、126が形成された誘電体層111に、第1または第2内部電極125、126と離隔し、且つセラミック本体110の第1または第2端面3、4のうちの少なくとも一面に露出するようにダミーパターン127、128が形成されてもよい。

0085

このとき、ダミーパターン127、128は、露出した端面により第1または第2外部電極131、132と接触することができる。

0086

当該ダミーパターン127、128は、第1及び第2内部電極125、126の厚さによる段差を低減させ、第1及び第2内部電極125、126と接触せずに断続部151とのみ接触するように形成された第1及び第2外部電極131、132の固着強度を向上させる役割を担う。

0087

第1及び第2外部電極131、132は、セラミック本体110の第1及び第2端面3、4からセラミック本体の第1及び第2主面1、2の一部までそれぞれ延長形成される。

0088

第3及び第4外部電極141、142は、セラミック本体110の第1及び第2側面5、6に対向して形成され、セラミック本体110の少なくとも第1主面1の一部まで延長形成される。

0089

図7を参照すると、第1及び第2ランドパターン161、162は、セラミック本体110の第1主面1に形成され、第1及び第3外部電極131、141とそれぞれ連結される。

0090

第3ランドパターン163は、第2外部電極132と連結された部分163aと、第4外部電極142と連結された部分163bが互いに連結された構造であり、第2及び第4外部電極132、142を互いに連結する。

0091

断続部152はセラミック本体110の第2主面2に形成され、セラミック本体110の第2主面2において、第1外部電極131と第2外部電極132を互いに連結する。

0092

このような断続部152は、内部短絡または電気的過負荷などによってショートのような現象が発生すると、短絡されて回路をオープンさせる。これにより、積層セラミックキャパシタ100に発生した過電流がそれと連結された残りの回路に伝達されるのを防ぎ、製品全体に損傷が発生することを防止することができる。

0093

このとき、断続部152は、ヒューズ(fuse)または抵抗パターン(resistive pattern)などであってもよいが、本発明はこれに限定されない。

0094

図8の(a)は本発明の他の実施形態による積層セラミックキャパシタ100'の等価回路を示したもので、断続部152としてヒューズを使用している。

0095

図8の(b)は本発明の他の一実施形態による積層セラミックキャパシタ100'の等価回路を示したもので、断続部152として抵抗パターンを使用している。

0096

図9は本発明のさらに他の実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図10の(a)〜(d)は図9の積層セラミックキャパシタの第1及び第2内部電極の積層構造に対する様々な実施形態を示した分解斜視図である。

0097

ここで、上述した一実施形態と類似する部分に対しては重複を避けるために、その具体的な説明を省略し、上述した実施形態と異なる構造を有するリード部と外部電極との連結構造について具体的に説明する。

0098

図9及び図10の(d)を参照すると、本発明のさらに他の実施形態による積層セラミックキャパシタ1000は、セラミック本体1100と、複数の第1及び第2内部電極1250、1260と、セラミック本体1100の第2側面6からセラミック本体1100の第1及び第2主面1、2の一部まで延長され、且つ互いに離隔形成された第1及び第2外部電極1210、1220と、セラミック本体1100の第1側面5からセラミック本体1100の第1及び第2主面1、2の一部まで延長され、且つ互いに離隔形成された第3及び第4外部電極1230、1240と、第1から第3ランドパターン1610〜1630と、セラミック本体1100の第2主面2に形成された断続部1510と、を含む。

0099

第1及び第2内部電極1250、1260は、セラミック本体1100内で、セラミック本体1100の第1及び第2側面5、6に交互に露出するように配置される。

0100

第1及び第2内部電極1250、1260は重畳されて容量を具現する第1及び第2容量部1250a、1260aと、第1及び第2容量部1250a、1260aからセラミック本体1100の第1または第2側面5、6に向かって延長形成された第1及び第2リード部1250b、1260bと、をそれぞれ含む。

0101

第1リード部1250bは、セラミック本体1100の第1側面5に露出して第3外部電極1230と連結される。

0102

第2リード部1260bは、セラミック本体1100の第2側面6に露出して第1外部電極1210と連結される。

0103

一方、第1または第2内部電極1250、1260が形成された誘電体層1110に、第1または第2内部電極1250、1260と離隔し、且つセラミック本体1100の第1または第2側面5、6のうちの少なくとも一面に露出するようにダミーパターン1270、1280が形成されてもよい。

0104

このとき、ダミーパターン1270、1280は、露出した面により第2または第4外部電極1220、1240と接触することができる。

0105

当該ダミーパターン1270、1280は、第1及び第2内部電極1250、1260の厚さによる段差を低減させ、第1及び第2内部電極1250、1260と接触せずに断続部1510とのみ接触するように形成された第2及び第4外部電極1220、1240の固着強度を向上させる役割を担う。

0106

図11を参照すると、第1及び第2ランドパターン1610、1620は、セラミック本体1100の第1主面1に形成されて第1及び第2外部電極1210、1220とそれぞれ連結される。

0107

第3ランドパターン1630は、第3及び第4外部電極1230、1240と同時に連結される。

0108

断続部1510はセラミック本体1100の第2主面2に形成され、セラミック本体1100の第2主面2において、第2外部電極1220と第4外部電極1240を互いに連結する。

0109

このような断続部1510は、内部短絡または電気的過負荷などによってショートのような現象が発生すると、短絡されて回路をオープンさせる。これにより、積層セラミックキャパシタ1000に発生した過電流がそれと連結された残りの回路及び製品全体に伝達されるのを防ぎ、製品の損傷を防止することができる。

0110

このとき、断続部1510は、ヒューズ(fuse)または抵抗パターン(resistive pattern)などであってもよいが、本発明はこれに限定されない。

0111

図12の(a)は本発明のさらに他の一実施形態による積層セラミックキャパシタ1000の等価回路を示したもので、断続部1510としてヒューズを使用している。

0112

図12の(b)は本発明のさらに他の実施形態による積層セラミックキャパシタ1000の等価回路を示したもので、断続部1510として抵抗パターンを使用している。

0113

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

0114

100、100'、1000積層セラミックキャパシタ
110、1100セラミック本体
111、1110誘電体層
121、122 第1及び第2内部電極
123、124ダミーパターン
131、132 第1及び第2外部電極
141、142 第3及び第4外部電極
151、152、1510断続部
161 第1ランドパターン
162 第2ランドパターン
163 第3ランドパターン

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