図面 (/)

技術 受信回路

出願人 株式会社ソシオネクスト
発明者 宮本禎一
出願日 2014年9月29日 (6年3ヶ月経過) 出願番号 2014-199223
公開日 2016年5月9日 (4年7ヶ月経過) 公開番号 2016-072770
状態 特許登録済
技術分野 メモリシステム DRAM 静的メモリのアクセス制御 直流方式デジタル伝送 記憶装置の構造、電源
主要キーワード マスクゲート ステップ差 調整感度 比較電位 基準電位レベル AC制御信号 初期基準 入力データ端子
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年5月9日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (13)

課題

トレーニングにより基準電位最適レベルに設定した後の通常動作時において、基準電位を常に最適なレベルに維持する受信回路の実現。

解決手段

差動ストローブ信号DQST,DQSBに同期して入力するデータ信号DQを基準電位VREFと比較して取り込むデータ入力回路31a-31nと、差動ストローブ信号の一方をVREFと比較して取り込む第1ストローブ入力回路41と、差動ストローブ信号の他方をVREFと比較して取り込む第2ストローブ入力回路42と、データ入力回路、第1および第2ストローブ入力回路の出力に基づいて、VREFを設定する基準電位制御回路36,37,43と、を有する受信回路。

概要

背景

ストローブ信号に同期したデータ信号を、基準電位と比較して取り込む受信回路が広く使用されており、基準電位は、受信回路を搭載する半導体装置デバイス)の内部で生成される。例えば、DDRメモリインターフェース(I/F)のように高速データ転送を行う半導体デバイスにおいては、データ信号の入出力がDDRメモリから出力されるストローブ信号に同期して行われる。DDRメモリの出力するデータ信号を受ける受信回路は、入力するデータ信号の電位と基準電位とを比較することによって、入力データを生成する。なお、DDRメモリインターフェースの場合は、多ビットパラレルデータの入出力を、ストローブ信号に同期して行う。

DDR3メモリI/Fでは、基準電位は電源電圧の1/2レベルであったが、DDR4メモリI/Fでは、データ端子DQ端子)は電源電圧終端であり、受信回路に入力するデータ信号は小振幅信号である。そのため、DDR4メモリI/Fでは、基準電位VREF_DQトレーニングにより、半導体デバイス装置の内部で最適な基準電位を生成する。

トレーニングモードで最適な基準電位を生成することにより、トレーニングモードから通常動作モードになると、適切な基準電位でデータ信号を取り込むことができる。しかし、電源電圧の変動や温度変動の関係で、DRAMが出力する“L”レベルが動作中に変動することが起きる。このように、半導体装置でトレーニングにより最適化された基準電位のレベルが、動作している間に変動すると、データ信号のウィンドウ(window)が変化してしまい、正しいデータが受信できなくなる場合が発生する。

さらに、DDR4メモリI/Fは、疑似オープンドレイン(Pseudo Open Drain)であるため、データ信号の立ち上り立ち下り(Rise/Fall)のスルーレート(slew rate)に差分がある場合もある。これも、データ信号の取り込みにおけるウィンドウを変化させる要因となる。

概要

トレーニングにより基準電位を最適レベルに設定した後の通常動作時において、基準電位を常に最適なレベルに維持する受信回路の実現。差動ストローブ信号DQST,DQSBに同期して入力するデータ信号DQを基準電位VREFと比較して取り込むデータ入力回路31a-31nと、差動ストローブ信号の一方をVREFと比較して取り込む第1ストローブ入力回路41と、差動ストローブ信号の他方をVREFと比較して取り込む第2ストローブ入力回路42と、データ入力回路、第1および第2ストローブ入力回路の出力に基づいて、VREFを設定する基準電位制御回路36,37,43と、を有する受信回路。

目的

効果

実績

技術文献被引用数
1件
牽制数
1件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

差動ストローブ信号に同期して入力するデータ信号を、基準電位と比較して取り込むデータ入力回路と、前記差動ストローブ信号の一方を、前記基準電位と比較して取り込む第1ストローブ入力回路と、前記差動ストローブ信号の他方を、前記基準電位と比較して取り込む第2ストローブ入力回路と、前記データ入力回路、前記第1ストローブ入力回路および前記第2ストローブ入力回路の出力に基づいて、前記基準電位を設定する基準電位制御回路と、を備えることを特徴とする受信回路

請求項2

前記基準電位制御回路は、トレーニングモード時に、前記データ入力回路の出力に基づいて前記基準電位を設定する基準電位トレーニング回路と、前記第1ストローブ入力回路および前記第2ストローブ入力回路の出力変化スキューを検出する基準電位補正回路と、を備え、前記基準電位トレーニング回路は、前記トレーニングモード後の通常動作時に、前記基準電位補正回路の検出結果に基づいて前記基準電位を変化させる請求項1に記載の受信回路。

請求項3

前記基準電位トレーニング回路は、前記トレーニングモード時に、前記データ信号を、低レベルに固定して、前記基準電位を前記低レベルより低いレベルである最小レベルから1段階ずつ増加させて取り込んだときの前記データ信号の値が低レベルと検出された時の前記基準電位と、前記データ信号の高レベル電位との中間値を、初期基準電位として設定する請求項2に記載の受信回路。

請求項4

前記基準電位補正回路は、前記第1ストローブ入力回路の出力の立上りが前記第2ストローブ入力回路の出力の立下りより進んでいるか、または前記第2ストローブ入力回路の出力の立上りが前記第1ストローブ入力回路の出力の立下りより進んでいる時には、前記基準電位を低下し、前記第1ストローブ入力回路の出力の立上りが前記第2ストローブ入力回路の出力の立下りより遅れているか、または前記第2ストローブ入力回路の出力の立上りが前記第1ストローブ入力回路の出力の立下りより遅れている時には、前記基準電位を上昇する請求項2または3に記載の受信回路。

請求項5

前記差動ストローブ信号を差動入力とする差動増幅回路と、前記第1増幅回路差動出力の一方を遅延して第1遅延クロックを出力する第1遅延回路と、前記第1増幅回路の差動出力の他方を遅延して第2遅延クロックを出力する第2遅延回路と、前記データ入力回路の出力を、前記第1遅延クロックの立ち上りラッチする第1ラッチ回路と、前記データ入力回路の出力を、前記第2遅延クロックの立ち上りでラッチする第2ラッチ回路と、を備える請求項1から4のいずれか1項に記載の受信回路。

技術分野

0001

本発明は、受信回路に関する。

背景技術

0002

ストローブ信号に同期したデータ信号を、基準電位と比較して取り込む受信回路が広く使用されており、基準電位は、受信回路を搭載する半導体装置デバイス)の内部で生成される。例えば、DDRメモリインターフェース(I/F)のように高速データ転送を行う半導体デバイスにおいては、データ信号の入出力がDDRメモリから出力されるストローブ信号に同期して行われる。DDRメモリの出力するデータ信号を受ける受信回路は、入力するデータ信号の電位と基準電位とを比較することによって、入力データを生成する。なお、DDRメモリインターフェースの場合は、多ビットパラレルデータの入出力を、ストローブ信号に同期して行う。

0003

DDR3メモリI/Fでは、基準電位は電源電圧の1/2レベルであったが、DDR4メモリI/Fでは、データ端子DQ端子)は電源電圧終端であり、受信回路に入力するデータ信号は小振幅信号である。そのため、DDR4メモリI/Fでは、基準電位VREF_DQトレーニングにより、半導体デバイス装置の内部で最適な基準電位を生成する。

0004

トレーニングモードで最適な基準電位を生成することにより、トレーニングモードから通常動作モードになると、適切な基準電位でデータ信号を取り込むことができる。しかし、電源電圧の変動や温度変動の関係で、DRAMが出力する“L”レベルが動作中に変動することが起きる。このように、半導体装置でトレーニングにより最適化された基準電位のレベルが、動作している間に変動すると、データ信号のウィンドウ(window)が変化してしまい、正しいデータが受信できなくなる場合が発生する。

0005

さらに、DDR4メモリI/Fは、疑似オープンドレイン(Pseudo Open Drain)であるため、データ信号の立ち上り立ち下り(Rise/Fall)のスルーレート(slew rate)に差分がある場合もある。これも、データ信号の取り込みにおけるウィンドウを変化させる要因となる。

先行技術

0006

特開2010−097660号公報
特開2001−195884号公報
特開2012−100144号公報

発明が解決しようとする課題

0007

上記のインターフェース回路の通常動作時に、基準電位レベル、またはDRAMの“L”レベルが変動したかどうか、を検出することはできない。また、電圧・温度の変動を検出し、基準電位レベルを再設定したほうが良いことが判明した場合でも、基準電位を再設定するためのトレーニングするためには、トレーニングモードにして、データ信号の受信動作一時停止することになる。

0008

そこで、動作中に、基準電位レベルが変動する、またはDRAMの出力する“L”レベルが変動しても、さらにデータ信号の立ち上り/立ち下りのスルーレートに差があっても、常に最適な基準電位レベルを維持する受信回路が望まれる。

0009

実施形態によれば、動作中にも、常に最適な基準電位レベルを維持する受信回路が実現される。

課題を解決するための手段

0010

第1の態様の受信回路は、データ入力回路と、第1ストローブ入力回路と、第2ストローブ入力回路と、基準電位制御回路と、を有する。データ入力回路は、差動ストローブ信号に同期して入力するデータ信号を、基準電位と比較して取り込む。第1ストローブ入力回路は、差動ストローブ信号の一方を基準電位と比較して取り込む。第2ストローブ入力回路は、差動ストローブ信号の他方を基準電位と比較して取り込む。基準電位制御回路は、データ入力回路、第1ストローブ入力回路および第2ストローブ入力回路の出力に基づいて、基準電位を設定する。

発明の効果

0011

実施形態の受信回路は、トレーニングにより基準電位を最適なレベルに設定した後の通常動作時において、基準電位および最適なレベルを変化させる要因があっても、基準電位を常に最適なレベルに維持する。

図面の簡単な説明

0012

図1は、特許文献3に記載されたDDRメモリとのインターフェース回路の構成を示す図である。
図2は、DDR4メモリI/Fに適用するインターフェース回路の構成例を示す図である。
図3は、VREFトレーニング回路のトレーニング時における基準電位VREFの設定処理を説明する図である。
図4は、DDRメモリから出力されたデータを、SoCの受信回路で受信する時の波形図である。
図5は、DDRメモリのLレベルおよび最適化されたVREFのレベルが変化した場合の影響を説明する図である。
図6は、実施形態のインターフェース回路の構成を示す図である。
図7は、VREFトレーニング回路にVREF補正回路を一体に形成した回路の構成を示す図である。
図8は、VREF生成回路のDACの構成を示す図である。
図9は、トレーニング時に、DQ_i(ここではi=n)がHレベルからLレベルに変化するまでVREFを増加させた時のコード値およびDAC制御信号の変化を示すタイムチャートである。
図10は、VREF補正回路のスキュー(skew)検出補正制御部の処理内容を説明する図である。
図11は、skew検出補正制御部のスキュー検出を行う回路例を示す図である。
図12は、図11の回路の各部の真理値表である。

実施例

0013

以下、DDRメモリとのインターフェース回路を例として実施形態を説明するが、実施形態のインターフェース回路はこれに限定されるものではない。
実施形態のインターフェース回路を説明する前に、DDRメモリとのインターフェース回路の一般的な例について説明する。

0014

図1は、特許文献3に記載されたDDRメモリとのインターフェース回路の構成を示す図である。
図1のインターフェース回路は、DDRメモリである送信機340からの出力データを、メモリ制御回路である受信機220で受信して取り込む。言い換えれば、図1は、メモリ制御回路がDDRメモリからデータを読み出す場合の回路を示している。メモリ制御回路からDDRメモリにデータを書き込む場合には、メモリ制御回路に送信機340に対応する回路が、DDRメモリに受信機220に対応する回路が設けられる。

0015

送信機340は、複数の出力ドライバ150a−150nと、複数の出力データ端子140a−140nと、差動ストローブドライバ120と、差動ストローブ出力端子145aおよび145bと、を有する。受信機220は、複数の入力データ端子210a−210nと、差動ストローブ入力端子215aおよび215bと、複数のコンパレータ220a−220nと、差動ストローブコンパレータ増幅回路)221と、基準電圧発生回路250と、を有する。複数の出力データ端子140a−140nと複数の入力データ端子210a−210nの間には、複数の伝送ライン130a−130nが設けられ、差動ストローブ出力端子145aおよび145bと差動ストローブ入力端子215aおよび215bの間には、2本の伝送ライン155aおよび155bが設けられる。図1のインターフェース回路については、基準電圧発生回路250以外は広く知られているので、説明は省略する。

0016

図1に示すように、基準電圧発生回路250は、受信した差動ストローブ信号ST1およびST2の信号線対の間に直列に接続された2個の抵抗の組を、コンパレータごとに有する。複数組の2個の抵抗の接続ノードに差動ストローブ信号ST1およびST2の中間レベルが発生し、これを基準電位VREF1−VREFnとする。このように、基準電圧発生回路250は、受信した差動ストローブ信号ST1およびST2から、コンパレータごとにVREF1−VREFnを生成するので、VREF1−VREFnにはデータ信号IS1−ISnに重畳されたノイズと同じノイズが重畳される。そのため、データ信号のノイズをキャンセルできる。

0017

しかし、図1の受信機(受信回路)には、以下のような問題がある。
(1)差動ストローブ信号ST1およびST2は常時印加されているわけではなく、DDRメモリの読み出し(Read)動作時にストローブ信号が出力される。そのため、受信側のデバイス内では、差動ストローブ信号に応答して基準電圧VREFnを高速に生成することが求められる。

0018

(2)データ信号のビット数により、抵抗分割で作成するVREFの個数が変わるため、データ信号のビット数に最適なDDRメモリの差動ストローブ信号の駆動能力を設定することが求められる。そのため、データ信号と差動ストローブ信号のインピーダンスがずれてしまう。

0019

差動ストローブ信号ST1およびST2から高速でVREF1−VREFnの電位を設定するために、基準電圧発生回路250は、駆動能力を大きく設定することが求められるため、低インピーダンスに設定することが好ましい。そのため、データ信号IS1−ISnと差動ストローブ信号ST1およびST2のインピーダンスがずれた場合、プルアッププルダウンの設定ステップ差により、データ信号IS1−ISnと差動ストローブ信号ST1およびST2との中心電位がずれてしまう。VREF1−VREFnは差動ストローブ信号ST1およびST2により生成され、そのVREFnを基準電圧として、データ信号ISnの高レベル低レベルが判定されるため、データ信号ISnのウィンドウはマージンが小さくなる。

0020

さらに、DDR4インターフェースは、疑似オープンドレイン(Pseudo Open Drain)であるため、高レベルはVDDQに固定されており、データ信号と差動ストローブ信号のインピーダンスを変えると、低レベルが、下がってくる。従って、DDR4インターフェースでは、ウィンドウのマージンがより一層小さくなってしまう。

0021

(3)差動ストローブ信号ST1およびST2の立上り(Rise)/立下り(Fall)のスルーレート(slew rate)がずれると、ST1およびST2の変化エッジ付近で、理想のVREFからの一時的なずれが発生する。

0022

差動ストローブ信号を抵抗で接続し、抵抗分割により基準電圧を生成する手法は、以上のような問題がある。そのため、DDR4メモリI/Fでは、インターフェース回路を含むシステム起動時に、トレーニングにより、基準電位VREFを適切なレベルに設定した後、通常動作を行う。

0023

図2は、DDR4メモリI/Fに適用するインターフェース回路の構成例を示す図である。

0024

図2のインターフェース回路は、送信側であるDDRメモリ10と、受信側であるメモリ制御回路を有するSoC(System On Chip)20と、DDRメモリ10とSoC20間の複数の伝送ライン13a−13nおよび14aおよび14bと、を有する。図2のインターフェース回路は、SoC20がDDRメモリ10からnビットのデータDQa−DQnを読み出し、内部に取り込む回路である。

0025

DDRメモリ10は、複数の出力ドライバ11a−11nと、差動ストローブドライバ12aおよび12bと、を有する。複数の出力ドライバ11a−11nは、差動ストローブ信号に同期してnビットのデータDQa−DQnを伝送ライン13a−13nに出力する。差動ストローブドライバ12aおよび12bは、差動ストローブ信号DQSTおよびDQSBを伝送ライン14aおよび14bに出力する。

0026

SoC20は、複数のコンパレータ(データ入力バッファ)21a−21nと、差動ストローブ増幅回路22と、マスクゲート24aおよび24bと、ディレイ25aおよび25bと、VREFトレーニング回路26と、VREF生成回路27と、を有する。コンパレータ21a−20nは、伝送ライン13a−13nから入力するデータDQa−DQnを、データ基準電位VREFと比較して値を判定し、取り込む。差動ストローブ増幅回路22は、差動ストローブ信号を増幅する。マスクゲート24aおよび24bは、マスク信号(Mask)が高(High)レベルの時に差動ストローブ信号を通過させ、マスク信号が低(Low)レベルの時に差動ストローブ信号を遮断する。ディレイ(delay)25aおよび25bは、マスクゲート24aおよび24bを通過した差動ストローブ信号が、ダブルデータレートで変化するデータのアイパターンのウィンドウの中心にエッジが位置するように遅延してDQST_dおよびDQSB_dとして出力する。DQST_dは、データの変化エッジからクロックの1/4位相ずれ、DQSB_dはDQST_dからクロックの1/位相ずれ、すなわちデータの変化エッジからクロックの3/4位相ずれている。

0027

SoC20は、さらに、コンパレータ21a−20nの出力を差動ストローブ信号でラッチする複数のラッチ回路23aa−23naを有する。例えば、DQaであるコンパレータ21aの出力はダブルデータレート、すなわちクロックの1/2周期で変化する。ラッチ回路23aaはDQST_dに同期してDQaをラッチし、ラッチ回路23abはDQSB_dに同期してDQaをラッチする。言い換えれば、ラッチ回路23abは、ラッチ回路23aaがラッチしたクロックの1/2周期後に、同じDQaをラッチするが、DQaは、ダブルデータレートであるために、1/2周期後には次の値に変化している。

0028

図2のインターフェース回路については、VREFトレーニング回路26およびVREF生成回路27以外は広く知られているので、説明は省略する。以下、VREFトレーニング回路26およびVREF生成回路27について説明する。VREF生成回路27は、VREFトレーニング回路26の出力するコードに応じた電圧を発生するDAC(Digital-to-Analog Converter)28を有する。

0029

DDR4メモリ(SDRAM)インターフェース(I/F)では、コンパレータ(データ入力バッファ)21a−21nの比較電位を設定するためのデータ基準電圧VREFをSoC20の内部で生成する。そのために、トレーニングにより、VREFのレベルを調節して設定し、トレーニング後通常状態では、設定したVREFを維持する方式となっている。

0030

図3は、VREFトレーニング回路26のトレーニング時における基準電位VREFの設定処理を説明する図である。

0031

トレーニング時には、DDRメモリ10の出力するデータのうちの1つ(ここではDQn)を低レベルに設定する。VREFトレーニング回路26は、まずVRF生成回路27に出力するコード値を最小の値に設定する。この時、VREFは最小レベルであり、コンパレータ21nの出力DQ_iは、必ず高(H)レベルである。この状態から、コード値を1ステップずつ増加させ、各ステップにおけるコンパレータ21nの出力DQ_iを監視する。VREFがDQnのレベルを超えて高くなると、DQ_iは低(L)レベルに変化する。この時のVREFは、DQnの低レベルに近いレベルであり、この時のVREFとSoC20の高電位側電源レベルVDDQの中間レベルをVREFの最適レベルとする。

0032

図4は、DDRメモリ10から出力されたデータを、SoC20の受信回路で受信する時の波形図である。
上段に示すように、DQSTおよびDQSBは、SoC20の入力端子では、HレベルがVDDQのレベルで、LレベルがVDDQとVSSQの間のレベルである。最下段に示すように、データDQa−DQnも、SoC20の入力端子では、同様のHレベルとLレベルの間で変化する。このように、DQa−DQnのLレベルは、DDRメモリ10が決定している。これに対して、VREFレベルは、SoC20で生成している。最下段に示すように、トレーニングにより、VREFはDQa−DQnのHレベルとLレベルの中間に設定される。

0033

マスク信号MaskがHレベルになると、ディレイ25aおよび25bから、DQSTおよびDQSBをクロックの1/4周期ずらしたDQST_dおよびDQSB_dが出力される。さらに、コンパレータ21a−21nがDQa−DQnをVREFと比較することによりDQ_j(j=1−n)を生成し、ラッチ23aa−23nbによりDQST_dおよびDQSB_dに同期して取り込まれる。

0034

以上の通り、トレーニングにより、VREFを最適レベルに設定することにより、図2のSoC20の受信回路は、DDRメモリ10から出力されたデータを正しく受信することができる。

0035

しかし、トレーニングでVREFを最適レベルに設定しても、温度変化電源電圧変動等に起因して、DDRメモリのLレベルおよび最適化されたVREFのレベルが、インターフェース回路の動作中に変動する場合がある。最適化されたVREFのレベルが変動すると、データDQのデータのウィンドウが変化してしまい、正しいデータが受信できなくなることが生じる。

0036

図5は、DDRメモリのLレベルおよび最適化されたVREFのレベルが変化した場合の影響を説明する図である。
図5の最下段に示すように、最適化されたVREFのレベルが、ALからCLに変化すると、データDQは立下りが早く、立ち上りが遅くなり、Lレベルの期間が短くなる。これは、データDQのアイパターンのウィンドウが変化することを意味し、ラッチする際の誤りが増加する。

0037

しかし、図2に示したインターフェース回路では、通常動作中にVREFのレベルまたはDDRメモリのLレベルが変動したかどうか、を検出することはできない。また、電圧・温度の変動が検出できて、「VREFのレベルを再設定したほうが良い」と判っても、VREFを再度トレーニングするためには、通常動作におけるデータの受信動作を停止することが好ましい。

0038

さらに、DDR4I/Fは、疑似オープンドレインであるため、データの立上り/立下りのスルーレートに差分が生じる場合があり、それも、データDQのウィンドウを変化させる要因となる。

0039

以下に説明する実施形態のインターフェース回路では、通常動作中に、VREFレベルの変動、DDRメモリの出力するデータのLレベルの変動、さらにデータの立上り/立下りのスルーレートに差があっても、常にVREFは最適なレベルに維持される。

0040

図6は、実施形態のインターフェース回路の構成を示す図である。
実施形態のインターフェース回路は、図2の回路と同様に、DDRメモリ10と、SoC30と、複数の伝送ライン13a−13nおよび14aおよび14bと、を有する。DDRメモリ10および伝送ライン13a−13nおよび14aおよび14bは、図2のものと同じであり、説明は省略する。

0041

SoC20は、複数のコンパレータ(データ入力バッファ)31a−31nと、差動ストローブ増幅回路32と、マスクゲート34aおよび34bと、ディレイ35aおよび35bと、複数のラッチ回路33aa−33naと、を有する。これらは、図2のものと同じであり、説明は省略する。

0042

SoC20は、さらに、VREFトレーニング回路36と、VREF生成回路37と、2個のコンパレータ41および42と、VREF補正回路43と、を有する。言い換えれば、実施形態のインターフェース回路のSoC(受信回路)30は、2個のコンパレータ41および42と、VREF補正回路43が追加されたことが、図2のSoC20と異なる。

0043

VREF生成回路37は、図2のものと同じであり、DAC38を有する。VREFトレーニング回路36は、図2のものと同じであるが、VREF補正回路43と一体に形成され、トレーニング終了後にVREF補正回路43の補正制御により動作することが、図2のものと異なる。

0044

コンパレータ41は、伝送ライン14aから入力するストローブ信号DQSTを、データ基準電位VREFと比較して値を判定し、判定結果をT_VREFとして出力する。コンパレータ42は、伝送ライン14bから入力するストローブ信号DQSBを、VREFと比較して値を判定し、判定結果をB_VREFとして出力する。VREF補正回路43は、T_VREFおよびB_VREFのスキューを検出し、検出したスキューからVREFのコード値の補正信号を生成する。上記のように、VREF補正回路43は、VREFトレーニング回路36と一体に形成される。

0045

図7は、VREFトレーニング回路36にVREF補正回路43を一体に形成した回路の構成を示す図である。
VREFトレーニング回路36は、トレーニング制御回路51と、アップダウン(Up/Down)コントローラ52と、DAC制御回路53と、を有し、これにVREF補正回路43が付加されている。VREF補正回路43は、スキュー(skew)検出補正制御部44を有する。

0046

トレーニング制御回路51は、シーケンス制御部61と、演算回路62と、を有する。シーケンス制御部61は、トレーニングを指示する制御信号を受けて、DQi(ここではi=n)をLレベルに固定した状態で、コード値を1ずつ増加させすることにより、VREFを段階的に増加させるコード制御を行う。具体的には、トレーニングの最初にゼロのコード値をアップ/ダウンコントローラ52に出力し、その後コード値のアップ/ダウン信号を出力する。

0047

演算回路62は、トレーニング時に、DQ_iのLレベルへの判定信号を受けて、シーケンス制御部61にコード値の変化を停止させ、その時点のコード値(VREF)とVDDQの中間レベルを演算する。そして、演算回路62は、完了信号を出力すると共に、中間レベルのコード値をアップ/ダウンコントローラ52に出力する。

0048

アップ/ダウン(Up/Down)コントローラ52は、アップ/ダウン信号の入力を切替えるスイッチ63と、アップ/ダウン(Up/Down)回路64と、保持回路65と、を有する。スイッチ63は、完了信号が出る前(完了信号=L)にはトレーニング制御部51のシーケンス制御部61の出力するアップ/ダウン信号を選択し、完了信号が出た後(完了信号=H)にはVREF補正回路43の出力するアップ/ダウン信号を選択する。

0049

アップ/ダウン(Up/Down)回路64は、入力されたコード値を取り込んでカウント値として保持すると共に、スイッチ63からのアップ/ダウン信号に応じて、保持しているカウント値を、1増加または減少させる。保持回路65は、アップ/ダウン(Up/Down)回路64の出力するカウント値を保持し、設定コード値code[0]−[3]として出力する。保持回路65の出力する設定コード値は、トレーニング制御回路51に送られる。

0050

DAC制御回路53は、デコーダ66と、レジスタ67および68を有する。デコーダ66は、設定コード値code[0]−[3]をデコードしてDAC制御信号を出力する。ここでは、設定コード値code[0]−[3]は4ビットであり、8個の制御信号を2組、合計16個のDAC制御信号を出力する。

0051

レジスタ67および68は、更新クロック(Update_CLK)に応じてデコーダ66の出力する2×8のDAC制御信号をラッチして保持する。レジスタ67は、8個のDAC制御信号P[0]−P[7]を保持し、レジスタ68は、8個のDAC制御信号N[0]−N[7]を保持する。

0052

図8は、VREF生成回路37のDAC38の構成を示す図である。
DAC38は、高電位側電源VDDQと低電位側電源(VSSQ)の間に直列に接続された8組のPMOSトランジスタ、2個の抵抗およびNMOSトランジスタを有し、2個の抵抗の接続ノードが共通に接続され、そこから基準電位VREFが出力される。レジスタ67の出力するDAC制御信号P[0]−P[7]は、8個のPMOSトランジスタのゲートに印加され、レジスタ68の出力するDAC制御信号N[0]−N[7]は、8個のPMOSトランジスタのゲートに印加される。P[0]−P[7]をすべてHレベルに、N[0]−N[7]をHレベルにすると、PMOSトランジスタは8個がオフし、NMOSトランジスタは8個がオンし、基準電位VREFは最小値(VSSQ)になる。この状態から、P[0]がLレベルに変化すると、PMOSトランジスタは1個がオンし、7個がオフし、NMOSトランジスタは8個がオンする。これにより、1個の抵抗と、8個の並列に接続した抵抗が直列に接続された状態になり、VREFの電位が1段階上昇する。次に、N[0]がLレベルに変化すると、1個の抵抗と、7個の並列に接続した抵抗が直列に接続された状態になり、VREFの電位がさらに1段階上昇する。以下、P[1]をLレベルに、次にN[1]がLレベルに、という具合に、オンするPMOSトランジスタの個数を1ずつ増加させ、オフするNMOSトランジスタの個数を1ずつ増加させると、VREFが16段階で変化し、最後にVDDQになる。

0053

図9は、トレーニング時に、DQ_i(ここではi=n)がHレベルからLレベルに変化するまでVREFを増加させた時のコード値およびDAC制御信号の変化を示すタイムチャートである。

0054

code[0]−[3]をLレベルとし、レジスタ67および68が、Update_CLKに同期してコードをラッチすると、P[0]−P[7]およびN[0]−N[7]はすべてHレベルとなり、VREFはVSSQとなる。

0055

code[0]=Hレベル、code[1]−[3]=Lレベルとすると、P[0]=Lレベルに、P[1]−P[7]およびN[0]−N[7]=Hレベルとなり、VREFはVSSQから1段階上昇する。以下、順にコード値を増加させ、それに応じてP[0]−P[7]およびN[0]−N[7]が変化し、VREFは1段階ずつ上昇する。そして、VREFがDDRメモリが決定するLレベルを超えると、DQ_iはLレベルに変化する。DQ_iがLレベルに変化した時、コード値(code[0]−[3])=7(H,H,H,L)であり、P[0]−P[3]=Lレベル、N[0]−N[2]=Lレベル、P[4]−P[7]=Hレベル、N[3]−N[7]=Hレベルである。

0056

図7の演算回路62は、DQ_iがLレベルに変化した時のVREFとVDDQの中間レベルを演算し、それを最適なVREFとして設定する。具体的には、最適コード値=(7+15)/2=11、code[0]−[3]=H,L,H,Lにする。これに応じて、P[0]−P[5]=Lレベル、N[0]−N[4]=Lレベル、P[6]−P[7]=Hレベル、N[5]−N[7]=Hレベルになる。

0057

以上のようにして、トレーニングが終了する。このトレーニング動作は、図2のインターフェース回路と同じであり、図2のインターフェース回路ではトレーニングで設定したVREFが通常動作時に維持されたのに対して、実施形態では、通常動作時にVREFが随時変更される。そのため、図7の演算回路62は、DQ_iがLレベルに変化した時に最適なVREFを設定した後、完了信号を出力する。スイッチ63は、完了信号が出ると(完了信号がLからHに変化すると)、VREF補正回路43の出力するアップ/ダウン信号を選択するように切り替わる。

0058

図10は、VREF補正回路43のスキュー(skew)検出補正制御部44の処理内容を説明する図である。図10の(A)はVREFが適切な場合を、図10の(B)はVREFが高すぎる場合を、図10の(C)はVREFが低すぎる場合を、示す。

0059

伝送ライン14aから入力する差動ストローブ信号DQSTおよびDQSBは、ストローブ信号であるので、受信時には、DDRメモリから差動で伝播し、そのLレベルはデータ信号DQと同じである。そのため、DQSTおよびDQSBは、毎サイクルデータが変化するデータ信号DQと見なせる。DQSTおよびDQSBは対称に変化し、DQSTとDQSBが交差するレベルにVREF4が一致している状態が適切な状態である。

0060

図10の(A)に示すように、VREFが適切なレベルに設定されている場合、T_VREFおよびB_VREFは、同時に逆方向に変化する。言い換えれば、T_VREFが立上るのと同時にB_VREFが立下り、B_VREFが立上るのと同時にT_VREFが立下る。

0061

図10の(B)に示すように、適切なレベルより高すぎる場合、T_VREFの立上りはB_VREFの立下りより早く、B_VREFの立上りはT_VREFの立下りより早くなる。

0062

図10の(C)に示すように、適切なレベルより低すぎる場合、T_VREFの立下りはB_VREFの立上りより早く、B_VREFの立下りはT_VREFの立上りより早くなる。

0063

skew検出補正制御部44は、コンパレータ41の出力するT_VREFと、コンパレータ42の出力するB_VREFの変化エッジの前後関係(スキュー)を検出し、検出したスキューから図10の(A)から(C)のいずれの状態であるか判定する。そして、図10の(A)の状態であればコード値を維持し、図10の(B)の状態であればVREFを1段階下げるようにコード値を1減少させ、図10の(C)の状態であればVREFを1段階上げるようにコード値を1増加する補正信号を生成する。

0064

図11は、skew検出補正制御部44のスキュー検出を行う回路例を示す図である。
図12は、図11の回路の各部の真理値表であり、VREFが適切な場合と、高い場合と、低い場合の各部の出力の値を示す。

0065

フリップフロップFF)81は、B_VREFをデータ入力とし、T_VREFをクロック入力とする。T_VREFの立上りとB_VREFの立下りが同時であれば、FF81の出力はHとなる。また、VREFが高く、T_VREFの立上りがB_VREFの立下りより早い場合も、FF81の出力はHとなる。これに対して、VREFが低く、T_VREFの立上りがB_VREFの立下りより遅い場合には、FF81の出力はLとなる。なお、B_VREFのFF81へのデータ入力を、微小量遅延するようにしてもよい。

0066

フリップフロップ(FF)82は、B_VREFをデータ入力とし、ディレイ(ここではインバータを2個直列に接続した遅延回路)85で遅延したT_VREFをクロック入力とする。T_VREFの立上りとB_VREFの立下りが同時の場合、T_VREFは遅延してFF81に入力するため、FF81の出力はLとなる。また、VREFが低く、T_VREFの立上りがB_VREFの立下りより遅い場合には、T_VREFはさらに遅延されるので、FF81の出力はLとなる。これに対して、VREFが高く、T_VREFの立上りがB_VREFの立下りより早い場合には、遅延されたT_VREFが立上っても、B_VREFがまだ立下らないので、立下りFF81の出力はHとなる。ディレイ85の遅延量は、調整感度および頻繁な基準電位の変化を防止するためのヒステリシスを考慮して適宜設定する。

0067

FF81および82の出力から、T_VREFの立上りのB_VREFの立下りに対する関係、すなわち一致しているか、進んでいるか、遅れているか、すなわちVREFが適切であるか、高いか、低いかが判明する。

0068

上記のように、FF81および82の出力は、VREFが適切であれば一致せず、VREFが高いかまたは低ければ一致する。EXNOR87は、FF81および82の出力が一致するか否かを判定し、一致する場合はHを、不一致の場合はLを出力する。AND91は、FF81の出力とEXNOR87の出力の論理積を演算する。AND91の出力は、VREFが適切なレベルより高い時にHになり、適切であるか低い場合にはLになる。AND92は、FF82の出力の反転信号とEXNOR87の出力の論理積を演算する。AND92の出力は、VREFが適切なレベルより低い時にHになり、適切であるか高い場合にはLになる。したがって、AND91の出力がHの時にはVREFを低下させ、AND92の出力がHの時にはVREFを上昇させるように制御する。

0069

FF83および84は、ディレイ86、EXNOR89、インバータ90、AND93および94は、B_VREFの立上りのT_VREFの立下りに対する関係について、上記と同様に検出する回路である。

0070

OR95は、AND91および93の出力の論理和を演算し、ダウン(Down)信号を出力する。OR96は、AND92および94の出力の論理和を演算し、アップ(Up)信号を出力する。スキュー検出補正制御部44は、このダウン(Down)信号およびアップ(Up)信号を、スイッチ63に出力する。

0071

以上、実施形態のVREFトレーニング回路36、VREF生成回路37およびVREF補正回路について説明したが、回路構成などは各種の変形例が可能であるのは言うまでもない。また、コードcode[0]−[3]として、受信動作中でも問題ないように、グレーコードを使用するようにしてもよい。

0072

以上説明したように、実施形態のインターフェース回路では、動作中にSoC20のVREFレベルが変動するか、またはDDRメモリ10の出力するLレベルが変動しても、常に最適なVREFレベルに設定でき、データを正確に受信できるようになる。また、DDRメモリの差動のストローブ信号の出力回路のインピーダンスが異なる場合や立上り/立下りのスルーレートに差があっても、常に最適なVREFレベルに設定できる。

0073

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

0074

10DDRメモリ
13a−13n、14a、14b伝送ライン
30 SoC
31a−31nコンパレータ(データ入力バッファ)
32 差動ストローブ増幅回路
33aa−33naラッチ回路
34a、34bマスクゲート
35a、35bディレイ
36VREFトレーニング回路
37 VREF生成回路
41、42 コンパレータ
43 VREF補正回路

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 株式会社半導体エネルギー研究所の「 半導体装置」が 公開されました。( 2020/10/29)

    【課題・解決手段】新規な半導体装置の提供。複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増... 詳細

  • 株式会社半導体エネルギー研究所の「 半導体装置、記憶装置、及び電子機器」が 公開されました。( 2020/10/29)

    【課題・解決手段】ビット線寄生容量が低減された記憶装置を提供する。記憶装置は、ビット線に電気的に接続されているセンスアンプと、センスアンプ上に積層されているメモリセルアレイとを有する。メモリセルアレイ... 詳細

  • ウィンボンドエレクトロニクスコーポレーションの「 半導体装置」が 公開されました。( 2020/10/29)

    【課題】 EMIによるノイズの発生を抑制することができる半導体装置を提供する。【解決手段】 フラッシュメモリ100は、メモリセルアレイ110と、内部クロック信号InCLKを発生するクロック発生器2... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ