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技術 スイッチング電源装置

出願人 TDK株式会社
発明者 ワン、ユエチンワン、ホンレー
出願日 2015年2月17日 (5年9ヶ月経過) 出願番号 2015-028130
公開日 2016年4月25日 (4年7ヶ月経過) 公開番号 2016-063732
状態 特許登録済
技術分野 DC‐DCコンバータ
主要キーワード 伝送電流 合成出力電圧 電源出力端 駆動信号出力端子 ドライブ波形 無制御状態 出力設定電圧 ドットマーク
関連する未来課題
重要な関連分野

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図面 (17)

課題

出力端子電圧が存在した状態で、主スイッチング素子オフした時に発生する自励発振の継続を防止する。

解決手段

1次側主巻線Npと2次側主巻線Ns1とを有する主トランスT1と、2つの主スイッチQ1,Q2と、制御回路と、主スイッチQ1と1次側主巻線Npの接続点カソードを、入力直流電圧Vinの低電位側にアノードを接続した整流素子CR2と、主スイッチQ1と1次側主巻線Npの接続点にアノードを、入力直流電圧Vinの高電位側にカソードを接続した整流素子CR1と、同期整流方式整流回路とを有し、出力端子に電圧が存在した状態で、各主スイッチQ1,Q2のスイッチング動作が停止すると、各主スイッチQ1,Q2の何れか1つの制御端子を常時ONとなる様に正バイアス印加させる回路を備えている。

概要

背景

電力スイッチング電源においては、高効率と部品発熱低減を達成する事は、重要である。そのための一つの方策として、主スイッチに、電流定格が大きくオン抵抗の小さいMOS-FET等のスイッチ素子を用いる事は、主スイッチのオン時の損失の低減が可能となるので有用である。ところで、一般的にMOS-FETのオン抵抗は耐圧の2〜2.5乗に比例して増加するといわれている。よって極力耐圧の低いMOS-FETを用いる必要がある。

この点から、定常時に主スイッチへの印加電圧が半分となり、またスイッチに伴い発生するサージ電圧入力電圧クランプされることから、耐圧の低いMOS-FETを用いる事が可能となるカスケードフォワードコンバータ回路方式として適している(下記の特許文献1参照)。

また、出力電圧が低く大電流のスイッチング電源においては、整流素子ダイオードからMOS-FETに置き代えた同期整流回路が、整流部の導通損失が低減できるため効率及び部品発熱の点で有利であって回路方式として適している(下記の特許文献1参照)。整流スイッチ素子である整流側MOS-FETと転流スイッチ素子である転流側MOS-FETとを有する同期整流回路の同期整流の動作は、整流側MOS-FETは1次側の主スイッチのON駆動信号に同期してONする、一方、転流側MOS-FETは1次側の主スイッチのOFF駆動信号に同期してONする。絶縁型コンバータにおける主スイッチの駆動信号を2次側同期整流部へ伝達する方式には、信号をパルストランスフォトカプラ等の絶縁素子を介して直接的に伝達する他励方式があるが、この方式は部品点数が多く回路的にも複雑となり、また実装スペースの面でも不利である。それに対して、主トランスの2次側の主巻線自体あるいは、独立して設けられた駆動巻線を用いて伝達する自励方式があるが、この方式は、部品点数が少なく、回路的に比較的簡単で、よって実装スペースの面でも有利である(下記の特許文献1参照)。

昨今の負荷側の低電圧、大電流の要求に対して、仮に1台のスイッチング電源では出力電流定格の不足の場合、複数台のスイッチング電源を並列に用いる場合がある。

本発明が想定しているのは、DC/DCコンバータ部が、カスケードフォワードコンバータであって、2次側の整流部が、自励方式で駆動される同期整流回路であるスイッチング電源を複数台並列にして動作させる場合である。

従来例として、図1にDC/DCコンバータ部がカスケードフォワードコンバータであって、2次側の整流部が、自励方式で駆動される同期整流回路であるスイッチング電源の回路図を示す。その回路図を用いて以下に動作を説明する。

図1においては、入力の交流電圧フィルタリング/整流/平滑している一般的なスイッチング電源の構成部は省略してDC/DCコンバータ部のみを示している。

図1において主トランスT1は、1次側と2次側間を絶縁する主トランスであって、1次側の主巻線Npと2次側の主巻線Ns1と転流側MOS-FETQ4を駆動する補助巻線Ns2を有している。

主トランスT1の1次側の主巻線Npと2次側の主巻線Ns1と補助巻線Ns2の極性は図1中にドットマーク表記されている通りで、よってそれぞれの巻線誘起する電圧位相関係は、図1中の矢印の通りである。主スイッチQ1,Q2は、MOS-FET等のスイッチング素子である。DC/DCコンバータ部はカスケードフォワード方式であるので、入力直流電圧Vin間の接続構成は、高電位側の+VinからQ1のドレイン端子、Q1のソース端子、主トランスT1の1次主巻線Npのドット側、Npの非ドット側、Q2のドレイン端子、Q2のソース端子、低電位側の-Vinの順となっている。入力直流電圧間には入力コンデンサC1が接続している。

また、整流素子CR2のカソードは、主スイッチQ1のソース端子に接続しており、一方アノードは、入力直流電圧のVinの低電位側-Vinに接続している。

また、整流素子CR1のアノードは、主スイッチQ2のドレイン端子に接続しており、一方カソードは、入力直流電圧のVinの高電位側+Vinに接続している。

図1には記載はないが、出力電圧Voutの検出回路があって、設定電圧との変動誤差を検出して、その変動誤差を制御回路フィードバックさせて、制御回路からは、その変動誤差分を補正するために、主スイッチQ1,Q2のONとOFFの時比率可変制御する駆動パルスを出力している。いわゆるPWM制御が行われている。

制御回路からの駆動パルスを主スイッチQ1,Q2のそれぞれの制御端子に入力させる事によって主スイッチQ1,Q2は、同期してスイッチング動作(ON/OFF動作)している。

主スイッチQ1とQ2は、それぞれソース電位違う。この場合、主スイッチQ2のソース電位は、入力電圧Vinの低電位側-Vinを介して駆動パルスを出力している制御回路のGND電位に接続されている。一方、主スイッチQ1のソース電位は、スイッチング動作によって大きく電位が変動する主トランスT1に接続されている。よって、主スイッチQ1の駆動パルスは、制御回路から伝送経路途中で絶縁されており(図中では二重の波線で表している)、制御回路のGND電位からはフローティングしている。

この主スイッチングQ1,Q2が同期してスイッチング動作することにより、入力直流電圧Vinが主トランスT1の一次巻線Npに断続的に印加されている。一方、主トランスT1の二次側では、整流側MOS-FETQ3と、転流側MOS-FET Q4と、チョークコイルL1と、コンデンサC3とからなる整流平滑回路が、2次主巻線Ns1に接続されている。

2次主巻線Ns1のドット側端子に転流側MOS-FETQ4のドレイン端子とチョークコイルL1が接続されており、チョークコイルL1の他点は、出力端子+Voutに接続されている。一方、2次主巻線Ns1の非ドット側端子に整流側MOS-FET Q3のドレイン端子が接続されており、さらに整流側MOS-FET Q3のソース端子と転流側MOS-FET Q4のソース端子と出力端子-Voutとが接続されている。また出力端子+Voutと-Voutの両端間には、コンデンサC3が接続されている。

主スイッチQ1,Q2がONすると、主トランスT1の1次側主巻線Npに図1に図示された矢印の向きに(ドット方向が高電位)入力直流電圧Vinが印加される。この時、2次側主巻線Ns1と補助巻線Ns2には、同じく図示された矢印の向きに(ドット方向が高電位)、主トランスT1の1次側主巻線Npと2次側主巻線Ns1、1次側主巻線Npと補助巻線Ns2のそれぞれの巻数比に比例した電圧が発生する。同時に2次側主巻線Ns1に発生する電圧はコンデンサC2と抵抗R1を経由して整流側MOS-FETQ3のゲート端子正バイアス電圧として印加され、整流側MOS-FET Q3はONする。一方、補助巻線Ns2に発生する電圧は、転流側MOS-FET Q4のゲート端子には逆バイアス電圧となり、転流側MOS-FET Q4のゲート蓄積電荷ディスチャージされて急激にOFFとなる。

一方、主スイッチQ1,Q2がOFFになると、主トランスT1の1次側主巻線Npに印加されていた入力直流電圧Vinは解放され、流れていた電流Ipは急激に遮断される。すると、図2に示すように、主トランスT1において、トランスT1に流れていた電流から2次側への伝送電流を除いた励磁電流によって、トランスT1のインダクタンス蓄積された励磁エネルギーが、フライバック電圧としてON時に印加されていた極性に対して反転して主トランスT1の主巻線Npに発生する。この電圧は、整流素子CR1,CR2によって最大で入力直流電圧でクランプされる。

この時、2次側主巻線Ns1、補助巻線Ns2にも、1次側主巻線Npと同じく図1で図示した矢印と反対方向(非ドット方向が高電位)に、波高値がそれぞれの巻線の巻数比に比例したフライバック電圧が発生する。ON時とは、各巻線に発生する電圧が逆転するため、整流側MOS-FETQ3のゲート逆バイアスとなり、ゲート蓄積電荷はディスチャージされて急激にOFFする。補助巻線Ns2に発生する電圧は、抵抗R2を経由して転流側MOS-FET Q4のゲート端子に正バイアス電圧として印加され、転流側MOS-FET Q4はONする。

以上述べた様に、整流側MOS-FETQ3は、主スイッチQ1,Q2のONに同期してONする。一方、転流側MOS-FET Q4は、主スイッチQ1,Q2のOFFに同期してONする。

1次側で入力直流電圧Vinを主スイッチQ1,Q2によってチョッピングして直流電圧を交流電圧に変換し、主トランスT1を介してその交流電圧を1次側主巻線Npから2次側主巻線Ns1に伝送し、その交流電圧を同期整流MOS-FETQ3,Q4で整流して、チョークコイルL1とコンデンサC3の平滑回路で平滑して、その際に主スイッチQ1,Q2のONとOFFの時比率(パルス幅)を可変制御して所望の直流電圧とする。

平滑回路の動作について述べる。主スイッチQ1,Q2のOFFと、それに同期した整流側MOS-FETQ3のOFFによって、2次側主巻線Ns1からエネルギーの伝送が絶たれるが、直前までの主スイッチQ1,Q2のON期間インダクタL1に蓄積されたエネルギーを、切替わってONとなった転流側MOS-FET Q4を介して途切れることなくコンデンサC3と負荷に供給する事によって平滑化を達成する。

以上が、DC/DCコンバータ部がカスケードフォワード方式であって、2次側の整流部は、自励方式で駆動される同期整流回路である従来のスイッチング電源の動作である。

概要

出力端子に電圧が存在した状態で、主スイッチング素子オフした時に発生する自励発振の継続を防止する。1次側主巻線Npと2次側主巻線Ns1とを有する主トランスT1と、2つの主スイッチQ1,Q2と、制御回路と、主スイッチQ1と1次側主巻線Npの接続点にカソードを、入力直流電圧Vinの低電位側にアノードを接続した整流素子CR2と、主スイッチQ1と1次側主巻線Npの接続点にアノードを、入力直流電圧Vinの高電位側にカソードを接続した整流素子CR1と、同期整流方式整流回路とを有し、出力端子に電圧が存在した状態で、各主スイッチQ1,Q2のスイッチング動作が停止すると、各主スイッチQ1,Q2の何れか1つの制御端子を常時ONとなる様に正バイアスを印加させる回路を備えている。

目的

本発明は上記問題点に着目してなされたもので、DC/DCコンバータ部がカスケードフォワード方式であって、整流回路が自励式で駆動される同期整流回路であるスイッチング電源において、出力端子+Voutに電圧(エネルギー源)が存在した状態で、主スイッチング素子がオフした時に発生する自励発振の継続を防止できるスイッチング電源を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

1次側主巻線2次側主巻線とを有する主トランスと、入力直流電圧高電位と前記1次側主巻線間に接続した第一の主スイッチと、前記1次側主巻線と入力直流電圧の低電位側間に接続した第二の主スイッチと、前記第一の主スイッチと前記第二の主スイッチとを同期させてON/OFF駆動する駆動パルスを生成/出力する制御回路と、前記第一の主スイッチと前記1次側主巻線の接続点カソードを、入力直流電圧の低電位側にアノードを接続した第一の整流素子と、前記第二の主スイッチと前記1次側主巻線の接続点にアノードを、入力直流電圧の高電位側にカソードを接続した第二の整流素子と、同期整流方式整流回路と、を有したカスケードフォワード方式スイッチング電源において、出力端子電圧が存在した状態で、前記第一の主スイッチと前記第二の主スイッチのスイッチング動作が停止すると、その際に、前記第一の主スイッチ及び前記第二の主スイッチのうちの一方の主スイッチの制御端子にのみ常時ONとなる様に正バイアス印加させる回路を備えたスイッチング電源装置

請求項2

前記整流回路は、整流用のスイッチ及び転流用スイッチを含み、前記整流回路における、前記整流用のスイッチの駆動は、前記2次側主巻線自体から得られる前記主トランスにおけるフォワード電圧であって、 前記転流用スイッチの駆動は、前記2次側主巻線自体から得られる前記主トランスにおけるフライバック電圧、又は、前記主トランスに独立に設けられた補助巻線を介して得られる前記主トランスにおけるフライバック電圧である請求項1記載のスイッチング電源装置。

請求項3

前記制御回路の駆動パルス出力端子と前記第二の主スイッチの制御端子間に接続させた第一のコンデンサと第一の抵抗直列回路と、前記制御回路の駆動電源と前記第二の主スイッチの制御端子間に接続させた第二の抵抗と、カソードを前記第二の主スイッチの制御端子に接続された第一の定電圧素子と、カソードを基準電位に接続された第三の整流素子の直列回路と、を備えた請求項1記載のスイッチング電源装置。

請求項4

前記制御回路の前記駆動パルス出力端子と前記第二の主スイッチの制御端子間に接続された、アノードを前記駆動パルス出力端子に接続された第四の整流素子と第三の抵抗の直列回路と、前記第四の整流素子と前記第三の抵抗の接続点と基準電位間にアノードを前記基準電位に接続した第二の定電圧素子と第四の抵抗の直列回路と、ベースは前記第二の定電圧素子と前記第四の抵抗の接続点に、コレクタを前記基準電位に、エミッタを前記第二の主スイッチの制御端子に、接続されたP-Chのバイポーラトランジスタと、前記第二の定電圧素子と第四の抵抗の接続点と前記制御回路の前記駆動パルス出力端子間に接続した第二のコンデンサと、前記駆動パルス出力端子と前記基準電位間に接続された、アノードを前記駆動パルス出力端子に接続された第五の整流素子と第五の抵抗と第三のコンデンサの順番の直列回路と、ベースは第七の抵抗を経由して前記第五の抵抗と前記第三のコンデンサの接続点にコレクタは第六の抵抗を経由して前記P-Chのバイポーラトランジスタのベースに、エミッタは前記駆動パルス出力端子にそれぞれ接続されて、且つベースとエミッタ間に第八の抵抗を備えたN-Chのバイポーラトランジスタと、前記制御回路の駆動電源と前記第二の主スイッチの制御端子間に接続された第九の抵抗と、前記第二の主スイッチの制御端子と前記基準電位間に接続された第十の抵抗と、を備えた請求項1記載のスイッチング電源装置。

技術分野

背景技術

0002

電力スイッチング電源においては、高効率と部品発熱低減を達成する事は、重要である。そのための一つの方策として、主スイッチに、電流定格が大きくオン抵抗の小さいMOS-FET等のスイッチ素子を用いる事は、主スイッチのオン時の損失の低減が可能となるので有用である。ところで、一般的にMOS-FETのオン抵抗は耐圧の2〜2.5乗に比例して増加するといわれている。よって極力耐圧の低いMOS-FETを用いる必要がある。

0003

この点から、定常時に主スイッチへの印加電圧が半分となり、またスイッチに伴い発生するサージ電圧入力電圧クランプされることから、耐圧の低いMOS-FETを用いる事が可能となるカスケードフォワードコンバータは回路方式として適している(下記の特許文献1参照)。

0004

また、出力電圧が低く大電流のスイッチング電源においては、整流素子ダイオードからMOS-FETに置き代えた同期整流回路が、整流部の導通損失が低減できるため効率及び部品発熱の点で有利であって回路方式として適している(下記の特許文献1参照)。整流スイッチ素子である整流側MOS-FETと転流スイッチ素子である転流側MOS-FETとを有する同期整流回路の同期整流の動作は、整流側MOS-FETは1次側の主スイッチのON駆動信号に同期してONする、一方、転流側MOS-FETは1次側の主スイッチのOFF駆動信号に同期してONする。絶縁型コンバータにおける主スイッチの駆動信号を2次側同期整流部へ伝達する方式には、信号をパルストランスフォトカプラ等の絶縁素子を介して直接的に伝達する他励方式があるが、この方式は部品点数が多く回路的にも複雑となり、また実装スペースの面でも不利である。それに対して、主トランスの2次側の主巻線自体あるいは、独立して設けられた駆動巻線を用いて伝達する自励方式があるが、この方式は、部品点数が少なく、回路的に比較的簡単で、よって実装スペースの面でも有利である(下記の特許文献1参照)。

0005

昨今の負荷側の低電圧、大電流の要求に対して、仮に1台のスイッチング電源では出力電流定格の不足の場合、複数台のスイッチング電源を並列に用いる場合がある。

0006

本発明が想定しているのは、DC/DCコンバータ部が、カスケードフォワードコンバータであって、2次側の整流部が、自励方式で駆動される同期整流回路であるスイッチング電源を複数台並列にして動作させる場合である。

0007

従来例として、図1にDC/DCコンバータ部がカスケードフォワードコンバータであって、2次側の整流部が、自励方式で駆動される同期整流回路であるスイッチング電源の回路図を示す。その回路図を用いて以下に動作を説明する。

0008

図1においては、入力の交流電圧フィルタリング/整流/平滑している一般的なスイッチング電源の構成部は省略してDC/DCコンバータ部のみを示している。

0009

図1において主トランスT1は、1次側と2次側間を絶縁する主トランスであって、1次側の主巻線Npと2次側の主巻線Ns1と転流側MOS-FETQ4を駆動する補助巻線Ns2を有している。

0010

主トランスT1の1次側の主巻線Npと2次側の主巻線Ns1と補助巻線Ns2の極性図1中にドットマーク表記されている通りで、よってそれぞれの巻線誘起する電圧位相関係は、図1中の矢印の通りである。主スイッチQ1,Q2は、MOS-FET等のスイッチング素子である。DC/DCコンバータ部はカスケードフォワード方式であるので、入力直流電圧Vin間の接続構成は、高電位側の+VinからQ1のドレイン端子、Q1のソース端子、主トランスT1の1次主巻線Npのドット側、Npの非ドット側、Q2のドレイン端子、Q2のソース端子、低電位側の-Vinの順となっている。入力直流電圧間には入力コンデンサC1が接続している。

0011

また、整流素子CR2のカソードは、主スイッチQ1のソース端子に接続しており、一方アノードは、入力直流電圧のVinの低電位側-Vinに接続している。

0012

また、整流素子CR1のアノードは、主スイッチQ2のドレイン端子に接続しており、一方カソードは、入力直流電圧のVinの高電位側+Vinに接続している。

0013

図1には記載はないが、出力電圧Voutの検出回路があって、設定電圧との変動誤差を検出して、その変動誤差を制御回路フィードバックさせて、制御回路からは、その変動誤差分を補正するために、主スイッチQ1,Q2のONとOFFの時比率可変制御する駆動パルスを出力している。いわゆるPWM制御が行われている。

0014

制御回路からの駆動パルスを主スイッチQ1,Q2のそれぞれの制御端子に入力させる事によって主スイッチQ1,Q2は、同期してスイッチング動作(ON/OFF動作)している。

0015

主スイッチQ1とQ2は、それぞれソース電位違う。この場合、主スイッチQ2のソース電位は、入力電圧Vinの低電位側-Vinを介して駆動パルスを出力している制御回路のGND電位に接続されている。一方、主スイッチQ1のソース電位は、スイッチング動作によって大きく電位が変動する主トランスT1に接続されている。よって、主スイッチQ1の駆動パルスは、制御回路から伝送経路途中で絶縁されており(図中では二重の波線で表している)、制御回路のGND電位からはフローティングしている。

0016

この主スイッチングQ1,Q2が同期してスイッチング動作することにより、入力直流電圧Vinが主トランスT1の一次巻線Npに断続的に印加されている。一方、主トランスT1の二次側では、整流側MOS-FETQ3と、転流側MOS-FET Q4と、チョークコイルL1と、コンデンサC3とからなる整流平滑回路が、2次主巻線Ns1に接続されている。

0017

2次主巻線Ns1のドット側端子に転流側MOS-FETQ4のドレイン端子とチョークコイルL1が接続されており、チョークコイルL1の他点は、出力端子+Voutに接続されている。一方、2次主巻線Ns1の非ドット側端子に整流側MOS-FET Q3のドレイン端子が接続されており、さらに整流側MOS-FET Q3のソース端子と転流側MOS-FET Q4のソース端子と出力端子-Voutとが接続されている。また出力端子+Voutと-Voutの両端間には、コンデンサC3が接続されている。

0018

主スイッチQ1,Q2がONすると、主トランスT1の1次側主巻線Npに図1に図示された矢印の向きに(ドット方向が高電位)入力直流電圧Vinが印加される。この時、2次側主巻線Ns1と補助巻線Ns2には、同じく図示された矢印の向きに(ドット方向が高電位)、主トランスT1の1次側主巻線Npと2次側主巻線Ns1、1次側主巻線Npと補助巻線Ns2のそれぞれの巻数比に比例した電圧が発生する。同時に2次側主巻線Ns1に発生する電圧はコンデンサC2と抵抗R1を経由して整流側MOS-FETQ3のゲート端子正バイアス電圧として印加され、整流側MOS-FET Q3はONする。一方、補助巻線Ns2に発生する電圧は、転流側MOS-FET Q4のゲート端子には逆バイアス電圧となり、転流側MOS-FET Q4のゲート蓄積電荷ディスチャージされて急激にOFFとなる。

0019

一方、主スイッチQ1,Q2がOFFになると、主トランスT1の1次側主巻線Npに印加されていた入力直流電圧Vinは解放され、流れていた電流Ipは急激に遮断される。すると、図2に示すように、主トランスT1において、トランスT1に流れていた電流から2次側への伝送電流を除いた励磁電流によって、トランスT1のインダクタンス蓄積された励磁エネルギーが、フライバック電圧としてON時に印加されていた極性に対して反転して主トランスT1の主巻線Npに発生する。この電圧は、整流素子CR1,CR2によって最大で入力直流電圧でクランプされる。

0020

この時、2次側主巻線Ns1、補助巻線Ns2にも、1次側主巻線Npと同じく図1で図示した矢印と反対方向(非ドット方向が高電位)に、波高値がそれぞれの巻線の巻数比に比例したフライバック電圧が発生する。ON時とは、各巻線に発生する電圧が逆転するため、整流側MOS-FETQ3のゲート逆バイアスとなり、ゲート蓄積電荷はディスチャージされて急激にOFFする。補助巻線Ns2に発生する電圧は、抵抗R2を経由して転流側MOS-FET Q4のゲート端子に正バイアス電圧として印加され、転流側MOS-FET Q4はONする。

0021

以上述べた様に、整流側MOS-FETQ3は、主スイッチQ1,Q2のONに同期してONする。一方、転流側MOS-FET Q4は、主スイッチQ1,Q2のOFFに同期してONする。

0022

1次側で入力直流電圧Vinを主スイッチQ1,Q2によってチョッピングして直流電圧を交流電圧に変換し、主トランスT1を介してその交流電圧を1次側主巻線Npから2次側主巻線Ns1に伝送し、その交流電圧を同期整流MOS-FETQ3,Q4で整流して、チョークコイルL1とコンデンサC3の平滑回路で平滑して、その際に主スイッチQ1,Q2のONとOFFの時比率(パルス幅)を可変制御して所望の直流電圧とする。

0023

平滑回路の動作について述べる。主スイッチQ1,Q2のOFFと、それに同期した整流側MOS-FETQ3のOFFによって、2次側主巻線Ns1からエネルギーの伝送が絶たれるが、直前までの主スイッチQ1,Q2のON期間インダクタL1に蓄積されたエネルギーを、切替わってONとなった転流側MOS-FET Q4を介して途切れることなくコンデンサC3と負荷に供給する事によって平滑化を達成する。

0024

以上が、DC/DCコンバータ部がカスケードフォワード方式であって、2次側の整流部は、自励方式で駆動される同期整流回路である従来のスイッチング電源の動作である。

先行技術

0025

特開2007−74812号公報(第4−5頁、第1図)

発明が解決しようとする課題

0026

上記のようなスイッチング電源の動作状況として、大電力の要求に対応するために複数台を並列接続して動作する状況や、負荷としてバッテリーを接続して動作する状況、又は負荷側に大容量のコンデンサを接続して無負荷を含めて軽負荷で動作する状況が、一般的に存在する。

0027

背景技術に記載した2次側の整流回路に自励方式の同期整流回路を採用したスイッチング電源が上記のような状況で動作中に、何らかの理由で主スイッチがスイッチング動作を停止すると、主スイッチが停止しているにも関わらず、整流側、転流側のMOSFETが交互にON/OFFを繰り返し、複数台並列接続された他の正常動作しているスイッチング電源の出力から、あるいは負荷のバッテリーから、あるいは負荷側の大容量のコンデンサ等から停止している電源の入力側にエネルギーを回生する自励発振状態になる場合がある。

0028

主スイッチの停止の原因としては、過電圧保護や加熱保護等の各種保護機能の動作、複数台の並列接続動作における各電源の出力電圧Voutの電位差のばらつき、一般的な故障、又はリモートコントロール等の電源の機能による停止動作が考えられる。

0029

自励発振は以下のメカニズムにて発生する。自励発振には2モードあり、モード1は図2を、モード2は図3を用いて以下に説明する。

0030

先ずは主スイッチQ1,Q2の両方、あるいは片側が突然OFFする。その事によって主トランスT1の各巻線には図2で示された矢印の方向(非ドット側が高電位)にフライバック電圧が発生する。フライバック電圧は、この時も整流素子CR1、CR2によって1次側入力にエネルギーを回生している。このフライバック電圧によって転流側MOSFETQ4のゲート端子が正バイアスとなって転流側MOSFET Q4がONとなる。この状態で、出力端子+Voutに電圧(エネルギー源)が存在すると、インダクタL1に流れるインダクタ電流ILは、図2で示した様に正常動作とは逆方向、すなわち出力側から流れ込む方向となる。また、転流側MOSFET Q4に、電流Iq4が流れる。インダクタ電流ILは、電流の一部がインダクタにエネルギーを蓄えながら時間の経過とともに増加する。フライバック電圧は、主スイッチQ1,Q2がON時に、主トランスT1に流れた電流から伝送電流を除いた励磁電流成分によってインダクタンスに蓄積された励磁エネルギーにより発生している。このエネルギーが消費され枯渇するとフライバック電圧は低下して最終的には転流側MOSFET Q4がOFFとなる。(以上をモード1とする。)

0031

転流側MOSFETQ4がOFFすると、そのドレインとインダクタL1の接続点には、出力端子+Voutに存在している電圧に、転流側MOSFET Q4のON期間にインダクタL1に蓄積されたエネルギーにより発生した起電圧加算された電位まで上昇する。この上昇した電圧は、抵抗R1、コンデンサC2の直列回路を経由して整流側MOSFET Q3のゲート端子の正バイアス電圧となり、整流側MOSFET Q3はONすると共に、主トランスT1の2次主巻線Ns1に図3で示された矢印の方向(ドット端子側が高電位)に印加される。この時も、インダクタL1に流れるインダクタ電流ILは、図3で示した様に正常動作とは逆方向、すなわち出力側から流れ込む方向は変わらないが、インダクタ電流ILは、インダクタL1からエネルギーを放出するので、時間の経過とともに減少する。また、整流側MOSFET Q3に、電流Iq3が流れる。この時、主トランスT1の1次側主巻線Npには、2次主巻線Ns1との巻数比の比例した波高値の電圧が、図3で示された矢印の方向(ドット端子側が高電位)で発生する。主スイッチQ1,Q2はOFFしているが、主スイッチQ1,Q2内部のボディーダイオード入力直流電圧源に対して順方向なので、2次側出力から、1次側入力にエネルギー回生状態となる。この時も主トランスT1においては、励磁電流IpによってインダクタL1に励磁エネルギーを蓄積させる。インダクタL1に蓄積されたエネルギーも放出して、インダクタL1の電流ILと2次側主巻線Ns1の励磁電流が等しくなった時、インダクタL1の起電圧が低下して、最終的に整流側MOSFET Q3がOFFする。(以上をモード2とする。)

0032

すると、主トランスT1には、それまで蓄積された励磁エネルギーによって図1で示された矢印とは逆の方向(非ドット側が高電位)に、再度フライバック電圧が発生し、モード1に入る。以降、モード2とモード1が交互に繰り返す自励発振状態になる。

0033

この自励発振の状態は、無制御状態のため、入力電源端(+Vin,-Vin間)のインピーダンスによっては想定外に電圧を上昇させる可能性がある。その場合、主スイッチQ1,Q2のVds(ドレイン−ソース間電圧)の耐圧を超えて破損の恐れがある。また、出力電圧にインダクタL1の起電圧が加算された電圧がOFF時の転流側MOSFETQ4のVds間に、同じ様に整流側MOSFET Q3のVgsにも印加されるため、それぞれの耐圧を超えて破損の恐れがある。

0034

また、予期せぬ電流が流れる事による異常損失の発生、それによる異常加熱、並列接続でエネルギー源となっている他の電源への影響、またはバッテリーへの影響など様々な弊害が生じる恐れがある。

0035

実際に、図5の従来の制御回路の出力パルス波形図4の自励発振の検証に用いた実験配線図で外部電源印加スイッチS1をONして外部から電源の出力電圧+Voutより高い電圧Vextを印加した際に主スイッチQ1,Q2が停止して自励発振が起こっている際の波形を図6,7に示す。図6,7でインダクタL1に流れるインダクタ電流ILのピーク上限値、ピーク下限値共に下方にシフトして、平均値がプラスからマイナスになっている。この事は電力を外部から引き込んでいる事であって、その事によって自励発振状態に入ることが分かる。

0036

本発明は上記問題点に着目してなされたもので、DC/DCコンバータ部がカスケードフォワード方式であって、整流回路が自励式で駆動される同期整流回路であるスイッチング電源において、出力端子+Voutに電圧(エネルギー源)が存在した状態で、主スイッチング素子がオフした時に発生する自励発振の継続を防止できるスイッチング電源を提供する事を目的としている。

課題を解決するための手段

0037

上記目的を達成するために、本発明は次に示す構成をもって前記課題を解決するための手段としている。

0038

本発明のスイッチング電源装置は、1次側主巻線(Np)と2次側主巻線(Ns1)とを有する主トランスと、入力直流電圧の高電位と前記1次側主巻線間に接続した第一の主スイッチ(Q1)と、前記1次側主巻線と入力直流電圧の低電位側間に接続した第二の主スイッチ(Q2)と、前記第一の主スイッチと前記第二の主スイッチとを同期させてON/OFF駆動する駆動パルスを生成/出力する制御回路と、前記第一の主スイッチと前記1次側主巻線の接続点にカソードを、入力直流電圧の低電位側にアノードを接続した第一の整流素子(CR2)と、前記第二の主スイッチと前記1次側主巻線の接続点にアノードを、入力直流電圧の高電位側にカソードを接続した第二の整流素子(CR1)と、同期整流方式の整流回路と、を有したカスケードフォワード方式のスイッチング電源において、出力端子に電圧が存在した状態で、前記第一の主スイッチと前記第二の主スイッチのスイッチング動作が停止すると、その際に、前記第一の主スイッチ及び前記第二の主スイッチのうちの一方の主スイッチの制御端子にのみ常時ONとなる様に正バイアスを印加させる回路を備えた構成とする。

0039

本発明のスイッチング電源装置によれば、主スイッチング素子がオフした時に発生する自励発振の継続を防止できる。

0040

また、本発明のスイッチング電源装置において、前記整流回路は、整流用のスイッチ(Q3)及び転流用スイッチ(Q4)を含み、前記整流回路における、前記整流用のスイッチの駆動は、前記2次側主巻線(Ns1)自体から得られる前記主トランスにおけるフォワード電圧であって、前記転流用スイッチの駆動は、前記2次側主巻線(Ns1)自体から得られる前記主トランスにおけるフライバック電圧、又は、前記主トランスに独立に設けられた補助巻線を介して得られる前記主トランスにおけるフライバック電圧である。このような構成により、主スイッチング素子がオフした時に発生する自励発振の継続を防止することができる。

0041

また、本発明のスイッチング電源装置において、前記制御回路の駆動パルス出力端子と前記第二の主スイッチの制御端子間に接続させた第一のコンデンサ(C10)と第一の抵抗(R11)の直列回路と、前記制御回路の駆動電源と前記第二の主スイッチの制御端子間に接続させた第二の抵抗(R10)と、カソードを前記第二の主スイッチの制御端子に接続された第一の定電圧素子(CR10)と、カソードを基準電位(GND)に接続された第三の整流素子(CR11)の直列回路と、を備えた構成を特徴としている。このような構成により、制御回路の駆動パルスを従来のままとしても、主スイッチング素子がオフした時に発生する自励発振の継続を防止できる。

0042

また、本発明のスイッチング電源装置において、前記制御回路の前記駆動パルス出力端子と前記第二の主スイッチの制御端子間に接続された、アノードを前記駆動パルス出力端子に接続された第四の整流素子(CR21)と第三の抵抗(R25)の直列回路と、前記第四の整流素子と前記第三の抵抗の接続点と基準電位(GND)間にアノードを前記基準電位(GND)に接続した第二の定電圧素子(CR22)と第四の抵抗(R26)の直列回路と、ベースは前記第二の定電圧素子と前記第四の抵抗の接続点に、コレクタを前記基準電位(GND)に、エミッタを前記第二の主スイッチの制御端子に、接続されたP-Chのバイポーラトランジスタ(Q21)と、前記第二の定電圧素子と第四の抵抗の接続点と前記制御回路の前記駆動パルス出力端子間に接続した第二のコンデンサ(C21)と、前記駆動パルス出力端子と前記基準電位(GND)間に接続された、アノードを前記駆動パルス出力端子に接続された第五の整流素子(CR20)と第五の抵抗(R21)と第三のコンデンサ(C20)の順番の直列回路と、ベースは第七の抵抗(R23)を経由して前記第五の抵抗と前記第三のコンデンサの接続点にコレクタは第六の抵抗(R24)を経由して前記P-Chのバイポーラトランジスタのベースに、エミッタは前記駆動パルス出力端子にそれぞれ接続されて、且つベースとエミッタ間に第八の抵抗(R22)を備えたN-Chのバイポーラトランジスタと、前記制御回路の駆動電源と前記第二の主スイッチの制御端子間に接続された第九の抵抗(R20)と、前記第二の主スイッチの制御端子と前記基準電位(GND)間に接続された第十の抵抗(R27)と、を備えた構成を特徴としている。このような構成により、制御回路の駆動パルスを従来のままとしても、主スイッチング素子がオフした時に発生する自励発振の継続を防止できる。

発明の効果

0043

本発明によれば、DC/DCコンバータ部がカスケードフォワード方式であって、整流回路が自励式で駆動される同期整流回路であるスイッチング電源において、出力端子に電圧(エネルギー源)が存在した状態で、主スイッチング素子がオフした時に発生する自励発振の継続を、スイッチング電源装置の通常動作には影響を与えずに、防止することができる。

図面の簡単な説明

0044

従来技術のスイッチング電源装置を示す図である。
従来技術のスイッチング電源装置における、自励発振のモード1を示す図である。
従来技術のスイッチング電源装置における、自励発振のモード2を示す図である。
自励発振の検証に用いた実験配線図である。
従来の制御回路の出力パルスを示す図である。
従来技術のスイッチング電源装置の自励発振時の波形図である。
従来技術のスイッチング電源装置の自励発振時の波形をズームした図である。
本発明のスイッチング電源装置の第1の実施形態の制御回路の出力パルスを示す図である。
本発明のスイッチング電源装置の第1の実施形態の原理を示す回路図である。
本発明のスイッチング電源装置の第2の実施形態を示す図である。
本発明のスイッチング電源装置の第3の実施形態を示す図である。
本発明のスイッチング電源装置の第3の実施形態の駆動パルスがHighレベルの時の等価回路図を示す図である。
本発明のスイッチング電源装置の第3の実施形態の駆動パルスがLowレベルの時の等価回路図を示す図である。
本発明のスイッチング電源装置の第3の実施形態の制御回路の駆動パルスの出力端子DriverがLowインピーダンス状態で駆動パルスの発生が停止した場合の等価回路図を示す図である。
従来技術のスイッチング電源装置における主スイッチ停止時の波形図である。
本発明のスイッチング電源装置の主スイッチ停止時の波形図である。

実施例

0045

以下において、添付の図面を参照し、本発明の例としての実施の形態を説明する。
<第1の実施形態>
本発明の第1の実施形態のスイッチング電源装置の回路構成は、図1に示す従来のスイッチング電源装置と同様であり、制御回路からの出力パルスのみが異なっている。図8は本実施形態の制御回路の出力パルスを示す図である。図9は本実施形態のスイッチング電源装置の原理を示す回路図である。以下、図1図8、及び図9を用いて、第1の実施形態のスイッチング電源装置を説明する。

0046

具体的には、本実施形態のスイッチング電源装置は、1次側と2次側間を絶縁する主トランスであって、1次側主巻線Npと2次側主巻線Ns1と転流側MOS-FETQ4を駆動する補助巻線Ns2とを有している。

0047

主トランスT1の1次側主巻線Npと2次側主巻線Ns1と補助巻線Ns2の極性は図1中にドットマークで表記されている通りである。主スイッチQ1,Q2は、MOS-FET等のスイッチング素子である。DC/DCコンバータ部はカスケードフォワード方式であるので、入力直流電圧Vin間の接続構成は、高電位側の+Vinから主スイッチQ1のドレイン端子、主スイッチQ1のソース端子、主トランスT1の1次側主巻線Npのドット側、1次側主巻線Npの非ドット側、主スイッチQ2のドレイン端子、主スイッチQ2のソース端子、低電位側の-Vinの順となっている。入力直流電圧(+Vin,-Vin)間には、入力コンデンサC1が接続されている。

0048

また、整流素子CR2のカソードは、主スイッチQ1のソース端子に接続されており、一方、アノードは、入力直流電圧のVinの低電位側-Vinに接続されている。

0049

また、整流素子CR1のアノードは、主スイッチQ2のドレイン端子に接続されており、一方、カソードは、入力直流電圧のVinの高電位側+Vinに接続されている。

0050

この主スイッチング素子Q1,Q2が同期してスイッチング動作することにより、入力直流電圧Vinが主トランスT1の1次側主巻線Npに断続的に印加されている。一方、主トランスT1の二次側では、整流側MOS-FETQ3と、転流側MOS-FET Q4と、チョークコイルL1と、コンデンサC3とからなる整流平滑回路が、2次側主巻線Ns1に接続されている。

0051

2次側主巻線Ns1のドット側端子に転流側MOS-FETQ4のドレイン端子とチョークコイルL1が接続されており、チョークコイルL1の他点は、出力端子+Voutに接続されている。一方、2次側主巻線Ns1の非ドット側端子に整流側MOS-FET Q3のドレイン端子が接続されており、さらに整流側MOS-FET Q3のソース端子と転流側MOS-FET Q4のソース端子と出力端子-Voutとが接続されている。また出力端子+Voutと-Voutの両端間には、コンデンサC3が接続されている。

0052

上記のような、DC/DCコンバータ部はカスケードフォワード方式であって、整流回路は自励式で駆動される同期整流回路であるスイッチング電源において、出力端子+Voutに電圧(エネルギー源)が存在した状態で、何らかの要因で主スイッチング素子のスイッチングが停止した場合、主トランスの1次側主巻線に発生したフライバック電圧が、主トランスの設けられた転流側スイッチ駆動用補助巻線に正バイアス電圧を誘発して転流用スイッチがONして、出力端子+Vout側から電流(エネルギー)を引き込む事をきっかけとして、自励発振を継続するモードに入り込んでしまう恐れがある。

0053

そこで、以下、図8,9を参照しつつ、制御回路の駆動パルスの出力を用いてこのような自励発振を継続するモードに入り込むことを防止する本発明の実施形態について説明する。

0054

まず、スイッチング電源あるいはDC/DCコンバータの正常動作時に、制御回路からは、出力電圧を所定電圧に維持するための駆動パルスが、複数の主スイッチQ1,Q2の制御端子に出力されている。この場合、主スイッチQ2への駆動パルスは、基準電位(GND)を基準に正電圧のパルス信号で生成されている。なお、制御回路の駆動パルスの出力は、制御チップにより予め設定した出力波形であってもよい。ここで、上記のような何らかの理由で主スイッチQ1,Q2がスイッチング動作を停止させる或いは停止する時、即ち、主スイッチQ1,Q2のON/OFFによるチョッピングが停止させる或いは停止する時には、主スイッチQ1の制御端子が低レベルに維持させる一方、主スイッチQ2の制御端子を高レベルに維持させる事により低位側の主スイッチQ2が常時ON状態となる事で達成される(図8参照)。

0055

本実施形態では、低位側の主スイッチQ2の制御回路に設けた低位側の主スイッチQ2の制御端子に直流バイアスを加えることにより、低位側の主スイッチQ2を常時ON状態とさせている。この様に主スイッチQ1、Q2の制御端子を駆動する事で、図9に示した様に、1次側主巻線Npが、低位側の主スイッチQ2と、カソードが高圧側の主スイッチQ1と主トランスの1次側主巻線Npの接続点に接続されると共にアノードが基準電位(GND)に接続された整流素子CR2と、によって強制的に短絡される。1次側主巻線Npが短絡される事によって、2次側補助巻線Ns2に転流側スイッチQ4を駆動する電圧が生成できなくなる。その事によって転流用スイッチQ4がONできなくなって電流の引込みが不可能になり自励発振が継続できずに解消する。

0056

また、本実施形態では、高位側の主スイッチQ1の制御回路に設けた高位側の主スイッチQ1の制御端子に直流バイアスを加えることにより、高位側の主スイッチQ1を常時ON状態とさせることもできる。即ち、主スイッチQ1,Q2のON/OFFによるチョッピングが停止させる或いは停止する時には、主スイッチQ2の制御端子を低レベルに維持させる一方、主スイッチQ1の制御端子を高レベルに維持させる。このように、1次側主巻線Npが、高位側の主スイッチQ1と、アノードが低位側の主スイッチQ2と主トランスの1次側主巻線Npの接続点に接続されると共にカソードが入力直流電圧の高電位側に接続された整流素子CR1と、によって強制的に短絡される。1次側主巻線Npが短絡される事によって、2次側補助巻線Ns2に転流側スイッチQ4を駆動する電圧が生成できなくなる。その事によっても転流用スイッチQ4がONできなくなって電流の引込みが不可能になり自励発振が継続できずに解消する。

0057

<2実施形態>
図10は本発明のスイッチング電源装置の第2の実施形態を示す図である。図10においては、本実施形態をよりわかりやすく説明するために、整流素子CR1,CR2などの素子を省略している。

0058

図10に示スイッチング電源は、スイッチング電源装置の第1の実施形態に対し、追加回路として、さらに、制御回路の駆動パルス出力端子と第二の主スイッチの制御端子との間に接続された、第一のコンデンサ(C10)と第一の抵抗(R11)との直列回路と、制御回路の駆動電源と前記第二の主スイッチの制御端子との間に接続された第二の抵抗(R10)と、カソードを、前記第二の主スイッチの制御端子に接続された第一の定電圧素子(CR10)と、カソードを基準電位(GND)に接続された第三の整流素子(CR11)とによる直列回路と、を備える。

0059

ここでは、追加回路が、通常動作には影響を与えずに、自励発振が起こる状況になるとその現象をどの様に防止するかについて説明する。また背景技術でも記載した様に、DC/DCコンバータ部がカスケードフォワードコンバータの場合、高圧側の主スイッチQ1の駆動回路は、低圧側の主スイッチQ2の駆動回路とは、分離絶縁(フローティング)されているので、低圧側の主スイッチQ2の駆動回路に別回路を付加する事のスイッチング電源装置の通常動作に対する影響はない。

0060

上記の通り、スイッチング電源あるいはDC/DCコンバータが正常動作している時は、制御回路からは、出力電圧を所定電圧に維持するために駆動パルスが複数の主スイッチQ1,Q2の制御端子に出力されている。この場合、主スイッチQ2の駆動パルスは基準電位(GND)を基準に正電圧のパルス信号で生成されている。

0061

図10を用いてスイッチング電源装置の第2の実施形態の通常動作を説明する。

0062

図10に示すように、低位側の主スイッチQ2への駆動パルスの伝送経路に直列にコンデンサC10を設けると、通常動作時は、コンデンサC10は交流を伝送できるが、直流電送できないため、基準電位(GND)を中心として正負のパルス信号に変換される。この時、コンデンサC10の挿入時と非挿入時とでは、駆動パルスの波高値が低下するが、主スイッチQ2の制御端子間の容量に対して挿入されるコンデンサ容量を適当に調整する事により、これを防ぐ事は可能である。

0063

本実施形態では、駆動パルスがなくなると制御回路の駆動電源Vccより低電位側の主スイッチQ2の制御端子に常時、正バイアスが印加されて常時ON状態になる。低位側の主スイッチQ2を常時ON状態とさせる事で、第1の実施形態において図9を参照して説明したのと同様に、1次側主巻線Npが、低位側の主スイッチQ2と、カソードが高圧側の主スイッチQ1と主トランスの1次側主巻線Npの接続点に接続されると共にアノードが基準電位(GND)に接続された整流器(整流素子CR2)と、によって強制的に短絡される。それにより、2次側補助巻線Ns1に転流側スイッチQ4を駆動する電圧が生成できなくなる。その事よって転流用スイッチQ4がONできなくなって電流の引込みが不可能になり、自励発振が継続できずに解消する。なお、本実施形態をよりわかりやすく説明するために、図10〜14では、整流素子CR1,CR2などの素子の図示を省略している。

0064

本実施形態によれば、スイッチング電源装置の通常動作には影響を与えずに、自励発振が継続して起こる状況を防止することができる。さらに、本実施形態では、制御回路の出力パルスが従来のままに使われるので、制御回路の構成を変えず、少ない回路素子を追加するだけで、自励発振を抑制できる。

0065

<第3実施形態>
図11は本発明のスイッチング電源装置の第3の実施形態を示す図である。

0066

図11に示スイッチング電源は、スイッチング電源装置の第1の実施形態に対し、追加回路として、制御回路の駆動パルス出力端子と第二の主スイッチQ2の制御端子との間に接続された、アノードを駆動パルス出力端子に接続された第四の整流素子(CR21)と第三の抵抗(R25)との直列回路と、第四の整流素子(CR21)と第三の抵抗(R25)の接続点と基準電位(GND)との間に接続された、アノードを基準電位(GND)に接続した第二の定電圧素子(CR22)と第四の抵抗(R26)との直列回路と、ベースが第二の定電圧素子(CR22)と第四の抵抗(R26)との接続点に、コレクタが基準電位(GND)に、エミッタが第二の主スイッチQ2の制御端子にそれぞれ接続されたPNP型バイポーラトランジスタ(Q21)と、第二の定電圧素子(CR22)と第四の抵抗(R26)の接続点と制御回路の駆動パルス出力端子間に接続した第二のコンデンサ(C21)と、駆動パルス出力端子と基準電位(GND)との間に接続された、アノードが駆動信号出力端子に接続された第五の整流素子(CR20)と、第五の抵抗(R21)と、第三のコンデンサ(C20)との順に接続された直列回路と、ベースが第七の抵抗(R23)を経由して第五の抵抗(R21)と第三のコンデンサ(C20)の接続点に接続され、コレクタが第六の抵抗(R24)を経由してPNP型バイポーラトランジスタ(Q21)のベースに、エミッタが駆動パルス出力端子にそれぞれ接続され、且つベースとエミッタとの間に第八の抵抗(R22)を備えたNPN型バイポーラトランジスタ(Q20)と、制御回路の駆動電源と第二の主スイッチQ2の制御端子との間に接続された第九の抵抗(R20)と、第二の主スイッチQ2の制御端子と基準電位(GND)との間に接続された第十の抵抗(R27)と、を備える。

0067

以下、図12〜14を用いて、この第3実施形態の通常動作を説明する。

0068

本実施形態の回路は、正常状態において、駆動パルスがHighレベルの時には、等価的に図12の状態になる。このとき、駆動パルスは、低電位側の主スイッチQ2の制御端子に整流素子CR21と抵抗R25を経由して印加される。その際、同時に整流素子CR20及び第五の抵抗R21、並びに第八の抵抗R22及び第七の抵抗R23の直列回路を経由し、第三のコンデンサC20が充電される。また第二のコンデンサC21にも駆動パルスのHighレベルと第二の定電圧素子CR22のクランプ電圧との差電圧が、第二の定電圧素子CR22のカソード側を高電位として充電される。

0069

次に、正常状態において、駆動パルスがLowレベルの時には、制御回路の駆動パルスの出力端子DriverはLowインピーダンスとなる。この場合の回路は、等価的に図13の状態になる。先ず第二のコンデンサC21の蓄積電荷により、低電位側の主スイッチQ2の制御端子は逆バイアスになり主スイッチQ2を急激にOFFする。また第二のコンデンサC20の蓄積電荷により、第七の抵抗R23を経由してNPN型トランジスタQ20のベースにベース電流が流れ込み、トランジスタQ20をONする。次にトランジスタQ20のコレクタが第六の抵抗R24を経由してPNP型トランジスタQ21のベース電流を引込み、トランジスタQ21をONする。その結果、低位側主スイッチQ2の制御端子がトランジスタQ21によって短絡されOFFを継続する。

0070

以上により通常動作時は、制御回路からの駆動パルスにより問題なく動作する。

0071

次に、本実施形態において、制御回路の駆動パルスの出力端子DriverがLowインピーダンス状態で駆動パルスの発生が停止した場合、時間の経過と共に第三のコンデンサC20の電荷がトランジスタQ20をONさせるベース電流として消費され、トランジスタQ20がONを維持できなくなると、回路は等価的に図14の状態となる。この時、制御回路の駆動電源Vccより低電位側の主スイッチQ2の制御端子に常時、正バイアスが印加され、低電位側の主スイッチQ2が常時ON状態になる。制御端子電位はトランジスタQ21のベース−エミッタ間電圧と第二の定電圧素子CR22のクランプ電圧の和でクランプされる。そのため、低位側の主スイッチQ2を常時ON状態とさせる事で、第1の実施形態において図9を参照して説明したのと同様に、1次側主巻線Npが、低位側の主スイッチQ2と、カソードが高圧側の主スイッチQ1と主トランスの1次側主巻線Npの接続点に接続されると共にアノードが基準電位(GND)に接続された整流器(整流素子CR2)と、によって強制的に短絡される。それにより、2次側補助巻線Ns1に転流側スイッチQ4を駆動する電圧が生成できなくなる。その事よって転流用スイッチQ4がONできなくなって電流の引込みが不可能になり、自励発振が継続できずに解消する。以上の通り、本実施形態により、スイッチング電源装置の通常動作には影響を与えず、自励発振が継続的に起こる状況を防止することができる。さらに、本実施形態では、制御回路の出力パルスが従来のままに使われるので、制御回路の構成を変えずに、少ない回路素子を追加するだけで、自励発振を抑制できる。

0072

本発明の上記の第1〜第3の実施形態によれば、ほぼ同じ効果がえられる。その動作の効果を図15,16に示す。図15は従来の制御パルスで主スイッチの停止時に自励発振が継続して起こっていることを示す波形図である。図16は本発明を適用されたスイッチング電源装置において、主スイッチの停止時に自励発振の継続を起こしていないことを示す波形図である。同図においてO/Pは、本発明を採用したスイッチング電源のOUTPUT(出力電圧)である。スイッチング電源の出力端にこのスイッチング電源より出力電圧が高い外部電源をスイッチ等を用いて突き合わせて接し(図4参照)、スイッチをONした前後で採取した波形を掲載している。このスイッチング電源は出力端に容量を内蔵しているため徐々に高い外部電源の設定電圧に移行する。このスイッチング電源は、出力電圧設定値が、外部電源より低いので、意図しない出力電圧の上昇に伴い、パルス幅を狭めながら動作を継続し、最終的にはパルス幅"0"となり本来であれば停止状態になる。ところが、自励方式駆動の同期整流回路を内蔵した従来の制御パルスのスイッチング電源の場合、電源出力端の外部電源からのエネルギーを元に自励発振を起こす。この自励発振の様子は、図15において、主スイッチのドライブ波形が停止している期間においても、転流側MOSFETのVds波形、および主トランス波形がそれぞれ発振を継続している事から判定できる。

0073

図16は、本願を用いた電源を図15と同じ条件で同じ波形を採取したもである。なお、図15図16時間軸は、200mS/div.と200μS/div.で1000倍違う。図16では、合成出力電圧の上昇に伴い出力設定電圧の低い側の電源では徐々にパルス幅を狭めながら動作を継続し、最終的にはパルス幅"0"となり駆動停止状態になている事が波形から読み取れる。但し、停止に向かう過程で、主スイッチドライブ波形を本源の趣旨に従い、徐々に上昇させている、その結果、ドライブ停止後の短い期間では自励発振は見受けられるが、主スイッチのドライブ波形の上昇に伴い自励発振は解消する事が波形から読み取れる。図16から分かるように、本発明によれば、スイッチング電源装置の通常動作に影響を与えることなく、自励発振が継続的に起こる状況を防止することができる。

0074

以上において、図面及び実施の形態を用いて本発明を説明したが、本発明は、上記に説明された実施の形態に限定されるものではない。当業者は、本発明の実質的な趣旨や範囲内において、必要に応じて、様々な変形や応用をすることができる。それらの変形や応用は本発明の技術的範囲に属する。例えば、上記実施形態において、転流側MOS-FETQ4の駆動は、主トランスに独立に設けられた補助巻線を介して得られる、前記主トランスにおけるフライバック電圧にある。しかし、転流側MOS-FET Q4の駆動は、2次側主巻線自体から得られる、主トランスにおけるフライバック電圧にあっても良い。この場合、整流側MOS-FET Q3の駆動も、転流側MOS-FET Q4の駆動も2次側主巻線と接続されているため、補助巻線を省略してもよい。

0075

CR1 第一の整流素子
CR2 第二の整流素子
Np1次側主巻線
Ns12次側主巻線
Q1,Q2主スイッチ
Q3整流用のスイッチ
Q4転流用スイッチ
Q5PNP型バイポーラトランジスタ
Q6NPN型バイポーラトランジスタ
T1主トランス
Vout 出力端子

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