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図面 (20)

課題

INFETを有する半導体装置省面積化を図る。

解決手段

チャネル型のFINFET(NFT)とpチャネル型のFINFET(PFT)のドレイン領域Dp、Dnを、それぞれ2つのローカルインターコネクトLIC2によって、ゲート電極GEとその隣のダミーゲートDGとの間のYグリッドYG2から、その隣のYグリッドYG3まで、引き出す。そして、これらのローカルインターコネクトLIC2間を、YグリッドYG3においてX方向に延在するローカルインターコネクトLIC1で接続する。このようなセルレイアウトによれば、ローカルインターコネクトLIC1の配置により、グリッドの数が1つ増加するものの、X方向の長さを短くできる。その結果、ローカルインターコネクトLIC1、LIC2間のスペースを確保しつつ、単位セルセル面積縮小化を図ることができる。

概要

背景

近年、シリコンを使用したLSI(Large Scale Integration)において、その構成要素であるMISFET(Metal Insulator Semiconductor Field Effect Transistor)の寸法、特に、ゲート電極ゲート長縮小の一途をたどっている。このMISFETの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、MISFETの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型平面型)MISFETに代わる新規構造デバイスへの研究開発が盛んに進められている。

INFETは、上述した新規構造デバイスの1つであり、プレーナ型MISFETとは異なる3次元構造のMISFETである。

例えば、下記特許文献1には、FINFETを用いて構成された回路素子平面レイアウトが開示されている。

概要

FINFETを有する半導体装置省面積化をる。nチャネル型のFINFET(NFT)とpチャネル型のFINFET(PFT)のドレイン領域Dp、Dnを、それぞれ2つのローカルインターコネクトLIC2によって、ゲート電極GEとその隣のダミーゲートDGとの間のYグリッドYG2から、その隣のYグリッドYG3まで、引き出す。そして、これらのローカルインターコネクトLIC2間を、YグリッドYG3においてX方向に延在するローカルインターコネクトLIC1で接続する。このようなセルレイアウトによれば、ローカルインターコネクトLIC1の配置により、グリッドの数が1つ増加するものの、X方向の長さを短くできる。その結果、ローカルインターコネクトLIC1、LIC2間のスペースを確保しつつ、単位セルセル面積の縮小化をることができる。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1方向に延在する直方体状の第1フィンと、前記第1フィンと離間して配置され、前記第1方向に延在する直方体状の第2フィンと、前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記第1方向と交差する第2方向に延在するゲート電極と、前記ゲート電極の一方の側に位置する第1フィン中に形成された第1トランジスタの第1電極と、前記ゲート電極の他方の側に位置する第1フィン中に形成された前記第1トランジスタの第2電極と、前記ゲート電極の一方の側に位置する第2フィン中に形成された第2トランジスタの第1電極と、前記ゲート電極の他方の側に位置する第2フィン中に形成された前記第2トランジスタの第2電極と、前記第1トランジスタの前記第1電極と前記第2トランジスタの前記第1電極とを接続する第1局所配線と、を有し、前記第1局所配線は、前記ゲート電極を覆う層間絶縁膜中に埋め込まれた導電性膜よりなる、半導体装置

請求項2

請求項1記載の半導体装置において、前記層間絶縁膜の上方に形成された第1配線を有し、前記第1局所配線は、前記第1配線より下層に位置する、半導体装置。

請求項3

請求項1記載の半導体装置において、前記第1局所配線は、前記第1方向に延在し、前記第1トランジスタの前記第1電極と電気的に接続される第1部と、前記第1方向に延在し、前記第2トランジスタの前記第1電極と電気的に接続される第2部と、前記第2方向に延在し、前記第1部と前記第2部との間を接続する第3部と、を有する、半導体装置。

請求項4

請求項3記載の半導体装置において、前記第1局所配線は、前記第2方向に延在し、前記第1トランジスタの前記第1電極と前記第1部との間に接続される第4部と、前記第2方向に延在し、前記第2トランジスタの前記第1電極と前記第2部との間に接続される第5部と、を有する、半導体装置。

請求項5

請求項3記載の半導体装置において、前記ゲート電極と離間して配置され、前記第2方向に延在するダミーゲートを有し、前記ダミーゲートは、前記第1部および前記第2部の下方に配置される、半導体装置。

請求項6

請求項5記載の半導体装置において、前記ゲート電極と前記ダミーゲートとの間の領域である第1グリッドと、前記ダミーゲートの前記ゲート電極と逆側に位置する領域である第2グリッドと、を有し、前記第3部は、前記第2グリッドに配置される、半導体装置。

請求項7

請求項5記載の半導体装置において、前記第2方向に延在し、前記第1トランジスタの前記第2電極と接続される第2局所配線を有し、前記第2局所配線は、電源電位印加される配線と接続される、半導体装置。

請求項8

請求項7記載の半導体装置において、前記第2方向に延在し、前記第2トランジスタの前記第2電極と接続される第3局所配線を有し、前記第3局所配線は、基準電位が印加される配線と接続される、半導体装置。

請求項9

請求項5記載の半導体装置において、前記ゲート電極、前記第1フィン中に形成された前記第1トランジスタの前記第1電極および前記第1トランジスタの前記第2電極は、前記第1トランジスタを構成し、前記ゲート電極、前記第2フィン中に形成された前記第2トランジスタの前記第1電極および前記第2トランジスタの前記第2電極は、前記第2トランジスタを構成する、半導体装置。

請求項10

請求項9記載の半導体装置において、前記第1トランジスタと前記第2トランジスタは、インバータを構成する、半導体装置。

請求項11

請求項10記載の半導体装置において、前記インバータの入力部は、前記ゲート電極であり、出力部は、前記第3部である、半導体装置。

請求項12

請求項6記載の半導体装置において、前記第1フィンおよび前記第2フィンは、第1グリッドに配置され、前記ダミーゲートの下方には配置されていない、半導体装置。

請求項13

請求項6記載の半導体装置において、前記第1フィンおよび前記第2フィンは、前記ダミーゲートの下方まで延在するように配置され、前記第2グリッドには配置されていない、半導体装置。

請求項14

請求項6記載の半導体装置において、前記第1フィンおよび前記第2フィンは、前記ダミーゲートの下方を通り前記第2グリッドにも配置されている、半導体装置。

請求項15

請求項6記載の半導体装置において、前記第1方向に延在する直方体状の第3フィンと、前記第3フィン上にゲート絶縁膜を介して配置され、前記第2方向に延在する他のゲート電極と、前記他のゲート電極の一方の側に位置する第3フィン中に形成された第3トランジスタの第1電極と、前記他のゲート電極の他方の側に位置する第3フィン中に形成された第3トランジスタの第2電極と、を有する、半導体装置。

請求項16

請求項15記載の半導体装置において、前記第3フィンと離間して配置され、前記第1方向に延在する直方体状の第4フィンと、前記第3フィンと前記第4フィン上にゲート絶縁膜を介して配置され、前記第2方向に延在する前記他のゲート電極と、前記他のゲート電極の一方の側に位置する第4フィン中に形成された第4トランジスタの第1電極と、前記他のゲート電極の他方の側に位置する第4フィン中に形成された第4トランジスタの第2電極と、を有する、半導体装置。

請求項17

請求項16記載の半導体装置において、前記第3トランジスタの前記第2電極は、電源電位が印加される配線と接続され、前記第4トランジスタの前記第2電極は、基準電位が印加される配線と接続される、半導体装置。

請求項18

請求項14記載の半導体装置において、前記ダミーゲートと離間して配置され、前記第2方向に延在する他のゲート電極を有し、前記他のゲート電極は、前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記他のゲート電極の一方の側に位置する第1フィン中に形成された前記第3トランジスタの前記第1電極と、前記他のゲート電極の他方の側に位置する第1フィン中に形成された前記第3トランジスタの前記第2電極と、前記他のゲート電極の一方の側に位置する第2フィン中に形成された前記第4トランジスタの前記第1電極と、前記他のゲート電極の他方の側に位置する第2フィン中に形成された前記第4トランジスタの前記第2電極と、を有する、半導体装置。

請求項19

請求項18記載の半導体装置において、前記第2方向に延在し、前記第3トランジスタの前記第2電極と接続される第4局所配線と、前記第2方向に延在し、前記第4トランジスタの前記第2電極と接続される第5局所配線と、を有し、前記第4局所配線は、電源電位が印加される配線と接続され、前記第5局所配線は、基準電位が印加される配線と接続される、半導体装置。

請求項20

請求項19記載の半導体装置において、前記ダミーゲートと前記他のゲート電極との間に、前記第2方向に延在する他のダミーゲートを有し、前記第3ソース領域と前記他のダミーゲートとを接続する第6局所配線と、前記第3ソース領域と前記他のダミーゲートとを接続する第7局所配線と、を有する、半導体装置。

技術分野

0001

本発明は、半導体装置に関し、特に、FINFETを有する半導体装置に適用して有効な技術に関する。

背景技術

0002

近年、シリコンを使用したLSI(Large Scale Integration)において、その構成要素であるMISFET(Metal Insulator Semiconductor Field Effect Transistor)の寸法、特に、ゲート電極ゲート長縮小の一途をたどっている。このMISFETの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、MISFETの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型平面型)MISFETに代わる新規構造デバイスへの研究開発が盛んに進められている。

0003

FINFETは、上述した新規構造デバイスの1つであり、プレーナ型MISFETとは異なる3次元構造のMISFETである。

0004

例えば、下記特許文献1には、FINFETを用いて構成された回路素子平面レイアウトが開示されている。

先行技術

0005

米国特許出願公開第2014/0054722号

発明が解決しようとする課題

0006

本発明者は、FINFETを有する半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、FINFETを有する半導体装置の構造について更なる改善の余地があることが判明した。

0007

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0008

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

0009

本願において開示される一実施の形態に示される半導体装置は、第1方向に延在する直方体状の第1フィンと、第1フィンと離間して配置され、第1方向に延在する直方体状の第2フィンと、第1フィンと第2フィン上にゲート絶縁膜を介して配置され、第1方向と交差する第2方向に延在するゲート電極と、を有する。そして、第1フィン中に形成された第1ドレイン領域と、第2フィン中に形成された第2ドレイン領域と、を接続する第1局所配線を有する。この第1局所配線は、ゲート電極を覆う層間絶縁膜中に埋め込まれた導電性膜よりなる。

発明の効果

0010

本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。また、半導体装置の省面積化を図ることができる。

図面の簡単な説明

0011

実施の形態1の半導体装置の構成を模式的に示す斜視図である。
実施の形態1の半導体装置の構成を示す平面図である。
実施の形態1の半導体装置の構成を示す断面図である。
実施の形態1の半導体装置の構成を示す回路図である。
実施の形態1の半導体装置の製造工程を示す平面図である。
実施の形態1の半導体装置の製造工程を示す断面図である。
実施の形態1の半導体装置の製造工程を示す平面図であって、図5に続く平面図を示す図である。
実施の形態1の半導体装置の製造工程を示す断面図であって、図6に続く断面図を示す図である。
実施の形態1の半導体装置の製造工程を示す平面図であって、図7に続く平面図を示す図である。
実施の形態1の半導体装置の製造工程を示す断面図であって、図8に続く断面図を示す図である。
実施の形態1の半導体装置の製造工程を示す平面図であって、図9に続く平面図を示す図である。
実施の形態1の半導体装置の製造工程を示す断面図であって、図10に続く断面図を示す図である。
実施の形態1の半導体装置の製造工程を示す平面図であって、図11に続く平面図を示す図である。
実施の形態1の半導体装置の製造工程を示す断面図であって、図12に続く断面図を示す図である。
実施の形態1の半導体装置の製造工程を示す平面図であって、図13に続く平面図を示す図である。
実施の形態1の半導体装置の製造工程を示す断面図であって、図14に続く断面図を示す図である。
実施の形態1の半導体装置の製造工程を示す平面図であって、図15に続く平面図を示す図である。
実施の形態1の半導体装置の製造工程を示す断面図であって、図16に続く断面図を示す図である。
実施の形態1の半導体装置の製造工程を示す平面図であって、図17に続く平面図を示す図である。
実施の形態1の半導体装置の製造工程を示す断面図であって、図18に続く断面図を示す図である。
比較例1の半導体装置の構成を示す平面図である。
比較例2の半導体装置の構成を示す平面図である。
比較例3の半導体装置の構成を示す平面図である。
実施の形態2の半導体装置の構成を示す平面図である。
実施の形態2の半導体装置の構成を示す断面図である。
実施の形態2のフィン、ゲート電極およびダミーゲート位置関係を示す平面図である。
実施の形態3の半導体装置の構成を示す平面図である。
実施の形態3のフィン、ゲート電極およびダミーゲートの位置関係を示す平面図である。
実施の形態3の半導体装置の構成を示す断面図である。
実施の形態3の半導体装置の構成を示す断面図である。
実施の形態3の半導体装置の構成を示す断面図である。
実施の形態3の半導体装置の構成を示す回路図である。
実施の形態4の半導体装置の構成を示す平面図である。
実施の形態4の半導体装置の構成を示す断面図である。
実施の形態4の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。
実施の形態4の半導体装置の構成を示す回路図である。
実施の形態4の応用例1の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。
実施の形態4の応用例2の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。
実施の形態4の応用例2の半導体装置のレイアウトを示す平面図である。
実施の形態5の半導体装置の構成を示す平面図である。
実施の形態5の半導体装置の構成を示す断面図である。
実施の形態5の半導体装置の構成を示す回路図である。
実施の形態5の応用例1の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。
実施の形態5の応用例2の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。
実施の形態5の応用例2の半導体装置のレイアウトを示す平面図である。
実施の形態6の半導体装置の構成を示す平面図である。
実施の形態6の半導体装置の構成を示す断面図である。
実施の形態6の半導体装置の構成を示す回路図である。
実施の形態6の応用例2の半導体装置のレイアウトを示す平面図である。
実施の形態7の半導体装置の構成を示す平面図である。
実施の形態7の半導体装置の構成を示す断面図である。
実施の形態7の半導体装置の構成を示す回路図である。
実施の形態8の半導体装置の構成を示す平面図である。
実施の形態8の半導体装置の構成を示す断面図である。
実施の形態8の半導体装置の構成を示す回路図である。

実施例

0012

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

0013

さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。

0014

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

0015

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

0016

また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。

0017

(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてFINFETを有する。図1は、本実施の形態の半導体装置の構成を模式的に示す斜視図である。図2は、本実施の形態の半導体装置の構成を示す平面図である。図3は、本実施の形態の半導体装置の構成を示す断面図である。図3の断面図は、例えば、図2の平面図のA−A断面部に対応する。図4は、本実施の形態の半導体装置の構成を示す回路図である。

0018

本実施の形態の半導体装置の特徴的な構成について、図1を参照しながら説明する。

0019

本実施の形態の半導体装置は、図1に示すように、半導体基板(S)の上部に形成されたフィンFの主表面に形成されたFINFETを有する。ここでは、nチャネル型のFINFET(NFT)と、pチャネル型のFINFET(PFT)が形成され、これらのFINFET(NFT、PFT)は、インバータ(INV1)を構成する。

0020

nチャネル型のFINFET(NFT)は、直方体状のフィンF上にゲート絶縁膜(図1においては図示を省略)を介して配置されたゲート電極Gnと、このゲート電極Gnの両側のフィンF中に形成された、ソース領域(ソース拡散層)Snおよびドレイン領域(ドレイン拡散層)Dnを有する。また、pチャネル型のFINFET(PFT)は、直方体状のフィンF上にゲート絶縁膜(図1においては図示を省略)を介して配置されたゲート電極Gpと、このゲート電極Gpの両側のフィンF中に形成された、ソース領域(ソース拡散層)Spおよびドレイン領域(ドレイン拡散層)Dpを有する。ゲート電極Gpおよびゲート電極Gnでゲート電極(GE)が構成される。言い換えれば、ライン状のゲート電極GEの半分がゲート電極Gpであり、残りの半分がゲート電極Gnである。このゲート電極GEの中央部、即ち、ゲート電極Gpとゲート電極Gnとの接続部がインバータINV1の入力部(IN)と接続される。

0021

ここで、本実施の形態においては、pチャネル型のFINFET(PFT)のドレイン領域Dpと、nチャネル型のFINFET(NFT)のドレイン領域Dnとが、ローカルインターコネクトLICにより接続されている(図1参照)。本明細書において、ローカルインターコネクト(局所配線、LIC1、LIC2)とは、後述する層間絶縁膜IL1中に形成された配線である。より具体的には、後述する層間絶縁膜IL1中の溝(C1、C2)内に埋め込まれた導電性膜よりなる配線である。ここで言う、層間絶縁膜IL1は、ゲート電極GEを覆う多層絶縁膜である。また、ローカルインターコネクト(局所配線、LIC1、LIC2)は、第1層目の配線M1より下層に位置する。

0022

上記ドレイン領域Dpおよびドレイン領域Dnとの間を接続するローカルインターコネクトLICは、後述するインバータ(INV1)の出力部(OUT)となる。言い換えれば、このローカルインターコネクトLICは、後述するインバータ(INV1)の出力部(OUT)と接続される。また、このローカルインターコネクトLICは、後述するようにPN境界図7参照)を横断するように配置されている。また、このローカルインターコネクトLICの下部には、ダミーゲートDGが配置されている。言い換えれば、ダミーゲートDG上にローカルインターコネクトLICが配置されている。

0023

また、pチャネル型のFINFET(PFT)のソース領域Spは、ローカルインターコネクトLICを介して電源電位DDと接続されている。また、nチャネル型のFINFET(NFT)のソース領域Snは、ローカルインターコネクトLICを介して接地電位基準電位)VSSと接続されている。また、電源電位VDDまたは接地電位VSSと接続されるローカルインターコネクトLICの外側(図1中の左側)にはダミーゲートDGが配置されている。

0024

このように、本実施の形態の半導体装置によれば、ドレイン領域Dp、Dn間を略コの字状(略U字状)のローカルインターコネクトLICにより接続したので、半導体装置の形成面積セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。詳細は後述する。

0025

次いで、図2図4を参照しながら、本実施の形態の半導体装置の構成をさらに詳細に説明する。

0026

図2の平面図には、インバータINV1を構成するpチャネル型のFINFET(PFT)とnチャネル型のFINFET(NFT)の他に、インバータINV2を構成するFINFET(PFT、NFT)が示されている。即ち、図4に示すように、インバータINV1の後段に、インバータINV2が接続されている。インバータINV1は、電源電位VDDと接地電位VSSとの間に直列に接続されたpチャネル型のFINFET(PFT)とnチャネル型のFINFET(NFT)とを有し、これらの接続部が出力部(OUT)となり、これらのゲート電極が入力部(IN)と接続される。後段のインバータINV2も同様の構成であり、インバータINV1の出力部(OUT)が、インバータINV2の入力部と接続されている。

0027

本実施の形態においては、インバータINV1とインバータINV2の形成領域を単位セルとして説明する。図3の断面図は、インバータINV1を構成するpチャネル型のFINFET(PFT)とnチャネル型のFINFET(NFT)の断面を示すが、インバータINV2を構成するFINFET(PFT、NFT)も同様の構成である。

0028

まず、図2を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状(上面からの平面視における形状、セルレイアウト)について説明する。

0029

図2に示すように、フィンFの平面形状は、一定の幅(X方向の長さ)を有するライン状(Y方向に長辺を有する矩形状)である。図2においては、2行×2列の4本のフィンFが、X方向、Y方向に一定の間隔(ピッチ)を置いて配置されている。図2に示す左側の2本のフィンFが、インバータINV1を構成するフィンFである。また、右側の2本のフィンFが、インバータINV2を構成するフィンFである(図5図7参照)。

0030

図2に示すように、ゲート電極GEの平面形状は、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。このように、ゲート電極GEは、フィンFと交差する方向に延在する。ここでは、フィンFと交差する方向に延在するゲート電極GEの他にダミーゲートDGが設けられている。ダミーゲートDGは、ゲート電極GEと同様の構成である。即ち、ダミーゲートDGも、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。図2においては、7本のゲート電極GEおよびダミーゲートDGが、一定の間隔(Y方向間隔、Y方向の最小ピッチグリッド)を置いて配置されている(図9参照)。このように、ゲート電極GE間にダミーゲートDGを配置することで、パターン規則性が確保され、製造ばらつきなどを低減することができる。

0031

ここで、ゲート電極GEとダミーゲートDGとの間の領域(Yグリッド)を“YG”で示す。例えば、図2においては、YグリッドYG1〜YG6が、左から順に配置されている。

0032

フィンFと交差する方向に延在するゲート電極GE(Gn、Gp)のうち、左側のゲート電極GE(Gn、Gp)が、インバータINV1を構成するゲート電極GEであり、右側のゲート電極GE(Gn、Gp)が、インバータINV2(Gn、Gp)を構成するゲート電極GEである。なお、後述するように、ゲート電極GEは、一体的にX方向に延在する導電性膜よりなるが、pチャネル型のFINFET(PFT)の形成領域においては、p型不純物が導入されているため、かかる領域においては、ゲート電極Gpとして示してある。また、nチャネル型のFINFET(NFT)の形成領域においては、n型不純物が導入されているため、かかる領域においては、ゲート電極Gnとして示してある。このゲート電極GpとGnにより、ゲート電極GEが構成される。

0033

ここでは、上記Y方向間隔(YグリッドのY方向の幅)が、単位セルのY方向の長さを決める基準となる。例えば、上記Y方向間隔が0.09μmである場合、単位セルのY方向の長さは、0.09×6=0.54μmとなる。ここで、X方向の長さを0.77μmとした場合、図2に示す単位セルのセル面積は、0.4158μm2となる。

0034

ゲート電極GE(Gp)の両側のフィンF中にソース領域Spおよびドレイン領域Dpが配置されている。また、ゲート電極GE(Gn)の両側のフィンF中にソース領域Snおよびドレイン領域Dnが配置されている。なお、フィンFとゲート電極GEとは、ゲート絶縁膜(GI)を介して重なっている(図3も参照)。より具体的には、ゲート絶縁膜(GI)は、フィンFとゲート電極GEとの重なり領域において、フィンFの側面および表面に配置されている。

0035

図2に示すように、ローカルインターコネクト(LIC1、LIC2)の平面形状は、X方向に長辺を有する矩形状またはY方向に長辺を有する矩形状である。ここでは、X方向に長辺を有する矩形状のもの(部位、箇所)を“LIC1”で示し、Y方向に長辺を有する矩形状のもの(部位、箇所)を“LIC2”で示してある。後述するように、ローカルインターコネクト(LIC1、LIC2)は、層間絶縁膜(IL1)中に形成された溝(C1、C2)に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜マスクとして用いる。このフォトレジスト膜を加工(露光)する際、X方向に長辺を有する矩形状のパターンと、Y方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

0036

インバータINV1を構成するpチャネル型のFINFET(PFT)とnチャネル型のFINFET(NFT)のドレイン領域(Dp、Dn)間は、ローカルインターコネクト(LIC1、LIC2)により接続されている。

0037

pチャネル型のFINFET(PFT)のドレイン領域(Dp)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、出力部(OUT)と接続されるローカルインターコネクトLIC1と接続される。また、nチャネル型のFINFET(NFT)のドレイン領域(Dn)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、上記ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、上記出力部(OUT)と接続されるローカルインターコネクトLIC1と接続される。このように、図2においては、5つのローカルインターコネクト(LIC1、LIC2)により、ドレイン領域(Dp、Dn)間が接続される。そして、この5つのローカルインターコネクト(LIC1、LIC2)は、略コの字状(略U字状)である。

0038

なお、ドレイン領域(Dp、Dn)間を3つのローカルインターコネクト(LIC1、LIC2)で接続してもよい。即ち、各ドレイン領域(Dp、Dn)を、それぞれY方向に延在するローカルインターコネクトLIC2により直接接続し、これらの間を出力部(OUT)と接続されるローカルインターコネクトLIC1と接続してもよい。

0039

また、図2に示すように、インバータINV1を構成するpチャネル型のFINFET(PFT)のソース領域Spは、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、後述するビアV0を介して電源電位(VDD)が印加される配線M1(VDD)と接続される。また、nチャネル型のFINFET(NFT)のソース領域Snは、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、後述するビアV0を介して接地電位(VSS)と接続される配線M1(VSS)と接続される(図3も参照)。

0040

また、図2に示すように、ゲート電極GpとGnの境界上には、ローカルインターコネクトLIC2が配置される。このローカルインターコネクトLIC2は、後述するビアV0を介して入力部(IN)となる配線M1(IN)と接続される(図3も参照)。

0041

なお、図2に示す単位セルの右側の領域においては、インバータINV2を構成するFINFET(PFT、NFT)が配置されている。このインバータINV2は、インバータINV1と同様の構成であるため、上記インバータINV1と接続されるローカルインターコネクト(LIC1、LIC2)と同様の形状のローカルインターコネクト(LIC1、LIC2)が用いられる。前述したように、インバータINV1の出力部は、インバータINV2の入力部と接続されており、これらの間は、ビアV0を介して配線M1により接続される。

0042

また、配線M1のうち、上記配線M1(VDD)は、pチャネル型のFINFET(PFT)の形成領域側の端部(図2中上側)において、Y方向に延在し、上記配線M1(VSS)は、nチャネル型のFINFET(PFT)の形成領域側の端部(図2中下側)において、Y方向に延在している。なお、本実施の形態においては、後段の回路としてインバータINV2を例に説明したが、他の論理回路を接続してもよい。

0043

製法説明]
次いで、図5図20を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図5図20は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、平面図において、破線で囲んだ矩形領域は、単位セルの形成領域を示す。また、以下に示す工程は、本実施の形態の半導体装置の製造工程の一例であり、本実施の形態の半導体装置を他の製造工程により形成してもよい。

0044

図5および図6に示すように、半導体基板Sを準備し、フィン(凸部)Fを形成する。半導体基板Sは、例えば、シリコン基板である。例えば、半導体基板S上に、フォトレジスト膜(図示せず)を形成し、露光することにより、複数のライン状(Y方向に長辺を有する矩形状)のフォトレジスト膜よりなるパターンを形成する。次いで、このフォトレジスト膜をマスクとして、半導体基板Sをエッチングすることにより、複数のフィン(凸部)を形成する。複数のフィンFのそれぞれは、一定の幅を有するライン状であり、一定の間隔(ピッチ)を置いて2行×2列に配置されている。このフィンF間は、溝(凹部)となる。このように、露光、現像により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとして、エッチングを行うことにより、下層の材料を所望の形状に加工することをパターニングという。

0045

次いで、図7および図8に示すように、このフィンF間に位置する溝(凹部)の下方を、絶縁膜により埋め込むことにより、素子分離膜ISOを形成する。例えば、半導体基板S上に絶縁膜として、酸化シリコン膜CVD(Chemical Vapor Deposition:化学気相成長)法などにより堆積し、エッチバックすることにより、素子分離膜ISOを形成する。

0046

次いで、半導体基板Sのpチャネル型のFINFET(PFT)の形成領域に、n型ウエルNWを形成し、半導体基板Sのnチャネル型のFINFET(NFT)の形成領域に、p型ウエルPWを形成する。

0047

半導体基板Sのnチャネル型のFINFET(NFT)の形成領域をフォトレジスト膜で覆い、pチャネル型のFINFET(PFT)の形成領域(例えば、図7中の上半分の領域)に、n型不純物をイオン注入することにより、n型ウエルNWを形成する。次いで、上記フォトレジスト膜を除去し、半導体基板Sのpチャネル型のFINFET(PFT)の形成領域をフォトレジスト膜で覆い、nチャネル型のFINFET(NFT)の形成領域(例えば、図2中の下半分の領域)に、p型不純物をイオン注入することにより、p型ウエルPWを形成する。

0048

次いで、図9および図10に示すように、ゲート電極GEおよびダミーゲートDGを形成する。まず、フィンFの表面に、ゲート絶縁膜GIを形成する。例えば、酸化法によりフィンFの表面に酸化シリコン膜を形成する。さらに、この酸化シリコン膜上に、CVD法により高誘電率膜を堆積する。このようにして、酸化シリコン膜と高誘電率膜との積層膜よりなるゲート絶縁膜GIを形成することができる。次いで、フィンF上に、ゲート絶縁膜GIを介してゲート電極GEを形成する。別の言い方をすれば、複数のフィンFを跨ぐようにゲート電極GEを形成する。また、素子分離膜ISO上に、ダミーゲートDGを形成する。

0049

例えば、ゲート絶縁膜GIおよび素子分離膜ISO上に、ゲート電極材料としてポリシリコン膜をCVD法などを用いて形成する。次いで、ポリシリコン膜の表面をCMP(Chemical Mechanical Polishing:化学的機械研磨)法などを用いて平坦化する。次いで、ポリシリコン膜をパターニングすることにより、ゲート電極GEおよびダミーゲートDGを形成する。ここでは、単位セルの形成領域において、7本のゲート電極GEおよびダミーゲートDGが、一定の間隔(Y方向間隔、グリッド)を置いて配置される。このパターニングの際、ゲート電極GEの両側に露出したゲート絶縁膜GIを除去してもよい。

0050

次いで、pチャネル型のFINFET(PFT)の形成領域(例えば、図2中の上半分の領域)に位置するゲート電極GEおよびダミーゲートDGに、p型不純物をイオン注入する。これにより、p型のゲート電極Gpを形成する。次いで、nチャネル型のFINFET(NFT)の形成領域(例えば、図2中の下半分の領域)に位置するゲート電極GEおよびダミーゲートDGに、n型不純物をイオン注入する。これにより、n型のゲート電極Gnを形成する。なお、不純物イオンは、ダミーゲートDG中にも注入されるため、p型のダミーゲートDGpおよびn型のダミーゲートDGnが形成される。また、ゲート電極の構造として、いわゆる“ポリメタル構造”を採用してもよい。この際、pチャネル型のFINFET(PFT)の形成領域およびnチャネル型のFINFET(NFT)の形成領域の各領域において用いるメタル材料を異なるものとしてもよい。

0051

次いで、図11および図12に示すように、層間絶縁膜IL1を形成し、溝C1を形成する。例えば、半導体基板S上に、酸化シリコン膜をCVD法などにより堆積し、その表面をCMP法などを用いて平坦化することにより、ゲート電極GEおよびダミーゲートDGを覆う層間絶縁膜IL1を形成する。次いで、層間絶縁膜IL1上に、ローカルインターコネクトLIC1の形成領域に開口部を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、層間絶縁膜IL1をエッチングし、溝(ローカルインターコネクト溝)C1を形成する。

0052

次いで、図13および図14に示すように、層間絶縁膜IL1中に、溝C2を形成する。例えば、層間絶縁膜IL1上に、ローカルインターコネクトLIC2の形成領域に開口部を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、層間絶縁膜IL1をエッチングし、溝(ローカルインターコネクト溝)C2を形成する。

0053

なお、フォトレジスト膜に対し、ローカルインターコネクトLIC1の形成領域を露光し、さらに、ローカルインターコネクトLIC2の形成領域を露光した後、現像を行い、ローカルインターコネクトLIC1の形成領域およびローカルインターコネクトLIC2の形成領域に開口部を有するフォトレジスト膜を形成してもよい。この場合、このフォトレジスト膜をマスクとして一度のエッチングにより、溝C1および溝C2を形成することができる。

0054

このように、このフォトレジスト膜を加工(露光)する際、溝C1に対応するX方向に長辺を有する矩形状のパターンと、溝C2に対応するY方向に長辺を有する矩形状のパターンを個別に露光(転写)することにより、微細なパターンであっても精度良く露光することが可能である。

0055

次いで、図15および図16に示すように、層間絶縁膜IL1中に形成された溝C1および溝C2を導電性膜で埋め込むことによりローカルインターコネクトLIC1、LIC2を形成する。例えば、溝C1、C2内を含む層間絶縁膜IL1上に、導電性膜をスパッタリング法などにより堆積する。次いで、溝C1、C2の外部の導電性膜をエッチバック法またはCMP法などにより除去する。

0056

このローカルインターコネクトLIC1、LIC2により、ドレイン領域(Dp、Dn)間が、電気的に接続される。また、ドレイン領域(Dp、Dn)間を接続するローカルインターコネクトLIC1およびLIC2は、一体的に形成された導電性膜よりなる。このドレイン領域(Dp、Dn)間を接続するローカルインターコネクトLIC1、LIC2は、ダミーゲートDG上に形成されている。言い換えれば、ドレイン領域(Dp、Dn)間を接続するローカルインターコネクトLIC1、LIC2のうち、Y方向に延在する2つのローカルインターコネクトLIC2は、それぞれダミーゲートDGを横断し、それぞれローカルインターコネクトLIC1と接続されている(図15図16参照)。また、このローカルインターコネクトLIC1は、X方向に延在し、p型ウエルPWとn型ウエルNWとの境界(図7参照)の上方を横切るように配置される。

0057

このように、ドレイン領域(Dp、Dn)を、それぞれ2つのローカルインターコネクトLIC2によって、ゲート電極GEとその隣のダミーゲートDGとの間のYグリッドYG2から、その隣のYグリッドYG3まで、引き出し、これらのローカルインターコネクトLIC2間を、YグリッドYG3においてX方向に延在するローカルインターコネクトLIC1で接続している。このように、ドレイン領域(Dp、Dn)間を、ローカルインターコネクトで接続し、ゲート電極GEとその隣のダミーゲートDGとの間であるYグリッドYG2の隣のYグリッドYG3まで引き出すことにより、単位セル面積を縮小することができる。

0058

なお、ここでは、各ドレイン領域(Dp、Dn)をそれぞれX方向に延在するローカルインターコネクトLIC1で接続しているが、このローカルインターコネクトLIC1を省略し、各ドレイン領域(Dp、Dn)をそれぞれY方向に延在するローカルインターコネクトLIC2により直接接続してもよい。

0059

また、ローカルインターコネクトLIC1は、ソース領域SpおよびSn上に形成され、また、ローカルインターコネクトLIC2は、ゲート電極GE(ゲート電極GpとGnの境界)上にも形成される。

0060

次いで、図17および図18に示すように、層間絶縁膜IL2を形成し、層間絶縁膜IL2中にビア(接続部)V0を形成する。例えば、半導体基板S上に、酸化シリコン膜をCVD法などにより堆積し、その表面をCMP法などを用いて平坦化することにより、ローカルインターコネクトLIC1、LIC2上に層間絶縁膜IL2を形成する。次いで、ローカルインターコネクトLIC1、LIC2上の層間絶縁膜IL2をエッチングすることにより、ビア用のホールを形成する。次いで、層間絶縁膜IL2中に形成されたビア用のホールを導電性膜で埋め込むことによりビアV0を形成する。例えば、ビア用のホール内を含む層間絶縁膜IL2上に、導電性膜をスパッタリング法などにより堆積する。次いで、ビア用のホールの外部の導電性膜をエッチバック法またはCMP法などにより除去する。

0061

次いで、図19および図20に示すように、層間絶縁膜IL2上に、配線M1を形成する。例えば、層間絶縁膜IL2上に、導電性膜をスパッタリング法などにより堆積し、パターニングすることにより、配線M1を形成する。この後、層間絶縁膜、接続部(プラグ)および配線の形成工程を繰り返すことにより、多層の配線を形成してもよい。配線は、導電性膜をパターニングすることにより形成してもよいし、また、いわゆる、ダマシン法を用いて形成してもよい。ダマシン法では、絶縁膜中に配線溝を形成し、この配線溝中に導電性膜を埋め込むことにより配線を形成する。

0062

以上の工程により、本実施の形態の半導体装置を形成することができる。

0063

このように、本実施の形態の半導体装置のセルレイアウトによれば、形成面積(セル面積)の縮小化を図ることができる。特に、FINFETを有する半導体装置のデザインルールレイアウト制約は厳しく、小面積の標準セルを実現するためには、本実施の形態のようなレイアウトトポロジーの工夫が必須である。以下、比較例1〜3を参照しながら、本実施の形態の半導体装置のセルレイアウトの有効性について説明する。図21図23は、それぞれ比較例1〜3の半導体装置の構成を示す平面図である。図21図23において、図2等と対応する箇所には同じ符号を付し、その詳細な説明を省略する。

0064

図21に示す比較例1のセルレイアウトにおいては、ドレイン領域(Dp、Dn)間を、配線M1で接続している。また、ソース領域SpおよびSn上にも配線M1が形成され、ゲート電極GE上にも配線M1(IN)が形成されている。そして、前段のインバータ(図21の左側のインバータ)の出力部と後段のインバータ(図21の右側のインバータ)の入力部とは、配線M2(OUT)およびビアV1を介して接続されている。このようなレイアウトの場合、Y方向間隔は、配線の最小ピッチに基づき定められ、0.064となる。また、単位セルのY方向の長さは、0.064×10=0.64μm、X方向の長さは、1μmとなり、図21に示す単位セルのセル面積は、0.64μm2となる。

0065

そこで、図22に示す比較例2のように、YグリッドYG1、YG2、YG4およびYG5にローカルインターコネクトLIC1、LIC2を設けることにより、Y方向の長さを短くするレイアウトが考えられる。このようなレイアウトの場合、Y方向間隔が0.09、単位セルのY方向の長さは、0.09×5=0.45μm、X方向の長さは、1μmとなり、図22に示す単位セルのセル面積は、0.45μm2となる。

0066

そして、さらに、図23に示す比較例3のように、X方向の長さを短く、0.77μmとしたレイアウトを考えた場合、単位セルのセル面積の縮小化が図れるものの、ローカルインターコネクトLIC1、LIC2間の距離が小さくなる、または、これらの間が接続されてしまう(図23中の矢印部参照)。

0067

これに対し、本実施の形態においては、図2を参照しながら説明したように、ドレイン領域(Dp、Dn)を、それぞれ2つのローカルインターコネクトLIC2によって、ゲート電極GEとその隣のダミーゲートDGとの間のYグリッドYG2から、その隣のYグリッドYG3まで、引き出している。そして、これらのローカルインターコネクトLIC2間を、YグリッドYG3においてX方向に延在するローカルインターコネクトLIC1で接続したので、グリッドの数が1つ増加するものの、X方向の長さを短く、例えば、0.77μmとすることができる。

0068

その結果、ローカルインターコネクトLIC1、LIC2間のスペースを確保しつつ、単位セルのセル面積の縮小化を図ることができる。具体的には、比較例1のセル面積(0.64μm2)や比較例2のセル面積(0.45μm2)より、セル面積(0.4158μm2)を小さくすることができる。言い換えれば、比較例1のセル面積(0.64μm2)の35%程度、比較例2のセル面積(0.45μm2)の7.5%程度のセル面積の縮小化を図ることができる。

0069

このように、本実施の形態の半導体装置のセルレイアウトによれば、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子の高集積化を図ることができる。

0070

(実施の形態2)
実施の形態1においては、フィンFをゲート電極GEとのみ交差するように配置したが、フィンFをゲート電極GEの両側に位置するダミーゲートDGのそれぞれの下部まで延在させてもよい。

0071

図24は、本実施の形態の半導体装置の構成を示す平面図である。図25は、本実施の形態の半導体装置の構成を示す断面図である。図25の断面図は、例えば、図24の平面図のA−A断面部に対応する。なお、本実施の形態の半導体装置の構成を示す回路図は、実施の形態1(図4)の場合と同様である。

0072

本実施の形態の半導体装置は、実施の形態1の半導体装置とフィンFの構成以外は同様であるため、フィンFの構成以外についてはその詳細な説明を省略する。図26は、フィンF、ゲート電極GEおよびダミーゲートDGの位置関係を示す平面図である。

0073

本実施の形態の半導体装置は、実施の形態1と同様に、フィンFの主表面に形成されたFINFETを有する。ここでは、nチャネル型のFINFET(NFT)と、pチャネル型のFINFET(PFT)が形成され、これらのFINFET(NFT、PFT)は、インバータINV1を構成する(図24図4参照)。

0074

図24および図26に示すように、フィンFの平面形状は、一定の幅(X方向の長さ)を有するライン状(Y方向に長辺を有する矩形状)である。図24および図26においては、2行×2列の4本のフィンFが、一定の間隔(ピッチ)を置いて配置されている。図2に示す左側の2本のフィンFが、インバータINV1を構成するフィンFである。また、右側の2本のフィンFが、インバータINV2を構成するフィンFである。そして、本実施の形態においては、フィンFがダミーゲートDGの下方まで延在している。なお、フィンF上には、ゲート絶縁膜GIを介してダミーゲートDGが配置されることとなるが、ダミーゲートDGの片側(図26中の右側)にはフィンFが存在しないため、オン状態となることはなく、回路動作上の問題はない。

0075

図24および図26に示すように、ゲート電極GEの平面形状は、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。このように、ゲート電極GEは、フィンFと交差する方向に延在する。ここでは、フィンFと交差する方向に延在するゲート電極GEの他にダミーゲートDGが設けられている。ダミーゲートDGは、ゲート電極GEと同様の構成である。即ち、ダミーゲートDGも、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。図24および図26においては、7本のゲート電極GEおよびダミーゲートDGが、一定の間隔(Y方向間隔)を置いて配置されている。フィンFと交差する方向に延在するゲート電極GEのうち、左側のゲート電極GEが、インバータINV1を構成するゲート電極GEであり、右側のゲート電極GEが、インバータINV2を構成するゲート電極GEである。なお、実施の形態1の場合と同様に、ゲート電極GEは、一体的にX方向に延在する導電性膜よりなるが、pチャネル型のFINFET(PFT)の形成領域においては、p型不純物が導入されているため、かかる領域においては、ゲート電極Gpとして示してある。また、nチャネル型のFINFET(NFT)の形成領域においては、n型不純物が導入されているため、かかる領域においては、ゲート電極Gnとして示してある。このゲート電極GpとGnにより、ゲート電極GEが構成される。

0076

ここでは、上記Y方向間隔が、単位セルのY方向の長さを決める基準となる。例えば、上記Y方向間隔が0.09μmである場合、単位セルのY方向の長さは、0.09×6=0.54μmとなる。ここで、X方向の長さを0.77μmとした場合、図24に示す単位セルのセル面積は、実施の形態1の場合と同様に、0.4158μm2となる。

0077

そして、実施の形態1と同様に、上記ゲート電極GE(Gp)の両側のフィンF中にソース領域Spおよびドレイン領域Dpが配置され、ゲート電極GE(Gp)、ソース領域Spおよびドレイン領域Dp上に、ローカルインターコネクト(LIC1、LIC2)が配置される。ローカルインターコネクト(LIC1、LIC2)の形状(レイアウト)は、実施の形態1(図2)の場合と同様である。

0078

このように、本実施の形態においても、実施の形態1(図2)の場合と同様に、ドレイン領域(Dp、Dn)を、それぞれ2つのローカルインターコネクトLIC2によって、ゲート電極GEとその隣のダミーゲートDGとの間のYグリッドYG2から、その隣のYグリッドYG3まで、引き出している。そして、これらのローカルインターコネクトLIC2間を、YグリッドYG3においてX方向に延在するローカルインターコネクトLIC1で接続している(図24図25参照)。これにより、本実施の形態のセルレイアウトによれば、比較例2(図22)の場合よりグリッドの数が1つ増加するものの、X方向の長さを短く、例えば、0.77μmとすることができる。その結果、ローカルインターコネクトLIC1、LIC2間のスペースを確保しつつ、単位セルのセル面積の縮小化を図ることができる。

0079

このように、本実施の形態の半導体装置のセルレイアウトによれば、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子の高集積化を図ることができる。

0080

さらに、フィンFをY方向に長く延在させることにより、歪み効果によりキャリア移動度が向上する。また、これにより、オン電流を大きくすることができる。このように、フィンFをY方向に長く延在させることにより、FINFETの特性を向上させることができる。このような歪み効果を得るため、ソース領域やドレイン領域上に、Siとは格子定数の異なる層(例えば、SiGe層)などを形成してもよい。このような場合においても、フィンFをY方向に長く延在させることで、歪みが緩和されることなく、キャリアの移動度を向上させることができる。

0081

なお、本実施の形態の半導体装置は、実施の形態1の場合と同様の工程で形成することができる。

0082

(実施の形態3)
実施の形態1においては、フィンFをゲート電極GEとのみ交差するように配置したが、フィンFを単位セルの形成領域において、分断されることなく、Y方向に連続して配置してもよい(図28参照)。この場合、フィンFは、ゲート電極GEの両側に位置するダミーゲートDGのそれぞれの下部を通り隣のYグリッドまで延在することとなる。

0083

図27は、本実施の形態の半導体装置の構成を示す平面図である。図28は、フィンF、ゲート電極GEおよびダミーゲートDGの位置関係を示す平面図である。図29図31は、本実施の形態の半導体装置の構成を示す断面図である。図29の断面図は、例えば、図27の平面図のA−A断面部に対応する。また、図30の断面図は、例えば、図27の平面図のA−B断面部に対応し、図31の断面図は、例えば、図27の平面図のA−C断面部に対応する。図32は、本実施の形態の半導体装置の構成を示す回路図である。なお、本実施の形態の半導体装置は、実施の形態1の半導体装置とフィンFの構成以外は同様であるため、フィンFの構成以外についてはその詳細な説明を省略する。

0084

本実施の形態の半導体装置は、実施の形態1と同様に、フィンFの主表面に形成されたFINFETを有する。ここでは、単位セルの形成領域の左半分の領域にnチャネル型のFINFET(NFT)と、pチャネル型のFINFET(PFT)が形成され、これらのFINFET(NFT、PFT)は、インバータINV1を構成する(図27図32参照)。また、単位セルの形成領域の右半分の領域のFINFET(NFT、PFT)は、インバータINV2を構成する。

0085

図27および図28に示すように、フィンFの平面形状は、一定の幅(X方向の長さ)を有するライン状(Y方向に長辺を有する矩形状)である。図27および図28においては、2本のフィンFが、一定の間隔(ピッチ)を置いて平行に配置されている。図27に示す2本のフィンFのうち、左半分の領域に位置するフィンFが、インバータINV1を構成する。また、図27に示す2本のフィンFのうち、右半分の領域に位置するフィンFが、インバータINV2を構成する。そして、本実施の形態においては、フィンFが単位セルの形成領域においてY方向に端から端まで延在している(図28参照)。言い換えれば、単位セル領域に形成される7本のゲート電極GEおよびダミーゲートDGの下方を通過するようにフィンFが形成されている。

0086

図27および図28に示すように、ゲート電極GEの平面形状は、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。このように、ゲート電極GEは、フィンFと交差する方向に延在する。また、ゲート電極GEの両側には、ダミーゲートDGが配置されている。但し、図27においては、ダミーゲートDGがpチャネル型のFINFET(PFT)の形成領域とnチャネル型のFINFET(NFT)の形成領域との間で分割されている。言い換えれば、図27の単位セルの上半分の領域と下半分の領域とにおいて個別にダミーゲートDGが形成されている。なお、同じ列のダミーゲートDGを接続してもよい。

0087

図27および図28においては、7列のゲート電極GEおよびダミーゲートDGが、一定の間隔(Y方向間隔)を置いて配置されている(図28参照)。フィンFと交差する方向に延在するゲート電極GEのうち、左側のゲート電極GEが、インバータINV1を構成するゲート電極GEであり、右側のゲート電極GEが、インバータINV2を構成するゲート電極GEである。

0088

なお、実施の形態1の場合と同様に、ゲート電極GEは、一体的にX方向に延在する導電性膜よりなるが、pチャネル型のFINFET(PFT)の形成領域においては、p型不純物が導入されているため、かかる領域においては、ゲート電極Gpとして示してある。また、nチャネル型のFINFET(NFT)の形成領域においては、n型不純物が導入されているため、かかる領域においては、ゲート電極Gnとして示してある。このゲート電極GpとGnにより、ゲート電極GEが構成される。

0089

ここでは、上記Y方向間隔が、単位セルのY方向の長さを決める基準となる。例えば、上記Y方向間隔が0.09μmである場合、単位セルのY方向の長さは、0.09×6=0.54μmとなる。ここで、X方向の長さを0.77μmとした場合、図24に示す単位セルのセル面積は、実施の形態1の場合と同様に、0.4158μm2となる。

0090

そして、実施の形態1と同様に、上記ゲート電極GE(Gp)の両側のフィンF中にソース領域Spおよびドレイン領域Dpが配置され、ゲート電極GE(Gp)、ソース領域Spおよびドレイン領域Dp上に、ローカルインターコネクト(LIC1、LIC2)が配置される。ローカルインターコネクト(LIC1、LIC2)の形状(レイアウト)は、実施の形態1(図2)の場合と同様である。

0091

ここで、インバータINV1を構成するゲート電極GEとインバータINV2を構成するゲート電極GEとの間には、2本のダミーゲートDGが配置されることとなる。このうち、インバータINV1側のダミーゲートDGについては、その両側のフィンF中の不純物領域に電位差(ソース、ドレイン間の電位差)が生じないため、オン状態となることはなく、回路動作上の問題はない。

0092

また、2本のダミーゲートDGのうち、インバータINV2側のダミーゲートDGについては、ローカルインターコネクトLIC22により電位が固定されているため、オン状態となることはない(図32も参照)。

0093

即ち、インバータINV2側のダミーゲートDGとその両側のフィンF中の不純物領域により擬似トランジスタダミートランジスタ)が構成される。この擬似トランジスタのうち、図27の単位セルの上半分の領域に形成される擬似トランジスタは、pチャネル型(DPT)となる。よって、電源電位(VDD)と接続されるローカルインターコネクトLIC1とダミーゲートDGとの間をローカルインターコネクトLIC22により接続することで、ダミーゲートDGの電位を電源電位(VDD)に固定することができる(図30も参照)。また、図27の単位セルの下半分の領域に形成される擬似トランジスタは、nチャネル型(DNT)となる。よって、接地電位(VSS)と接続されるローカルインターコネクトLIC1とダミーゲートDGとの間をローカルインターコネクトLIC22により接続することで、ダミーゲートDGの電位を接地電位(VSS)に固定することができる(図31も参照)。これにより、これらの擬似トランジスタは、オン状態となることはなく、回路動作への影響を回避することができる。

0094

言い換えれば、インバータINV2を構成するpチャネル型のFINFET(PFT)のソース領域(Sp)と、このソース領域(Sp)と接するダミーゲートDGとの間を、ローカルインターコネクトLIC22により接続する。また、インバータINV2を構成するnチャネル型のFINFET(NFT)のソース領域(Sp)と、このソース領域(Sp)と接するダミーゲートDGとの間を、ローカルインターコネクトLIC22により接続する。これにより、ダミーゲートDGの下方にチャネルが形成されることはなく、回路動作への影響を回避することができる。

0095

図32に示すように、本実施の形態の半導体装置においても、インバータINV1の後段に、インバータINV2が接続されている。インバータINV1は、電源電位VDDと接地電位VSSとの間に直列に接続されたpチャネル型のFINFET(PFT)とnチャネル型のFINFET(NFT)とを有し、これらの接続部が出力部(OUT)となり、これらのゲート電極が入力部(IN)と接続される。後段のインバータINV2も同様の構成であり、インバータINV1の出力部(OUT)が、インバータINV2の入力部と接続されている。そして、本実施の形態の場合、電源電位VDDと接地電位VSSとの間に、前述したpチャネル型の擬似トランジスタDPTおよびnチャネル型の擬似トランジスタDNTとが直列に接続され、これらの接続部が、インバータINV1の出力部(OUT)およびインバータINV2の入力部と接続されることとなる。但し、前述したように、pチャネル型の擬似トランジスタDPTのゲート電極は電源電位VDDと接続され、nチャネル型の擬似トランジスタDNTのゲート電極は接地電位VSSと接続されるため、これらの擬似トランジスタはオン状態とはならない。よって、擬似トランジスタが回路動作に支障をきたすことはない。

0096

このように、本実施の形態においても、実施の形態1(図2)の場合と同様に、ドレイン領域(Dp、Dn)を、それぞれ2つのローカルインターコネクトLIC2によって、ゲート電極GEとその隣のダミーゲートDGとの間のYグリッドYG2から、その隣のYグリッドYG3まで、引き出している。そして、これらのローカルインターコネクトLIC2間を、YグリッドYG3においてX方向に延在するローカルインターコネクトLIC1で接続している(図27図29参照)。これにより、本実施の形態のセルレイアウトによれば、比較例2(図22)の場合よりグリッドの数が1つ増加するものの、X方向の長さを短く、例えば、0.77μmとすることができる。その結果、ローカルインターコネクトLIC1、LIC2間のスペースを確保しつつ、単位セルのセル面積の縮小化を図ることができる。

0097

このように、本実施の形態の半導体装置のセルレイアウトによれば、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子の高集積化を図ることができる。

0098

さらに、フィンFをY方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これによりオン電流を大きくすることができる。このように、フィンFをY方向に長く延在させることにより、FINFETの特性を向上させることができる。このような歪み効果を得るため、ソース領域やドレイン領域上に、Siとは格子定数の異なる層(例えば、SiGe層)などを形成してもよい。このような場合においても、フィンFをY方向に長く延在させることで、歪みが緩和されることなく、キャリアの移動度を向上させることができる。

0099

なお、本実施の形態の半導体装置は、実施の形態1の場合と同様の工程で形成することができる。

0100

(実施の形態4)
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてFINFETを有する。図33は、本実施の形態の半導体装置の構成を示す平面図である。図34は、本実施の形態の半導体装置の構成を示す断面図である。図34の断面図は、例えば、図33の平面図のA−A断面部に対応する。図35は、本実施の形態の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図36は、本実施の形態の半導体装置の構成を示す回路図である。

0101

図33の平面図には、2つのインバータを構成する、2つのpチャネル型のFINFET(PFT1、PFT2)と2つのnチャネル型のFINFET(NFT1、NFT2)が示されている。即ち、図36に示す前段のインバータINV1と後段のインバータINV2とを構成する2つのpチャネル型のFINFET(PFT1、PFT2)と2つのnチャネル型のFINFET(NFT1、NFT2)が示されている。ここでは、インバータINV1とインバータINV2の形成領域を単位セルとして説明する。

0102

本実施の形態の単位セルの左側の領域においては、インバータINV1を構成するFINFET(PFT1、NFT1)が配置され、単位セルの中央の領域においては、インバータINV2を構成するFINFET(PFT2、NFT2)が配置されている。そして、インバータINV2を構成するFINFET(PFT2、NFT2)の構成は、実施の形態1の場合と同様であるが、インバータINV1を構成するFINFET(PFT1、NFT1)の構成は、実施の形態1の場合と異なる。具体的には、インバータINV2を構成する2つのFINFET(PFT2、NFT2)は、実施の形態1で説明した略コの字状(略U字状)のローカルインターコネクト(LIC1、LIC2)により接続されているが、インバータINV1を構成する2つのFINFET(PFT1、NFT1)は、配線M1により接続されている。

0103

このように、本実施の形態の半導体装置によれば、インバータINV2を構成する2つのFINFET(PFT2、NFT2)を略コの字状(略U字状)のローカルインターコネクトLICにより接続したので、実施の形態1で詳細に説明したように、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0104

また、本実施の形態の半導体装置によれば、インバータINV1を構成する2つのFINFET(PFT1、NFT1)をローカルインターコネクトLICとは異なる配線層(ここでは、配線M1の層)を利用して接続したので、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0105

図36に示す前段のインバータINV1は、電源電位VDDと接地電位VSSとの間に直列に接続されたpチャネル型のFINFET(PFT1)とnチャネル型のFINFET(NFT1)とを有する。このpチャネル型のFINFET(PFT1)とnチャネル型のFINFET(NFT1)は、図33においては、図中左(単位セルの左側の領域)に配置されている。そして、これら(PFT1、NFT1)のゲート電極(GE)が入力部(IN1)と接続され、これら(PFT1、NFT1)の接続部が出力部(OUT1)となる。

0106

図36に示す後段のインバータINV2は、電源電位VDDと接地電位VSSとの間に直列に接続されたpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)とを有する。このpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)は、図33においては、図中中央(単位セルの中央の領域)に配置されている。そして、これら(PFT2、NFT2)のゲート電極が入力部(IN2)と接続され、これら(PFT2、NFT2)の接続部が出力部(OUT2)となる。上記入力部(IN2)は、前段のインバータINV1の出力部(OUT1)と接続される。

0107

図33を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状(上面からの平面視における形状、セルレイアウト)について説明する。

0108

図33に示すように、フィンFの平面形状は、一定の幅(X方向の長さ)を有するライン状(Y方向に長辺を有する矩形状)である。図33においては、2本のフィンFが、X方向に一定の間隔(ピッチ)を置いて配置されている(図35参照)。

0109

図33に示すように、ゲート電極GEの平面形状は、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。このように、ゲート電極GEは、フィンFと交差する方向に延在する。ここでは、フィンFと交差する方向に延在するゲート電極GEの他にダミーゲートDGが設けられている。ダミーゲートDGは、ゲート電極GEと同様の構成である。即ち、ダミーゲートDGも、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。図33においては、5本のゲート電極GEおよびダミーゲートDGが、一定の間隔(Y方向間隔、Y方向の最小ピッチ、グリッド)を置いて配置されている(図35参照)。このように、ダミーゲートDGを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

0110

ここで、ゲート電極GEとダミーゲートDGとの間の領域(Yグリッド)を“YG”で示す。例えば、図33においては、YグリッドYG1〜YG4が、左から順に配置されている。

0111

フィンFと交差する方向に延在するゲート電極GE(Gn、Gp)のうち、左側のゲート電極GE(Gn、Gp)が、インバータINV1を構成するゲート電極GEであり、右側のゲート電極GE(Gn、Gp)が、インバータINV2を構成するゲート電極GEである。なお、ゲート電極GEは、一体的にX方向に延在する導電性膜よりなるが、pチャネル型のFINFET(PFT)の形成領域においては、p型不純物が導入されているため、かかる領域においては、ゲート電極Gpとして示してある。また、nチャネル型のFINFET(NFT)の形成領域においては、n型不純物が導入されているため、かかる領域においては、ゲート電極Gnとして示してある。このゲート電極GpとGnにより、ゲート電極GEが構成される。

0112

ここでは、上記Y方向間隔(YグリッドのY方向の幅)が、単位セルのY方向の長さを決める基準となる。例えば、上記Y方向間隔が0.09μmである場合、単位セルのY方向の長さは、0.09×4=0.36μmとなる。ここで、X方向の長さを0.77μmとした場合、図33に示す単位セルのセル面積は、0.2772μm2となる。

0113

ゲート電極GE(Gp)の両側のフィンF中にソース領域Spおよびドレイン領域Dpが配置されている。また、ゲート電極GE(Gn)の両側のフィンF中にソース領域Snおよびドレイン領域Dnが配置されている。なお、フィンFとゲート電極GEとは、ゲート絶縁膜(GI)を介して重なっている(図34も参照)。より具体的には、ゲート絶縁膜(GI)は、フィンFとゲート電極GEとの重なり領域において、フィンFの側面および表面に配置されている。

0114

図33に示すように、ローカルインターコネクト(LIC1、LIC2)の平面形状は、X方向に長辺を有する矩形状またはY方向に長辺を有する矩形状である。ここでは、X方向に長辺を有する矩形状のもの(部位、箇所)を“LIC1”で示し、Y方向に長辺を有する矩形状のもの(部位、箇所)を“LIC2”で示してある。ローカルインターコネクト(LIC1、LIC2)は、層間絶縁膜(IL1)中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工(露光)する際、X方向に長辺を有する矩形状のパターンと、Y方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

0115

インバータINV2を構成するpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)のドレイン領域(Dp、Dn)間は、ローカルインターコネクト(LIC1、LIC2)により接続されている(図33図34)。

0116

pチャネル型のFINFET(PFT2)のドレイン領域(Dp)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、出力部(OUT2)と接続されるローカルインターコネクトLIC1と接続される。また、nチャネル型のFINFET(NFT2)のドレイン領域(Dn)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、上記ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、上記出力部(OUT2)と接続されるローカルインターコネクトLIC1と接続される。このように、図33においては、5つのローカルインターコネクト(LIC1、LIC2)により、ドレイン領域(Dp、Dn)間が接続される。そして、この5つのローカルインターコネクト(LIC1、LIC2)は、略コの字状(略U字状)である。

0117

なお、ドレイン領域(Dp、Dn)間を3つのローカルインターコネクト(LIC1、LIC2)で接続してもよい。即ち、各ドレイン領域(Dp、Dn)を、それぞれY方向に延在するローカルインターコネクトLIC2により直接接続し、これらの間を出力部(OUT2)と接続されるローカルインターコネクトLIC1と接続してもよい。

0118

また、図33に示すように、インバータINV2を構成するpチャネル型のFINFET(PFT2)と、インバータINV1を構成するpチャネル型のFINFET(PFT1)の共通のソース領域(Sp、ノードn1)は、ローカルインターコネクトLIC1と接続される。言い換えれば、インバータINV2を構成するpチャネル型のFINFET(PFT2)のソース領域Spは、インバータINV1を構成するpチャネル型のFINFET(PFT1)のソース領域Spを兼ねており、この共通のソース領域Spは、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、ビアV0を介して電源電位(VDD)が印加される配線M1(VDD)と接続される。

0119

また、インバータINV2を構成するnチャネル型のFINFET(NFT2)と、インバータINV1を構成するnチャネル型のFINFET(NFT1)の共通のソース領域(Sn、ノードn2)は、ローカルインターコネクトLIC1と接続される。言い換えれば、インバータINV2を構成するnチャネル型のFINFET(NFT2)のソース領域Snは、インバータINV1を構成するnチャネル型のFINFET(NFT1)のソース領域Snを兼ねており、この共通のソース領域Snは、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、ビアV0を介して接地電位(VSS)と接続される配線M1(VSS)と接続される(図34も参照)。

0120

このように、電源電位(VDD)の供給用のローカルインターコネクトLIC1を、2つのpチャネル型のFINFET(PFT1、PFT2)で共用している。また、接地電位(VSS)の供給用のローカルインターコネクトLIC1を、2つのnチャネル型のFINFET(NFT1、NFT2)で共用している。このようなレイアウトによれば、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0121

また、図33に示すように、インバータINV1を構成するゲート電極GpとGnの境界上には、ローカルインターコネクトLIC2が配置される。このローカルインターコネクトLIC2は、ビアV0を介して配線M1(IN1)と接続される(図34も参照)。

0122

また、図33に示すように、インバータINV2を構成するゲート電極GpとGnの境界上には、ローカルインターコネクトLIC2が配置される。このローカルインターコネクトLIC2は、ビアV0を介して配線M1(OUT1、IN2)と接続される(図34も参照)。

0123

そして、図33に示す単位セルの左側の領域においては、インバータINV1を構成するFINFET(PFT1、NFT1)が配置されている。インバータINV1を構成するpチャネル型のFINFET(PFT1)とnチャネル型のFINFET(NFT1)のドレイン領域(Dp、Dn)間は、上記配線M1(OUT1、IN2)により接続されている。この配線M1(OUT1、IN2)は、略コの字状(略U字状)である。

0124

具体的には、pチャネル型のFINFET(PFT1)のドレイン領域(Dp)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、配線M1(OUT1、IN2)と接続される。また、nチャネル型のFINFET(NFT1)のドレイン領域(Dn)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、上記配線M1(OUT1、IN2)と接続される。そして、インバータINV2を構成する2つのFINFET(PFT2、NFT2)のゲート電極GpとGnの境界上には、ローカルインターコネクトLIC2が配置される。このローカルインターコネクトLIC2は、ビアV0を介して上記配線M1(OUT1、IN2)と接続される。

0125

この配線M1(OUT1、IN2)は、インバータINV1の出力部であり、インバータINV2の入力部である。また配線M1(IN1)は、インバータINV1の入力部である。

0126

このように、本実施の形態の半導体装置によれば、インバータINV1を構成する2つのFINFET(PFT、NFT)をローカルインターコネクトLICとは異なる配線層(ここでは、配線M1の層)を利用して接続したので、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0127

なお、本実施の形態の半導体装置は、実施の形態1の場合と各部位(F、GE、DG、LIC1、LIC2、M1)の平面形状が異なるが、実施の形態1とほぼ同様の工程で形成することができる。

0128

(応用例1)
上記形態(図33図35)の半導体装置においては、フィンFをダミーゲートDG(図33図35においては、左から1本目のDGおよび4本目のDG)の下部に延在させているが、図37に示すようにゲート電極GEとのみ交差するように配置してもよい。図37は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。本応用例の半導体装置は、上記形態(図33)の半導体装置とフィンFの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。

0129

本応用例の場合も、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0130

(応用例2)
上記応用例1(図37)の半導体装置においては、フィンFをゲート電極GEとのみ交差するように配置したが、フィンFを単位セルの形成領域において、分断されることなく、Y方向に連続して配置してもよい(図38参照)。この場合、フィンFは、2本のゲート電極GEの両側に位置するダミーゲートDGのそれぞれの下部を通り隣のYグリッドまで延在することとなる(例えば、図38においては、左から1本目のDG、4本目のDGおよび5本目のDG)。図38は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図39は、本応用例の半導体装置のレイアウトを示す平面図である。

0131

本応用例の場合、実施の形態3で説明した擬似トランジスタ(ダミートランジスタ)が形成される。例えば、図39において、単位セルの上半分の領域に、pチャネル型の擬似トランジスタ(DPT)が形成される。また、単位セルの下半分の領域に、nチャネル型の擬似トランジスタ(DNT)が形成される。

0132

ここで、pチャネル型の擬似トランジスタ(DPT)においては、電源電位(VDD)と接続されるローカルインターコネクトLIC1とダミーゲートDGとの間をローカルインターコネクトLIC22を介して接続することで、ダミーゲートDGの電位を電源電位(VDD)に固定することができる。また、nチャネル型の擬似トランジスタ(DNT)においては、接地電位(VSS)と接続されるローカルインターコネクトLIC1とダミーゲートDGとの間をローカルインターコネクトLIC22を介して接続することで、ダミーゲートDGの電位を接地電位(VSS)に固定することができる。これにより、これらの擬似トランジスタ(DPT、DNT)は、オン状態となることはなく、回路動作への影響を回避することができる(図39の左端参照)。

0133

また、図示は省略するが、図39において、単位セルの右端の上半分の領域のpチャネル型の擬似トランジスタ(DPT)、単位セルの右端の下半分の領域のnチャネル型の擬似トランジスタ(DNT)についても、上記の場合と同様に、ダミーゲートDGの電位を電源電位(VDD)または接地電位(VSS)に固定することができる。

0134

また、図39において、単位セルの右端から2番目のpチャネル型の擬似トランジスタ(DPT)については、その両側のフィンF中の不純物領域に電位差(ソース、ドレイン間の電位差)が生じないため、オン状態となることはなく、回路動作上の問題はない。同様に、図39において、単位セルの右端から2番目のnチャネル型の擬似トランジスタ(DNT)については、その両側のフィンF中の不純物領域に電位差(ソース、ドレイン間の電位差)が生じないため、オン状態となることはなく、回路動作上の問題はない。

0135

本応用例の場合も、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0136

また、フィンFをY方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これによりオン電流を大きくすることができる。

0137

なお、本実施の形態の半導体装置は、実施の形態1の場合と各部位(F、GE、DG、LIC1、LIC2、M1)の平面形状が異なるが、実施の形態1とほぼ同様の工程で形成することができる。

0138

(実施の形態5)
実施の形態1においては、インバータの出力部に、略コの字状(略U字状)のローカルインターコネクトLICを用いたが、2入力NANDの出力部に、上記ローカルインターコネクトLICを適用してもよい。

0139

図40は、本実施の形態の半導体装置の構成を示す平面図である。図41は、本実施の形態の半導体装置の構成を示す断面図である。図41の断面図は、例えば、図40の平面図のA−A断面部に対応する。図42は、本実施の形態の半導体装置の構成を示す回路図である。

0140

図40の平面図には、2入力NANDを構成する2つのpチャネル型のFINFET(PFT1、PFT2)と2つのnチャネル型のFINFET(NFT1、NFT2)の各構成部位の平面レイアウトが示されている。本実施の形態においては、2入力NANDの形成領域を単位セルとして説明する。図41の断面図は、2入力NANDを構成する2つのpチャネル型のFINFET(PFT1、PFT2)と2つのnチャネル型のFINFET(NFT1、NFT2)の断面を示す。2入力NANDにおいては、図42に示すように、電源電位VDDと出力部OUTとの間に、2つのpチャネル型のFINFET(PFT1、PFT2)が並列に接続され、出力部OUTと接地電位VSSとの間に、2つのnチャネル型のFINFET(NFT1、NFT2)が直列に接続されている。そして一の対のpチャネル型のFINFET(PFT1)とnチャネル型のFINFET(NFT1)とのゲート電極が第1入力部IN1となり、他の対のpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)とのゲート電極が第2入力部IN2となる。

0141

まず、図40を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状(上面からの平面視における形状、セルレイアウト)について説明する。

0142

図40に示すように、フィンFの平面形状は、一定の幅(X方向の長さ)を有するライン状(Y方向に長辺を有する矩形状)である。図40においては、2本のフィンFが、X方向に一定の間隔(ピッチ)を置いて配置されている。

0143

図40に示すように、ゲート電極GEの平面形状は、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。このように、ゲート電極GEは、フィンFと交差する方向に延在する。ここでは、フィンFと交差する方向に延在するゲート電極GEの他にダミーゲートDGが設けられている。ダミーゲートDGは、ゲート電極GEと同様の構成である。即ち、ダミーゲートDGも、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。図40においては、5本のゲート電極GEおよびダミーゲートDGが、一定の間隔(Y方向間隔、Y方向の最小ピッチ、グリッド)を置いて配置されている。このようにダミーゲートDGを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

0144

ここで、ゲート電極GEとダミーゲートDGとの間の領域(Yグリッド)を“YG”で示す。例えば、図40においては、YグリッドYG1〜YG4が、左から順に配置されている。

0145

フィンFと交差する方向に2本のゲート電極GE(Gn、Gp)が延在している。ゲート電極GEは、一体的にX方向に延在する導電性膜よりなるが、pチャネル型のFINFET(PFT)の形成領域においては、p型不純物が導入されているため、かかる領域においては、ゲート電極Gpとして示してある。また、nチャネル型のFINFET(NFT)の形成領域においては、n型不純物が導入されているため、かかる領域においては、ゲート電極Gnとして示してある。このゲート電極GpとGnにより、ゲート電極GEが構成される。

0146

ここでは、上記Y方向間隔(YグリッドのY方向の幅)が、単位セルのY方向の長さを決める基準となる。例えば、上記Y方向間隔が0.09μmである場合、単位セルのY方向の長さは、0.09×4=0.36μmとなる。ここで、X方向の長さを0.77μmとした場合、図40に示す単位セルのセル面積は、0.2772μm2となる。

0147

ゲート電極GE(Gp)の両側のフィンF中にソース領域Spおよびドレイン領域Dpが配置されている。また、ゲート電極GE(Gn)の両側のフィンF中にソース領域Snおよびドレイン領域Dnが配置されている。なお、フィンFとゲート電極GEとは、ゲート絶縁膜(GI)を介して重なっている(図41も参照)。より具体的には、ゲート絶縁膜(GI)は、フィンFとゲート電極GEとの重なり領域において、フィンFの側面および表面に配置されている。

0148

図40に示すように、ローカルインターコネクト(LIC1、LIC2)の平面形状は、X方向に長辺を有する矩形状またはY方向に長辺を有する矩形状である。ローカルインターコネクト(LIC1、LIC2)は、層間絶縁膜(IL1)中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工(露光)する際、X方向に長辺を有する矩形状のパターンと、Y方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

0149

2入力NANDを構成する一の対のpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)のドレイン領域(Dp、Dn)間は、ローカルインターコネクト(LIC1、LIC2)により接続されている。この対のpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)とは、単位セルの左端から3本目のゲート電極GEを有する。

0150

pチャネル型のFINFET(PFT2)のドレイン領域(Dp)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、出力部(OUT)と接続されるローカルインターコネクトLIC1と接続される。また、nチャネル型のFINFET(NFT2)のドレイン領域(Dn)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、上記ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、上記出力部(OUT)と接続されるローカルインターコネクトLIC1と接続される。このように、図40においては、5つのローカルインターコネクト(LIC1、LIC2)により、ドレイン領域(Dp、Dn)間が接続される。そして、この5つのローカルインターコネクト(LIC1、LIC2)は、略コの字状(略U字状)である。

0151

また、図40に示す、2つのpチャネル型のFINFET(PFT1、PFT2)の共通のソース領域(Sp、ノードn1)は、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、ビアV0を介して電源電位(VDD)が印加される配線M1(VDD)と接続される。2つのpチャネル型のFINFET(PFT1、PFT2)のそれぞれのドレイン領域Dpは、それぞれローカルインターコネクトLIC1により引き出される。そして、この2つのローカルインターコネクトLIC1は、ビアV0を介して配線M1により接続される。

0152

また、図40に示す、2つのnチャネル型のFINFET(NFT1、NFT2)のうち、左側のnチャネル型のFINFET(NFT1)のソース領域Snは、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、ビアV0を介して接地電位(VSS)と接続される配線M1(VSS)と接続される(図41も参照)。なお、図40および図41に示す、2つのnチャネル型のFINFET(NFT1、NFT2)が共有する不純物領域(ソース、ドレイン領域)を“SDn”と示す。

0153

このように、2入力NANDの出力部に、上記ローカルインターコネクトLICを適用した場合においても、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0154

(応用例1)
上記形態(図40)の半導体装置においては、フィンFをダミーゲートDG(図40においては、左から1本目のDGおよび4本目のDG)の下部に延在させているが、図43に示すようにゲート電極GEとのみ交差するように配置してもよい。図43は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。本応用例の半導体装置は、上記形態(図40)の半導体装置とフィンFの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。

0155

本応用例の場合も、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0156

(応用例2)
上記応用例1(図43)の半導体装置においては、フィンFをゲート電極GEとのみ交差するように配置したが、フィンFを単位セルの形成領域において、分断されることなく、Y方向に連続して配置してもよい(図44参照)。この場合、フィンFは、2本のゲート電極GEの両側に位置するダミーゲートDGのそれぞれの下部を通り隣のYグリッドまで延在することとなる(例えば、図44においては、左から1本目のDG、4本目のDGおよび5本目のDG)。図44は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図45は、本応用例の半導体装置のレイアウトを示す平面図である。

0157

本応用例の場合、実施の形態3で説明した擬似トランジスタ(ダミートランジスタ)が形成される。例えば、図45において、単位セルの上半分の領域に、pチャネル型の擬似トランジスタ(DPT)が形成される。また、単位セルの下半分の領域に、nチャネル型の擬似トランジスタ(DNT)が形成される(図44も参照)。

0158

ここで、pチャネル型の擬似トランジスタ(DPT)においては、電源電位(VDD)と接続されるローカルインターコネクトLIC1とダミーゲートDGとの間をローカルインターコネクトLIC22を介して接続することで、ダミーゲートDGの電位を電源電位(VDD)に固定することができる。また、nチャネル型の擬似トランジスタ(DNT)においては、接地電位(VSS)と接続されるローカルインターコネクトLIC1とダミーゲートDGとの間をローカルインターコネクトLIC22を介して接続することで、ダミーゲートDGの電位を接地電位(VSS)に固定することができる。これにより、これらの擬似トランジスタ(DPT、DNT)は、オン状態となることはなく、回路動作への影響を回避することができる(図45の左端参照)。

0159

また、図示は省略するが、図45において、単位セルの右端の上半分の領域のpチャネル型の擬似トランジスタ(DPT)、単位セルの右端の下半分の領域のnチャネル型の擬似トランジスタ(DNT)についても、上記の場合と同様に、ダミーゲートDGの電位を電源電位(VDD)または接地電位(VSS)に固定することができる。

0160

また、図45および図44に示す、単位セルの右端から2番目のpチャネル型の擬似トランジスタ(DPT)については、その両側のフィンF中の不純物領域に電位差(ソース、ドレイン間の電位差)が生じないため、オン状態となることはなく、回路動作上の問題はない。同様に、図45および図44に示す、単位セルの右端から2番目のnチャネル型の擬似トランジスタ(DNT)については、その両側のフィンF中の不純物領域に電位差(ソース、ドレイン間の電位差)が生じないため、オン状態となることはなく、回路動作上の問題はない。

0161

本応用例の場合も、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0162

また、フィンFをY方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これによりオン電流を大きくすることができる。

0163

なお、本実施の形態の半導体装置は、実施の形態1の場合と各部位(F、GE、DG、LIC1、LIC2、M1)の平面形状が異なるが、実施の形態1とほぼ同様の工程で形成することができる。

0164

(実施の形態6)
実施の形態5においては、2入力NANDの出力部に、略コの字状(略U字状)のローカルインターコネクトLICを用いたが、2入力NORの出力部に、上記ローカルインターコネクトLICを適用してもよい。

0165

図46は、本実施の形態の半導体装置の構成を示す平面図である。図47は、本実施の形態の半導体装置の構成を示す断面図である。図47の断面図は、例えば、図46の平面図のA−A断面部に対応する。図48は、本実施の形態の半導体装置の構成を示す回路図である。

0166

図46の平面図には、2入力NORを構成する2つのpチャネル型のFINFET(PFT1、PFT2)と2つのnチャネル型のFINFET(NFT1、NFT2)の各構成部位の平面レイアウトが示されている。本実施の形態においては、2入力NORの形成領域を単位セルとして説明する。図47の断面図は、2入力NORを構成する2つのpチャネル型のFINFET(PFT1、PFT2)と2つのnチャネル型のFINFET(NFT1、NFT2)の断面を示す。2入力NORにおいては、図48に示すように、電源電位VDDと出力部OUTとの間に、2つのpチャネル型のFINFET(PFT2、PFT1)が直列に接続され、接地電位VSSと出力部OUTとの間に、2つのnチャネル型のFINFET(NFT1、NFT2)が並列に接続されている。そして一の対のpチャネル型のFINFET(PFT1)とnチャネル型のFINFET(NFT1)とのゲート電極が第1入力部IN1となり、他の対のpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)とのゲート電極が第2入力部IN2となる。

0167

まず、図46を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状(上面からの平面視における形状、セルレイアウト)について説明する。

0168

図46に示すように、フィンFの平面形状は、一定の幅(X方向の長さ)を有するライン状(Y方向に長辺を有する矩形状)である。図46においては、2本のフィンFが、X方向に一定の間隔(ピッチ)を置いて配置されている。

0169

図46に示すように、ゲート電極GEの平面形状は、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。このように、ゲート電極GEは、フィンFと交差する方向に延在する。ここでは、フィンFと交差する方向に延在するゲート電極GEの他にダミーゲートDGが設けられている。ダミーゲートDGは、ゲート電極GEと同様の構成である。即ち、ダミーゲートDGも、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。図46においては、5本のゲート電極GEおよびダミーゲートDGが、一定の間隔(Y方向間隔、Y方向の最小ピッチ、グリッド)を置いて配置されている。このようにダミーゲートDGを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

0170

ここで、ゲート電極GEとダミーゲートDGとの間の領域(Yグリッド)を“YG”で示す。例えば、図46においては、YグリッドYG1〜YG4が、左から順に配置されている。

0171

フィンFと交差する方向に2本のゲート電極GE(Gn、Gp)が延在している。ゲート電極GEは、一体的にX方向に延在する導電性膜よりなるが、pチャネル型のFINFET(PFT)の形成領域においては、p型不純物が導入されているため、かかる領域においては、ゲート電極Gpとして示してある。また、nチャネル型のFINFET(NFT)の形成領域においては、n型不純物が導入されているため、かかる領域においては、ゲート電極Gnとして示してある。このゲート電極GpとGnにより、ゲート電極GEが構成される。

0172

ここでは、上記Y方向間隔(YグリッドのY方向の幅)が、単位セルのY方向の長さを決める基準となる。例えば、上記Y方向間隔が0.09μmである場合、単位セルのY方向の長さは、0.09×4=0.36μmとなる。ここで、X方向の長さを0.77μmとした場合、図46に示す単位セルのセル面積は、0.2772μm2となる。

0173

ゲート電極GE(Gp)の両側のフィンF中にソース領域Spおよびドレイン領域Dpが配置されている。また、ゲート電極GE(Gn)の両側のフィンF中にソース領域Snおよびドレイン領域Dnが配置されている。なお、フィンFとゲート電極GEとは、ゲート絶縁膜(GI)を介して重なっている(図47も参照)。より具体的には、ゲート絶縁膜(GI)は、フィンFとゲート電極GEとの重なり領域において、フィンFの側面および表面に配置されている。

0174

図46に示すように、ローカルインターコネクト(LIC1、LIC2)の平面形状は、X方向に長辺を有する矩形状またはY方向に長辺を有する矩形状である。ローカルインターコネクト(LIC1、LIC2)は、層間絶縁膜(IL1)中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工(露光)する際、X方向に長辺を有する矩形状のパターンと、Y方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

0175

2入力NORを構成する一の対のpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)のドレイン領域(Dp、Dn)間は、ローカルインターコネクト(LIC1、LIC2)により接続されている。この対のpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)とは、単位セルの左端から3本目のゲート電極GEを有する。

0176

pチャネル型のFINFET(PFT2)のドレイン領域(Dp)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、出力部(OUT)と接続されるローカルインターコネクトLIC1と接続される。また、nチャネル型のFINFET(NFT2)のドレイン領域(Dn)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、上記ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、上記出力部(OUT)と接続されるローカルインターコネクトLIC1と接続される。このように、図46においては、5つのローカルインターコネクト(LIC1、LIC2)により、ドレイン領域(Dp、Dn)間が接続される。そして、この5つのローカルインターコネクト(LIC1、LIC2)は、略コの字状(略U字状)である。

0177

また、図46に示す、2つのnチャネル型のFINFET(NFT1、NFT2)の共通のソース領域Sn(ノードn2)は、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、ビアV0を介して接地電位(VSS)が印加される配線M1(VSS)と接続される。2つのnチャネル型のFINFET(NFT1、NFT2)のそれぞれのドレイン領域Dpは、それぞれローカルインターコネクトLIC1により引き出される。そして、2つのローカルインターコネクトLIC1は、ビアV0を介して配線M1により接続される。

0178

また、図46に示す、2つのpチャネル型のFINFET(PFT1、PFT2)のうち、左側のpチャネル型のFINFET(PFT)のソース領域Snは、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、ビアV0を介して電源電位(VDD)と接続される配線M1(VDD)と接続される(図47も参照)。なお、図46および図47に示す、2つのpチャネル型のFINFET(PFT1、PFT2)が共有する不純物領域(ソース、ドレイン領域)を“SDp”と示す。

0179

このように、2入力NORの出力部に、上記ローカルインターコネクトLICを適用した場合においても、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0180

(応用例1)
上記形態(図46)の半導体装置においては、フィンFをダミーゲートDG(図46においては、左から1本目のDGおよび4本目のDG)の下部に延在させているが、実施の形態5の応用例1(図43)と同様に、ゲート電極GEとのみ交差するように配置してもよい。本応用例の半導体装置は、上記形態(図46)の半導体装置とフィンFの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。

0181

本応用例の場合も、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0182

(応用例2)
上記応用例1の半導体装置においては、フィンFをゲート電極GEとのみ交差するように配置したが(図43参照)、フィンFを単位セルの形成領域において、分断されることなく、Y方向に連続して配置してもよい(図49参照)。この場合、フィンFは、2本のゲート電極GEの両側に位置するダミーゲートDGのそれぞれの下部を通り隣のYグリッドまで延在することとなる(例えば、(図49においては、左から1本目のDG、4本目のDGおよび5本目のDG)。図49は、本応用例の半導体装置のレイアウトを示す平面図である。

0183

本応用例の場合、実施の形態3で説明した擬似トランジスタ(ダミートランジスタ)が形成される。例えば、図49において、単位セルの左端の上半分の領域に、pチャネル型の擬似トランジスタ(DPT)が形成される。また、単位セルの左端の下半分の領域に、nチャネル型の擬似トランジスタ(DNT)が形成される。

0184

本応用例の場合も、実施の形態5の応用例2の場合と同様に、擬似トランジスタのダミーゲートDGの電位を電源電位(VDD)または接地電位(VSS)に固定する(図44参照)。

0185

即ち、pチャネル型の擬似トランジスタ(DPT)においては、電源電位(VDD)と接続されるローカルインターコネクトLIC1とダミーゲートDGとの間をローカルインターコネクトLIC22を介して接続することで、ダミーゲートDGの電位を電源電位(VDD)に固定することができる。また、nチャネル型の擬似トランジスタ(DNT)においては、接地電位(VSS)と接続されるローカルインターコネクトLIC1とダミーゲートDGとの間をローカルインターコネクトLIC22を介して接続することで、ダミーゲートDGの電位を接地電位(VSS)に固定することができる。これにより、これらの擬似トランジスタ(DPT、DNT)は、オン状態となることはなく、回路動作への影響を回避することができる(図49の左端参照)。

0186

また、図示は省略するが、図49において、単位セルの右端の上半分の領域のpチャネル型の擬似トランジスタ(DPT)、単位セルの右端の下半分の領域のnチャネル型の擬似トランジスタ(DNT)についても、上記の場合と同様に、ダミーゲートDGの電位を電源電位(VDD)または接地電位(VSS)に固定することができる。

0187

また、図49に示す、単位セルの右端から2番目のpチャネル型の擬似トランジスタ(DPT)については、その両側のフィンF中の不純物領域に電位差(ソース、ドレイン間の電位差)が生じないため、オン状態となることはなく、回路動作上の問題はない。同様に、図49に示す、単位セルの右端から2番目のnチャネル型の擬似トランジスタ(DNT)については、その両側のフィンF中の不純物領域に電位差(ソース、ドレイン間の電位差)が生じないため、オン状態となることはなく、回路動作上の問題はない。

0188

本応用例の場合も、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0189

また、フィンFをY方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これによりオン電流を大きくすることができる。

0190

なお、本実施の形態の半導体装置は、実施の形態1の場合と各部位(F、GE、DG、LIC1、LIC2、M1)の平面形状が異なるが、実施の形態1とほぼ同様の工程で形成することができる。

0191

(実施の形態7)
実施の形態5においては、2入力NANDの出力部に、略コの字状(略U字状)のローカルインターコネクトLICを用いたが、4入力NANDの出力部に、上記ローカルインターコネクトLICを適用してもよい。

0192

図50は、本実施の形態の半導体装置の構成を示す平面図である。図51は、本実施の形態の半導体装置の構成を示す断面図である。図51の断面図は、例えば、図50の平面図のA−A断面部に対応する。図52は、本実施の形態の半導体装置の構成を示す回路図である。

0193

図50の平面図には、4入力NANDを構成する4つのpチャネル型のFINFET(PFT1〜PFT4)と4つのnチャネル型のFINFET(NFT1〜NFT4)の各構成部位の平面レイアウトが示されている。本実施の形態においては、4入力NANDの形成領域を単位セルとして説明する。図51の断面図は、4入力NANDを構成する4つのpチャネル型のFINFET(PFT1〜PFT4)と4つのnチャネル型のFINFET(NFT1〜NFT4)の断面を示す。4入力NANDにおいては、図52に示すように、電源電位VDDと出力部OUTとの間に、4つのpチャネル型のFINFET(PFT1〜PFT4)が並列に接続され、接地電位VSSと出力部OUTとの間に、4つのnチャネル型のFINFET(NFT1〜NFT4)が直列に接続されている。そして、対をなすpチャネル型のFINFET(PFT1)とnチャネル型のFINFET(NFT1)とのゲート電極が入力部(IN1)となり、対をなすpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)とのゲート電極が入力部(IN2)となる。同様に、対をなすpチャネル型のFINFET(PFT3)とnチャネル型のFINFET(NFT3)とのゲート電極が入力部(IN3)となり、対をなすpチャネル型のFINFET(PFT4)とnチャネル型のFINFET(NFT4)とのゲート電極が入力部(IN4)となる。

0194

図50を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状(上面からの平面視における形状、セルレイアウト)について説明する。

0195

図50に示すように、フィンFの平面形状は、一定の幅(X方向の長さ)を有するライン状(Y方向に長辺を有する矩形状)である。図50においては、2本のフィンFが、X方向に一定の間隔(ピッチ)を置いて配置されている。

0196

図50に示すように、ゲート電極GEの平面形状は、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。このように、ゲート電極GEは、フィンFと交差する方向に延在する。ここでは、フィンFと交差する方向に延在するゲート電極GEの他にダミーゲートDGが設けられている。ダミーゲートDGは、ゲート電極GEと同様の構成である。即ち、ダミーゲートDGも、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。図50においては、7本のゲート電極GEおよびダミーゲートDGが、一定の間隔(Y方向間隔、Y方向の最小ピッチ、グリッド)を置いて配置されている。このようにダミーゲートDGを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

0197

ここで、ゲート電極GEとダミーゲートDGとの間の領域(Yグリッド)を“YG”で示す。例えば、図50においては、YグリッドYG1〜YG6が、左から順に配置されている。

0198

フィンFと交差する方向に4本のゲート電極GE(Gn、Gp)が延在している。ゲート電極GEは、一体的にX方向に延在する導電性膜よりなるが、pチャネル型のFINFET(PFT)の形成領域においては、p型不純物が導入されているため、かかる領域においては、ゲート電極Gpとして示してある。また、nチャネル型のFINFET(NFT)の形成領域においては、n型不純物が導入されているため、かかる領域においては、ゲート電極Gnとして示してある。このゲート電極GpとGnにより、ゲート電極GEが構成される。

0199

ここでは、上記Y方向間隔(YグリッドのY方向の幅)が、単位セルのY方向の長さを決める基準となる。例えば、上記Y方向間隔が0.09μmである場合、単位セルのY方向の長さは、0.09×6=0.54μmとなる。ここで、X方向の長さを0.77μmとした場合、図50に示す単位セルのセル面積は、0.4158μm2となる。

0200

ゲート電極GE(Gp)の両側のフィンF中にソース領域Spおよびドレイン領域Dpが配置されている。また、ゲート電極GE(Gn)の両側のフィンF中にソース領域Snおよびドレイン領域Dnが配置されている。なお、フィンFとゲート電極GEとは、ゲート絶縁膜(GI)を介して重なっている(図51も参照)。より具体的には、ゲート絶縁膜(GI)は、フィンFとゲート電極GEとの重なり領域において、フィンFの側面および表面に配置されている。

0201

図50に示すように、ローカルインターコネクト(LIC1、LIC2)の平面形状は、X方向に長辺を有する矩形状またはY方向に長辺を有する矩形状である。ローカルインターコネクト(LIC1、LIC2)は、層間絶縁膜(IL1)中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工(露光)する際、X方向に長辺を有する矩形状のパターンと、Y方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

0202

4入力NANDを構成する一の対のpチャネル型のFINFET(PFT4)とnチャネル型のFINFET(NFT4)のドレイン領域(Dp、Dn)間は、ローカルインターコネクト(LIC1、LIC2)により接続されている。この対のpチャネル型のFINFET(PFT4)とnチャネル型のFINFET(NFT4)とは、単位セルの左端から5本目のゲート電極GEを有する。

0203

pチャネル型のFINFET(PFT4)のドレイン領域(Dp)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、出力部(OUT)と接続されるローカルインターコネクトLIC1と接続される。また、nチャネル型のFINFET(NFT4)のドレイン領域(Dn)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、上記ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、上記出力部(OUT)と接続されるローカルインターコネクトLIC1と接続される。このように、図50においては、5つのローカルインターコネクト(LIC1、LIC2)により、ドレイン領域(Dp、Dn)間が接続される。そして、この5つのローカルインターコネクト(LIC1、LIC2)は、略コの字状(略U字状)である。

0204

また、図50に示す、4つのpチャネル型のFINFET(PFT1〜PFT4)の共通のソース領域Spは、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、ビアV0を介して電源電位(VDD)が印加される配線M1(VDD)と接続される。4つのpチャネル型のFINFET(PFT1〜PFT4)のそれぞれのドレイン領域Dpは、それぞれローカルインターコネクトLIC1により引き出される。そして、3つのローカルインターコネクトLIC1は、ビアV0を介して配線M1により接続される。

0205

また、図50に示す、4つのnチャネル型のFINFET(NFT1〜NFT4)のうち、左端のnチャネル型のFINFET(NFT1)のソース領域Snは、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、ビアV0を介して接地電位(VSS)と接続される配線M1(VSS)と接続される(図51も参照)。なお、図50および図51に示す、nチャネル型のFINFET(NFT)の共通のソース、ドレイン領域を“SDn”と示す。

0206

このように、4入力NANDの出力部に、上記ローカルインターコネクトLICを適用した場合においても、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0207

上記形態(図50)の半導体装置において、実施の形態5の応用例1と同様に、フィンFをゲート電極GEとのみ交差するように配置してもよい。また、上記形態(図50)の半導体装置において、フィンFを単位セルの形成領域において、分断されることなく、Y方向に連続して配置してもよい。この場合、実施の形態5の応用例2と同様に、pチャネル型の擬似トランジスタ(DPT)およびnチャネル型の擬似トランジスタ(DNT)のダミーゲートDGの電位を電源電位(VDD)または接地電位(VSS)に固定すればよい。これにより、これらの擬似トランジスタ(DPT、DNT)による、回路動作への影響を回避することができる。

0208

(実施の形態8)
実施の形態6においては、2入力NORの出力部に、略コの字状(略U字状)のローカルインターコネクトLICを用いたが、4入力NORの出力部に、上記ローカルインターコネクトLICを適用してもよい。

0209

図53は、本実施の形態の半導体装置の構成を示す平面図である。図54は、本実施の形態の半導体装置の構成を示す断面図である。図54の断面図は、例えば、図53の平面図のA−A断面部に対応する。図55は、本実施の形態の半導体装置の構成を示す回路図である。

0210

図53の平面図には、4入力NORを構成する4つのpチャネル型のFINFET(PFT1〜PFT4)と4つのnチャネル型のFINFET(NFT1〜NFT4)の各構成部位の平面レイアウトが示されている。本実施の形態においては、4入力NORの形成領域を単位セルとして説明する。図54の断面図は、4入力NORを構成する4つのpチャネル型のFINFET(PFT1〜PFT4)と4つのnチャネル型のFINFET(NFT1〜NFT4)の断面を示す。4入力NORにおいては、図55に示すように、電源電位VDDと出力部OUTとの間に、4つのpチャネル型のFINFET(PFT1〜4)が直列に接続され、接地電位VSSと出力部OUTとの間に、4つのnチャネル型のFINFET(NFT1〜NFT4)が並列に接続されている。そして、対をなすpチャネル型のFINFET(PFT1)とnチャネル型のFINFET(NFT1)とのゲート電極が入力部(IN1)となり、対をなすpチャネル型のFINFET(PFT2)とnチャネル型のFINFET(NFT2)とのゲート電極が入力部(IN2)となる。同様に、対をなすpチャネル型のFINFET(PFT3)とnチャネル型のFINFET(NFT3)とのゲート電極が入力部(IN3)となり、対をなすpチャネル型のFINFET(PFT4)とnチャネル型のFINFET(NFT4)とのゲート電極が入力部(IN4)となる。

0211

図53を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状(上面からの平面視における形状、セルレイアウト)について説明する。

0212

図53に示すように、フィンFの平面形状は、一定の幅(X方向の長さ)を有するライン状(Y方向に長辺を有する矩形状)である。図53においては、2本のフィンFが、X方向に一定の間隔(ピッチ)を置いて配置されている。

0213

図53に示すように、ゲート電極GEの平面形状は、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。このように、ゲート電極GEは、フィンFと交差する方向に延在する。ここでは、フィンFと交差する方向に延在するゲート電極GEの他にダミーゲートDGが設けられている。ダミーゲートDGは、ゲート電極GEと同様の構成である。即ち、ダミーゲートDGも、一定の幅(Y方向の長さ)を有するライン状(X方向に長辺を有する矩形状)である。図53においては、7本のゲート電極GEおよびダミーゲートDGが、一定の間隔(Y方向間隔、Y方向の最小ピッチ、グリッド)を置いて配置されている。このようにダミーゲートDGを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

0214

ここで、ゲート電極GEとダミーゲートDGとの間の領域(Yグリッド)を“YG”で示す。例えば、図53においては、YグリッドYG1〜YG6が、左から順に配置されている。

0215

フィンFと交差する方向に2本のゲート電極GE(Gn、Gp)が延在している。ゲート電極GEは、一体的にX方向に延在する導電性膜よりなるが、pチャネル型のFINFET(PFT)の形成領域においては、p型不純物が導入されているため、かかる領域においては、ゲート電極Gpとして示してある。また、nチャネル型のFINFET(NFT)の形成領域においては、n型不純物が導入されているため、かかる領域においては、ゲート電極Gnとして示してある。このゲート電極GpとGnにより、ゲート電極GEが構成される。

0216

ここでは、上記Y方向間隔(YグリッドのY方向の幅)が、単位セルのY方向の長さを決める基準となる。例えば、上記Y方向間隔が0.09μmである場合、単位セルのY方向の長さは、0.09×6=0.54μmとなる。ここで、X方向の長さを0.77μmとした場合、図46に示す単位セルのセル面積は、0.4158μm2となる。

0217

ゲート電極GE(Gp)の両側のフィンF中にソース領域Spおよびドレイン領域Dpが配置されている。また、ゲート電極GE(Gn)の両側のフィンF中にソース領域Snおよびドレイン領域Dnが配置されている。なお、フィンFとゲート電極GEとは、ゲート絶縁膜(GI)を介して重なっている(図54も参照)。より具体的には、ゲート絶縁膜(GI)は、フィンFとゲート電極GEとの重なり領域において、フィンFの側面および表面に配置されている。

0218

図53に示すように、ローカルインターコネクト(LIC1、LIC2)の平面形状は、X方向に長辺を有する矩形状またはY方向に長辺を有する矩形状である。ローカルインターコネクト(LIC1、LIC2)は、層間絶縁膜(IL1)中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工(露光)する際、X方向に長辺を有する矩形状のパターンと、Y方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

0219

4入力NORを構成する一の対のpチャネル型のFINFET(PFT4)とnチャネル型のFINFET(NFT4)のドレイン領域(Dp、Dn)間は、ローカルインターコネクト(LIC1、LIC2)により接続されている。この対のpチャネル型のFINFET(PFT4)とnチャネル型のFINFET(NFT4)とは、単位セルの左端から5本目のゲート電極GEを有する。

0220

pチャネル型のFINFET(PFT4)のドレイン領域(Dp)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、出力部(OUT)と接続されるローカルインターコネクトLIC1と接続される。また、nチャネル型のFINFET(NFT4)のドレイン領域(Dn)は、ローカルインターコネクトLIC1により引き出される。そして、このローカルインターコネクトLIC1は、上記ダミーゲートDGを横断するローカルインターコネクトLIC2を介して、上記出力部(OUT)と接続されるローカルインターコネクトLIC1と接続される。このように、図54においては、5つのローカルインターコネクト(LIC1、LIC2)により、ドレイン領域(Dp、Dn)間が接続される。そして、この5つのローカルインターコネクト(LIC1、LIC2)は、略コの字状(略U字状)である。

0221

また、図53に示す、4つのnチャネル型のFINFET(NFT1〜NFT4)の共通のソース領域Snは、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、ビアV0を介して接地電位(VSS)が印加される配線M1(VSS)と接続される。4つのnチャネル型のFINFET(NFT1〜NFT4)のそれぞれのドレイン領域Dpは、それぞれローカルインターコネクトLIC1により引き出される。そして、3つのローカルインターコネクトLIC1は、ビアV0を介して配線M1により接続される。

0222

また、図53に示す、4つのpチャネル型のFINFET(PFT1〜PFT4)のうち、左端のpチャネル型のFINFET(PFT1)のソース領域Snは、ローカルインターコネクトLIC1と接続される。このローカルインターコネクトLIC1は、ビアV0を介して電源電位(VDD)と接続される配線M1(VDD)と接続される(図54も参照)。なお、図53および図54に示す、4つのpチャネル型のFINFET(PFT1〜PFT4)の共通のソース、ドレイン領域を“SDp”と示す。

0223

このように、4入力NORの出力部に、上記ローカルインターコネクトLICを適用した場合においても、半導体装置の形成面積(セル面積)の縮小化を図ることができる。また、半導体素子(FINFET)の高集積化を図ることができる。

0224

上記形態(図53)の半導体装置において、実施の形態6の応用例1と同様に、フィンFをゲート電極GEとのみ交差するように配置してもよい。また、上記形態(図53)の半導体装置において、フィンFを単位セルの形成領域において、分断されることなく、Y方向に連続して配置してもよい。この場合、実施の形態6の応用例2と同様に、pチャネル型の擬似トランジスタ(DPT)およびnチャネル型の擬似トランジスタ(DNT)のダミーゲートDGの電位を電源電位(VDD)または接地電位(VSS)に固定すればよい。これにより、これらの擬似トランジスタ(DPT、DNT)による、回路動作への影響を回避することができる。

0225

上記実施の形態において、フィンF中の不純物領域をドレイン領域、ソース領域等として説明したが、これらの領域をトランジスタの一端(第1電極、電極)、他端(第2電極、電極)として取り扱ってもよい。

0226

また、上記実施の形態において説明したダミーゲートは、前述したとおり、オン状態となることはない電極である。また、言い換えれば、オンオフできない電極である。また、別の言い方をすれば、その下部にチャネルを形成しない電極である。

0227

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

0228

例えば、実施の形態4においては、2つのインバータを有する回路(例えば、フリップフロップ)を例に説明したが、3以上のインバータを有する回路に、略コの字状(略U字状)のローカルインターコネクトや、略コの字状(略U字状)の配線を適用してもよい。また、実施の形態5〜8においては、2入力または4入力の回路(NAND、NOR)を例に説明したが、入力数に制限はなく、他の入力数の回路の出力部に略コの字状(略U字状)のローカルインターコネクトを適用してもよい。また、本発明の要旨を逸脱しない範囲で、他の論理回路に上記ローカルインターコネクト等が適用可能であることはいうまでもない。

0229

[付記1]
第1方向に延在する直方体状の第1フィンと、
前記第1フィンと離間して配置され、前記第1方向に延在する直方体状の第2フィンと、
前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記第1方向と交差する第2方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第1フィン中に形成された第1トランジスタの第1電極と、
前記ゲート電極の他方の側に位置する第1フィン中に形成された前記第1トランジスタの第2電極と、
前記ゲート電極の一方の側に位置する第2フィン中に形成された第2トランジスタの第1電極と、
前記ゲート電極の他方の側に位置する第2フィン中に形成された前記第2トランジスタの第2電極と、
前記第1トランジスタの前記第1電極と前記第2トランジスタの前記第1電極とを接続する第1局所配線と、
を有し、
前記第1局所配線は、前記ゲート電極を覆う層間絶縁膜中に埋め込まれた導電性膜よりなる、半導体装置。

0230

[付記2]
付記1記載の半導体装置において、
第3トランジスタと第4トランジスタを有し、
前記第3トランジスタの第1電極と前記第4トランジスタの第1電極とは、前記局所配線と異なる配線層に形成された配線で接続され、
前記第1トランジスタの前記第2電極は、前記第3トランジスタの第2電極を兼ね、前記第1トランジスタの前記第2電極は、電源電位が印加される配線と接続される、半導体装置。

0231

[付記3]
付記2記載の半導体装置において、
前記第2トランジスタの前記第2電極は、前記第4トランジスタの第2電極を兼ね、前記第2トランジスタの前記第2電極は、接地電位が印加される配線と接続される、半導体装置。

0232

[付記4]
付記1記載の半導体装置において、
第3トランジスタと第4トランジスタを有し、
前記第1トランジスタの前記第2電極は、前記第3トランジスタの一方の電極と接続され、
前記第2トランジスタの前記第2電極は、前記第4トランジスタの一方の電極と接続される、半導体装置。

0233

[付記5]
付記1記載の半導体装置において、
第3トランジスタと第4トランジスタを有し、
前記第3トランジスタの第1電極は、前記局所配線と接続され、
前記第1トランジスタの前記第2電極は、電源電位が印加される配線と接続される、半導体装置。

0234

[付記6]
付記5記載の半導体装置において、
前記第4トランジスタの第2電極は、接地電位が印加される配線と接続される、半導体装置。

0235

[付記7]
付記6記載の半導体装置において、
前記第1トランジスタの前記第2電極は、前記第3トランジスタの第2電極を兼ね、
前記第2トランジスタの前記第2電極は、前記第4トランジスタの第1電極を兼ねる、半導体装置。

0236

[付記8]
付記1記載の半導体装置において、
第3トランジスタと第4トランジスタを有し、
前記第4トランジスタの前記第1電極は、前記局所配線と接続され、
前記第2トランジスタの前記第2電極は、電源電位が印加される配線と接続される、半導体装置。

0237

[付記9]
付記8記載の半導体装置において、
前記第3トランジスタの第2電極は、電源電位が印加される配線と接続される、半導体装置。

0238

[付記10]
付記9記載の半導体装置において、
前記第2トランジスタの前記第2電極は、前記第4トランジスタの第2電極を兼ね、
前記第1トランジスタの前記第2電極は、前記第3トランジスタの第1電極を兼ねる、半導体装置。

0239

C1 溝
C2 溝
DGダミーゲート
DGn n型のダミーゲート
DGp p型のダミーゲート
Dnドレイン領域
DNTnチャネル型の擬似トランジスタ
Dp ドレイン領域
DPT pチャネル型の擬似トランジスタ
Fフィン
GEゲート電極
GIゲート絶縁膜
Gn n型のゲート電極
Gp p型のゲート電極
IL1層間絶縁膜
IL2 層間絶縁膜
IN 入力部
INV1インバータ
INV2 インバータ
ISO素子分離膜
LICローカルインターコネクト
LIC1 ローカルインターコネクト
LIC2 ローカルインターコネクト
LIC22 ローカルインターコネクト
M1配線
M1(IN) 配線
M1(VDD) 配線
M1(VSS) 配線
M2(OUT) 配線
NFT nチャネル型のFINFET
NW n型ウエル
OUT 出力部
PFT pチャネル型のFINFET
PW p型ウエル
S半導体基板
Snソース領域
Sp ソース領域
V0ビア
V1 ビア
VDD電源電位
VSS接地電位
YG1〜YG6 Yグリッド

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