図面 (/)

技術 半導体装置及びこれを備える半導体ウェーハ

出願人 マイクロン・テクノロジー・インコーポレーテッド
発明者 安森浩司長峰久之
出願日 2014年7月31日 (7年5ヶ月経過) 出願番号 2014-155696
公開日 2016年3月10日 (5年9ヶ月経過) 公開番号 2016-033936
状態 未査定
技術分野 半導体集積回路 MOSIC,バイポーラ・MOSIC 半導体メモリ
主要キーワード Nチャンネル リードライト制御回路 パッドエリア ASICチップ パッド配線 バースト出力 入力レシーバ 専用電源
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年3月10日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (16)

課題

チップコーナー部にて生じる静電破壊を防止する。

解決手段

X方向に延在するエッジEG1及びY方向に延在するエッジEG3,EG4を有するP型シリコン基板31と、エッジEG1に沿ってX方向に配列された外部端子15と、外部端子15の一部と平面視で重なる位置においてシリコン基板31に設けられたN型ウェル領域22Bと、エッジEG3,EG4とウェル領域22Bとの間に配置され、ウェル領域22Bに蓄積した電荷をシリコン基板31に放電する静電保護素子60とを備える。本発明によれば、ウェル領域に蓄積された電荷による静電破壊を防止することが可能となる。

概要

背景

半導体装置の多くは、外部端子を介して侵入する静電気から内部の回路素子を保護するための静電保護回路を備えている(特許文献1参照)。これにより、各外部端子に印加される高電圧の静電気から内部の回路素子が保護される。

概要

チップコーナー部にて生じる静電破壊を防止する。X方向に延在するエッジEG1及びY方向に延在するエッジEG3,EG4を有するP型シリコン基板31と、エッジEG1に沿ってX方向に配列された外部端子15と、外部端子15の一部と平面視で重なる位置においてシリコン基板31に設けられたN型ウェル領域22Bと、エッジEG3,EG4とウェル領域22Bとの間に配置され、ウェル領域22Bに蓄積した電荷をシリコン基板31に放電する静電保護素子60とを備える。本発明によれば、ウェル領域に蓄積された電荷による静電破壊を防止することが可能となる。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

第1の方向に延在する第1のエッジと、前記第1の方向と交差する第2の方向に延在する第2のエッジとを有する第1導電型半導体基板と、前記第1のエッジに沿って前記第1の方向に配列された複数の外部端子と、前記複数の外部端子の一部と平面視で重なる位置において前記半導体基板に設けられた第2導電型のウェル領域と、前記第2のエッジと前記ウェル領域との間に配置され、前記ウェル領域に蓄積した電荷を前記半導体基板に放電する静電保護素子と、を備えることを特徴とする半導体装置

請求項2

前記ウェル領域に設けられた前記第1導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間に位置するチャネル領域を覆うゲート電極と、をさらに備え、前記ソース領域及び前記ドレイン領域には第1の電源電位が供給され、前記ゲート電極には第2の電源電位が供給されることを特徴とする請求項1に記載の半導体装置。

請求項3

データ入出力回路をさらに備え、前記複数の外部端子は、前記データ入出力回路によって駆動されるデータ入出力端子を含み、前記データ入出力回路は、前記データ入出力端子を前記第1及び第2の電源電位の一方に駆動することを特徴とする請求項1又は2に記載の半導体装置。

請求項4

前記半導体基板には第3の電源電位が供給され、前記第3の電源電位は、前記第2の電源電位と同電位であり、且つ、前記第2の電源電位とは分離されていることを特徴とする請求項3に記載の半導体装置。

請求項5

前記第1の電源電位は、主電源である第4の電源電位と同電位であり、且つ、前記第4の電源電位とは分離されていることを特徴とする請求項4に記載の半導体装置。

請求項6

前記静電保護素子は、ダイオードであることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。

請求項7

前記静電保護素子は、ダイオード接続されたトランジスタであることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。

請求項8

前記第2のエッジと前記静電保護素子との間には、他の素子が配置されていないことを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。

請求項9

前記第1導電型はP型であり、前記第2導電型はN型であることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。

請求項10

複数の半導体装置がマトリクス状集積されてなる第1導電型の半導体ウェーハであって、前記複数の半導体装置はそれぞれ第2導電型のウェル領域を含み、隣接する半導体装置に設けられた前記ウェル領域は、接続配線を介して互いに短絡されていることを特徴とする半導体ウェーハ。

請求項11

前記ウェル領域は、前記半導体装置の角部に位置していることを特徴とする請求項10に記載の半導体ウェーハ。

請求項12

前記隣接する半導体装置を区画するスクライブ領域と、前記ウェル領域に蓄積した電荷を前記スクライブ領域に放電する静電保護素子と、を備えることを特徴とする請求項10又は11に記載の半導体ウェーハ。

請求項13

前記ウェル領域は、外部端子と平面視で重なる位置に設けられていることを特徴とする請求項10乃至12のいずれか一項に記載の半導体ウェーハ。

請求項14

前記ウェル領域には、データ出力用の電源電位が供給されることを特徴とする請求項10乃至13のいずれか一項に記載の半導体ウェーハ。

請求項15

複数の半導体装置がマトリクス状に集積されてなる第1導電型の半導体ウェーハであって、前記複数の半導体装置はそれぞれ第2導電型のウェル領域を含み、前記複数の半導体装置を区画するスクライブ領域には、前記ウェル領域に蓄積した電荷を放電する静電保護素子が設けられていることを特徴とする半導体ウェーハ。

請求項16

前記ウェル領域は、前記半導体装置の角部に位置していることを特徴とする請求項15に記載の半導体ウェーハ。

技術分野

0001

本発明は半導体装置及びこれを備える半導体ウェーハに関し、特に、製造プロセスにおける静電破壊が防止された半導体装置及びこれを備える半導体ウェーハに関する。

背景技術

0002

半導体装置の多くは、外部端子を介して侵入する静電気から内部の回路素子を保護するための静電保護回路を備えている(特許文献1参照)。これにより、各外部端子に印加される高電圧の静電気から内部の回路素子が保護される。

先行技術

0003

特開2013−4644号公報

発明が解決しようとする課題

0004

しかしながら、半導体装置の製造プロセスにおいては半導体ウェーハ全体が静電気を帯びることがあり、この場合、静電気の蓄積しやすい領域において静電破壊が生じる。しかも、静電破壊によって放出された電荷は他のチップ伝搬し、該チップをさらに静電破壊させることがある。このような連鎖的な破壊が生じると、半導体ウェーハ上の多くのチップが不良品になるという問題があった。

課題を解決するための手段

0005

本発明による半導体装置は、第1の方向に延在する第1のエッジと、前記第1の方向と交差する第2の方向に延在する第2のエッジとを有する第1導電型半導体基板と、前記第1のエッジに沿って前記第1の方向に配列された複数の外部端子と、前記複数の外部端子の一部と平面視で重なる位置において前記半導体基板に設けられた第2導電型のウェル領域と、前記第2のエッジと前記ウェル領域との間に配置され、前記ウェル領域に蓄積した電荷を前記半導体基板に放電する静電保護素子と、を備えることを特徴とする。

0006

本発明の一側面による半導体ウェーハは、複数の半導体装置がマトリクス状集積されてなる第1導電型の半導体ウェーハであって、前記複数の半導体装置はそれぞれ第2導電型のウェル領域を含み、隣接する半導体装置に設けられた前記ウェル領域は、接続配線を介して互いに短絡されていることを特徴とする。

0007

本発明の他の側面による半導体ウェーハは、複数の半導体装置がマトリクス状に集積されてなる第1導電型の半導体ウェーハであって、前記複数の半導体装置はそれぞれ第2導電型のウェル領域を含み、前記複数の半導体装置を区画するスクライブ領域には、前記ウェル領域に蓄積した電荷を放電する静電保護素子が設けられていることを特徴とする。

発明の効果

0008

本発明によれば、ウェル領域に蓄積された電荷による静電破壊を防止することが可能となる。

図面の簡単な説明

0009

本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
本発明の好ましい実施形態による半導体装置のレイアウトを示す略平面図である。
周辺回路領域FSIDEのレイアウトを説明するための略平面図である。
補償容量の構造を説明するための模式的な断面図である。
補償容量の等価回路図である。
本発明を完成する課程で検討したプロトタイプによる周辺回路領域PSIDEのレイアウトを説明するための略平面図である。
静電破壊によって放出された電荷が斜め方向に位置するチップCPに伝搬する様子を説明するための模式図である。
主電源領域21及び専用電源領域22の構造を説明するための模式的な断面図である。
専用電源領域22A,22Bと電源配線VL,SLとの接続関係を説明するための模式図である。
半導体ウェーハ上において隣接する4つの半導体チップCPを示す模式図である。
本発明の第1の実施形態による周辺回路領域PSIDEのレイアウトを説明するための略平面図である。
本発明の第2の実施形態による周辺回路領域PSIDEのレイアウトを説明するための略平面図である。
静電保護素子60の回路例を示す図である。
本発明の第3の実施形態による半導体ウェーハWFの一部を拡大して示す模式図である。
ASICチップ80の構成を示す模式図である。

実施例

0010

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

0011

図1は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。

0012

図1に示すように、本実施形態による半導体装置は、複数のバンクBK0,BK1,BK2・・からなるメモリセルアレイ10を有している。バンクとはコマンドを実行可能な単位であり、各バンクは互いに非排他的に動作を行うことができる。メモリセルアレイ10へのアクセスアクセス制御回路11によって行われ、メモリセルアレイ10に対するデータの入出力リードライト制御回路12によって行われる。アクセス制御回路11は、外部端子13を介して供給される各種制御信号コマンド信号CMD、アドレス信号DDクロック信号CK,/CK、クロックイネーブル信号CKEなど)を受け、これらに基づいてメモリセルアレイ10へのアクセスを行う。

0013

例えば、コマンド信号CMDがリードコマンドを示している場合、アクセス制御回路11はアドレス信号ADDによって特定されるメモリセルからリードデータを読み出す。読み出されたリードデータは、リードライト制御回路12を介してデータ入出力回路14に供給される。図1に示すように、リードライト制御回路12とデータ入出力回路14は、データバスDBによって接続されている。したがって、リードライト制御回路12から出力されるリードデータは、データバスDBを介してデータ入出力回路14に転送される。データ入出力回路14はデータ入出力端子15ごとに設けられており、データバスDBを介してパラレルに供給されたリードデータをシリアル変換して、対応するデータ入出力端子15からシリアルに出力する役割を果たす。図1に示す例では、データ入出力端子15が32個設けられており、したがって32ビットのリードデータDQ0〜DQ31が同時に出力される。

0014

一方、ライト動作時においては、外部からデータ入出力端子15にライトデータがシリアルに入力される。シリアルに入力されたライトデータは、データ入出力回路14によってパラレル変換され、パラレル変換されたライトデータがデータバスDBを介してリードライト制御回路12に転送される。そして、リードライト制御回路12は、アドレス信号ADDによって特定されるメモリセルに該ライトデータを書き込む。

0015

本実施形態による半導体装置は、例えばDDR3型DRAMである。DDR3型のDRAMは、1個のデータ入出力端子15からバースト出力される8ビットのリードデータを、メモリセルアレイ10からパラレルに読み出す8ビットプリフェッチ方式が採用されている。このため、図1に示す例のようにデータ入出力端子15の数が32個である場合、データバスDBに必要な本数は256本(=8×32)となる。

0016

なお、図1に示す半導体装置は、電源端子16〜19を介してそれぞれ供給される電源電位VDD,VSS,VDDQ,VSSQを動作電源として動作する。電源電位VDDQ,VSSQは、データ入出力回路14に含まれる出力バッファの専用電源である。例えば、ハイレベルのリードデータを出力する場合、データ入出力端子15は電源電位VDDQレベルに駆動され、ローレベルのリードデータを出力する場合、データ入出力端子15は電源電位VSSQレベルに駆動される。

0017

半導体装置を構成する他の回路には、電源電位VDD,VSS又はこれに基づいて生成される内部電源が主電源として用いられる。尚、電源電位VDDとVDDQは互いに同電位であり、電源電位VSSとVSSQは互いに同電位である。しかしながら、データ入出力回路14にて発生する電源ノイズが他の回路に伝搬しないよう、電源電位VDD,VDDQを供給する電源配線はチップ上で互いに分離されており、同様に、電源電位VSS,VSSQを供給する電源配線はチップ上で互いに分離されている。

0018

図2は、本発明の好ましい実施形態による半導体装置のレイアウトを示す略平面図である。図2に示す例では、メモリセルアレイ10が4つのバンクBK0〜BK3によって構成されている。

0019

図2に示すように、本実施形態による半導体装置は、4つのメモリバンクBK0〜BK3が形成されたメモリ領域MAと、メモリ領域MAのY方向両側に位置する周辺回路領域とを含む半導体チップによって構成されている。

0020

周辺回路領域には、半導体チップのエッジEG1に沿って配置されたパッドエリアDQPADを含む周辺回路領域PSIDEと、周辺回路領域PSIDEとは反対側の半導体チップのエッジEG2に沿って配置され、パッドエリアCAPADを含む周辺回路領域FSIDEとが含まれている。多くのDRAMにおいては、半導体チップの中央にパッドエリアが設けられているが、データ入出力端子15の数が多い場合(例えば32個)には、半導体チップの中央にパッドエリアを設けることが困難となる。このような場合、図示のように、半導体チップの周縁部に複数のパッドエリアが設けられる。

0021

周辺回路領域PSIDEには、パッドエリアDQPADに設けられたデータ入出力端子15にリードデータを出力するための出力バッファや、データ入出力端子15を介して供給されたライトデータを受け付け入力レシーバなどが形成されている。周辺回路領域FSIDEには、パッドエリアCAPADに設けられた外部端子13を介して入力されたアドレスを受け付ける入力レシーバや、該アドレスをラッチするアドレスラッチ回路などが形成されている。

0022

メモリ領域MAは、周辺回路領域PSIDEと周辺回路領域FSIDEとの間に配置されている。メモリ領域MAに形成されたメモリバンクBK0〜BK3は、周辺回路領域PSIDEと周辺回路領域FSIDEとを結ぶ方向(Y方向)に沿って順番に配列されている。

0023

メモリ領域MA内に設けられたメモリバンクBK0〜BK3の各々は、メモリセルアレイ領域ARYと、メモリセルアレイ領域ARYとX方向(Y方向と直交する方向)に隣接して設けられたロウデコーダXDECと、メモリセルアレイ領域ARYとY方向に隣接して設けられたカラムデコーダYDECと、カラムデコーダ領域とY方向に隣接して設けられた複数のメインアンプAMPとを備えている。図2に示す例では、各バンクに含まれるメモリセルアレイ領域ARYが8分割されている。

0024

図3は、周辺回路領域FSIDEのレイアウトを説明するための略平面図である。

0025

図3に示すように、周辺回路領域FSIDEには、半導体チップのエッジEG2に沿ってパッドエリアCAPADが設けられており、パッドエリアCAPADにおいてはX方向に配列された複数の外部端子13が配列されている。さらに、周辺回路領域FSIDEは、平面視でパッドエリアCAPADと重なる部分を含んで全体が主電源領域21を構成している。主電源領域21とは、電源電位VDD,VSSが用いられる領域であり、各種論理回路の他、電源電位VDD,VSSを安定化させるための補償容量などが設けられる。尚、周辺回路領域FSIDEにおいては電源電位VDDQ,VSSQは使用されない。

0026

図4は、補償容量の構造を説明するための模式的な断面図である。

0027

図4に示す補償容量Cは、平面視で外部端子13と重なる位置に設けられたMOS容量によって構成される。具体的に説明すると、外部端子13を構成するパッド配線M4は、その下部に位置する配線M3に接続され、図示しない回路に接続される。パッド配線M4の開口部OPは、外部端子13を構成する。配線M3の下部には、配線M2,M1が存在している。配線M1は、MOS容量を構成するトランジスタソースドレイン領域SD及びゲート電極Gにそれぞれ接続される。ここで、MOS容量を構成するトランジスタのソース/ドレイン領域SDには電源電位VDDが印加され、ゲート電極Gには電源電位VSSが印加される。これにより、図5に示す等価回路が構成されることから、そのゲート容量が補償容量となり、電源電位VDD,VSSが安定化される。

0028

図4に示すように、本実施形態による半導体装置はP型シリコン基板(Psub)31によって構成されており、MOS容量はNウェル領域(NWell)32内に形成される。P型シリコン基板31は電源電位VSSに固定される。

0029

図6は、本発明を完成する課程で検討したプロトタイプによる周辺回路領域PSIDEのレイアウトを説明するための略平面図である。

0030

図6に示すように、プロトタイプによる周辺回路領域PSIDEには、半導体チップのエッジEG1に沿ってパッドエリアDQPADが設けられており、パッドエリアDQPADにおいてはX方向に配列された複数のデータ入出力端子15が配列されている。さらに、周辺回路領域PSIDEにおいては、主電源領域21と専用電源領域22が混在している。専用電源領域22とは、データ出力用の電源電位VDDQ,VSSQが用いられる領域である。専用電源領域22は、チップのエッジEG1に沿って4箇所設けられている。このうち2つの専用電源領域22AはエッジEG1の中央部近傍に設けられ、残り2つの専用電源領域22Bはチップのコーナー部に設けられている。

0031

このようなプロトタイプによるレイアウトを採用した場合、製造プロセスにおいて静電破壊が発生し、これにより半導体ウェーハ上の半導体装置が不良品となることがあった。図7に示すように、半導体ウェーハWFは複数の半導体装置がマトリクス状に集積されてなり、静電破壊によってあるチップCPから電荷が放出されると、図7に示すように他のチップCPに伝搬し、該チップCPをさらに静電破壊させることがある。このような連鎖的な破壊が生じると、半導体ウェーハWF上の多くのチップCPが不良品となってしまう。

0032

図7に示す例では、静電破壊によって放出された電荷が斜め方向に位置するチップCPに伝搬し、これにより斜め方向に配列された複数のチップCPが次々と破壊される様子が示されている。静電破壊によって放出された電荷が斜め方向に伝搬する理由については必ずしも明らかではないが、本発明者らの研究によれば、チップCPのコーナー部に位置する専用電源領域22Bが原因であるものと考えられる。

0033

図8は、主電源領域21及び専用電源領域22の構造を説明するための模式的な断面図である。

0034

図8には、主電源領域21に設けられたNチャンネルMOSトランジスタ41と、専用電源領域22に設けられたNチャンネル型MOSトランジスタ42と、専用電源領域22に設けられた補償容量43が示されている。

0035

まず、主電源領域21に設けられたNチャンネル型MOSトランジスタ41は、P型シリコン基板31に設けられたNチャンネル型のソース領域41S及びドレイン領域41Dと、ソース領域41Sとドレイン領域41Dとの間に位置するチャネル領域を覆うゲート電極41Gによって構成されている。シリコン基板31及びソース領域41Sは電源電位VSSに固定されている。そして、ドレイン領域41D及びゲート電極41Gは、図示しない他の回路に接続されている。

0036

これに対し、専用電源領域22に設けられたNチャンネル型MOSトランジスタ42は、P型のウェル領域33に形成されている。P型のウェル領域33は、ディープNウェル領域34によってシリコン基板31から分離されている。そして、P型のウェル領域33内には、ソース領域42S及びドレイン領域42Dが設けられ、ソース領域42Sとドレイン領域42Dとの間に位置するチャネル領域はゲート電極42Gで覆われている。P型のウェル領域33及びソース領域42Sは電源電位VSSQに固定されている。そして、ドレイン領域42D及びゲート電極42Gは、図示しない他の回路に接続されている。このように、専用電源領域22に設けられたNチャンネル型MOSトランジスタ42は、ソース領域42S及び基板電位がVSSQに固定されるため、これらがVSSに固定されるトランジスタ41とは分離されている。

0037

さらに、専用電源領域22に設けられた補償容量43は、N型のウェル領域35に形成されている。N型のウェル領域35内には、ソース/ドレイン領域43SDが設けられ、ソース/ドレイン領域43SD間に位置するチャネル領域はゲート電極43Gで覆われている。そして、N型のウェル領域35及びソース/ドレイン領域43SDには電源電位VDDQが印加され、ゲート電極43Gには電源電位VSSQが印加される。これにより、図5と同様の等価回路が形成されることから、そのゲート容量が補償容量となり、電源電位VDDQ,VSSQが安定化される。但し、電源電位VDDQ,VSSQは、それぞれ電源電位VDD,VSSとは分離されているため、N型のウェル領域35は、図4に示したN型のウェル領域32とは接続されておらず、チップ上で互いに分離されている。

0038

このような構造においてシリコン基板31が静電気を帯びると、PN接合を介して電荷がシリコン基板31からN型のウェル領域33又は35に伝搬する。ここで、ウェル領域33は主電源である電源電位VDDに固定されているため、その容量は比較的大きい。このため、電荷がウェル領域33に伝搬してもウェル領域33の電圧はそれほど高くならず、静電破壊も生じにくい。これに対し、ウェル領域35は出力用の専用電源である電源電位VDDQに固定されているため、その容量は小さい。このため、電荷がウェル領域35に伝搬するとウェル領域35の電圧が直ちに高くなり、容易に静電破壊が生じてしまう。実際には、ソース/ドレイン領域43SDとゲート電極43Gとの間で放電が発生し、ゲート絶縁膜が破壊される。このような破壊が生じると、電源電位VDDQとVSSQが短絡された状態となることから、この箇所にて大電流が流れ、該チップは不良品となる。

0039

上述した静電破壊は、エッジEG1の中央部付近に位置する専用電源領域22Aよりも、コーナー部に位置する専用電源領域22Bにおいて顕著に発生する。その理由については必ずしも明らかではないが、次の理由によるものと考えられる。

0040

図9は、専用電源領域22A,22Bと電源配線VL,SLとの接続関係を説明するための模式図である。図面の見やすさを考慮して、図9にはデータ入出力端子15などの外部端子は図示されていない。

0041

図9に示す電源配線VLは電源電位VDDQを伝送するための配線であり、電源配線SLは電源電位VSSQを伝送するための配線である。これらの電源配線VL,SLはいずれも専用電源領域22A,22Bに接続されており、専用電源領域22A,22Bに設けられたトランジスタ又は補償容量に接続されている。そして、電源配線VL,SLにはいくつかのESD保護素子50が接続されており、これにより電源配線VL,SLを伝搬する静電気が除去される。

0042

しかしながら、電源配線VL,SLに接続可能なESD保護素子50の数には限りがある。図9に示す例では、専用電源領域22Aにおいては電源配線VL,SLにそれぞれ1個のESD保護素子50が接続されているのに対し、専用電源領域22Bにおいては電源配線VL,SLのいずれか一方に1個のESD保護素子50が接続されている。このため、専用電源領域22Aと比べると、専用電源領域22Bに伝搬した電荷は抜けにくく、その結果、専用電源領域22Bにおいては容易に静電破壊を起こす電圧に達してしまう。これがコーナー部に位置する専用電源領域22Bにおいて静電破壊が発生しやすい理由であると考えられる。

0043

また、図10に示すように、半導体ウェーハ上においてはX方向に隣接する2つのチップCPの専用電源領域22Bが近接した状態となる。このため、あるチップの専用電源領域22Bに静電気が蓄積されると、隣接するチップの専用電源領域22B間が高電圧となるため、静電破壊によって放出された電荷が隣接するチップに伝搬しやすくなる。

0044

以上のようなメカニズムにより、専用電源領域22Aよりもコーナー部に位置する専用電源領域22Bにおいて静電破壊が顕著に発生するものと考えられる。

0045

尚、製造プロセスにおいてシリコン基板31が静電気を帯びる理由は、いくつか考えられる。例えば、ロボットを用いて半導体ウェーハWFを所定のアライメント装置に搬送する場合、アライメント装置が静電気を帯びていると、アライメント装置と半導体ウェーハWFが接触する際に放電が起こり、シリコン基板31に電荷が流入する。或いは、半導体ウェーハWFの表面にバックグラインド用テープを貼り付けた状態で半導体ウェーハWFの裏面を研削した後、バックグラインド用テープを剥離すると、剥離時に静電気が発生することもある。いずれにしても、このような原因によってシリコン基板31が静電気を帯びると、上述したように、コーナー部に位置する専用電源領域22Bにおいて静電破壊が発生し、これが他のチップに伝搬するという問題があった。

0046

図11は、本発明の第1の実施形態による周辺回路領域PSIDEのレイアウトを説明するための略平面図である。

0047

図11に示すように、第1の実施形態においては、コーナー部に位置する専用電源領域22BとY方向に延在するエッジEG3,EG4との距離が確保されている。専用電源領域22BとエッジEG3,EG4との距離Wは、100μm以上確保することが好ましい。専用電源領域22BとエッジEG3,EG4との間には、後述する静電保護素子を除き、他の回路素子を配置しないことが好ましい。例えば、P型のシリコン基板31がそのまま残存している状態とすることが好ましい。

0048

このような構成によれば、X方向に隣接するチップ間において専用電源領域22Bの距離が離れることから、仮に、あるチップの専用電源領域22Bにおいて静電破壊が発生したとしても、放出された電荷が他のチップに伝搬しにくくなる。これにより、半導体ウェーハ上の多くのチップが不良品となる問題を解消することが可能となる。

0049

図12は、本発明の第2の実施形態による周辺回路領域PSIDEのレイアウトを説明するための略平面図である。

0050

図12に示すように、第2の実施形態においては、コーナー部に位置する専用電源領域22BとY方向に延在するエッジEG3,EG4との間に静電保護素子60が配置されている。静電保護素子60としては、図13(a)に示すようにダイオード接続されたMOSトランジスタであっても構わないし、図13(b)に示すようにダイオードであっても構わない。図13(a)に示すMOSトランジスタは、ソース領域に電源電位VDDQが供給され、ドレイン領域及びゲート電極に電源電位VSSが供給されるため、図13(b)に示すダイオードと同じ機能を有する。そして、電源電位VDDQを伝搬する電源配線VLに静電気が印加されるとダイオードがオンするため、専用電源領域22Bに蓄積した電荷がシリコン基板31へと放出される。図示しないが、電源電位VSSQを伝搬する電源配線SLについても同様の対策を行うことができる。

0051

このように、第2の実施形態においては、専用電源領域22BとエッジEG3,EG4との間に静電保護素子60を配置していることから、専用電源領域22Bにて静電破壊が発生する前に蓄積した電荷をシリコン基板31に放出することが可能となる。

0052

図14は、本発明の第3の実施形態による半導体ウェーハWFの一部を拡大して示す模式図である。

0053

図14には4つのチップCPのコーナー部が示されており、各チップCPに設けられた専用電源領域22A,22Bが接続配線70によって相互に接続されている。接続配線70は、各チップCPを区画するスクライブ領域71上に配置され、例えば上層の配線M3又はM4を用いて構成される。これにより、専用電源領域22A,22Bの容量が増大することから、静電破壊が発生しにくくなる。

0054

さらに、本実施形態では、スクライブ領域71にいくつかの静電保護素子60が形成されており、これら静電保護素子60に接続配線70が接続されている。これにより、あるチップの専用電源領域22A,22Bに電荷が蓄積した場合、スクライブ領域71に設けられた静電保護素子60を介して電荷がシリコン基板31へと放出される。

0055

このように、本実施形態によれば、各チップCPのレイアウトを大幅に変更することなく、ウェーハ状態で発生する静電破壊を効果的に防止することが可能となる。

0056

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

0057

例えば、上記実施形態では、本発明をDRAMに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではない。したがって、図15に示すASICチップ80に本発明を適用することも可能である。図15に示すASICチップ80は、ソフトマクロ81〜83とハードマクロ84を有し、チップのエッジに沿って複数の外部端子85が設けられている。このようなチップにおいても、チップのエッジ近傍に主電源とは分離されたN型のウェル領域36が存在することがある。このようなウェル領域36においても上述した静電破壊が発生しやすいことから、上記実施形態と同様の対策を行うことによって、製造プロセス中における連鎖的な静電破壊を防止することが可能となる。

0058

また、上記実施形態では、出力バッファの専用電源である電源電位VDDQ,VSSQが使用される専用電源領域に対して対策を行ったが、主電源とは異なる他の電源、例えばワード線活性化電位である昇圧電位VPPや、DLL回路専用の電源電位VPERIDなどが使用される専用電源領域に対しても同様の対策を行うことが可能である。

0059

10メモリセルアレイ
11アクセス制御回路
12リードライト制御回路
13外部端子
14データ入出力回路
15データ入出力端子
16〜19電源端子
21主電源領域
22,22A,22B専用電源領域
31シリコン基板
31 シリコン基板
32〜36ウェル領域
41トランジスタ
41Dドレイン領域
41Gゲート電極
41Sソース領域
42 トランジスタ
42D ドレイン領域
42G ゲート電極
42S ソース領域
43補償容量
43G ゲート電極
43SD ドレイン領域
50保護素子
60静電保護素子
70接続配線
71スクライブ領域
80ASICチップ
81〜83ソフトマクロ
84ハードマクロ
85 外部端子
AMPメインアンプ
ARYメモリセルアレイ領域
BK0〜BK3バンク
C 補償容量
CAPADパッドエリア
CP半導体チップ
DBデータバス
DQPADパッドエリア
EG1〜EG4エッジ
FSIDE周辺回路領域
G ゲート電極
M1〜M4配線
MAメモリ領域
OP 開口部
PSIDE 周辺回路領域
SD ドレイン領域
SL,VL電源配線
WF半導体ウェーハ
XDECロウデコーダ
YDEC カラムデコーダ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ