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図面 (20)

課題

グラフェン素子、その製造及び動作方法並びにグラフェン素子を含む電子装置を提供する。

解決手段

グラフェン素子は、多機能素子であり、グラフェン層GP10と、それと接する機能性物質層F10とを含み、スイッチング素子電子素子の構造内に、メモリ素子圧電素子及び光電素子の機能のうち少なくとも一つを有する。機能性物質層F10は、抵抗変化物質層相変化物質層強誘電物質層、マルチフェロイック物質層、多重定性分子層圧電物質層発光物質層及び光活性物質層のうち少なくとも一つを含む。

概要

背景

次元物質(2D(two-dimensional) material)は、原子が所定の結晶構造をなしている単層(single-layer)または半層(half-layer)の固形物(solid material)であり、代表的な二次元物質として、グラフェン(graphene)がある。グラフェンは、炭素原子六方晶系(hexagonal)構造をなしている単層(単原子層構造物である。グラフェンは、シリコン(Si)より100倍以上速い電荷移動度(〜2×105cm2/Vs)を有し、銅(Cu)より100倍以上大きい電流密度(約108Å/cm2)を有し、非常に大きいフェルミ速度(VF:fermi velocity)を有することができる。かようなグラフェンは、既存素子限界を克服することができる次世代素材として注目されている。

前述のような理由で、グラフェンを適用した素子に対する研究が進められている。ところで、グラフェンを適用した素子に対する研究は、主に単一機能を有する素子に限られている。多様な機能が要求される電子素子を具現するためには、互いに異なる機能を有する複数の素子が必要であり、それらを連結(結合)しなければならないために、工程面及び設計面での多様な困難さが伴う。

概要

グラフェン素子、その製造及び動作方法並びにグラフェン素子を含む電子装置を提供する。グラフェン素子は、多機能素子であり、グラフェン層GP10と、それと接する機能性物質層F10とを含み、スイッチング素子/電子素子の構造内に、メモリ素子圧電素子及び光電素子の機能のうち少なくとも一つを有する。機能性物質層F10は、抵抗変化物質層相変化物質層強誘電物質層、マルチフェロイック物質層、多重定性分子層圧電物質層発光物質層及び光活性物質層のうち少なくとも一つを含む。

目的

本発明が解決しようとする課題は、多機能(multifunction)を有するグラフェン素子(graphene device)を提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

グラフェン層と、前記グラフェン層の第1領域に電気的に連結された第1電極と、前記グラフェン層の第2領域に対応するように具備された第2電極と、前記グラフェン層と前記第2電極との間に具備されたものであり、不揮発性メモリ特性及び圧電特性のうち少なくとも一つを有する機能性層と、前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含むグラフェン素子

請求項2

前記機能性層は、抵抗変化物質相変化物質強誘電物質マルチフェロイック物質多重定性分子及び圧電物質のうち少なくとも一つを含むことを特徴とする請求項1に記載のグラフェン素子。

請求項3

前記機能性層は、遷移金属酸化物(TMO)、カルコゲナイド物質ペロブスカイト物質、二次元物質及び有機物質のうち少なくとも一つを含むことを特徴とする請求項1又は2に記載のグラフェン素子。

請求項4

前記機能性層と前記グラフェン層との間に具備された第1挿入層と、前記機能性層と前記第2電極との間に具備された第2挿入層と、のうち少なくとも1層をさらに含むことを特徴とする請求項1〜3の何れか一項に記載のグラフェン素子。

請求項5

前記第1挿入層及び第2挿入層は、半導体層または絶縁体層であることを特徴とする請求項4に記載のグラフェン素子。

請求項6

前記ゲート上に、前記ゲート絶縁層が具備され、前記ゲート絶縁層上に、前記グラフェン層が具備され、前記グラフェン層上に、互いに離隔された前記第1電極及び第2電極が具備され、前記グラフェン層と前記第2電極との間に、前記機能性層が具備されたことを特徴とする請求項1〜5の何れか一項に記載のグラフェン素子。

請求項7

前記グラフェン層は、基板上に具備され、前記グラフェン層の第1領域上に、前記第1電極が具備され、前記グラフェン層の第2領域と前記基板との間に、前記第2電極が具備され、前記第2電極と前記グラフェン層との間に、前記機能性層が具備され、前記機能性層上側の前記グラフェン層上に、前記ゲート絶縁層及び前記ゲートが順に具備されたことを特徴とする請求項1〜6の何れか一項に記載のグラフェン素子。

請求項8

前記機能性層は、n型半導体またはp型半導体を含むことを特徴とする請求項1〜7の何れか一項に記載のグラフェン素子。

請求項9

前記機能性層は、両極性半導体を含むことを特徴とする請求項1〜8の何れか一項に記載のグラフェン素子。

請求項10

前記機能性層は、側方に配置された複層を含み、前記複層は、n型半導体層及びp型半導体層を含むことを特徴とする請求項1〜9の何れか一項に記載のグラフェン素子。

請求項11

前記機能性層は、垂直に積層された複層を含み、前記複層は、n型半導体層及びp型半導体層を含むことを特徴とする請求項1〜10の何れか一項に記載のグラフェン素子。

請求項12

前記機能性層は、相変化物質を含み、前記機能性層と前記第2電極との間に具備された加熱電極をさらに含むことを特徴とする請求項1〜11の何れか一項に記載のグラフェン素子。

請求項13

前記機能性層は、光電変換特性を有することを特徴とする請求項1〜12の何れか一項に記載のグラフェン素子。

請求項14

前記グラフェン層と前記第2電極との間に、第2機能性層がさらに具備され、前記第2機能性層は、光電変換特性を有することを特徴とする請求項1〜13の何れか一項に記載のグラフェン素子。

請求項15

前記ゲート、前記第1電極及び前記第2電極のうち少なくとも一つは、透明な物質によって形成されることを特徴とする請求項1〜14の何れか一項に記載のグラフェン素子。

請求項16

前記グラフェン素子は、多機能素子であることを特徴とする請求項1〜15の何れか一項に記載のグラフェン素子。

請求項17

第1グラフェン層及び第2グラフェン層と、前記第1グラフェン層及び第2グラフェン層にそれぞれ電気的に連結された第1電極要素及び第2電極要素と、前記第1グラフェン層の一部、及び前記第2グラフェン層の一部に対応するように具備された第3電極要素と、前記第3電極要素と前記第1グラフェン層との間に具備された第1機能性層と、前記第3電極要素と前記第2グラフェン層との間に具備された第2機能性層と、前記第1グラフェン層及び第2グラフェン層と離隔されたゲートと、前記ゲートと、前記第1グラフェン層及び第2グラフェン層との間にあるゲート絶縁層と、を含み、前記第1機能層及び第2機能性層のうち少なくとも1層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも1つの特性を有するグラフェン素子。

請求項18

前記第1機能層及び第2機能性層のうち1層は、n型半導体層であり、前記第1機能層及び第2機能性層のうち他の1層は、p型半導体層であることを特徴とする請求項17に記載のグラフェン素子。

請求項19

前記グラフェン素子は、相補性インバータ構造を有することを特徴とする請求項17又は18に記載のグラフェン素子。

請求項20

前記グラフェン素子は、両極性トランジスタ構造を有することを特徴とする請求項17〜19の何れか一項に記載のグラフェン素子。

請求項21

前記第1機能層及び第2機能性層のうち少なくとも1層は、発光物質光活性物質、抵抗変化物質、相変化物質、強誘電物質、マルチフェロイック物質、多重安定性分子及び圧電物質のうち少なくとも一つを含むことを特徴とする請求項17〜20の何れか一項に記載のグラフェン素子。

請求項22

前記第1機能層及び第2機能性層のうち少なくとも1層は、III−V族化合物、遷移金属酸化物(TMO)、カルコゲナイド物質、ペロブスカイト物質、二次元物質及び有機物質のうち少なくとも一つを含むことを特徴とする請求項17〜21の何れか一項に記載のグラフェン素子。

請求項23

前記第1機能性層と前記第1グラフェン層との間に具備された第1挿入層と、前記第1機能性層と前記第3電極要素との間に具備された第2挿入層と、前記第2機能性層と前記第2グラフェン層との間に具備された第3挿入層と、前記第2機能性層と前記第3電極要素との間に具備された第4挿入層と、のうち少なくとも1層をさらに含むことを特徴とする請求項17〜22の何れか一項に記載のグラフェン素子。

請求項24

グラフェン層と、前記グラフェン層の第1領域に電気的に連結された第1電極と、前記グラフェン層の第2領域に対応するように具備された第2電極と、前記グラフェン層と前記第2電極との間に、側方に配置された複層を含み、前記複層のうち少なくとも1層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも1つの特性を有する機能性層と、前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含むグラフェン素子。

請求項25

前記複層は、第1層及び第2層を含み、前記第1層は、n型半導体層であり、前記第2層は、p型半導体層であることを特徴とする請求項24に記載のグラフェン素子。

請求項26

前記複層は、第1層及び第2層を含み、前記第1層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち1つの特性を有することを特徴とする請求項24又は25に記載のグラフェン素子。

請求項27

前記第2層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の1つの特性を有することを特徴とする請求項26に記載のグラフェン素子。

請求項28

前記機能性層と前記グラフェン層との間に具備された第1挿入層と、前記機能性層と前記第2電極との間に具備された第2挿入層と、のうち少なくとも1層をさらに含むことを特徴とする請求項24〜28の何れか一項に記載のグラフェン素子。

請求項29

グラフェン層と、前記グラフェン層の第1領域に電気的に連結された第1電極と、前記グラフェン層の第2領域に対応するように具備された第2電極と、前記グラフェン層と前記第2電極との間に垂直に積層された複層を含み、前記複層それぞれは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも1つの特性を有する機能性層と、前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含むグラフェン素子。

請求項30

前記複層は、第1層及び第2層を含み、前記第1層は、n型半導体層であり、前記第2層は、p型半導体層であることを特徴とする請求項29に記載のグラフェン素子。

請求項31

前記複層は、第1層及び第2層を含み、前記第1層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち1つの特性を有し、前記第2層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の1つの特性を有することを特徴とする請求項29又は30に記載のグラフェン素子。

請求項32

前記機能性層と前記グラフェン層との間に具備された第1挿入層と、前記機能性層と前記第2電極との間に具備された第2挿入層と、のうち少なくとも1層をさらに含むことを特徴とする請求項29〜31の何れか一項に記載のグラフェン素子。

請求項33

少なくとも1層のグラフェン層と、前記少なくとも1層のグラフェン層と電気的に連結された少なくとも1つの電極要素と、前記少なくとも1つの電極要素と、前記少なくとも1層のグラフェン層との間に配置された少なくとも1層の機能性層と、を含み、前記少なくとも1層の機能性層は、光電変換層不揮発性メモリ層圧電層、n型半導体層及びp型半導体層のうち少なくとも一つであるグラフェン素子。

請求項34

前記少なくとも1層のグラフェン層を挟み、前記少なくとも1層の機能性層と対向するゲートと、前記少なくとも1層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層と、をさらに含むことを特徴とする請求項33に記載のグラフェン素子。

請求項35

前記少なくとも1層のグラフェン層は、単一グラフェン層であり、前記少なくとも1つの電極要素は、前記グラフェン層の第1領域及び第2領域と連結された第1電極及び第2電極を含み、前記少なくとも1層の機能性層は、前記グラフェン層と前記第2電極との間に配置された単一機能性層であり、光電変換層、不揮発性メモリ層、圧電層、抵抗変化物質層位相変化物質層、強誘電物質層及びマルチフェロイック物質層のうち少なくとも一つであることを特徴とする請求項33又は34に記載のグラフェン素子。

請求項36

前記少なくとも1層のグラフェン層は、第1グラフェン層及び第2グラフェン層を含み、前記少なくとも1つの電極要素は、前記第1グラフェン層及び第2グラフェン層と電気的に連結された第1電極及び第2電極、並びに前記第1グラフェン層の領域と前記第2グラフェン層の領域とに対応する第3電極を含み、前記少なくとも1層の機能性層は、前記第3電極と、前記第1電極及び第2電極との間にそれぞれ配置された第1機能層及び第2機能性層を含むことを特徴とする請求項33〜35の何れか一項に記載のグラフェン素子。

請求項37

前記少なくとも1層のグラフェン層は、単一グラフェン層を含み、前記少なくとも1つの電極要素は、前記グラフェン層と電気的に連結された第1電極及び第2電極を含み、前記少なくとも1層の機能性層は、前記グラフェン層と前記第2電極との間に、側方にまたは垂直に配列された複層を含むことを特徴とする請求項33〜36の何れか一項に記載のグラフェン素子。

技術分野

0001

本発明は、グラフェン素子、その製造及び動作方法、並びに該グラフェン素子を含む電子装置に関する。

背景技術

0002

次元物質(2D(two-dimensional) material)は、原子が所定の結晶構造をなしている単層(single-layer)または半層(half-layer)の固形物(solid material)であり、代表的な二次元物質として、グラフェン(graphene)がある。グラフェンは、炭素原子六方晶系(hexagonal)構造をなしている単層(単原子層構造物である。グラフェンは、シリコン(Si)より100倍以上速い電荷移動度(〜2×105cm2/Vs)を有し、銅(Cu)より100倍以上大きい電流密度(約108Å/cm2)を有し、非常に大きいフェルミ速度(VF:fermi velocity)を有することができる。かようなグラフェンは、既存素子限界を克服することができる次世代素材として注目されている。

0003

前述のような理由で、グラフェンを適用した素子に対する研究が進められている。ところで、グラフェンを適用した素子に対する研究は、主に単一機能を有する素子に限られている。多様な機能が要求される電子素子を具現するためには、互いに異なる機能を有する複数の素子が必要であり、それらを連結(結合)しなければならないために、工程面及び設計面での多様な困難さが伴う。

発明が解決しようとする課題

0004

本発明が解決しようとする課題は、多機能(multifunction)を有するグラフェン素子(graphene device)を提供することである。

0005

本発明が解決しようとする別の課題は、グラフェンに所定の機能を有する機能性物質層を結合し、1つの素子でもって多様な機能を具現したグラフェン素子を提供することである。

0006

本発明が解決しようとする別の課題は、スイッチング素子/電子素子(例えば、トランジスタ)の構造内に、メモリ素子(memory device)、圧電素子(piezoelectric device)及び光電素子(optoelectronic device)の特性(機能)のうち少なくとも一つを有するグラフェン素子を提供することである。

0007

本発明が解決しようとする別の課題は、前記グラフェン素子の製造方法を提供することである。

0008

本発明が解決しようとする別の課題は、前記グラフェン素子の動作方法を提供することである。

0009

本発明が解決しようとする別の課題は、前記グラフェン素子を含む電子装置/電子回路論理素子を提供することである。

課題を解決するための手段

0010

本発明の一側面(aspect)によれば、グラフェン層と、前記グラフェン層の第1領域に電気的に連結された第1電極と、前記グラフェン層の第2領域に対応するように具備された第2電極と、前記グラフェン層と前記第2電極との間に具備されたものであり、不揮発性メモリ特性及び圧電特性のうち少なくとも一つを有する機能性層と、前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含むグラフェン素子(graphene device)が提供される。

0011

前記機能性層は、抵抗変化物質相変化物質強誘電物質マルチフェロイック(multiferroic)物質多重定性分子(multistable molecule)及び圧電物質のうち少なくとも一つを含むことができる。

0012

前記機能性層は、遷移金属酸化物(TMO:transition metal oxide)、カルコゲナイド(chalcogenide)物質、ペロブスカイト(perovskite)物質、二次元物質(2D material)及び有機物質のうち少なくとも一つを含むことができる。

0013

前記グラフェン素子は、前記機能性層と前記グラフェン層との間に具備された第1挿入層と、前記機能性層と前記第2電極との間に具備された第2挿入層と、のうち少なくとも1層をさらに含むことができる。

0014

前記第1挿入層及び第2挿入層は、半導体または絶縁体であることができる。

0015

前記ゲート上に、前記ゲート絶縁層が具備され、前記ゲート絶縁層上に、前記グラフェン層が具備され、前記グラフェン層上に、互いに離隔された前記第1電極及び第2電極が具備され、前記グラフェン層と前記第2電極との間に、前記機能性層が具備される。

0016

前記グラフェン層は、基板上に具備され、前記グラフェン層の第1領域上に、前記第1電極が具備され、前記グラフェン層の第2領域と前記基板との間に、前記第2電極が具備され、前記第2電極と前記グラフェン層との間に、前記機能性層が具備され、前記機能性層上側の前記グラフェン層上に、前記ゲート絶縁層及び前記ゲートが順に具備される。

0017

前記機能性層は、n型半導体またはp型半導体を含むことができる。

0018

前記機能性層は、両極性(ambipolar)半導体を含むことができる。

0019

前記機能性層は、側方に(laterally)配置された複層を含み、前記複層は、n型半導体層及びp型半導体層を含むことができる。

0020

前記機能性層は、垂直に積層された複層を含み、前記複層は、n型半導体層及びp型半導体層を含むことができる。

0021

前記機能性層は、相変化物質を含み、その場合、前記機能性層と前記第2電極との間に、加熱電極(heating electrode)が具備される。

0022

前記機能性層は、光電変換特性(optoelectronic conversion characteristic)を有することができる。

0023

前記グラフェン層と前記第2電極との間に、第2機能性層がさらに具備される。

0024

前記第2機能性層は、例えば、光電変換特性(optoelectronic conversion characteristic)を有することができる。

0025

前記ゲート、前記第1電極及び前記第2電極のうち少なくとも一つは、透明な物質によって形成される。

0026

前記グラフェン素子は、多機能素子(multifunction device)であることができる。

0027

本発明の他の側面によれば、第1グラフェン層及び第2グラフェン層と、前記第1グラフェン層及び第2グラフェン層にそれぞれ電気的に連結された第1電極要素及び第2電極要素と、前記第1グラフェン層の一部、及び前記第2グラフェン層の一部に対応するように具備された第3電極要素と、前記第3電極要素と前記第1グラフェン層との間に具備された第1機能性層と、前記第3電極要素と前記第2グラフェン層との間に具備された第2機能性層と、前記第1グラフェン層及び第2グラフェン層と離隔されたゲートと、前記ゲートと、前記第1グラフェン層及び第2グラフェン層との間にあるゲート絶縁層と、を含み、前記第1機能層及び第2機能性層のうち少なくとも1層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも1つの特性を有するグラフェン素子が提供される。

0028

前記第1機能層及び第2機能性層のうち一方は、n型半導体であり、前記第1機能層及び第2機能性層のうち他方は、p型半導体であることができる。

0029

前記グラフェン素子は、相補性(complementary)インバータ構造を有することができる。

0030

前記グラフェン素子は、両極性(ambipolar)トランジスタ構造を有することができる。

0031

前記第1機能層及び第2機能性層のうち少なくとも1層は、発光物質光活性物質、抵抗変化物質、相変化物質、強誘電物質、マルチフェロイック(multiferroic)物質、多重安定性分子(multistable molecule)及び圧電物質のうち少なくとも一つを含むことができる。

0032

前記第1機能層及び第2機能性層のうち少なくとも1層は、III−V族化合物、遷移金属酸化物(TMO:transition metal oxide)、カルコゲナイド(chalcogenide)物質、ペロブスカイト(perovskite)物質、二次元物質(2D material)及び有機物質のうち少なくとも一つを含むことができる。

0033

前記グラフェン素子は、前記第1機能性層と前記第1グラフェン層との間に具備された第1挿入層、前記第1機能性層と前記第3電極要素との間に具備された第2挿入層、前記第2機能性層と前記第2グラフェン層との間に具備された第3挿入層、及び前記第2機能性層と前記第3電極要素との間に具備された第4挿入層のうち少なくとも1層をさらに含むことができる。

0034

本発明の他の側面によれば、グラフェン層と、前記グラフェン層の第1領域に電気的に連結された第1電極と、前記グラフェン層の第2領域に対応するように具備された第2電極と、前記グラフェン層と前記第2電極との間に側方に(laterally)配置された複層を含み、前記複層のうち少なくとも1層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも1つの特性を有する機能性層と、前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含むグラフェン素子が提供される。

0035

前記複層は、第1層及び第2層を含み、前記第1層は、n型半導体であり、前記第2層は、p型半導体であることができる。

0036

前記複層は、第1層及び第2層を含み、前記第1層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち1つの特性を有することができる。その場合、前記第2層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の1つの特性を有することができる。

0037

前記グラフェン素子は、前記機能性層と前記グラフェン層との間に具備された第1挿入層と、前記機能性層と前記第2電極との間に具備された第2挿入層と、のうち少なくとも1層をさらに含むことができる。

0038

本発明の他の側面によれば、グラフェン層と、前記グラフェン層の第1領域に電気的に連結された第1電極と、前記グラフェン層の第2領域に対応するように具備された第2電極と、前記グラフェン層と前記第2電極との間に垂直に積層された複層を含み、前記複層それぞれは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも1つの特性を有する機能性層と、前記グラフェン層を挟み、前記機能性層と対向するように具備されたゲートと、前記グラフェン層と前記ゲートとの間に具備されたゲート絶縁層と、を含むグラフェン素子が提供される。

0039

前記複層は、第1層及び第2層を含み、前記第1層は、n型半導体であり、前記第2層は、p型半導体であることができる。

0040

前記複層は、第1層及び第2層を含み、前記第1層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち1つの特性を有することができる。前記第2層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の1つの特性を有することができる。

0041

前記グラフェン素子は、前記機能性層と前記グラフェン層との間に具備された第1挿入層と、前記機能性層と前記第2電極との間に具備された第2挿入層と、のうち少なくとも1層をさらに含むことができる。

0042

本発明の他の側面によれば、少なくとも1層のグラフェン層と、前記少なくとも1層のグラフェン層と電気的に連結された少なくとも1つの電極要素と、前記少なくとも1つの電極要素と、前記少なくとも1層のグラフェン層との間に配置された少なくとも1層の機能性層と、を含み、前記少なくとも1層の機能性層は、光電変換層不揮発性メモリ層圧電層、n型半導体及びp型半導体のうち少なくとも一つであるグラフェン素子が提供される。

発明の効果

0043

本発明の実施形態によれば、多機能(multifunction)を有するグラフェン素子を具現することができる。グラフェンに機能性物質層を結合し、優秀な性能を持ちながら、多様な機能を遂行することができるグラフェン素子を具現することができる。スイッチング素子/電子素子(例えば、トランジスタ)の構造内に、メモリ素子(memory device)、圧電素子(piezoelectric device)及び光電素子(optoelectronic device)の特性/機能のうち少なくとも一つを有するグラフェン素子を具現することができる。

0044

前記グラフェン素子を利用して、多様な電子装置/電子回路/論理素子を具現することができる。

図面の簡単な説明

0045

本発明の一実施形態によるグラフェン素子を示す断面図である。
本発明の他の実施形態によるグラフェン素子を示す断面図である。
本発明の他の実施形態によるグラフェン素子を示す断面図である。
本発明の他の実施形態によるグラフェン素子を示す断面図である。
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本発明の他の実施形態によるグラフェン素子を示す断面図である。
本発明の他の実施形態によるグラフェン素子を示す断面図である。
本発明の他の実施形態によるグラフェン素子を示す断面図である。
図18の素子がインバータとして使用される場合の回路構成を示す回路図である。
本発明の他の実施形態によるグラフェン素子を示す断面図である。
本発明の一実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の一実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の一実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法について説明するための断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。
本発明の一実施形態によるグラフェン素子の動作時、電極間印加される電圧ds,Vgsについて説明するための断面図である。
グラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
グラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
グラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
グラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
グラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Vds,Vgsについて説明するための断面図である。
図33のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
図33のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
図33のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
図33のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Vds,Vgsについて説明するための断面図である。
図38のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
図38のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
図38のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Vds,Vgsについて説明するための断面図である。
図42のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
図42のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Vds,Vgsについて説明するための断面図である。
図45のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
図45のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Vds,Vgsについて説明するための断面図である。
図48のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。
図48のグラフェン素子を動作する方法について説明するためのエネルギーバンドダイヤグラムである。

実施例

0046

以下、本発明の実施形態によるグラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置について、添付された図面を参照して詳細に説明する。添付された図面に図示された層や領域の幅及び厚みは、明細書の明確性のために多少誇張されて図示されている。詳細な説明全体にわたって、同一の参照番号は、同一の構成要素を示す。

0047

図1は、本発明の一実施形態によるグラフェン素子を示す断面図である。本実施形態のグラフェン素子は、多機能(multifunction)グラフェン素子であることができる。

0048

図1を参照すれば、本実施形態のグラフェン素子は、グラフェン層GP10、及びそれに接した機能性層F10を含むことができる。グラフェン層GP10は、1〜100層(または、1〜10層)ほどのグラフェンを含むことができる。すなわち、グラフェン層GP10は、単一グラフェンによって構成されるか、100層ほど(または、10層ほど)以内の複数のグラフェンが積層された構造を有することができる。機能性層F10は、所定の機能を有する層であることができる。機能性層F10については、追ってさらに詳細に説明する。

0049

グラフェン層GP10の第1領域に電気的に連結された第1電極E10が具備される。グラフェン層GP10の第2領域に対応するように具備された第2電極E20が具備される。第1電極E10は、ソース電極であり、第2電極E20は、ドレイン電極であることができる。あるいは、第1電極E10がドレイン電極であり、第2電極E20がソース電極であることができる。グラフェン層GP10と第2電極E20との間に、機能性層F10が具備される。グラフェン層GP10を挟み、機能性層F10と対向するゲートG10が具備される。グラフェン層G10とゲートG10との間に、ゲート絶縁層GI10が具備される。

0050

必要によって、機能性層F10とグラフェン層GP10との間に、第1挿入層N10が具備される。また、機能性層F10と第2電極E20との間に、第2挿入層N20が具備される。第1挿入層N10及び第2挿入層N20は、半導体または絶縁体であることができる。また、第1挿入層N10及び第2挿入層N20は、二次元物質(2D(two-dimensional)material)で構成された層であり、二次元物質ではない他の物質(バルク物質)から構成された層であることができる。第1挿入層N10及び第2挿入層N20のうちいずれか1層だけ具備されるか、第1挿入層N10及び第2挿入層N20の両方を具備されることができる。第1挿入層N10及び第2挿入層N20をいずれも具備する場合、それらは、互いに異なる特性を有してもよく、同一特性を有しることができる。また、第1挿入層N10及び第2挿入層N20をいずれも具備しなくともよい。

0051

本実施形態においては、ゲートG10上に、ゲート絶縁層GI10が具備され、ゲート絶縁層GI10上に、グラフェン層GP10が具備される。グラフェン層GP10上に、互いに離隔された第1電極E10及び第2電極E20が具備される。グラフェン層GP10と第2電極E20との間に、機能性層F10が具備される。そのとき、ゲートG10は、一種の基板のような役割を果たす。または、ゲートG10下に、別途の基板(図示せず)がさらに具備される。

0052

機能性層F10は、所定の機能を有する物質層であり、半導体あるいは誘電体(絶縁体)を含むことができる。機能性層F10は、不揮発性メモリ特性(nonvolatile memory characteristic)、圧電特性(piezoelectric property)及び光電変換特性(optoelectronic conversion characteristic)のうち少なくとも1つの特性(機能)を有することができる。機能性層F10が不揮発性メモリ特性を有する場合、機能性層F10は、抵抗変化物質、相変化物質、強誘電物質、マルチフェロイック(multiferroic)物質及び多重安定性分子(multistable molecule)のうち少なくとも一つを含むことができる。機能性層F10が圧電特性を有する場合、機能性層F10は、所定の圧電物質を含むことができる。機能性層F10が光電変換特性を有する場合、機能性層F10は、発光(light emission)物質または光活性(photoactive)物質を含むことができる。具体的な例として、機能性層F10は、遷移金属酸化物(transition metal oxide:TMO)、カルコゲナイド(chalcogenide)物質、ペロブスカイト(perovskite)物質、III−V族化合物などを含むことができる。また、機能性層F10は、二次元物質(2D material)または有機物質を含むことができる。機能性層F10は、TiOx、TaOx、NiOx、CuOx、ZnOxのような遷移金属酸化物を含むか、Ge−Sb−Te、GeTe−Sb2Te3のようなカルコゲナイド物質を含むか、SrTiO3、BaTiO3、PZT(lead zirconate titanate)のようなペロブスカイト物質を含むか、GaN、InAsのようなIII−V族化合物を含むか、酸化グラフェン(graphene oxide)のような炭素系化合物を含むか、ロタキサン(rotaxane)のような有機物質を含むことができる。前記TiOx、TaOx、NiOx、CuOx、酸化グラフェンは、抵抗変化物質であり、前記Ge−Sb−Te、GeTe−Sb2Te3は、相変化物質であることができる。前記SrTiO3、BaTiO3、PZTは、強誘電物質であり、PZTは、強誘電物質でありながら、圧電物質であることができる。前記ZnOxは、圧電特性を有し、前記ロタキサンは、多重安定性分子であることができる。前記GaN、InAsは、発光物質であることができる。また、機能性層F10は、MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2のような二次元物質を含むことができる。前記二次元物質は、光活性物質または発光物質であることができる。しかし、前述の具体的な物質は、例示的なものであり、その他に多様な物質が使用されることができる。すなわち、メモリ特性、圧電特性、光電変換特性のうち少なくともいずれか一つを有しながら、グラフェン層GP10と共に、トランジスタのチャネルを形成することができる物質であるならば、いかなるものでも、機能性層F10の物質として適用される。

0053

前記「遷移金属酸化物」は、遷移金属酸素とが結合された構造であり、多様な物質がここに含まれ、それらは、トランジスタのチャネル物質抵抗性メモリ物質、強誘電物質、圧電物質、光電変換物質など多様な適用分野を有することができる。従って、適切に選択された遷移金属酸化物は、本発明の実施形態による多機能グラフェン素子の具現に有用に適用される。また、遷移金属酸化物は、二次元物質より製造の容易性、及び大面積工程への応用性側面で有利である。すなわち、二次元物質を利用する場合、転移(transfer)工程が要求され、大面積工程が困難な場合があるが、前記遷移金属酸化物を使用する場合、製造及び加工/取り扱いが容易であり、大面積工程への適用が容易である。従って、本発明の実施形態によれば、製造の容易性及び大面積応用性側面で有利なグラフェン素子を具現することができる。しかし、本実施形態において、機能性層F10の物質は、前記遷移金属酸化物に限定されるものではなく、前述の多様な物質が機能性層F10に適用される。

0054

機能性層F10が半導体である場合、機能性層F10は、n型半導体またはp型半導体を含むことができる。例えば、前述の例示物質のうち、TiOx、TaOx、GaN、InAsなどは、n型半導体であり、NiOx、CuOxなどは、p型半導体であることができる。MoS2、MoSe2、MoTe2、WTe2などは、n型半導体であり、WS2などは、p型半導体であることができる。また、機能性層F10は、両極性(ambipolar)半導体を含むことができる。例えば、WSe2などは、両極性半導体であることができる。また、機能性層F10は、n型半導体及びp型半導体をいずれも含むことができる。その場合、機能性層F10内において、n型半導体及びp型半導体が側方に(laterally)配置されるか、垂直に(vertically)積層されることができる。それについては、追って図11図13などを参照し、さらに詳細に説明する。一方、機能性層F10の厚みは、数Åないし数千Åほどであることができる。例えば、機能性層F10は、4Åないし2,000Åほどの厚みを有することができる。

0055

第1挿入層N10及び第2挿入層N20を使用する場合、それらは、半導体または絶縁体であることができる。例えば、第1挿入層N10及び第2挿入層N20のうち少なくとも1層は、ALD(atomic layer deposition)方法で形成したAl2O3層のような薄い絶縁層であるか、絶縁性二次元物質層であるh−BN(hexagonal boron nitride)層であることができる。または、第1挿入層N10及び第2挿入層N20のうち少なくとも1層は、遷移金属酸化物から形成されるか、有機半導体または二次元半導体であることができる。機能性層F10の光電変換特性を利用する場合、すなわち、機能性層F10が発光層光活性層である場合、第1挿入層N10及び第2挿入層N20のうち少なくとも1層は、電荷電子正孔)の輸送(transport)の一助となる層であることができる。言い換えれば、第1挿入層N10及び第2挿入層N20のうち少なくとも1層は、電子輸送層正孔輸送層であることができる。第1挿入層N10が電子輸送層である場合、第2挿入層N20は、正孔輸送層であり、その反対であることができる。しかし、ここで言及した第1挿入層N10及び第2挿入層N20の具体的な物質及び機能は、例示的なものであり、多様に変化する。

0056

ゲートG10と、第1電極E10及び第2電極E20とのうち少なくとも一つは、金属や金属化合物を含むか、グラフェンのような二次元導電体を含むか、金属、金属化合物及び二次元導電体のうち少なくとも二つの組み合わせを含むことができる。または、ゲートG10と、第1電極E10及び第2電極E20とのうち少なくとも一つは、所定の有機物層内において、複数のCNT(carbon nanotube)、複数の金属ナノワイヤ(metal nanowire)、または複数のグラフェンフレーク(graphene flake)がネットワークされた構造を有することができる。その場合、グラフェン素子が反ったり、あるいは所定方向伸びたりしても、ゲートG10と、第1電極E10及び第2電極E20は、変形に対して柔軟に対応し、本来の機能を維持することができる。また、ゲートG10と、第1電極E10及び第2電極E20とのうち少なくとも一つは、透明な物質によって構成されることができる。機能性層F10の光電変換特性を利用する場合、少なくともゲートG10と第2電極E20とを透明な物質から形成することにより、機能性層F10への光の接近、または機能性層F10からの光の放出(抽出)を容易にすることができる。

0057

ゲート絶縁層GI10は、二次元絶縁体(例えば、h−BN)から形成されるか、二次元物質ではない一般的な絶縁物質(例えば、シリコン酸化物シリコン酸窒化物アルミニウム酸化物ハフニウム酸化物など)から形成される。ゲート絶縁層GI10を二次元絶縁体であるh−BNから形成する場合、h−BN上にグラフェンを直接成長(direct growth)させることができるために、グラフェン層GP10の形成が容易である。場合によっては、ゲート絶縁層GI10は、有機絶縁体から形成され得る。

0058

ゲートG10、またはゲートG10とその下に具備される基板(図示せず)がフレキシブル(flexible)またはストレッチャブル(stretchable)な特性を有するとき、グラフェン素子は、フレキシブル素子またはストレッチャブル素子として作動することができる。また、ゲートG10またはゲートG10と、その下に具備される基板(図示せず)とが透明であり、第1電極E10及び第2電極E20などの残りの構成要素も透明である場合、グラフェン素子は、透明素子(transparent device)にもなる。従って、本発明の実施形態によるグラフェン素子は、透明素子、フレキシブル素子、ストレッチャブル素子などに製造され、多様に活用される。

0059

以下では、本発明の実施形態によるグラフェン素子の多様な機能/特性について、さらに具体的に説明する。

0060

スイッチング素子(電子素子/トランジスタ)

0061

本発明の実施形態において、第1電極E10(例えば、ソース電極)と第2電極E20(例えば、ドレイン電極)とに電圧を印加し、ゲートG10に所定の電圧(ゲート電圧)を印加すれば、グラフェン素子は、スイッチング素子(電子素子/トランジスタ)として作動することができる。ゲートG10に印加された電圧によって、グラフェン層GP10の仕事関数が変わり、グラフェン層GP10と機能性層F10とのエネルギーバリア(barrier)(すなわち、電気的バリア)の高さが調節され、結果として、グラフェン素子のオンオフ(on/off)が制御される。前記エネルギーバリアの高さを高める場合、第1電極E10と第2電極E20との間に電流が実質的に流れないオフ状態になり、前記エネルギーバリアの高さを低くする場合、第1電極E10と第2電極E20との間に電流が流れるオン状態になり得る。機能性層F10がn型半導体であるならば、グラフェン素子は、n型トランジスタとして作動し、機能性層F10がp型半導体であるならば、グラフェン素子は、p型トランジスタとして作動し、機能性層F10が両極性半導体であるならば、グラフェン素子は、両極性トランジスタとして作動することができる。機能性層F10が誘電層である場合でも、グラフェン層GP10と機能性層F10とのエネルギーバリアの高さ調節によって、グラフェン素子のオン/オフが制御される。機能性層F10が誘電層である場合、機能性層F10を比較的薄い厚み(例えば、約10nm以下または約5nm以下)に形成することにより、トンネリング(tunneling)効果による導電特性を得ることができる。前述のような理由により、グラフェン層GP10と機能性層F10とが1つのチャネルを構成すると見ることができる。グラフェン層GP10と機能性層F10との間に、第1挿入層N10が具備される場合、第1挿入層N10が半導体であるならば、グラフェン層GP10と第1挿入層N10とのエネルギーバリアをゲートG10で調節することにより、スイッチング素子(電子素子/トランジスタ)の特性を具現することができる。もし第1挿入層N10が絶縁層である場合、第1挿入層N10が非常に薄い厚み(例えば、約5nm以下)に形成されれば、グラフェン層GP10と機能性層F10とのエネルギーバリアが維持され、そのエネルギーバリアの高さを調節する原理が同一に利用される。また、第1挿入層N10が絶縁層であるとき、第1挿入層N10が非常に薄い厚み(例えば、約5nm以下)に形成されれば、第1挿入層N10は、トンネリング層として作用することができる。第1挿入層N10が具備される場合、グラフェン層GP10、第1挿入層N10及び機能性層F10が1つのチャネルを構成すると見ることができる。第1挿入層N10及び第2挿入層N20がいずれも具備される場合、グラフェン層GP10及び機能性層F10、並びに第1挿入層N10及び第2挿入層N20が1つのチャネルを構成するといえる。そのように、本発明の実施形態によるグラフェン素子は、スイッチング素子(電子素子/トランジスタ)として機能することができるために、それを利用して、インバータ(inverter)など多様な論理素子を構成することができる。

0062

不揮発性メモリ素子(nonvolatile memory device)

0063

不揮発性メモリ素子としての作動のために、第1電極E10と第2電極E20との間にセット(set)電圧またはリセット(reset)電圧を印加すれば、機能性層F10の抵抗が変化するか、相が変化するか、電気的双極子(electric dipole)の方向が変化するか、分子構造が変化することにより、グラフェン層GP10と第2電極E20との抵抗状態(すなわち、抵抗値)が変化する。前記機能性層F10の抵抗の変化は、例えば、機能性層F10内における導電性フィラメント(conducting filament)の生成または消滅によるものであり、かような原理で、抵抗性メモリ素子(resistive memory device)(すなわち、RRAM(resistive random access memory)が具現される。前記機能性層F10の相の変化は、非晶質と結晶質との間の相変化を意味し、かような原理で、相変化メモリ素子(phase-change memory device)(すなわち、PRAM(phase-change random access memory)が具現される。前記機能性層F10の電気的双極子の方向変化は、強誘電体の特性によるものであり、かような原理で、強誘電メモリ素子(ferroelectric memory device)(すなわち、FRAM(ferroelectric random access memory)が具現される。前記機能性層F10の分子構造の変化は、多重安定性分子の特性によるものであり、かような原理で、分子メモリ素子(molecular memory device)/分子スイッチ(molecular switch)を具現することができる。かような不揮発性メモリ素子の具現において、ゲートG10に所定の電圧を印加することにより、機能性層F10の抵抗状態、言い換えれば、グラフェン層GP10と第2電極E20との抵抗状態を2以上の状態(例えば、4種の状態)にすることができる。それは、ゲートG10に印加された電圧によっても、機能性層F10の抵抗が影響を受けるからである。従って、ゲートG10に適切な電圧を印加することにより、マルチ−レベル(multi-level)メモリ素子を具現することができる。また、ゲートG10に所定の電圧を印加することにより、セット/リセット電圧を変化させることもできる。

0064

圧電素子(piezoelectric device)

0065

機能性層F10が圧電特性を有する場合、機能性層F10の機械的変形によって、機能性層F10内に電気的エネルギーが発生する。すなわち、グラフェン素子の上下に圧力が加えられるか、両側に圧力が加えられれば、機能性層F10内に電気エネルギーが発生し、グラフェン層GP10と第2電極E20との間、結果としては、第1電極E10と第2電極E20との間に電圧が生成される。グラフェン素子は、フレキシブル素子、ストレッチャブル素子またはローラブル(rollable)素子であることができるので、圧電素子への応用に適する。かような圧電素子の機能によって、グラフェン素子は、外部の振動感知するセンサ圧電センサ)、または外部の振動によって電気的エネルギーをハーベスティング(harvesting)するエネルギーハーベスタ(energy harvester)として活用される。

0066

光電素子(optoelectronic device)

0067

機能性層F10が光電変換特性を有する場合、機能性層F10は、光学的エネルギーを電気的エネルギーに変換する特性、または電気的エネルギーを光学的エネルギーに変換する特性を有することができる。機能性層F10が光学的エネルギーを電気的エネルギーに変換する特性を有する場合、光が機能性層F10に吸収され、電子と正孔とが発生し、電子と正孔とが第2電極E20とグラフェン層GP10とに移動し、電気的エネルギー(電気的信号)を得ることができる。かような原理を利用すれば、光発電素子(photovoltaic device)、光検出器(photodetector)またはフォトトランジスタ(phototransistor)を具現することができる。機能性層F10が電気的エネルギーを光学的エネルギーに変換する特性を有する場合、グラフェン層GP10と第2電極E20との間に電圧を印加すれば、機能性層F10で光が発生する。かような原理を利用すれば、LED(light emitting diode)、LD(laser diode)のような発光素子(luminous device,light emitting device)を具現することができる。従って、グラフェン素子は、発光トランジスタ(light emitting transistor)であるといえる。また、ゲートG10に印加される電圧によって、機能性層F10の発光特性または光発電特性が調節される。従って、本発明の実施形態によるグラフェン素子は、発光特性または光発電特性が容易に調節される素子であることができる。

0068

機能性層F10は、物質によって、バンドギャップ(bandgap)を大幅に調節することができる。すなわち、バンドギャップに対応する光の波長紫外線(ultraviolet ray)領域(約400nm以下)から、可視光線領域(約400〜700nm)、赤外線(infrared ray)領域(〜2,000nm)まで変化させることができる。機能性層F10のバンドギャップは、0.4〜4eVの範囲を有することができる。また、機能性層F10の厚みを増大させることにより、光吸収率を容易に増加させることができる。機能性層F10が二次元物質である場合、制御することができるバンドギャップ幅が相対的に狭く、前記二次元物質が単一層(monolayer)ではなければ、間接バンドギャップ(indirect bandgap)が形成される。また、機能性層F10が二次元物質である場合、機能性層F10の厚み制御が容易ではない。かような点で、機能性層F10を二次元物質ではない他の物質(bulk物質)から形成することが光電素子への応用に有利な部分がある。付け加えて、製造の容易性及び大面積工程への応用性側面でも、二次元物質より非二次元物質が有利である。

0069

本発明の実施形態によれば、グラフェン層GP10と機能性層F10とを使用することに係わり、移動度(mobility)、オン/オフ比(on/off ratio)などの側面で、優秀な性能を有するスイッチング素子(電子素子/トランジスタ)だけではなく、その構造内に、多様な機能(例えば、メモリ機能圧電機能、光電機能)のうち少なくとも一つを有する「多機能グラフェン素子」を具現することができる。言い換えれば、本発明の実施形態によるグラフェン素子は、スイッチング素子(トランジスタ)の機能を有しながら、それと共に、他の素子の機能、例えば、メモリ素子、圧電素子または光電素子の機能を有する多機能素子であることができる。前記グラフェン素子は、スイッチング素子(トランジスタ)の機能及びメモリ素子の機能を有するか、スイッチング素子(トランジスタ)の機能及び圧電素子の機能を有するか、スイッチング素子(トランジスタ)の機能及び光電素子の機能を有することができる。また、本発明の実施形態によるグラフェン素子は、スイッチング素子(トランジスタ)の機能を有しながら、メモリ素子、圧電素子及び光電素子の特性のうち少なくとも二つを同時に有することもできる。それは、機能性層F10が、メモリ特性、圧電特性及び光電変換特性のうち一つ以上の特性を有することができるからである。また、複数の機能性層を使用して、複数の機能を具現することもできる。それについては、追って図16及び図17などを参照し、さらに詳細に説明する。

0070

そのように、本発明の実施形態によれば、1つの素子内に、複数の機能を有する多機能素子を具現するので、それと係わって、多様な長所を有することができる。既存の単一機能を有する素子を使用する場合、多様な機能が要求される電子素子を具現するためには、互いに異なる機能を有する複数の素子が必要であり、それらを連結(結合)しなければならないために、工程面及び設計面で、多様な困難さが発生する。しかし、本発明の実施形態によるグラフェン素子は、1つの素子でもって多様な機能を具現するので、工程及び設計などの側面で、非常に有利な条件を有することができる。

0071

本発明の他の実施形態によれば、図1のグラフェン素子の構造は、多様に変形される。その一例が図2に図示されている。

0072

図2を参照すれば、基板SUB11上に、グラフェン層GP11が具備される。グラフェン層GP11の第1領域上に、第1電極E11が具備される。グラフェン層GP11の第2領域と基板SUB11との間に、第2電極E21が具備される。第2電極E21とグラフェン層GP11との間に、機能性層F11が具備される。機能性層F11上側のグラフェン層GP11上に、ゲート絶縁層GI11及びゲートG11が順に具備される。また、機能性層F11とグラフェン層GP11との間に、第1挿入層N11、及び機能性層F11と第2電極E21との間に、第2挿入層N21のうち少なくとも1層が選択的に(optionally)さらに具備される。図2のグラフェン層GP11、機能性層F11、第1電極E11、第2電極E21、ゲートG11、ゲート絶縁層GI11、第1挿入層N11及び第2挿入層N21の物質/特性は、それぞれ図1のグラフェン層GP10、機能性層F10、第1電極E10、第2電極E20、ゲートG10、ゲート絶縁層GI10、第1挿入層N10及び第2挿入層N20のそれと同一であるか、あるいは類似している。基板SUB11は、絶縁物質を含み、必要によって、フレキシブルであるか、あるいはストレッチャブルである。

0073

図2の構造は、図3のようにも変形される。図3は、本発明の他の実施形態によるグラフェン素子の断面図である。

0074

図3を参照すれば、基板SUB11’上に、第2電極E21’が具備され、第2電極E21’を覆う機能性層F11’が具備される。機能性層F11’上に、機能性層F11’の一部(例えば、中央部)を露出させる開口部を有する絶縁層IL11’が具備される。絶縁層IL11’、及びそれと隣接した基板SUB11’領域上に、グラフェン層GP11’が具備される。グラフェン層GP11’は、絶縁層IL11’の前記開口部によって露出された機能性層F11’の部分に接することができる。第2電極E21’上側のグラフェン層GP11’上に、ゲート絶縁層GI11’及びゲートG11’が順に具備される。図示されていないが、機能性層F11’と第2電極E21’との間に、第1挿入層が具備され、機能性層F11’とグラフェン層GP11’との間に、第2挿入層が具備される。

0075

図2の構造は、図4のようにも変形される。図4は、本発明の他の実施形態によるグラフェン素子の断面図である。図4の実施形態は、図2の構造に、絶縁層IL11”が付加した構造であることができる。

0076

図4を参照すれば、第1電極E11下に、グラフェン層GP11”を支える絶縁層IL11”が具備される。絶縁層IL11”は、基板SUB11とグラフェン層GP11”との間に具備され、機能性層F11または第1挿入層N11と類似した高さを有することができる。絶縁層IL11”は、第2電極E21及び機能性層F11の側面に接触する。絶縁層IL11”によって、グラフェン層GP11”は、平坦な構造または比較的平坦な構造を有することができる。

0077

図5は、本発明の他の実施形態によるグラフェン素子を示す断面図である。本実施形態において、機能性層F12は、基本的に、不揮発性メモリ特性または圧電特性を有することができる。

0078

図5を参照すれば、ゲートG12上に、ゲート絶縁層GI12及びグラフェン層GP12が具備される。グラフェン層GP12の第1領域上に、第1電極E12が具備される。グラフェン層GP12の第2領域上に、第2電極E22が具備される。グラフェン層GP12と第2電極E22との間に、機能性層F12が具備される。機能性層F12は、不揮発性メモリ特性または圧電特性を有することができる。機能性層F12が不揮発性メモリ特性を有する場合、本実施形態のグラフェン素子は、RRAM、FRAM、分子メモリ(分子スイッチ)の単位素子にもなる。例えば、前記RRAMを具現するために、機能性層F12は、TiOx、TaOx、NiOx、CuOx、酸化グラフェンなどを含み、前記FRAMを具現するために、機能性層F12は、SrTiO3、BaTiO3、PZTなどのペロブスカイト物質を含み、前記分子メモリ(分子スイッチ)を具現するために、機能性層F12は、ロタキサンのような多重安定性分子を含むことができる。機能性層F12とグラフェン層GP12との間に、エネルギーバリアが形成され、第1電極E12と第2電極E22との間に印加される電圧によって、機能性層F12の抵抗状態が変化する。かような抵抗状態は、ゲートG12に印加される電圧によって、2以上の多様な値を有することができる。機能性層F12が圧電特性を有する場合、グラフェン素子は、外部の圧力やストレスなどによる機械的変形によって、第1電極E12と第2電極E22との間に電圧を発生させる素子(すなわち、圧電素子)にもなる。そのとき、機能性層F12は、PZTのようなペロブスカイト物質を含むか、ZnOxのような遷移金属酸化物を含むことができる。また、本実施形態において、機能性層F12は、二次元物質を含むことができる。図示されていないが、機能性層F12とグラフェン層GP12との間に、第1挿入層が具備され、機能性層F12と第2電極E22との間に、第2挿入層が具備される。

0079

付け加えて、図5の素子は、光電素子(optoelectronic device)としても活用されるが、そのために、第2電極E22及びゲートG12のうち少なくとも一つは、透明な物質によって形成される。また、第1電極E12も、透明な物質によって形成される。図6は、図5の素子を光電素子として活用する場合、光L1が機能性層F12に入射するところを示している。図示されていないが、機能性層F12は、発光特性を有することもできる。

0080

図7は、本発明の他の実施形態によるグラフェン素子を示す断面図である。本実施形態において、機能性層F13は、相変化物質を含み、それを含むグラフェン素子は、相変化メモリ特性を有することができる。

0081

図7を参照すれば、グラフェン層GP13と第2電極E23との間に、機能性層F13が具備される。機能性層F13は、相変化物質を含むことができる。前記相変化物質は、例えば、Ge−Sb−Te、GeTe−Sb2Te3のようなカルコゲナイド物質を含むことができる。その場合、機能性層F13と第2電極E23との間に、加熱電極(heating electrode)H13がさらに具備される。加熱電極H13は、機能性層F13及び第2電極E23より狭い幅を有することができる。加熱電極H13は、絶縁層IL13内に具備される。すなわち、機能性層F13と第2電極E23との間に、絶縁層IL13が具備され、絶縁層IL13内に、機能性層F13と第2電極E23とを連結する加熱電極H13が具備される。加熱電極H13は、ロッド(rod)形態、またはそれと類似した形態を有することができる。加熱電極H13は、機能性層F13の一部領域を、さらに容易に加熱するために具備される。加熱電極H13とコンタクトされた機能性層F13の一部(以下、第1領域)が結晶化温度以上に加熱されれば、前記第1領域に結晶相が成長し、機能性層F13の抵抗が低下する。また、前記第1領域の温度が融点(melting point)以上にあれば、前記第1領域に非晶質相が形成されながら、機能性層F13の抵抗が増加する。そのように、機能性層F13が相変化物質を含む場合、本実施形態のグラフェン素子は、PRAMの単位素子となり得る。図7で未説明のゲートG13、ゲート絶縁層GI13、第1電極E13は、図1の対応する要素と同一であるか、あるいは類似している。また、図示されていないが、機能性層F13とグラフェン層GP13との間に、挿入層がさらに具備されることができる。

0082

付け加えて、図7の素子は、光電素子としても活用されるが、そのために、第2電極E23及びゲートG13のうち少なくとも一つは、透明な物質によって形成される。また、第1電極E13も、透明な物質によって形成される。図8は、図7の素子を光電素子として活用する場合、光L1が機能性層F13に入射するところを示している。図示されていないが、機能性層F13は、発光特性を有することもできる。

0083

図9は、本発明の他の実施形態によるグラフェン素子を示す断面図である。本実施形態のグラフェン素子は、ユニポーラ(unipolar)・トランジスタの特性を有することができる。

0084

図9を参照すれば、グラフェン層GP14と第2電極E24との間の機能性層F14は、n型半導体またはp型半導体であることができる。ゲートG14、ゲート絶縁層GI14、第1電極E14は、図1の対応する要素と同一であるか、あるいは類似している。機能性層F14がn型半導体である場合、機能性層F14の電子親和度(electron affinity)は、3.0〜4.5eVほどであり、グラフェンのフェルミ(fermi)エネルギーレベル(約4.5eV)より、上方へ1.5eVほどまで差がある。そのとき、グラフェン素子は、n型トランジスタとして作動することができる。すなわち、ゲート電圧が、正(+)の値であるとき、グラフェン素子がターンオン(turn-on)される。機能性層F14がp型半導体である場合、機能性層F14の電子親和度とバンドギャップとの和は、4.5〜6.0eVほどであり、グラフェンのフェルミエネルギーレベル(約4.5eV)より、下方へ1.5eVほどまで差がある。そのとき、グラフェン素子は、p型トランジスタとして作動することができる。すなわち、ゲート電圧が負(−)の値であるとき、グラフェン素子がターンオンされる。

0085

図9の素子は、光電素子として活用される。そのために、第2電極E24及びゲートG14のうち少なくとも一つは、透明な物質によって形成される。また、第1電極E14も、透明な物質によって形成される。図10は、図9の素子を光電素子として活用する場合、光L1が機能性層F14に入射するところを示している。外部から光L1が機能性層F14に吸収され、励起子(exciton)が発生し、電子と正孔とが第2電極E24とグラフェン層GP14との側に分離され、電気信号を得ることができる。そのとき、グラフェン層GP14、機能性層F14及び第2電極E24の間のエネルギーバンド構造によって、前記電子と正孔との移動特性が異なる。かような本実施形態のグラフェン素子は、光発電素子、光検出器またはフォトトランジスタの機能を有することができる。本実施形態においては、グラフェン層GP14と機能性層F14とが1つのチャネルを形成するといえる。機能性層F14の物質によって、機能性層F14のバンドギャップが異なり、前記バンドギャップに該当する光の波長も異なる。前記光の波長の範囲は、例えば、300nmないし3,000nmほどであることができる。図示されていないが、機能性層F14は、発光特性を有し、その場合、グラフェン素子は、発光素子として使用されることができる。

0086

付け加えて、図9及び図10のグラフェン素子としての機能性層F14は、両極性半導体特性を有する物質を含むことができる。そのとき、機能性層F14は、n型半導体及びp型半導体の特性をいずれも有し、グラフェン素子は、両極性トランジスタとして動作することができる。

0087

図11は、本発明の他の実施形態によるグラフェン素子を示す断面図である。本実施形態のグラフェン素子は、両極性トランジスタの特性を有することができる。

0088

図11を参照すれば、機能性層F15は、側方に配置された複層f1,f2を含むことができる。例えば、機能性層F15は、側方に配置された第1層f1及び第2層f2を含むことができる。第1層f1及び第2層f2のうち一方は、n型半導体であり、他方は、p型半導体であることができる。図11には、第1層f1がn型半導体であり、第2層f2がp型半導体である場合が図示されている。ゲートG15、ゲート絶縁層GI15、グラフェン層GP15、第1電極E15及び第2電極E25は、図1の対応する要素と同一であるか、あるいは類似している。

0089

図11のグラフェン素子は、両極性素子として作動することができる。第1電極(ソース)E15と第2電極(ドレイン)E25との間に、所定の電圧を印加した状態で、ゲートG15に、正(+)の電圧を印加すれば、n型半導体である第1層f1に、チャネルが形成されながら、グラフェン素子がターンオンされ、ゲートG15に、負(−)の電圧を印加すれば、p型半導体である第2層f2に、チャネルが形成されながら、グラフェン素子がターンオンされる。かような両極性素子への動作のためには、第1電極E15と第2電極E25との間に印加される前記電圧の大きさが小さく、順方向漏れ電流(forward leakage current)が少ないことが望ましい。

0090

図12は、図11の素子を光電素子として活用する場合を示している。図12において、第2電極E25及びゲートG15のうち少なくとも一つは、透明な物質によって形成される。また、第1電極E15も、透明な物質によって形成される。光L1が機能性層F15に入射し、それによって、電気的エネルギーが発生する。図12の実施形態の場合、機能性層F15に複層f1,f2を使用するために、吸収することができる光の範囲が広くなり、光電変換効率が上昇する。例えば、機能性層F15で吸収することができる光の範囲は、紫外線領域から赤外線領域までであることができる。機能性層F15は、側方に配置された3層以上の層を含むことができる。

0091

図13は、本発明の他の実施形態によるグラフェン素子を示す断面図である。本実施形態のグラフェン素子は、例えば、光電素子の機能を有することができる。

0092

図13を参照すれば、機能性層F16は、垂直に積層された複層f10,f20を含むことができる。例えば、機能性層F16は、垂直に積層された第1層f10及び第2層f20を含むことができる。第1層f10及び第2層f20のうち一方は、p型半導体であり、他方は、n型半導体であることができる。ここでは、第1層f10がp型半導体であり、第2層f20がn型半導体である場合が図示されている。機能性層F16とグラフェン層GP16との間に、第1挿入層N16が具備され、機能性層F16と第2電極E26との間に、第2挿入層N26が具備される。第1挿入層N16及び第2挿入層N26は、電荷(電子/正孔)輸送の一助となる役割を果たす。第1挿入層N16及び第2挿入層N26は、電子輸送層または正孔輸送層であり、有機半導体または無機半導体から形成される。または、第1挿入層N16及び第2挿入層N26は、h−BNのような二次元絶縁体から形成される。その場合、h−BNは、非常に薄い厚みを有するために、第1挿入層N16及び第2挿入層N26は、トンネリング層として作用することができる。第1挿入層N16及び第2挿入層N26の具備は、選択的であることができる。

0093

図14は、図13のグラフェン素子が発光素子の機能を有する場合を示し、図15は、図13のグラフェン素子が光発電素子の機能を有する場合を示している。図14において、参照番号L2は、機能性層F16から放出される光を示している。第1電極E16と第2電極E26との間に、所定の電圧を印加すれば、電気発光(EL:electroluminescence)効果によって、機能性層F16から光L2が放出される。そのとき、ゲートG16に印加される電圧を調節し、発光特性を変化させたり、発光動作をオン/オフにしたりすることができる。図15のグラフェン素子において、機能性層F16に光L1が照射されることにより、機能性層F16で電気的エネルギーが発生する。図14において機能性層F16は、無機発光物質または有機発光物質を含み、図15において機能性層F16は、無機光活性物質または有機光活性物質を含むことができる。前記無機発光物質は、例えば、GaN、InAsのようなIII−V族化合物を含むことができる。図15のグラフェン素子は、光検出器またはフォトトランジスタなどに応用される。図14及び図15において、ゲートG16及び第2電極E26のうち少なくとも一つは、透明電極であり、第1電極E16も、透明電極であることができる。

0094

付け加えて、図14及び図15の構造において機能性層F16は、垂直に配置された(積層された)3層以上の層を含むことができる。そのとき、機能性層F16は、活性層(発光層または光活性層)、n型半導体層、p型半導体層などを含むことができる。

0095

本発明の他の実施形態によれば、互いに異なる機能を有する複数の機能性層を使用することもできる。すなわち、第1機能を有する第1機能性層、及び第2機能を有する第2機能性層を1つの素子に適用し、必要によって、第3機能を有する第3機能性層をさらに適用することもできる。図16及び図17は、互いに異なる機能を有する複数の機能性層を使用する場合を例示的に示す断面図である。図16及び図17の構造は、それぞれ図11及び図13と類似している。

0096

図16を参照すれば、グラフェン層GP17と第2電極E27との間に、側方に配置された複数の機能性層F17a,F17bが具備される。複数の機能性層F17a,F17bは、例えば、第1機能性層F17a及び第2機能性層F17bを含むことができる。第1機能性層F17aは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち1つの特性を有し、第2機能性層F17bは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の1つの特性を有することができる。その場合、図16のグラフェン素子は、スイッチング素子(電子素子/トランジスタ)の機能を有しながら、光電変換特性、不揮発性メモリ特性及び圧電特性のうち、2つの機能をさらに有することができる。図16において、参照番号G17,GI17,E17は、それぞれゲート、ゲート絶縁層及び第1電極を示している。

0097

図17を参照すれば、グラフェン層GP18と第2電極E28との間に、垂直に積層された(配置された)複数の機能性層F18a,F18bが具備される。複数の機能性層F18a,F18bは、例えば、第1機能性層F18a及び第2機能性層F18bを含むことができる。第1機能性層F18aは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち1つの特性を有し、第2機能性層F18bは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の1つの特性を有することができる。その場合、図17のグラフェン素子は、スイッチング素子(電子素子/トランジスタ)の機能を有しながら、光電変換特性、不揮発性メモリ特性及び圧電特性のうち、2つの機能をさらに有することができる。図17において、参照番号G18,GI18,E18は、それぞれゲート、ゲート絶縁層及び第1電極を示している。

0098

図16及び図17のグラフェン素子は、3層以上の機能性層を含むことができる。また、図16の機能性層F17a,F17bの少なくとも一部と、図17の機能性層F18a,F18bの少なくとも一部とを結合して使用することもできる。それを介して、多様なグラフェン素子を具現することができる。

0099

図18は、本発明の他の実施形態によるグラフェン素子を示す断面図である。

0100

図18を参照すれば、第1グラフェン層GP1と第2グラフェン層GP2とが具備される。第1グラフェンGP1層及び第2グラフェン層GPは、例えば、横に相互離隔して配置されることができる。第1グラフェン層GP1の第1領域に電気的に連結された第1電極要素E1が具備される。第2グラフェン層GP2の第1領域に電気的に連結された第2電極要素E2が具備される。第1グラフェン層GP1の一部(第2領域)、及び第2グラフェン層GP2の一部(第2領域)に対応する第3電極要素E3が具備される。第3電極要素E3は、第1電極要素E1と第2電極要素E2との間に、それらと離隔して配置されることができる。第3電極要素E3と第1グラフェン層GPとの間に、第1機能性層F1が具備される。第3電極要素E3と第2グラフェン層GP2との間に、第2機能性層F2が具備される。第1機能層F1及び第2機能性層F2は、相互離隔されるが、互いに接触されることができる。ここでは、第1機能層F1及び第2機能性層F2が相互離隔された場合を図示している。その場合、第1機能層F1及び第2機能性層F2の間、及び第1グラフェンGP1層及び第2グラフェン層GPの間の空間を埋める絶縁層IL1が具備される。絶縁層IL1は、h−BNのような二次元絶縁体から形成されるか、二次元物質ではない他の絶縁体からも形成される。第1グラフェンGP1層及び第2グラフェン層GPと離隔されたゲートG1が具備される。ゲートG1と、第1グラフェンGP1層及び第2グラフェン層GPとの間に、ゲート絶縁層GI1が具備される。

0101

本実施形態においては、ゲートG1上に、ゲート絶縁層GI1が具備され、ゲート絶縁層GI1上に、第1グラフェンGP1層及び第2グラフェン層GPが具備され、第1グラフェンGP1層及び第2グラフェン層GPの上に、第1電極要素E1、第2電極要素E2及び第3電極要素E3が具備される。第1機能性層F1は、第1グラフェン層GP1と第3電極要素E3との間に配置され、第2機能性層F2は、第2グラフェン層GP2と第3電極要素E3との間に配置されることができる。

0102

第1機能層F1及び第2機能性層F2のうち少なくとも1層は、図1の機能性層F10に対応する。従って、第1機能層F1及び第2機能性層F2のうち少なくとも1層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも1つの特性を有することができる。また、第1機能層F1及び第2機能性層F2は、互いに異なる物質を含み、互いに異なる物性を有することができる。例えば、第1機能層F1及び第2機能性層F2のうち一方、例えば、第1機能性層F1は、p型半導体であり、第1機能層F1及び第2機能性層F2のうち他方、例えば、第2機能性層F2は、n型半導体であることができる。その場合、本実施形態によるグラフェン素子は、相補性(complementary)インバータ構造を有することができる。

0103

図18のグラフェン素子が相補性インバータ構造を有する場合、第1電極E1は、電源端子(図示せず)に連結される。第2電極E2は、接地端子(図示せず)に連結される。言い換えれば、第2電極E2は、接地される。ゲートG1は、入力端子(図示せず)に連結される。第3電極E3は、出力端子(図示せず)に連結される。前記入端子を介して、ゲート電極G1に印加される入力信号(電圧)によって、第1機能層F1及び第2機能性層F2のオン/オフ状態が制御され、前記出力端子を介して出力される信号が異なるようになる。例えば、前記入力端子に、「1」に対応する信号が入力されたとき、前記出力端子を介して、「0」に対応する信号が出力される。また、前記入力端子に「0」に対応する信号が入力されたとき、前記出力端子を介して、「1」に対応する信号が出力される。従って、図18の素子は、インバータ機能を遂行することができる。

0104

図19は、図18の素子がインバータとして使用される場合の回路構成を示す回路図である。

0105

図19を参照すれば、第1トランジスタTR1と第2トランジスタTR2とが互いに連結されている。第1トランジスタTR1は、p型であり、第2トランジスタTR2は、n型であることができる。第1トランジスタTR1は、図18のゲートG1、第1グラフェン層GP1、第1電極E1、第3電極E3の一部及び第1機能性層F1から構成されることができる。第2トランジスタTR2は、図18のゲートG1、第2グラフェン層GP2、第2電極E2、第3電極E3の一部及び第2機能性層F2から構成されることができる。第1トランジスタTR1のドレインに、電源端子VDDが連結される。第1トランジスタTR1のソース、及び第2トランジスタTR2のドレインに、出力端子VOUTが共通して連結される。第2トランジスタTR2のソースに、接地端子VSSが連結される。第1トランジスタTR1及び第2トランジスタTR2のゲート(共通ゲート)に、入力端子VINが連結される。前述のように、入力端子VINを介して、前記共通ゲートに印加される入力信号(電圧)によって、第1トランジスタTR1及び第2トランジスタTR2のオン/オフ状態が制御され、出力端子VOUTを介して出力される信号が異なるようになる。インバータは、多様な論理素子及び電子回路の構成において、基本的な構成要素として適用されるために、本発明の実施形態によるインバータ機能を有するグラフェン素子は、多様な論理素子及び電子回路を構成するのに適用される。前記インバータを含む論理素子は、例えば、NAND素子NOR素子エンコーダ(encoder)、デコーダ(decorder)、MUX(multiplexer)、DEMUX(demultiplexer)、センスアンプ(sense amplifier)、オシレータ(oscillator)などであることができる。

0106

図18のグラフェン素子は、インバータ(図19)のような論理素子(電子素子)の機能を遂行しながら、同時に、他の機能をさらに有することができる。例えば、図18のグラフェン素子は、光電素子、メモリ素子、圧電素子のうち少なくとも1つの機能をさらに有することができる。図20は、図18のグラフェン素子を光電素子として活用する場合を示している。図20の構造において、ゲートG1及び第3電極E3のうち少なくとも一つは、透明な物質によって形成される。第1電極E1及び第2電極E2も、透明な物質によって形成される。図20において、参照番号L1は、第1機能層F1及び第2機能性層F2に入射する光を示している。

0107

本発明の他の実施形態によれば、図18の構造において,第1電極E1及び第2電極E2をいずれも「ソース電極」として使用して、第3電極E3を「ドレイン電極」として使用すれば、図18の構造を1つのトランジスタとして使用することができる。そのとき、第1機能性層F1がp型半導体であり、第2機能性層F2がn型半導体である場合、図18のグラフェン素子は、両極性トランジスタとして使用される。そのように、図18のグラフェン素子を両極性トランジスタとして使用する場合、第1グラフェンGP1層及び第2グラフェン層GPは、互いに接触されることができる。また、第1機能層F1及び第2機能性層F2も、互いに接触されることができる。

0108

図18を参照して説明した実施形態において、第1機能層F1及び第2機能性層F2のうち少なくとも1層は、発光物質、光活性物質、抵抗変化物質、相変化物質、強誘電物質、マルチフェロイック物質、多重安定性分子及び圧電物質のうち少なくとも一つを含むことができる。第1機能層F1及び第2機能性層F2のうち少なくとも1層は、III−V族化合物、遷移金属酸化物(TMO)、カルコゲナイド物質、ペロブスカイト物質、二次元物質及び有機物質のうち少なくとも一つを含むことができる。第1機能層F1及び第2機能性層F2のうち少なくとも1つの物質及び物性は、図1を参照して説明した機能性層F10の物質及び物性と同一であるか、あるいは類似しているので、それについての詳細な説明は繰り返さない。

0109

本発明の他の実施形態によれば、図18のグラフェン素子は、第1機能性層F1と第1グラフェン層GP1との間に具備された第1挿入層(図示せず)、第1機能性層F1と第3電極要素E3との間に具備された第2挿入層(図示せず)、第2機能性層F2と第2グラフェン層GP2との間に具備された第3挿入層(図示せず)、及び第2機能性層F2と第3電極要素E3との間に具備された第4挿入層(図示せず)のうち少なくとも1層をさらに含むことができる。前記第1挿入層ないし第4挿入層の物質及び物性は、図1を参照して説明した第1挿入層N10及び第2挿入層N20のそれと同一であるか、あるいは類似しているので、それについての反復説明は排除する。

0110

以下では、本発明の実施形態による多様なグラフェン素子の製造方法について説明する。

0111

図21Aないし図21Cは、本発明の一実施形態によるグラフェン素子の製造方法を示す断面図である。

0112

図21Aを参照すれば、ゲート100上に、ゲート絶縁層110を形成し、ゲート絶縁層110上に、グラフェン層120を形成することができる。ゲート絶縁層110は、蒸着(deposition)工程で形成し、グラフェン層120は、転移(transfer)工程で形成することができる。他の方法としては、Cu、Ni、Fe、Co、Pt、Ruのような金属(触媒金属)をゲート100として使用する場合、ゲート100上にh−BNを成長し、それをゲート絶縁層110として使用し、ゲート絶縁層110(h−BN)110上にグラフェンを直接成長し、グラフェン層120を形成することができる。ゲート絶縁層110とグラフェン層120とのの形成方法は、多様に変化する。

0113

図21Bを参照すれば、グラフェン層120の一部上に,機能性層140を形成することができる。機能性層140は、スパッタリング(sputtering)法や蒸発(evaporation)法のような物理蒸着(physical vapor deposition:PVD)で形成するか、化学蒸着(chemical vapor deposition:CVD)、原子層堆積(atomic layer deposition:ALD)、パルスレーザー堆積(pulsed laser deposition:PLD)などで形成することができる。あるいは、他の基板(図示せず)上に機能性層140を蒸着/成長した後、それをグラフェン層120上に転移することも可能である。機能性層140は、図1などを参照して説明した機能性層F10と同一の物質及び物性を有することができる。

0114

図21Cを参照すれば、グラフェン層120及び機能性層140上に、第1電極160A及び第2電極160Bを形成することができる。第1電極160Aは、機能性層140と離隔されたグラフェン層120の部分上に形成し、第2電極160Bは、機能性層140上に形成することができる。例えば、グラフェン層120及び機能性層140の上に所定の導電層を形成した後、前記導電層をパターニングし、第1電極160A及び第2電極160Bを形成することができる。または、リフトオフ(lift-off)工程を利用して、第1電極160A及び第2電極160Bを形成することもできる。それ以外にも、第1電極160A及び第2電極160Bを形成する方法は多様に変形される。図21Cの構造は、図5及び図9の構造に対応する。

0115

図21Aないし図21Cの製造方法を変形すれば、図1のような構造を形成することができる。例えば、図22に図示されているように、グラフェン層120と機能性層140との間に、第1挿入層130を形成し、機能性層140と第2電極160Bとの間に、第2挿入層150を形成することができる。第1挿入層130及び第2挿入層150の物質及び役割は、図1を参照して説明した第1挿入層N10及び第2挿入層N20のそれと同一であるか、あるいは類似している。第1挿入層130及び第2挿入層150のうち少なくとも1層は、形成しないこともある。

0116

図21C及び図22において、ゲート100及び第2電極160Bは、透明な物質によっても形成される。また、第1電極160Aも、透明な物質によって形成される。それを介して、機能性層140への光の接近や、機能性層140からの光の放出(抽出)を容易にし、グラフェン素子を光学素子として利用することができる。ここで、前記透明な物質(透明電極物質)は、例えば、グラフェンやITO(indium tin oxide)などを含むことができる。

0117

図23Aないし図23Dは、本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。

0118

図23Aを参照すれば、ゲート101上に、ゲート絶縁層111及びグラフェン層121を順に形成することができる。それは、図21Aを参照して説明したところと同一であるか、あるいは類似している。

0119

図23Bを参照すれば、グラフェン層121の一部領域上に、第1機能性層141aを形成することができる。第1機能性層141aは、例えば、n型半導体(または、p型半導体)であることができる。または、第1機能性層141aは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも1つの特性を有することができる。

0120

図23Cを参照すれば、グラフェン層121上に、第2機能性層141bを形成することができる。第2機能性層141bは、第1機能性層141aの横に配置されることができる。第2機能性層141bは、第1機能性層141aの側面に接触するように形成される。従って、第1機能層141a及び第2機能性層141bは、側方に配置されているといえる。第2機能性層141bは、例えば、p型半導体(または、n型半導体)であることができる。または、第2機能性層141bは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち少なくとも1つの特性を有することができる。第1機能性層141aが光電変換特性、不揮発性メモリ特性及び圧電特性のうち、いずれか1つの特性を有する場合、第2機能性層141bは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の1つの特性を有することができる。図23Cにおいて、第1機能性層141a及び第2機能性層141bは、それぞれ図11の第1層f1及び第2層f2に対応するか、図16の第1機能性層F17a及び第2機能性層F17bに対応する。第1機能性層141a及び第2機能性層141bを合わせ、1層の機能性層141と見ることができる。

0121

図23Dを参照すれば、グラフェン層121及び機能性層141の上に、第1電極161A及び第2電極161Bを形成することができる。それは、図22Cにおいて、第1電極160A及び第2電極160Bを形成するところと同一であるか、あるいは類似している。

0122

図24Aないし図24Eは、本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。

0123

図24Aを参照すれば、ゲート102上に、ゲート絶縁層112及びグラフェン層122を順に形成することができる。それは、図21Aを参照して説明したところと同一であるか、あるいは類似している。

0124

図24Bを参照すれば、グラフェン層122の一部領域上に、第1挿入層132を形成することができる。

0125

図24Cを参照すれば、第1挿入層132上に、第1機能性層142aを形成することができる。次に、第1機能性層142a上に、第2機能性層142bを形成することができる。第1機能性層142a及び第2機能性層142bのうち一方は、p型半導体であり、他方は、n型半導体であることができる。従って、第1機能層142a及び第2機能性層142bは、p/n構造を形成するか、n/p構造を形成するといえる。または、第1機能性層142aは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち、いずれか1つの特性を有し、第2機能性層142bは、光電変換特性、不揮発性メモリ特性及び圧電特性のうち他の1つの特性を有することができる。第1機能性層142a及び第2機能性層142bは、それぞれ図13の第1層f10及び第2層f20に対応するか、図17の第1機能性層F18a及び第2機能性層F18bに対応する。第1機能性層142a及び第2機能性層142bを合わせ、1層の機能性層142と見るができる。

0126

図24Dを参照すれば、機能性層142上に、第2挿入層152を形成することができる。第2挿入層152は、図13の第2挿入層N26、または図17の第2挿入層N28に対応する。

0127

図24Eを参照すれば、グラフェン層122と第2挿入層152との上に、それぞれ第1電極162A及び第2電極162Bを形成することができる。それは、図21Cにおいて、第1電極160A及び第2電極160Bを形成するところと同一であるか、あるいは類似している。

0128

図25Aないし図25Eは、本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。

0129

図25Aを参照すれば、ゲート103上に、ゲート絶縁層113及びグラフェン層123を順に形成することができる。それは、図21Aを参照して説明したところと同一であるか、あるいは類似している。

0130

図25Bを参照すれば、グラフェン層123上に、第1機能性層143a及び第2機能性層143bを含む機能性層143を形成することができる。第1機能性層143aは、p型半導体であり、第2機能性層143bは、n型半導体であることができる。または、第1機能性層143aがn型半導体であり、第2機能性層143bがp型半導体であることができる。または、第1機能層143a及び第2機能性層143bのうち少なくとも1層が、両極性半導体であることができる。第1機能層143a及び第2機能性層143bのうち少なくとも1層は、光電変換特性、不揮発性メモリ特性及び圧電特性のうち、いずれか1つの特性を有することができる。

0131

図25Cを参照すれば、機能性層143及びグラフェン層123をパターニングすることができる。それを介して、グラフェン層123から互いに離隔された第1グラフェン層123A及び第2グラフェン層123Bを形成することができる。また、機能性層143から互いに離隔された第1機能層143A及び第2機能性層143Bを形成することができる。第1機能層143A及び第2機能性層143Bは、それぞれ第1グラフェン層123A及び第2グラフェン層123Bに接触する。

0132

図25Dを参照すれば、第1グラフェン層123A及び第2グラフェン層123Bの間、並びに第1機能層143A及び第2機能性層143Bの間に、絶縁体50を形成することができる。絶縁体50は、図18の絶縁層IL1と同一の物質または類似した物質から形成することができる。一例として、絶縁体50は、h−BNのような二次元物質からも形成することができる。しかし、絶縁体50の物質は、h−BNに限定されるものではなく、多様に変化する。

0133

図25Eを参照すれば、第1グラフェン層123A及び第2グラフェン層123B、並びに第1機能性層143A及び第2機能性層143Bの上に、複数の電極163A,163B,163Cを形成することができる。それは、図21Cにおいて、複数の電極160A,160Bを形成するところと類似している。複数の電極163A,163B,163Cは、第1グラフェン層123Aに接触された第1電極163A、第2グラフェン層123Bに接触された第2電極163B、及び2層の機能性層143A,143B上に具備された第3電極163Cを含むことができる。第1機能性層143Aは、第1グラフェン層123Aと第3電極163Cとの間に具備され、第2機能性層143Bは、第2グラフェン層123Bと第3電極163Cとの間に具備される。図25Eの構造は、図18及び図20の構造に対応する。従って、図25Eの構造は、相補性インバータまたは両極性トランジスタの機能を有することができる。

0134

図26Aないし図26Dは、本発明の他の実施形態によるグラフェン素子の製造方法を示す断面図である。

0135

図26Aを参照すれば、基板200の一部上に、第2電極210を形成することができる。次に、基板200上に、第2電極210を覆う機能性層220を形成することができる。

0136

図26Bを参照すれば、機能性層220上に、機能性層220の一部(例えば、中央部)を露出させる開口部H1を有する絶縁層230を形成することができる。前記開口部H1は、第2電極210の上側に位置することができる。

0137

図26Cを参照すれば、絶縁層230、及びその周囲の基板200の上に、グラフェン層240を形成することができる。グラフェン層240は、開口部HI(図26B)を介して露出された機能性層220と接することができる。

0138

図26Dを参照すれば、機能性層220上側のグラフェン層240上に、ゲート絶縁層250及びゲート260を形成することができる。また、グラフェン層240上に、ゲート260と離隔された第1電極270を形成することができる。

0139

図示されていないが、機能性層220とグラフェン層240との間に、第1挿入層をさらに形成し、機能性層220と第2電極210との間に、第2挿入層をさらに形成することができる。前記第1挿入層及び第2挿入層の物質及び役割は、それぞれ図1の第1挿入層N10及び第2挿入層N20のそれと同一であるか、あるいは類似している。前記第1挿入層及び第2挿入層のうち少なくともいずれか1層は、形成しないこともある。

0140

以下では、本発明の実施形態による多様なグラフェン素子の動作方法について説明する。

0141

図27は、本発明の一実施形態によるグラフェン素子の動作時、電極間に印加される電圧Vds,Vgsについて説明するための断面図である。本実施形態のグラフェン素子は、図5の構造を有することにより、RRAMの機能を有するトランジスタ素子であることができる。

0142

図27を参照すれば、第1電極E12と第2電極E22との間に、第1電圧Vdsが印加され、第1電極E12とゲートG12との間に、第2電圧Vgsが印加される。そのとき、第1電極E12は、ソース(source)電極であり、第2電極E22は、ドレイン(drain)電極であることができる。第1電圧Vds及び第2電圧Vgsの符号及び強度などを制御し、グラフェン素子に対するオン/オフ動作及びメモリ動作を遂行することができる。第1電圧Vdsは、「ドレイン電圧」であり、第2電圧Vgsは、「ゲート(gate)電圧」とすることができる。そのとき、機能性層F12Aは、「抵抗変化層」であることができる。

0143

図28は、図27のグラフェン素子の平衡(equilibrium)状態でのエネルギーバンドダイヤグラムである。平衡状態は、電極E12,E22,G12に電圧が印加されていない状態であることができる。平衡状態では、図28に図示されているように、各電極E12,E22,G12のフェルミエネルギーレベル(EF:fermi energy level)が一致する。図28において、参照符号EV及びECは、それぞれ価電子最高エネルギーレベル(valence band maximum energy level)及び伝導帯最低エネルギーレベル(conduction band minimum energy level)を示している。かような表示は、図29ないし図32において同様である。図28において、機能性層F12Aは、第1抵抗値を有するといい図28の状態は、「第1抵抗状態R1」に対応するといえる。

0144

図29は、図27のグラフェン素子をターンオンさせる原理について説明するためのエネルギーダイヤグラムである。ゲートG12に、所定の正(+)の電圧を印加すれば、すなわち、図27において、第2電圧Vgsに所定の正(+)の電圧を印加すれば、機能性層F12Aとグラフェン層GP12とのエネルギーバリアが低くなりながら、第1電極(ソース電極)E12と第2電極(ドレイン電極)E22との間に電流に流れる。それは、前記グラフェン素子がトランジスタとしてターンオンされたことに対応する。ゲートG12に印加される電圧によって、機能性層F12Aとグラフェン層GP12とのエネルギーバリアの高さが制御され、トランジスタがオンまたはオフにもなる。

0145

図30ないし図32は、ゲート電圧を使用して、グラフェン素子の抵抗状態(メモリ状態)を変化させる方法を示すエネルギーバンドダイヤグラムである。

0146

図30を参照すれば、第1電極E12と第2電極E22との間に、所定の電圧(セット電圧)を印加した状態で、ゲートG12に、所定の正(+)の電圧を印加すれば、すなわち、第2電圧Vgsに所定の正(+)の電圧を印加すれば、機能性層F12Aは、第2抵抗値を有することができる。図30の状態は「第2抵抗状態R2」に対応する。

0147

図31を参照すれば、第1電極E12と第2電極E22との間に、所定の電圧(セット電圧)を印加した状態で、ゲートG12に電圧を印加しなければ、すなわち、第2電圧Vgsに0Vの電圧を印加すれば、機能性層F12Aのエネルギーバンドの傾きが増大しながら、機能性層F12Aは、第3抵抗値を有することができる。図31の状態は「第3抵抗状態R3」に対応する。

0148

図32を参照すれば、第1電極E12と第2電極E22との間に、所定の電圧(セット電圧)を印加した状態で、ゲートG12に所定の負(−)の電圧を印加すれば、すなわち、第2電圧Vgsに所定の負(−)の電圧を印加すれば、機能性層F12Aのエネルギーバンドの傾きがさらに増大しながら、機能性層F12Aは、第4抵抗値を有することができる。図32の状態は「第4抵抗状態R4」に対応する。

0149

図30ないし図32を参照して説明したように、ゲートG12に印加する電圧を調節することにより、機能性層F12Aの抵抗状態を多様に変化させることができる。言い換えれば、ゲートG12に印加する電圧を制御し、機能性層F12Aの両端に印加される電場(electric field)の強度を調節することにより、機能性層F12Aの抵抗値を変化させることができる。前記電場の強度が比較的小さい場合(図30)、機能性層F12内に生成される導電性フィラメント(conducting filament)の大きさが小さいか、あるいは個数が少ないために、機能性層F12Aは、比較的大きい抵抗値を有することができる。一方、前記電場の強度が比較的大きい場合(図32)、機能性層F12A内に生成される導電性フィラメントが大きいか、あるいは個数が多いために、機能性層F12Aは、比較的低い抵抗値を有することができる。従って、図28の抵抗状態をR1とし、図30ないし図32の抵抗状態を、それぞれR2、R3、R4とすれば、それら抵抗値の大きさは、「R1>R2>R3>R4」であることができる。そのように、ゲートG12に印加する電圧の大きさによって、グラフェン層GP12と第2電極E22との間に印加される電場の大きさが異なるので、それにより、RRAMメモリ層(すなわち、機能性層F12A)に生成されるフィラメントの個数や大きさを調節することができる。従って、マルチステート(multi-state)またはマルチレベル(multi-level)のメモリ素子を具現することができる。

0150

図30ないし図32は、第1電極E12と第2電極E22との間、すなわち、ソース電極とドレイン電極との間に、セット電圧を印加する場合に係わるものであり、リセット電圧は、前記セット電圧と反対の符号で印加される。

0151

図33は、本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Vds,Vgsについて説明するための断面図である。本実施形態のグラフェン素子は、図5の構造を有することにより、FRAMの機能を有するトランジスタ素子であることができる。

0152

図33を参照すれば、第1電極E12と第2電極E22との間に、第1電圧Vdsが印加され、第1電極E12とゲートG12との間に、第2電圧Vgsが印加される。そのとき、第1電極E12は、ソース電極であり、第2電極E22は、ドレイン電極であることができる。第1電圧Vds及び第2電圧Vgsの符号及び強度などを制御し、グラフェン素子に対するオン/オフ動作及びメモリ動作を遂行することができる。第1電圧Vdsは、「ドレイン電圧」であり、第2電圧Vgsは、「ゲート電圧」とすることができる。そのとき、機能性層F12Bは、「強誘電メモリ層」であることができる。

0153

図34は、図33のグラフェン素子の平衡状態でのエネルギーバンドダイヤグラムである。平衡状態は、電極E12,E22,G12に電圧が印加されていない状態であることができる。図34において、機能性層F12の電気的分極PEは、0であることができる。

0154

図35は、図33のグラフェン素子をターンオンさせる原理について説明するためのエネルギーダイヤグラムである。ゲートG12に、所定の正(+)の電圧を印加すれば、すなわち、図33において、第2電圧Vgsに所定の正(+)の電圧を印加すれば、機能性層F12Bとグラフェン層GP12とのエネルギーバリアが低くなりながら、第1電極(ソース電極)E12と第2電極(ドレイン電極)E22との間に電流に流れる。それは、前記グラフェン素子がトランジスタとしてターンオンされたところに対応する。ゲートG12に印加される電圧によって、機能性層F12Bとグラフェン層GP12とのエネルギーバリアの高さが制御され、トランジスタがオンまたはオフにもなる。

0155

図36及び図37は、図33のグラフェン素子において、機能性層F12Bが、第1分極及び第2分極を有する場合を示すエネルギーバンドダイヤグラムである。

0156

図36を参照すれば、第1電極E12と第2電極E22との間に、第1電圧を印加することにより、グラフェン層GP12と第2電極E22との間に、第1電場を印加し、結果として、機能性層F12Bに、電気的双極子(dipole)を形成することができる。そのとき、機能性層F12Bは、第2電極E22側に、負(−)の極性を有し、グラフェン層GP12側に、正(+)の極性を有することができる。その場合、機能性層F12Bは、第1分極を有するといえる。

0157

図37を参照すれば、第1電極E12と第2電極E22との間に、第2電圧を印加することにより、グラフェン層GP12と第2電極E22との間に、第2電場を印加し、結果として、機能性層F12Bに、電気的双極子を形成することができる。前記第2電圧の方向は、前記第1電圧の方向と反対であり、前記第2電場の方向も、前記第1電場の方向と反対である。そのとき、機能性層F12Bは、第2電極E22側に、正(+)の極性を有し、グラフェン層GP12側に、負(−)の極性を有することができる。その場合、機能性層F12Bは、第2分極を有するといえる。

0158

図36及び図37のように、機能性層F12Bに形成された双極子によって、機能性層F12Bとグラフェン層GP12とのエネルギーバリアの高さが変化する。結果として、グラフェン素子のスレショルド電圧(トランジスタのスレショルド電圧)が変化し、かような原理を利用して、前記グラフェン素子をメモリ素子として応用することができる。そのとき、使用する電圧は、一般的なフラッシュメモリで使用する電圧より小さいので、本実施形態によるメモリ素子(FRAM)は、低電力で駆動される。

0159

図38は、本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Vds,Vgsについて説明するための断面図である。本実施形態のグラフェン素子は、図5の構造を有することにより、圧電素子の機能を有するトランジスタ素子であることができる。

0160

図38を参照すれば、第1電極E12と第2電極E22との間に、第1電圧Vdsが印加され、第1電極E12とゲートG12との間に、第2電圧Vgsが印加される。そのとき、第1電極E12は、ソース電極であり、第2電極E22は、ドレイン電極であることができる。第1電圧Vds及び第2電圧Vgsの符号及び強度などを制御し、グラフェン素子に対するオン/オフ動作及びメモリ動作を遂行することができる。第1電圧Vdsは、「ドレイン電圧」であり、第2電圧Vgsは、「ゲート電圧」とすることができる。そのとき、機能性層F12Cは、「圧電物質層」であることができる。

0161

図39は、図38のグラフェン素子の平衡状態でのエネルギーバンドダイヤグラムである。平衡状態は、電極E12,E22,G12に電圧が印加されていない状態であることができる。

0162

図40は、図38のグラフェン素子をターンオンさせる原理について説明するためのエネルギーダイヤグラムである。ゲートG12に、所定の正(+)の電圧を印加すれば、すなわち、図38において、第2電圧Vgsに所定の正(+)の電圧を印加すれば、機能性層F12Cとグラフェン層GP12とのエネルギーバリアが低くなりながら、第1電極(ソース電極)E12と第2電極(ドレイン電極)E22との間に電流に流れる。それは、前記グラフェン素子がトランジスタとしてターンオンされたところに対応する。ゲートG12に印加される電圧によって、機能性層F12Cとグラフェン層GP12とのエネルギーバリアの高さが制御され、トランジスタがオンまたはオフにもなる。

0163

図41は、図38のグラフェン素子において、機能性層F12Cの圧電特性によって、電気的エネルギーが発生する原理を示すエネルギーバンドダイヤグラムである。

0164

図41を参照すれば、機能性層F12Cが機械的に変形されれば、すなわち、機能性層F12Cが圧縮変形されるか、あるいは引っ張り変形されれば、圧電特性によって、機能性層F12Cにおいて電気的エネルギーが発生する。すなわち、機能性層F12Cから電圧/電流が発生する。かような原理を利用して、電気的エネルギーを蓄積するエネルギーハーベスタ(energy harvester)または圧電センサを具現することができる。そのとき、ゲートG12に印加する電圧によって、圧電素子の特性が制御される。従って、本発明の実施形態によれば、特性制御が容易な圧電素子を具現することができる。

0165

図42は、本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Vds,Vgsについて説明するための断面図である。本実施形態のグラフェン素子は、図9の構造を有することにより、光検出器/フォトトランジスタ/光発電素子の機能を有する素子であることができる。

0166

図42を参照すれば、第1電極E14と第2電極E24との間に、第1電圧Vdsが印加され、第1電極E14とゲートG14との間に、第2電圧Vgsが印加される。そのとき、第1電極E14は、ソース電極であり、第2電極E24は、ドレイン電極であることができる。第1電圧Vdsは、「ドレイン電圧」であり、第2電圧Vgsは、「ゲート電圧」とすることができる。そのとき、機能性層F14Aは、「n型半導体層」であり、「光活性層」であることができる。

0167

図43は、図42のグラフェン素子の平衡状態でのエネルギーバンドダイヤグラムであり、光による電流発生原理について説明するための図面である。

0168

図43を参照すれば、機能性層F14Aに光が照射されれば、機能性層F14Aにおいて、電子eと正孔hとが生成され、それらが、第2電極E24とグラフェン層GP14とに分離されて電流が流れる(光検出器/フォトトランジスタ)。または、前記電子eと正孔hとの生成により、機能性層F14Aの両端間電位差が発生する(光発電素子)。

0169

図44は、図42のグラフェン素子のゲートG14に電圧を印加したとき、エネルギーバンドダイヤグラムの変化を示している。

0170

図44を参照すれば、ゲートG14に、所定の電圧を印加すれば、機能性層F14Aとグラフェン層GP14とのエネルギーバリアが低下する。機能性層F14Aがn型半導体である場合、前記ゲートG14に印加した電圧は、正(+)の電圧であることができる。そのとき、機能性層F14Aによる内部電位(built-in potential)が低下する。一方、ゲートG14に、所定の負(−)の電圧を印加すれば(図示せず)、前記内部電位が上昇し、機能性層F14Aとグラフェン層GP14とのエネルギーバリアが増大する。ゲートG14に印加された電圧によって、光によって生成される電子eと正孔hとの分離効率が調節される。

0171

図45は、図42のグラフェン素子において、機能性層F14Bがp型半導体層である場合を示している。前記グラフェン素子は、光検出器/フォトトランジスタ/光発電素子の機能を有する素子であることができる。

0172

図46は、図45のグラフェン素子の平衡状態でのエネルギーバンドダイヤグラムであり、光による電流発生原理について説明するための図面である。

0173

図46を参照すれば、p型半導体層である機能性層F14Bに光が照射されれば、機能性層F14Bにおいて、電子eと正孔hとが生成され、それらが、第2電極E24とグラフェン層GP14とに分離されて電流が流れる(光検出器/フォトトランジスタ)。または、前記電子eと正孔hとの生成によって、機能性層F14Bの両端間に電位差が発生する(光発電素子)。

0174

図47は、図45のグラフェン素子のゲートG14に電圧を印加したとき、エネルギーバンドダイヤグラムの変化を示している。

0175

図47を参照すれば、ゲートG14に、所定の電圧を印加すれば、機能性層F14Bとグラフェン層GP14とのエネルギーバリアが低下する。機能性層F14Bがp型半導体である場合、前記ゲートG14に印加した電圧は、負(−)の電圧であることができる。そのとき、機能性層F14Bによる内部電位が低下する。一方、ゲートG14に、所定の正(+)の電圧を印加すれば(図示せず)、前記内部電位が上昇し、機能性層F14Bとグラフェン層GP14とのエネルギーバリアが増大する。ゲートG14に印加された電圧によって、光によって生成される電子eと正孔hとの分離効率が調節される。

0176

図48は、本発明の他の実施形態によるグラフェン素子の動作時、電極間に印加される電圧Vds,Vgsについて説明するための断面図である。本実施形態のグラフェン素子は、図13の構造を有することにより、発光素子の機能を有する素子(トランジスタ)であることができる。機能性層F16Aは、第1層f11及び第2層f22を含むことができる。

0177

図48を参照すれば、第1電極E16と第2電極E26との間に、第1電圧Vdsが印加され、第1電極E16とゲートG16との間に、第2電圧Vgsが印加される。かような第1電圧Vds及び第2電圧Vgsの印加は、図27を参照して説明したところと類似している。

0178

図49は、図48のグラフェン素子の平衡状態でのエネルギーバンドダイヤグラムである。

0179

図50は、図48のグラフェン素子の機能性層F16Aで発光される原理を示すエネルギーバンドダイヤグラムである。

0180

図50を参照すれば、ゲートG16に所定の電圧を印加し、グラフェン層G16と、機能性層F16Aの第1層f11とのエネルギーバリアを低くし、第2電極E26とグラフェン層GP16との間に、すなわち、第2電極E26と第1電極E16との間に、電圧を印加すれば、電子eとホールhとが機能性層F16Aの内部に移動して結合することにより、光が放出される。そのとき、前記ゲートG16に印加する電圧は、所定の負(−)の電圧であることができる。もし反対符号の電圧をゲートG16に印加すれば、グラフェン層G16と機能性層F16Aとのエネルギーバリアが高くなりながら、発光されない。すなわち、ゲートG16に印加する電圧によって、発光特性が制御される。

0181

以上で説明したように、本発明の実施形態によれば、多機能を有するグラフェン素子を具現することができる。すなわち、グラフェンに機能性物質層を結合し、優秀な性能を有しながら、多様な機能を遂行することができるグラフェン素子を具現することができる。例えば、スイッチング素子/電子素子(例えば、トランジスタ)の構造内に、メモリ素子、圧電素子及び光電素子の特性/機能のうち少なくとも一つを有するグラフェン素子を具現することができる。かようなグラフェン素子は、多様な電子装置/電子回路/論理素子に適用される。

0182

前述のところにおいて、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、具体的な実施形態の例示として解釈されなければならない。例えば、本発明が属する技術分野で当業者であるならば、図1ないし図20のグラフェン素子の構成は、多様に変形されるということを理解することができるであろう。また、機能性層F10は、メモリ特性、圧電特性、光電変換特性の外に、他の特性(機能)をさらに有するということを理解することができるであろう。同時に、図21Aないし図21C図22図23Aないし図23D図24Aないし図24E図25Aないし図25E、及び図26Aないし図26Dを参照して説明したグラフェン素子の製造方法、並びに図27ないし図50を参照して説明したグラフェン素子の動作方法も、多様に変化する可能性があるということを理解することができるであろう。そして、本発明の実施形態によるグラフェン素子は、多様な半導体素子及び電子装置に、さまざまな目的に適用されるということを理解することができるであろう。従って、本発明の範囲は、説明された実施形態によって決められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。

0183

本発明のグラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置は、例えば、メモリ関連、光検出関連、光発電関連、発光関連の技術分野に効果的に適用可能である。

0184

100〜103,G10〜G18ゲート
110〜113,GI10〜GI18ゲート絶縁層
120〜123,GP10〜GP18グラフェン層
130,132,N10〜N18 第1挿入層
140〜143, F10〜F18機能性層
150,152,N20〜N28 第2挿入層
160A〜163A 第1電極
160B〜163B 第2電極
163C 第3電極
E10〜E18 第1電極
E20〜E28 第2電極

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