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技術 インタフェース回路、それを用いた半導体集積回路

出願人 ローム株式会社
発明者 辻将信
出願日 2014年6月25日 (6年6ヶ月経過) 出願番号 2014-130714
公開日 2016年1月18日 (4年11ヶ月経過) 公開番号 2016-010069
状態 特許登録済
技術分野 半導体素子を用いたパルス発生器 論理回路II
主要キーワード 低スルーレート 振幅レンジ ハイレベル入力 天地反転 差動インタフェース 振幅増幅 高スルーレート レベルダイヤグラム
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図面 (14)

課題

消費電力を低減しつつ、高速遷移する信号を生成可能なインタフェース回路を提供する。

解決手段

インタフェース回路10は、第1回路4から第1電圧振幅ΔV1を有する入力信号INを受け、第2回路6に第2電圧振幅ΔV2を有する出力信号UTを出力する。レベルシフタ12は、クロスカップルされた第1CMOSインバータ20および第2CMOSインバータ22と、第1CMOSインバータ20および第2CMOSインバータ22に流れる電流を制限する電流制限回路24と、を含み、入力信号INを差動形式中間信号NTに変換する。ラッチ回路14は、レベルシフタ12から中間信号INTを受け、中間信号INTのP極信号、N極信号に応じて状態遷移する。

概要

背景

近年、半導体集積回路あるいは回路システム(以下、半導体集積回路と総称する)に対する低消費電力化要請が高まっている。かかる要請に応えるために、半導体集積回路は、複数の回路ブロックに分割され、回路ブロックごとに最適な異なる電圧振幅で動作し、あるいは異なる電源電圧で動作するように構成されている。

図1は、複数の回路ブロックを備える半導体集積回路のブロック図である。半導体集積回路2rは、第1回路4、第2回路6、インタフェース回路10rを備える。第1回路4は、第1電源電圧VDD1および接地電圧SSからなる電源レールと接続されており、その内部のデジタル信号は、第1電源電圧VDD1をハイレベル、接地電圧VSSをローレベルとする二値スイングする。第2回路6は、第2電源電圧VDD2および接地電圧VSSからなる電源レールと接続されており、その内部のデジタル信号は、第2電源電圧VDD2をハイレベル、接地電圧VSSをローレベルとする二値でスイングする。

以下では、VDD1<VDD2であるものとする。インタフェース回路10rは、第1回路4と第2回路6の間に挿入され、VSSとVDD1の間で遷移する入力信号INを受け、VSSとVDD2の間でフルスイングする出力信号UTに変換し、後段の第2回路6に出力する。

概要

消費電力を低減しつつ、高速に遷移する信号を生成可能なインタフェース回路を提供する。インタフェース回路10は、第1回路4から第1電圧振幅ΔV1を有する入力信号INを受け、第2回路6に第2電圧振幅ΔV2を有する出力信号OUTを出力する。レベルシフタ12は、クロスカップルされた第1CMOSインバータ20および第2CMOSインバータ22と、第1CMOSインバータ20および第2CMOSインバータ22に流れる電流を制限する電流制限回路24と、を含み、入力信号INを差動形式中間信号NTに変換する。ラッチ回路14は、レベルシフタ12から中間信号INTを受け、中間信号INTのP極信号、N極信号に応じて状態遷移する。

目的

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

第1回路から第1電圧振幅を有する入力信号を受け、第2回路に第2電圧振幅を有する出力信号を出力するインタフェース回路であって、クロスカップルされた第1CMOSインバータおよび第2CMOSインバータと、前記第1CMOSインバータおよび前記第2CMOSインバータに流れる電流を制限する電流制限回路と、を含み、前記入力信号差動形式中間信号に変換するレベルシフタと、前記レベルシフタから前記中間信号を受け、前記中間信号のP極信号、N極信号に応じて状態遷移するラッチ回路と、を備えることを特徴とするインタフェース回路。

請求項2

前記第1CMOSインバータは、ゲートが前記第2CMOSインバータの出力と接続された第1NMOSトランジスタと、ゲートに前記入力信号のP極信号が入力される第1PMOSトランジスタと、を含み、前記第2CMOSインバータは、ゲートが前記第1CMOSインバータの出力と接続された第2NMOSトランジスタと、ゲートに前記入力信号のN極信号が入力される第2PMOSトランジスタと、を含むことを特徴とする請求項1に記載のインタフェース回路。

請求項3

前記ラッチ回路は、クロスカップルされたNANDゲートペアを含むことを特徴とする請求項2に記載のインタフェース回路。

請求項4

前記電流制限回路は、前記第1NMOSトランジスタおよび前記第2NMOSトランジスタそれぞれのソースに接続された電流源を含むことを特徴とする請求項2または3に記載のインタフェース回路。

請求項5

前記電流制限回路は、前記第1PMOSトランジスタおよび前記第2PMOSトランジスタそれぞれのソースに接続された電流源を含むことを特徴とする請求項2または3に記載のインタフェース回路。

請求項6

前記第1CMOSインバータは、前記第1NMOSトランジスタと前記第1PMOSトランジスタの間に挿入され、そのゲートに前記入力信号のP極信号が入力される第3NMOSトランジスタをさらに含み、前記第2CMOSインバータは、前記第2NMOSトランジスタと前記第2PMOSトランジスタの間に挿入され、そのゲートに前記入力信号のN極信号が入力される第4NMOSトランジスタをさらに含むことを特徴とする請求項2から5のいずれかに記載のインタフェース回路。

請求項7

前記第1CMOSインバータは、前記第1NMOSトランジスタと前記第1PMOSトランジスタの間に挿入され、そのゲートに接地電圧を受ける第5PMOSトランジスタをさらに含み、前記第2CMOSインバータは、前記第2NMOSトランジスタと前記第2PMOSトランジスタの間に挿入され、そのゲートに前記接地電圧を受ける第6PMOSトランジスタをさらに含むことを特徴とする請求項2から6のいずれかに記載のインタフェース回路。

請求項8

前記第1CMOSインバータは、ゲートに前記入力信号のP極信号が入力される第1NMOSトランジスタと、ゲートが前記第2CMOSインバータの出力と接続された第1PMOSトランジスタと、を含み、前記第2CMOSインバータは、ゲートに前記入力信号のN極信号が入力される第2NMOSトランジスタと、ゲートが前記第1CMOSインバータの出力と接続された第2PMOSトランジスタと、を含むことを特徴とする請求項1に記載のインタフェース回路。

請求項9

前記ラッチ回路は、クロスカップルされたNORゲートのペアを含むことを特徴とする請求項8に記載のインタフェース回路。

請求項10

前記電流制限回路は、前記第1PMOSトランジスタおよび前記第2PMOSトランジスタそれぞれのソースに接続された電流源を含むことを特徴とする請求項8または9に記載のインタフェース回路。

請求項11

前記電流制限回路は、前記第1NMOSトランジスタおよび前記第2NMOSトランジスタそれぞれのソースに接続された電流源を含むことを特徴とする請求項8または9に記載のインタフェース回路。

請求項12

前記第1CMOSインバータは、前記第1NMOSトランジスタと前記第1PMOSトランジスタの間に挿入され、そのゲートに前記入力信号のP極信号が入力される第3PMOSトランジスタをさらに含み、前記第2CMOSインバータは、前記第2NMOSトランジスタと前記第2PMOSトランジスタの間に挿入され、そのゲートに前記入力信号のN極信号が入力される第4PMOSトランジスタをさらに含むことを特徴とする請求項8から11のいずれかに記載のインタフェース回路。

請求項13

前記第1CMOSインバータは、前記第1NMOSトランジスタと前記第1PMOSトランジスタの間に挿入され、そのゲートに電源電圧を受ける第5NMOSトランジスタをさらに含み、前記第2CMOSインバータは、前記第2NMOSトランジスタと前記第2PMOSトランジスタの間に挿入され、そのゲートに前記電源電圧を受ける第6NMOSトランジスタをさらに含むことを特徴とする請求項8から12のいずれかに記載のインタフェース回路。

請求項14

前記第1CMOSインバータは、第1NMOSトランジスタと、第1PMOSトランジスタと、前記第1NMOSトランジスタと前記第1PMOSトランジスタの間に挿入され、そのゲートに前記入力信号のP極信号が入力される第3MOSトランジスタと、を含み、前記第2CMOSインバータは、第2NMOSトランジスタと、第2PMOSトランジスタと、前記第2NMOSトランジスタと前記第2PMOSトランジスタの間に挿入され、そのゲートに前記入力信号のN極信号が入力される第4MOSトランジスタと、を含むことを特徴とする請求項1に記載のインタフェース回路。

請求項15

前記第1CMOSインバータは、第1NMOSトランジスタと、第1PMOSトランジスタと、前記第1NMOSトランジスタと前記第1PMOSトランジスタの間に挿入され、そのゲートに所定電位を受ける第5MOSトランジスタと、を含み、前記第2CMOSインバータは、第2NMOSトランジスタと、第2PMOSトランジスタと、前記第2NMOSトランジスタと前記第2PMOSトランジスタの間に挿入され、そのゲートに前記所定電位を受ける第6MOSトランジスタと、を含むことを特徴とする請求項1に記載のインタフェース回路。

請求項16

前記ラッチ回路は、クロスカップルされたNANDゲートのペアを含むことを特徴とする請求項1に記載のインタフェース回路。

請求項17

前記ラッチ回路は、クロスカップルされたNORゲートのペアを含むことを特徴とする請求項1に記載のインタフェース回路。

請求項18

ひとつの半導体基板一体集積化されることを特徴とする請求項1から17のいずれかに記載のインタフェース回路。

請求項19

第1電圧振幅を有する入力信号を生成する第1回路と、電源レール電位差が、前記第1電圧振幅より大きな第2回路と、前記第1回路からの信号を受け、前記第2回路に出力する請求項1から18のいずれかに記載のインタフェース回路と、を備えることを特徴とする半導体集積回路

請求項20

前記第1回路は、アナログコアを含み、前記第2回路は、デジタルコアを含むことを特徴とする請求項19に記載の半導体集積回路。

請求項21

前記第1回路は、クロック信号を生成するオシレータを含み、前記インタフェース回路は、前記クロック信号を受け、前記第2回路に出力することを特徴とする請求項19または20に記載の半導体集積回路。

技術分野

0001

本発明は、2つの回路ブロック間デジタル信号の受け渡しを行うインタフェース回路に関する。

背景技術

0002

近年、半導体集積回路あるいは回路システム(以下、半導体集積回路と総称する)に対する低消費電力化要請が高まっている。かかる要請に応えるために、半導体集積回路は、複数の回路ブロックに分割され、回路ブロックごとに最適な異なる電圧振幅で動作し、あるいは異なる電源電圧で動作するように構成されている。

0003

図1は、複数の回路ブロックを備える半導体集積回路のブロック図である。半導体集積回路2rは、第1回路4、第2回路6、インタフェース回路10rを備える。第1回路4は、第1電源電圧VDD1および接地電圧SSからなる電源レールと接続されており、その内部のデジタル信号は、第1電源電圧VDD1をハイレベル、接地電圧VSSをローレベルとする二値スイングする。第2回路6は、第2電源電圧VDD2および接地電圧VSSからなる電源レールと接続されており、その内部のデジタル信号は、第2電源電圧VDD2をハイレベル、接地電圧VSSをローレベルとする二値でスイングする。

0004

以下では、VDD1<VDD2であるものとする。インタフェース回路10rは、第1回路4と第2回路6の間に挿入され、VSSとVDD1の間で遷移する入力信号INを受け、VSSとVDD2の間でフルスイングする出力信号UTに変換し、後段の第2回路6に出力する。

先行技術

0005

特開2003−235251号公報

発明が解決しようとする課題

0006

半導体集積回路2r全体の消費電流消費電力)について検討する。
第2回路6がCMOS(Complementary Metal Oxide Semiconductor)アーキテクチャもとづくデジタル回路であるとする。デジタル回路の消費電流は、(i)トランジスタ配線などの寄生容量の充放電電流による損失、(ii)その内部のCMOSインバータ貫通電流の損失、(iii)リーク電流の損失、などの合計で表され、それらの割合は、回路規模や回路の動作状況などに応じて異なる。貫通電流は、CMOSインバータを構成する上側のPMOSトランジスタと下側のNMOSトランジスタが同時にオンしたときに流れる電流であり、CMOSインバータの入力信号がハイレベル電圧とローレベル電圧の中間的な電圧レベルをとるときに、言い換えれば入力信号の遷移中に流れる。低電力前段回路と併用されるデジタル回路では、前段回路からの信号の遷移速度が遅くなるため、その信号がデジタル回路内を伝送する際の貫通電流にもとづく損失が特に問題となる。

0007

図1の半導体集積回路2rにおいて、第2回路6の消費電力を低減するためには、半導体集積回路2を構成するCMOSインバータの貫通電流を低減すればよく、そのためには、入力信号の遷移速度(スルーレート)を高めればよい。

0008

図2(a)、(b)は、本発明者が検討したインタフェース回路10rの回路図である。図2(a)のインタフェース回路10rは、電圧コンパレータ200を備える。電圧コンパレータ200は、信号の遷移の有無にかかわらず定常的な電流Icを供給する必要があり、消費電力が大きい。また出力信号OUTの遷移速度を速めるためには、電流量Icを増大する必要があり、低消費電力化が厳しく要求される用途には適さない。

0009

図2(b)のインタフェース回路10rは、クロスカップルされた2つのCMOSインバータ204、206を含むレベルシフタ202である。このレベルシフタ202は、信号のレベル遷移が発生しないときには消費電流がゼロであるが、入力信号INP/INNの遷移速度が遅い場合には、遷移期間の間、貫通電流が流れることとなり、低消費電力化が困難である。

0010

本発明は係る課題に鑑みてなされたものあり、そのある態様の例示的な目的のひとつは、消費電力を低減しつつ、高速に遷移する信号を生成可能なインタフェース回路の提供にある。

課題を解決するための手段

0011

本発明のある態様は、第1回路から第1電圧振幅を有する入力信号を受け、第2電圧振幅で動作する第2回路に出力信号を出力するインタフェース回路に関する。インタフェース回路は、レベルシフタと、ラッチ回路と、を備える。レベルシフタは、クロスカップルされた第1CMOSインバータおよび第2CMOSインバータと、第1CMOSインバータおよび第2CMOSインバータに流れる電流を制限する電流制限回路と、を含み、入力信号を差動形式中間信号に変換する。ラッチ回路は、レベルシフタから中間信号を受け、中間信号のP極信号、N極信号に応じて状態遷移する。

0012

この態様によると、前段の電流制限回路を設けたレベルシフタにより、消費電力の増大を抑えつつ、入力信号が振幅増幅レベルシフトともいう)される。そして後段のラッチ回路によって、前段のレベルシフタにおいて振幅増幅された中間信号をさらに高速に遷移させて後段の第2回路に供給することができる。

0013

(PMOS入力)
第1CMOSインバータは、ゲートが第2CMOSインバータの出力と接続された第1NMOSトランジスタと、ゲートに入力信号のP極信号が入力される第1PMOSトランジスタと、を含んでもよい。第2CMOSインバータは、ゲートが第1CMOSインバータの出力と接続された第2NMOSトランジスタと、ゲートに入力信号のN極信号が入力される第2PMOSトランジスタと、を含んでもよい。
この場合、インタフェース回路の電源電圧をハイレベル、それより低い電圧をローレベルとしてスイングする入力信号を好適にレベルシフトできる。

0014

ラッチ回路は、クロスカップルされたNANDゲートペアを含んでもよい。
中間信号のP極信号、N極信号のネガティブエッジの遷移速度が遅くなる場合、中間信号のP極信号、N極信号がともにハイレベルとなる期間が生じうる。そこでセット、リセットの両方がハイレベルとなる状態を許容するNAND型のラッチ回路を用いることで、回路動作が不安定になるのを防止できる。

0015

第1CMOSインバータは、第1NMOSトランジスタと第1PMOSトランジスタの間に挿入され、そのゲートに入力信号のP極信号が入力される第3NMOSトランジスタをさらに含んでもよい。第2CMOSインバータは、第2NMOSトランジスタと第2PMOSトランジスタの間に挿入され、そのゲートに入力信号のN極信号が入力される第4NMOSトランジスタをさらに含んでもよい。
CMOSインバータに、ゲートに入力信号が入力されるMOSトランジスタを挿入することにより、入力信号に対するミラー効果による寄生容量の影響を低減し、入力信号のスルーレートの低下を抑制できる。

0016

第1CMOSインバータは、第1NMOSトランジスタと第1PMOSトランジスタの間に挿入され、そのゲートに接地電圧を受ける第5PMOSトランジスタをさらに含んでもよい。第2CMOSインバータは、第2NMOSトランジスタと第2PMOSトランジスタの間に挿入され、そのゲートに接地電圧を受ける第6PMOSトランジスタをさらに含んでもよい。
CMOSインバータに、ゲートに固定電圧が入力されるMOSトランジスタを挿入することにより、中間信号および正帰還に対するミラー効果による寄生容量の影響を低減し、および/または、負荷として作用するMOSトランジスタのインピーダンス変化速度を高めて中間信号のスルーレートを改善することができる。

0017

NMOS入力)
第1CMOSインバータは、ゲートに入力信号のP極信号が入力される第1NMOSトランジスタと、ゲートが第2CMOSインバータの出力と接続された第1PMOSトランジスタと、を含んでもよい。第2CMOSインバータは、ゲートに入力信号のN極信号が入力される第2NMOSトランジスタと、ゲートが第1CMOSインバータの出力と接続された第2PMOSトランジスタと、を含んでもよい。
この場合、接地電圧をローレベル、それより高い電圧をハイレベルとしてスイングする入力信号を好適にレベルシフトできる。

0018

ラッチ回路は、クロスカップルされたNORゲートのペアを含んでもよい。
中間信号のP極信号、N極信号のポジティブエッジの遷移速度が遅くなる場合、中間信号のP極信号、N極信号がともにローレベルとなる期間が生じうる。そこでセット、リセットの両方がローレベルとなる状態を許容するNOR型のラッチ回路を用いることで、回路動作が不安定になるのを防止できる。

0019

第1CMOSインバータは、第1NMOSトランジスタと、第1PMOSトランジスタと、第1NMOSトランジスタと第1PMOSトランジスタの間に挿入され、そのゲートに所定電位を受ける第5MOSトランジスタと、を含んでもよい。第2CMOSインバータは、第2NMOSトランジスタと、第2PMOSトランジスタと、第2NMOSトランジスタと第2PMOSトランジスタの間に挿入され、そのゲートに所定電位を受ける第6MOSトランジスタと、を含んでもよい。
CMOSインバータに、ゲートに入力信号が入力されるMOSトランジスタを挿入することにより、入力信号に対するミラー効果による寄生容量の影響を低減し、入力信号のスルーレートの低下を抑制できる。

0020

第1CMOSインバータは、第1NMOSトランジスタと第1PMOSトランジスタの間に挿入され、そのゲートに電源電圧を受ける第5NMOSトランジスタをさらに含んでもよい。第2CMOSインバータは、第2NMOSトランジスタと第2PMOSトランジスタの間に挿入され、そのゲートに電源電圧を受ける第6NMOSトランジスタをさらに含んでもよい。
CMOSインバータに、ゲートに固定電圧が入力されるMOSトランジスタを挿入することにより、中間信号および正帰還に対するミラー効果による寄生容量の影響を低減し、および/または、負荷として作用するMOSトランジスタのインピーダンスの変化速度を高めて中間信号のスルーレートを改善することができる。

0021

電流制限回路は、第1NMOSトランジスタおよび第2NMOSトランジスタそれぞれのソースに接続された電流源を含んでもよい。また電流制限回路は、第1PMOSトランジスタおよび第2PMOSトランジスタそれぞれのソースに接続された電流源を含んでもよい。

0022

インタフェース回路は、ひとつの半導体基板一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数調節用に一部の抵抗キャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

0023

本発明の別の態様は、半導体集積回路に関する。半導体集積回路は、第1電圧振幅を有する入力信号を生成する第1回路と、電源レールの電位差が第1電圧振幅より大きな第2回路と、第1回路からの入力信号を受け、第2回路に出力信号を出力する上述のいずれかのインタフェース回路と、を備える。

0024

第1回路は、アナログコアを含み、第2回路は、デジタルコアを含んでもよい。

0025

第1回路は、クロック信号を生成するオシレータを含んでもよい。インタフェース回路は、クロック信号を受け、第2回路に出力してもよい。

0026

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

発明の効果

0027

本発明に係るインタフェース回路によれば、消費電力を低減しつつ、高速に遷移する信号を生成できる。

図面の簡単な説明

0028

複数の回路ブロックを備える半導体集積回路のブロック図である。
図2(a)、(b)は、本発明者が検討したインタフェース回路の回路図である。
実施の形態に係るインタフェース回路を備える半導体集積回路のブロック図である。
図3のインタフェース回路の回路図である。
図5(a)、(b)は、ラッチ回路の具体的な構成例を示す回路図である。
図4のインタフェース回路のレベルダイヤグラムおよび基本動作を示す波形図である。
図7(a)、(b)は、図4のインタフェース回路のシミュレーション波形図である。
第1変形例に係るインタフェース回路の回路図である。
第3変形例に係るインタフェース回路の回路図である。
図9のインタフェース回路のレベルダイヤグラムおよび基本動作を示す波形図である。
第4変形例に係るインタフェース回路の回路図である。
図12(a)〜(f)は、レベルシフタの電流制限回路の構成例を示す回路図である。
インタフェース回路を利用した半導体集積回路のブロック図である。

実施例

0029

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

0030

本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

0031

図3は、実施の形態に係るインタフェース回路10を備える半導体集積回路2のブロック図である。半導体集積回路2は、第1回路4、第2回路6およびインタフェース回路10を備える。第1回路4は、電源電圧VDD1と接地電圧VSS1を電源レールとして動作し、第2回路6は、電源電圧VDD2と接地電圧VSS2を電源レールとして動作する。なお、第1回路4と第2回路6は、接地電圧VSS1とVSS2が共通であってもよいし、電源電圧VDD1とVDD2が共通であってもよい。あるいは、VSS1とVSS2が共通であり、VDD1とVDD2が共通であってもよい。

0032

第1回路4は、第2回路6において使用される信号OUTの元となるハイ・ロー二値のデジタル信号(入力信号)INを生成する。入力信号INは、第1電圧振幅ΔV1を有する。

0033

第1回路4に低消費電力が要求される場合、第1回路4は、電流量が小さくなるように構成され、その結果、第1回路4からの入力信号INの遷移速度は遅く(スルーレートが低く)なる。低スルーレートの信号INを、スルーレートの低いまま後段のデジタルの第2回路6に供給すると、第2回路6の貫通電流が増大するため消費電力が大きくなる。そこでインタフェース回路10は、低スルーレートの第1電圧振幅ΔV1の入力信号INを、第2電圧振幅ΔV2の出力信号OUTに変換するとともに、そのスルーレートを改善する。

0034

たとえば入力信号INは、VSSをローレベル、VDD1をハイレベルとするデジタル信号であってもよい。あるいは入力信号INは、VDD2をハイレベル、VDD2−ΔV2をローレベルとするデジタル信号であってもよい。また、出力信号OUTは、VDD2をハイレベル、VSSをローレベルとするデジタル信号であってもよい。本発明において、信号のレベルダイヤグラムは特に限定されない。以下、入力信号INは差動信号であるものとする。

0035

インタフェース回路10は、入力、出力それぞれにおいて差動インタフェースを有する。インタフェース回路10は、レベルシフタ12、ラッチ回路14を備える。

0036

レベルシフタ12は、入力信号INを、第2電圧振幅ΔV2を有する差動形式の中間信号INTに変換する。

0037

ラッチ回路14は、レベルシフタ12から中間信号INTを受け、中間信号INTのP極信号INTP、N極信号INTNそれぞれの所定のエッジ(ポジティブエッジ、ネガティブエッジの一方)に応じて状態遷移するRSフリップフロップSRフリップフロップともいう)である。

0038

以上がインタフェース回路10の基本構成である。本発明に係るインタフェース回路10は、図3の回路図により把握されるさまざまな回路を包含するものであるが、以下、その具体的な構成例を説明する。

0039

図4は、図3のインタフェース回路10の回路図である。この構成例では、入力信号INは、VDD2をハイレベル、VDD2−ΔV1をローレベルとする二値で遷移する。

0040

レベルシフタ12は、第1CMOSインバータ20、第2CMOSインバータ22、電流制限回路24を備える。第1CMOSインバータ20および第2CMOSインバータ22は、クロスカップルされる。第1CMOSインバータ20は、入力信号INのP極信号INPを反転し、中間信号INTのN極信号INTNを生成する。第2CMOSインバータ22は、入力信号INのN極信号INNを反転し、中間信号INTのP極信号INTPを生成する。

0041

電流制限回路24は、第1CMOSインバータ20および第2CMOSインバータ22に流れる電流を制限する。

0042

ラッチ回路14はSRフリップフロップ(RSフリップフロップともいう)であり、そのセット端子#S(#は反転論理を表す)、リセット端子#Rは、レベルシフタ12の第1CMOSインバータ20、第2CMOSインバータ22の対応する出力と接続される。

0043

第1CMOSインバータ20は、第1NMOSトランジスタMN1、第1PMOSトランジスタMP1を含む。第1PMOSトランジスタMP1のゲートには、入力信号INのP極信号INPが入力される。第1NMOSトランジスタMN1のゲートは、第2CMOSインバータ22の出力と接続される。
同様に第2CMOSインバータ22は、第2NMOSトランジスタMN2、第2PMOSトランジスタMP2を含む。第2PMOSトランジスタMP2のゲートには、入力信号INのN極信号INNが入力され、第2NMOSトランジスタMN2のゲートは、第1CMOSインバータ20の出力と接続される。

0044

電流制限回路24は、第1CMOSインバータ20および第2CMOSインバータ22と、接地ラインVSSの間に設けられた電流源を含む。

0045

ラッチ回路14は、クロスカップルされたNANDゲートのペアNAND1、NAND2を含む。

0046

図5(a)、(b)は、ラッチ回路14の具体的な構成例を示す回路図である。
図5(a)に示すように、ラッチ回路14は、NANDゲートNAND1、NAND2と接地ラインVSSの間に設けられた電流制限用の抵抗R1を備えてもよい。抵抗R1は、ポリシリコン抵抗拡散抵抗ウェル抵抗を用いてもよいし、適切にバイアスされたトランジスタのオン抵抗を用いてもよいし、それらの任意の組み合わせであってもよく、その構造は特に限定されない。

0047

図5(b)には、NANDゲートの構成例が示される。このNANDゲートは、CMOS型で構成され、具体的には、並列に接続されたPMOSトランジスタのペアMP11、MP12と、直列に接続されたNMOSトランジスタのペアMN11、MN12を含む。

0048

以上が図4のインタフェース回路10の構成である。続いてその動作を説明する。
図6は、図4のインタフェース回路10のレベルダイヤグラムおよび基本動作を示す波形図である。図7(a)、(b)は、図4のインタフェース回路10のシミュレーション波形図である。図7(b)には、図7(a)の破線で囲んだ一部を拡大した波形が示される。

0049

はじめに前段のレベルシフタ12の動作を説明する。インタフェース回路10には、比較的低いスルーレートで遷移する小振幅差動入力信号INが入力される。初段のレベルシフタ12は、小振幅差動入力信号INのスルーレートを高めつつ、VDD2−VSSでフルスイングする大振幅の差動中間信号INTに変換する。

0050

インタフェース回路10は、P極信号とN極信号に関して対称に構成される。そこで、入力信号のP極信号INPのネガティブエッジ、そのN極信号INNのポジティブエッジの遷移に着目して動作を説明する。

0051

入力信号のP極信号INPがハイレベルVDD2からローレベル(VDD2−ΔV1)に遷移すると、第1PMOSトランジスタMP1のゲートソース間電圧が大きくなり、第1PMOSトランジスタMP1には電源ラインVDD2から電流IMP1が流れ込む。第1NMOSトランジスタMN1のオン抵抗をRMN1とすると、中間信号のN極信号INTNの電圧は、式(1)で与えられる。
INTN=RMN1×IMP1 …(1)
したがって、第1PMOSトランジスタMP1の電流IMP1が増大にともない、INTNはハイレベルVDD2に向かって遷移し始める。

0052

反対に入力信号のN極信号INNがローレベル(VDD2−ΔV1)からハイレベルVDD2に遷移すると、第2PMOSトランジスタMP2の電流が減少し、中間信号のP極信号INTPはローレベルVSSに向かって遷移しはじめる。
INTP=RMN2×IMP2 …(2)

0053

中間信号のP極信号INTPは、第1NMOSトランジスタMN1のゲートに入力される。したがって、P極信号INTPがローレベルに遷移すると、第1NMOSトランジスタMN1の抵抗値RMN1が急激に増大するように正帰還がかかる。その結果、式(1)で与えられるINTNのポジティブエッジの遷移速度(スルーレート)が速められる。

0054

反対に中間信号のN極信号INTNは、第2NMOSトランジスタMN2のゲートに入力される。したがって、N極信号INTNがハイレベルに遷移すると、第2NMOSトランジスタMN2の抵抗値RMN2が低下するように正帰還がかかる。その結果、式(2)で与えられるINTPのネガティブエッジの遷移速度(スルーレート)が速められる。

0055

中間信号INTP/INTNの遷移中には、第1CMOSインバータ20、第2CMOSインバータ22それぞれに貫通電流が流れるが、その電流量は電流制限回路24により制限することができる。なお電流制限回路24は、遷移期間中のみ電流源として機能し、遷移完了後は、第1CMOSインバータ20、第2CMOSインバータ22の電流パス遮断されるため、電流源としては機能しないことに留意されたい。つまり、電流制限回路24は、定常的な電流を消費させるものではない。

0056

最終的に遷移が完了すると、中間信号のP極信号INTPは接地電圧VSSに固定され、第1NMOSトランジスタMN1のゲートソース間電圧がゼロとなり、完全にオフする。また中間信号のN極信号INTNが電源電圧VDD2に固定されると第2PMOSトランジスタMP2のドレインソース間電圧がゼロとなり、完全にオフとなる。したがって貫通電流がゼロとなる。

0057

このように、前段のレベルシフタ12によれば、貫通電流の量を抑制して、低消費電力を実現しつつも、入力信号INの振幅レンジを拡大し、スルーレートを高めて、後段のラッチ回路14に受け渡すことができる。

0058

続いて後段のラッチ回路14の動作を説明する。ラッチ回路14には、VDD2とVSSの間でフルスイングする中間信号INTP/INTNが入力される。図5(b)のCMOS型のNANDゲートを用いた場合の動作を説明する。INTNがハイレベルVDD2に遷移すると、NAND1側のトランジスタMP11がオフし、MN11がオンする。このときトランジスタMN12はオフを維持しており、貫通電流は流れない。一方、INTPがローレベルVSSに固定に遷移すると、NAND2側のトランジスタMP11はオンし、MN11はオフとなる。これにより出力OUTNがハイレベルVDD2に遷移し、その後、OUTPがローレベルVSSとなる。このようにラッチ回路14のP信号遷移は互いに相補関係にあるため、少ない貫通電流で高いスルーレートを得ることが可能となる。

0059

以上がインタフェース回路10の動作である。
このインタフェース回路10によれば、消費電力を低減しつつ、高速に遷移する信号OUTを生成することができる。そして高スルーレートの出力信号OUTP/OUTNを、後段の第2回路6に供給することで、第2回路6のCMOS回路の貫通電流を低減することにもなり、システム全体の消費電力を下げることができる。

0060

また、図4のインタフェース回路10では、前段のレベルシフタ12をPMOS入力としたことにより、中間信号INTP/INTNのネガティブエッジのスルーレートが、ポジティブエッジのスルーレートより低くなるため、それらが両方ハイレベルとなる可能性がある。そこで後段のラッチ回路14には、ローレベル・ローレベル入力を禁止し、ハイレベル・ハイレベル入力を許容するNAND型のSRラッチを設けることで、安定性を高めることができる。

0061

またラッチ回路14に電流制限用の抵抗R1を設けることで、ラッチ回路14の動作電流をさらに低減できる。

0062

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

0063

(第1変形例)
図8は、第1変形例に係るインタフェース回路10の回路図である。
インタフェース回路10は、レベルシフタ12の構成が、図4と異なっている。

0064

第1の特徴は、第3NMOSトランジスタMN3、第4NMOSトランジスタMN4である。第3NMOSトランジスタMN3は、第1NMOSトランジスタMN1と第1PMOSトランジスタMP1の間に挿入され、そのゲートに入力信号INのP極信号INPが入力される。第4NMOSトランジスタMN4は、第2NMOSトランジスタMN2と第2PMOSトランジスタMP2の間に挿入され、そのゲートに入力信号INのN極信号INNが入力される。

0065

CMOSインバータに、ゲートに入力信号が入力されるNMOSトランジスタMN3、MN4を挿入することにより、入力信号INに対するミラー効果による寄生容量の影響を低減し、入力信号INのスルーレートの低下を抑制できる。

0066

第2の特徴は、第5PMOSトランジスタMP5、第6PMOSトランジスタMP6である。
第5PMOSトランジスタMP5は、第1NMOSトランジスタMN1と第1PMOSトランジスタMP1の間に、より具体的には、第3NMOSトランジスタMN3と第1PMOSトランジスタMP1の間に挿入され、そのゲートに接地電圧を受ける。第6PMOSトランジスタMP6は、第2NMOSトランジスタMN2と第2PMOSトランジスタMP2の間に、より具体的には第4NMOSトランジスタMN4と第2PMOSトランジスタMP2の間に挿入され、そのゲートに接地電圧を受ける。
ゲートに固定電圧が入力されるMOSトランジスタMP5、MP6を挿入することにより、中間信号および正帰還に対するミラー効果による寄生容量の影響を低減し、および/または、負荷として作用するMOSトランジスタMN1、MN2のインピーダンスの変化速度を高めて中間信号のスルーレートを改善することができる。

0067

(第2変形例)
図8において、第3NMOSトランジスタMN3と第4NMOSトランジスタMN4を省略して、第5PMOSトランジスタMP5、第6PMOSトランジスタMP6のみを設けてもよい。反対に、第3NMOSトランジスタMN3と第4NMOSトランジスタMN4のみを設け、第5PMOSトランジスタMP5、第6PMOSトランジスタMP6を省略してもよい。

0068

(第3変形例)
図9は、第3変形例に係るインタフェース回路10の回路図である。この変形例においてレベルシフタ12が受ける入力信号INは、VDD1をハイレベル、VSSをローレベルとする二値で遷移する。インタフェース回路10の基本構成は図4のインタフェース回路10と同様であり、前段のレベルシフタ12と、後段のラッチ回路14を備える。

0069

第1CMOSインバータ20は、第1NMOSトランジスタMN1、第1PMOSトランジスタMP1を含む。第1NMOSトランジスタMN1のゲートには、入力信号INのP極信号INPが入力される。第1PMOSトランジスタMP1のゲートは、第2CMOSインバータ22の出力と接続される。
同様に第2CMOSインバータ22は、第2NMOSトランジスタMN2、第2PMOSトランジスタMP2を含む。第2NMOSトランジスタMN2のゲートには、入力信号INのN極信号INNが入力され、第2PMOSトランジスタMP2のゲートは、第1CMOSインバータ20の出力と接続される。

0070

電流制限回路24は、第1CMOSインバータ20および第2CMOSインバータ22に流れる電流を制限する。電流制限回路24は、第1CMOSインバータ20および第2CMOSインバータ22と、接地ラインVSSの間に設けられた電流源を含む。

0071

ラッチ回路14は、クロスカップルされたNORゲートのペアNOR1、NOR2を含む。このラッチ回路14はSRフリップフロップであり、そのセット端子S、リセット端子Rは、第1CMOSインバータ20、第2CMOSインバータ22の対応する出力と接続される。NORゲートのペアNOR1、NOR2の上側の電源端子と電源ラインVDD2の間には、電流制限用の抵抗R1を設けてもよい。

0072

以上がインタフェース回路10の構成である。続いてその動作を説明する。図10は、図9のインタフェース回路10のレベルダイヤグラムおよび基本動作を示す波形図である。インタフェース回路10の動作波形は、図6の動作波形を天地反転したものと理解される。

0073

図9のインタフェース回路10によっても、消費電力を低減しつつ、高速に遷移する信号OUTを生成することができる。そして高スルーレートの出力信号OUTP/OUTNを、後段の第2回路6に供給することで、第2回路6のCMOS回路の貫通電流を低減することにもなり、システム全体の消費電力を下げることができる。

0074

また、図9のインタフェース回路10では、前段のレベルシフタ12をNMOS入力としたことにより、中間信号INTP/INTNのポジティブエッジのスルーレートが、ネガティブエッジのスルーレートより低くなるため、それらが両方ローレベルとなる可能性がある。そこで後段のラッチ回路14には、ハイレベル・ハイレベル入力を禁止し、ローレベル・ローレベル入力を許容するNOR型のSRラッチを設けることで、安定性を高めることができる。

0075

またラッチ回路14に電流制限用の抵抗R1を設けることで、ラッチ回路14の動作電流をさらに低減できる。

0076

(第4変形例)
図11は、第4変形例に係るインタフェース回路10の回路図である。図11のインタフェース回路10は、図9のインタフェース回路10に、第2変形例(図8)を組み合わせたものであり、トランジスタMP3、MP4、MN5、MN6をさらに備える。
第3PMOSトランジスタMP3、第4PMOSトランジスタMP4は、図8の第3NMOSトランジスタMN3、第4NMOSトランジスタMN4に対応する。また第5NMOSトランジスタMN5、第6NMOSトランジスタMN6は、図8の第5PMOSトランジスタMP5、第6PMOSトランジスタMP6に対応する。

0077

なお、図11の回路から、第3PMOSトランジスタMP3、第4PMOSトランジスタMP4を省略してもよいし、反対に、第5NMOSトランジスタMN5、第6NMOSトランジスタMN6を省略してもよい。

0078

(第5変形例)
図12(a)〜(c)は、レベルシフタの電流制限回路24の構成例を示す回路図である。図12(a)〜(c)のレベルシフタ12は、図4のレベルシフタ12に対応する。図12(a)の電流制限回路24は、カレントミラー回路26および基準電流源28を含む。カレントミラー回路26は、基準電流源28が生成する定電流を所定係数倍して、第1CMOSインバータ20および第2CMOSインバータ22に供給する。

0079

基準電流源28は、電源電圧が低い第1回路4に設けることが好ましい。これにより基準電流源28を第2回路6に配置した場合に比べて消費電力を低減できる。

0080

図12(b)の電流制限回路24において、カレントミラー回路26は、第1CMOSインバータ20、第2CMOSインバータ22それぞれの電流を個別に制限する。

0081

図12(c)に示すように、電流制限回路24は、第1CMOSインバータ20および第2CMOSインバータ22と、電源ラインVDD2の間に設けられてもよい。電流制限回路24は、図12(a)、(b)に示す電流制限回路24、24のNMOSトランジスタをPMOSトランジスタに置き換え、天地反転して構成することができる。

0082

図12(d)〜(f)のレベルシフタ12は、図9のレベルシフタ12に対応する。図12(d)〜(f)の電流制限回路24は、図12(a)〜(c)の電流制限回路24のMOSトランジスタの極性入れ替えて、天地反転したものである。

0083

電流制限回路24の構成は、図12(a)〜(f)に示したものには限定されない。たとえば電流源に代えて、あるいはそれに加えて、抵抗を利用することにより、CMOSインバータの電流を制限することが可能である。あるいは、電流源として機能するようにバイアスされたMOSトランジスタを、第1NMOSトランジスタMN1と第1PMOSトランジスタMP1の間、第2NMOSトランジスタMN2と第2PMOSトランジスタMP2の間それぞれに挿入してもよい。

0084

続いて、インタフェース回路10の用途を説明する。
図13は、インタフェース回路10を利用した半導体集積回路のブロック図である。
半導体集積回路2は、第1回路4および第2回路6を備える。たとえば半導体集積回路2は、アナデジ混載回路であって、第1回路4は複数のアナログコアを含むアナログ回路であり、第2回路6はデジタルコアを含むデジタル回路であってもよい。

0085

第1回路4は、コンパレータCMP、アンプAMP、オシレータOSCなどのアナログ回路を含む。コンパレータCMP、アンプAMP、オシレータOSCが生成する信号は、第1電圧振幅ΔV1を有する。第2回路6は、正負の電源レールの電位差が、第1電圧振幅ΔV2より大きい。

0086

インタフェース回路10a、10bは、第1回路4からの信号を受け、第2回路6に出力する。たとえばインタフェース回路10aは、オシレータOSCが発生する小振幅のクロック信号CKを受け、第2回路6の内部のロジック回路に受け渡す。インタフェース回路10bは、コンパレータCMPなどにより生成される信号Sig1を受け、半導体集積回路2の内部のロジック回路に受け渡す。

0087

インタフェース回路10cは、半導体集積回路2の外部から入力される小振幅の差動信号を受け、第2回路6の内部のロジック回路に受け渡す。

0088

このようにインタフェース回路10は、半導体集積回路2のさまざまな箇所、用途に使用することができる。

0089

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

0090

2…半導体集積回路、4…第1回路、6…第2回路、10…インタフェース回路、12…レベルシフタ、14…ラッチ回路、20…第1CMOSインバータ、22…第2CMOSインバータ、24…電流制限回路、26…カレントミラー回路、28…基準電流源、MN1…第1NMOSトランジスタ、MP1…第1PMOSトランジスタ、MN2…第2NMOSトランジスタ、MP2…第2PMOSトランジスタ、MN3…第3NMOSトランジスタ、MN4…第4NMOSトランジスタ、MP5…第5PMOSトランジスタ、MP6…第6PMOSトランジスタ、MP3…第3PMOSトランジスタ、MP4…第4PMOSトランジスタ、MN5…第5NMOSトランジスタ、MN6…第6NMOSトランジスタ。

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