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図面 (20)

課題

半導体装置しきい値電圧補正手段を提供する。

解決手段

インバータを構成するトランジスタのうち、少なくとも一つのトランジスタが半導体と、半導体に電気的に接続するソース電極あるいはドレイン電極と、ゲート電極と、ゲート電極と半導体との間に設けられる電荷捕獲層とを有する半導体装置において、トランジスタのゲート電極の電位をソース電極やドレイン電極よりも高くし、かつ、5s以下の短時間保持することで電荷捕獲層に電子捕獲させ、しきい値電圧を増大させる。この際、それぞれの半導体装置のゲート電極とソース電極やドレイン電極の電位差を異なるものとすることにより、半導体装置のトランジスタのしきい値電圧を適切なものとする。

概要

背景

半導体を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路(IC)や画像表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、インジウム(In)、ガリウム(Ga)、および亜鉛(Zn)を含む非晶質酸化物半導体層を用いたトランジスタが特許文献1に開示されている。

また、酸化物半導体層を、積層構造とすることで、キャリア移動度を向上させる技術が特許文献2、特許文献3に開示されている。

ところで、酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体層を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のCPUなどが開示されている(特許文献4参照。)。

概要

半導体装置しきい値電圧補正手段を提供する。インバータを構成するトランジスタのうち、少なくとも一つのトランジスタが半導体と、半導体に電気的に接続するソース電極あるいはドレイン電極と、ゲート電極と、ゲート電極と半導体との間に設けられる電荷捕獲層とを有する半導体装置において、トランジスタのゲート電極の電位をソース電極やドレイン電極よりも高くし、かつ、5s以下の短時間保持することで電荷捕獲層に電子捕獲させ、しきい値電圧を増大させる。この際、それぞれの半導体装置のゲート電極とソース電極やドレイン電極の電位差を異なるものとすることにより、半導体装置のトランジスタのしきい値電圧を適切なものとする。

目的

本発明は、しきい値電圧が補正された半導体装置を提供する

効果

実績

技術文献被引用数
1件
牽制数
1件

この技術が所属する分野

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請求項1

第1のトランジスタと第2のトランジスタとを有する半導体装置において、前記第1のトランジスタは、第1の酸化物半導体と、前記第1の酸化物半導体に電気的に接続する第1の電極と、前記第1の酸化物半導体と重なる第1のゲート電極と、前記第1の酸化物半導体と前記第1のゲート電極の間に挟んで設けられる第1の電荷捕獲層とを有し、前記第2のトランジスタは、第2の酸化物半導体と、前記第2の酸化物半導体および前記第1の電極に電気的に接続する第2の電極と、前記第2の酸化物半導体と重なり、かつ前記第1の電極と電気的に接続する第2のゲート電極と、前記第2の酸化物半導体と前記第2のゲート電極の間に挟んで設けられる第2の電荷捕獲層とを有し、前記第2の電荷捕獲層より前記第1の電荷捕獲層のほうが、多く電子が保持されていることを特徴とする半導体装置。

請求項2

請求項1において、前記第1の電荷捕獲層および前記第2の電荷捕獲層は、酸化ハフニウム酸化アルミニウムアルミニウムシリケートのいずれか一を含むことを特徴とする半導体装置。

請求項3

前記第1の電極が、ソース電極あるいはドレイン電極のいずれか一方である請求項1または2に記載の半導体装置。

請求項4

前記第1の酸化物半導体を挟む、第3の酸化物半導体および第4の酸化物半導体を有し、前記第4の酸化物半導体は、前記第1の酸化物半導体と前記第1の電荷捕獲層の間にある請求項1乃至3のいずれか一項に記載の半導体装置。

請求項5

前記第1の電荷捕獲層は、第1の絶縁層、前記第1の絶縁層上の第2の絶縁層、前記第2の絶縁層上の第3の絶縁層を有し、前記第2の絶縁層は、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートのいずれか一を含むことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。

請求項6

前記第1のトランジスタは、エンハンスメント型トランジスタであることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。

請求項7

前記第2のトランジスタは、デプレッション型トランジスタであることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。

請求項8

請求項1乃至請求項7のいずれか一項に記載の半導体装置と、表示装置またはバッテリーと、を有することを特徴とする電子機器

請求項9

第1のトランジスタと第2のトランジスタとを有し、前記第1のトランジスタは第1の酸化物半導体と、前記第1の酸化物半導体に電気的に接続する第1の電極と、前記第1の酸化物半導体と重なる第1のゲート電極と、前記第1の酸化物半導体と前記第1のゲート電極の間に挟んで設けられる第1の電荷捕獲層とを有し、前記第2のトランジスタは第2の酸化物半導体と、前記第2の酸化物半導体および前記第1の電極に電気的に接続する第2の電極と、前記第2の酸化物半導体と重なりかつ前記第1の電極と電気的に接続する第2のゲート電極と、前記第2の酸化物半導体と前記第2のゲート電極の間に挟んで設けられる第2の電荷捕獲層とを有し、前記第1のゲート電極に電位を加えることにより、前記第1の電荷捕獲層に前記第2の電荷捕獲層よりも電子が多く保持される処理を行うことで、前記第1のトランジスタと前記第2のトランジスタのしきい値電圧を互いに異なるものとすることを特徴とする半導体装置の作製方法

請求項10

前記第1のトランジスタの前記第1のゲート電極に電位を加えるときの時間が5s以下であることを特徴とする請求項9に記載の半導体装置の作製方法。

請求項11

前記第1のトランジスタの前記第1のゲート電極に印加される電位は、前記半導体装置で使用される最高電位よりも高いことを特徴とする請求項9または10に記載の半導体装置の作製方法。

請求項12

前記第1のトランジスタは、前記第1のゲート電極に前記電位が印加されることで、エンハンスメント型トランジスタになることを特徴とする請求項9乃至11のいずれか一項に記載の半導体装置の作製方法。

請求項13

前記第2のトランジスタは、デプレッション型トランジスタであることを特徴とする請求項9乃至12のいずれか一項に記載の半導体装置の作製方法。

技術分野

0001

本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、表示装置発光装置照明装置蓄電装置記憶装置プロセッサ電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。

0002

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物コンポジションオブマター)に関するものである。

0003

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。

背景技術

0004

半導体を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路(IC)や画像表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

0005

例えば、インジウム(In)、ガリウム(Ga)、および亜鉛(Zn)を含む非晶質酸化物半導体層を用いたトランジスタが特許文献1に開示されている。

0006

また、酸化物半導体層を、積層構造とすることで、キャリア移動度を向上させる技術が特許文献2、特許文献3に開示されている。

0007

ところで、酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体層を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のCPUなどが開示されている(特許文献4参照。)。

先行技術

0008

特開2006−165528号公報
特開2011−124360号公報
特開2011−138934号公報
特開2012−257187号公報
特開2012−074692号公報

発明が解決しようとする課題

0009

回路高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流オフ電流しきい値電圧S値(サブスレショルド値)などのトランジスタの電気特性が悪化する場合がある(特許文献5参照)。

0010

したがって、本発明は、しきい値電圧が補正された半導体装置を提供することを課題の一とする。または、微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置を提供することを課題の一とする。または、集積度の高い半導体装置を提供することを課題の一とする。または、オン電流の悪化を低減した半導体装置を提供することを課題の一とする。または、低消費電力の半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、電源遮断されてもデータが保持される半導体装置を提供することを課題の一とする。または、特性の良い半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。

0011

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0012

本発明の一態様では、第1のトランジスタと第2のトランジスタとを有する半導体装置において、第1のトランジスタは第1の酸化物半導体と、第1の酸化物半導体に電気的に接続する第1の電極と、第1の酸化物半導体と重なる第1のゲート電極と、第1の酸化物半導体と第1のゲート電極の間に挟んで設けられる第1の電荷捕獲層とを有し、第2のトランジスタは第2の酸化物半導体と、第2の酸化物半導体および第1の電極に電気的に接続する第2の電極と、第2の酸化物半導体と重なりかつ第1の電極と電気的に接続する第2のゲート電極と、第2の酸化物半導体と第2のゲート電極の間に挟んで設けられる第2の電荷捕獲層とを有し、第2の電荷捕獲層より前記第1の電荷捕獲層のほうが、多く電子が保持されている半導体装置である。

0013

本発明の他の態様では、第1のトランジスタと第2のトランジスタとを有し、第1のトランジスタは第1の半導体と、第1の半導体に電気的に接続する第1の電極と、第1の半導体と重なる第1のゲート電極と、第1の半導体と第1のゲート電極の間に挟んで設けられる第1の電荷捕獲層とを有し、第2のトランジスタは第2の半導体と、第2の半導体および第1の電極に電気的に接続する第2の電極と、第2の半導体と重なりかつ第1の電極と電気的に接続する第2のゲート電極と、第2の半導体と第2のゲート電極の間に挟んで設けられる第2の電荷捕獲層とを有し、第1のゲート電極に電位を加えることにより、第1の電荷捕獲層に第2の電荷捕獲層よりも電子が多く保持される処理を行う半導体装置の作製方法である。

0014

また、本発明の一態様は、上記構成の半導体装置と、表示装置またはバッテリーと、を有する電子機器である。

0015

なお、本発明の一態様に係る半導体装置において、酸化物半導体を他の半導体に置き換えても構わない。

発明の効果

0016

しきい値電圧が補正された半導体装置を提供すること、または、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供すること、または、集積度の高い半導体装置を提供すること、または、低消費電力の半導体装置を提供すること、または、信頼性の高い半導体装置を提供すること、または、電源が遮断されてもデータが保持される半導体装置を提供すること、または、特性の良い半導体装置を提供すること、または、新規な半導体装置を提供すること、または、明細書、図面、請求項などの記載から、自ずと明らかとなる課題を解決すること、または、明細書、図面、請求項などの記載から、抽出することが可能な課題のいずれかを解決することができる。

図面の簡単な説明

0017

実施の形態の半導体装置の例を示す図。
実施の形態の半導体装置のバンド図の例を示す図。
実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。
実施の形態の半導体装置を用いた論理回路の例を示す図。
半導体装置の作製工程を示す図。
(A)実施の形態の表示装置の例を示す図、および(B)実施の形態のマイクロプロセッサの例を示す図。
実施の形態の記憶素子の例を示す図。
実施の形態の記憶素子の例を示す図。
実施の形態の記憶素子の例を示す図。
半導体装置の作製工程を示す図。
トランジスタを説明する上面図および断面図。
積層された半導体層バンドの模式図。
トランジスタを説明する上面図および断面図。
トランジスタの作製方法を説明する図。
トランジスタの作製方法を説明する図。
半導体装置を説明する回路図、上面図および断面図。
半導体装置を説明する上面図および断面図。
電子機器の例を示す図。
実施例で作製したトランジスタの電気特性評価を説明する図。
実施例で作製したトランジスタの電気特性評価を説明する図。
実施例で作製したトランジスタのストレス試験結果を説明する図。
CAAC−OSの断面におけるCs補正高分解能TEM像、およびCAAC−OSの断面模式図
CAAC−OSの平面におけるCs補正高分解能TEM像。
CAAC−OSおよび単結晶酸化物半導体のXRDによる構造解析を説明する図。
CAAC−OSの電子回折パターンを示す図。
In−Ga−Zn酸化物電子照射による結晶部の変化を示す図。

0018

実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

0019

なお、以下に説明する構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。

0020

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

0021

なお、本明細書において、電圧とは、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位。)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。

0022

なお、本明細書等における「第1」、「第2」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

0023

本明細書において、「半導体(または半導体膜)」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体(または絶縁膜)」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別することが難しい場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。

0024

また、「半導体(または半導体膜)」と表記した場合でも、例えば、導電性が十分高い場合は「導電体(または導電膜)」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別することが難しい場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。

0025

本明細書において、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物である。不純物が含まれることにより、例えば、半導体のDOS(Density of State)が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第14族元素、第15族元素、主成分以外の遷移金属などがあり、特に、例えば、水素(水にも含まれる。)、リチウムナトリウムシリコンホウ素、リン炭素窒素などがある。また、半導体がシリコン膜である場合、半導体の特性を変化させる不純物としては、例えば、酸素、第1族元素、第2族元素、第13族元素、第15族元素などがある。

0026

なお、本明細書において、Aが濃度Bの領域を有する、と記載する場合、例えば、Aのある領域における深さ方向全体の濃度がBである場合、Aのある領域における深さ方向の濃度の平均値がBである場合、Aのある領域における深さ方向の濃度の中央値がBである場合、Aのある領域における深さ方向の濃度の最大値がBである場合、Aのある領域における深さ方向の濃度の最小値がBである場合、Aのある領域における深さ方向の濃度の収束値がBである場合、測定上Aそのものの確からしい値の得られる領域における濃度がBである場合などを含む。

0027

本明細書において、Aが大きさB、長さB、厚さB、幅Bまたは距離Bの領域を有する、と記載する場合、例えば、Aのある領域における全体の大きさ、長さ、厚さ、幅、または距離がBである場合、Aのある領域における大きさ、長さ、厚さ、幅、または距離の平均値がBである場合、Aのある領域における大きさ、長さ、厚さ、幅、または距離の中央値がBである場合、Aのある領域における大きさ、長さ、厚さ、幅、または距離の最大値がBである場合、Aのある領域における大きさ、長さ、厚さ、幅、または距離の最小値がBである場合、Aのある領域における大きさ、長さ、厚さ、幅、または距離の収束値がBである場合、測定上Aそのものの確からしい値の得られる領域での大きさ、長さ、厚さ、幅、または距離がBである場合などを含む。

0028

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体とゲート電極とが重なる領域、トランジスタがオン状態のときに半導体の中で電流の流れる領域、またはチャネル形成領域におけるソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

0029

また、チャネル幅とは、例えば、半導体とゲート電極とが重なる領域、トランジスタがオン状態のときに半導体の中で電流の流れる領域、またはチャネル形成領域におけるソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

0030

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示されるチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

0031

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

0032

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM(Transmission Electron Microscope)像などを取得して、その画像を解析することなどによって、値を決定することができる。

0033

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

0034

なお、本明細書において、AがBより迫り出した形状を有すると記載する場合、上面図または断面図において、Aの少なくとも一端が、Bの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、AがBより迫り出した形状を有すると記載されている場合、例えば上面図において、Aの一端が、Bの一端よりも外側にある形状を有する、と読み替えることができる。

0035

本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。

0036

なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

0037

なお、本明細書において、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

0038

(実施の形態1)
本実施の形態では、半導体層と電荷捕獲層とゲート電極とを有する半導体装置の構成、動作原理、および、それを応用する回路について説明する。図1(A)は、半導体層101と電荷捕獲層102とゲート電極103を有する半導体装置である。電荷捕獲層102はゲート絶縁層を兼ねることができる。

0039

ここで、電荷捕獲層102としては、例えば、図1(B)に示されるような、第1の絶縁層102aと第2の絶縁層102bの積層体でもよいし、図1(C)に示されるような、第1の絶縁層102a、第2の絶縁層102bと第3の絶縁層102cの積層体、あるいは、さらに多層の絶縁層の積層体でもよい。また、図1(D)に示されるような、絶縁体102e中に、電気的に絶縁された導電層102dを有してもよい。絶縁体102eは複数の絶縁層より形成されてもよい。

0040

例えば、図1(B)に示す半導体装置の点Aから点Bにかけてのバンド図の例を図2(A)に示す。図中、Ecは伝導帯下端、Evは価電子帯上端を示す。図2(A)では、ゲート電極103の電位はソース電極あるいはドレイン電極(いずれも図示せず)と同じである。

0041

この例では、第1の絶縁層102aのバンドギャップは第2の絶縁層102bのバンドギャップよりも大きく、第1の絶縁層102aの電子親和力は第2の絶縁層102bの電子親和力よりも小さいものとするが、これに限らない。

0042

第1の絶縁層102aと第2の絶縁層102bの界面、あるいは、第2の絶縁層102bの内部に電子捕獲準位104が存在する。電子捕獲準位104に電子を注入するために、ゲート電極103に正の電位を印加すると、図2(B)に示すようになる。ここで、ゲート電極103の電位は、ソース電極あるいはドレイン電極より10V以上高くしてもよい。また、この処理が終了した後にゲート電極103に印加される最高電位よりも電子捕獲準位104に電子を注入するためにゲート電極103に印加した電位のほうが高いことが好ましい。また、ゲート電極103に印加される時間は短くてもよい。代表的には5s以下とするとよい。

0043

ゲート電極103に電圧が印加されたことによって、半導体層101中に存在し、半導体層101と第1の絶縁層102aの界面近傍誘起された電子105は、より電位の高いゲート電極103の方向に移動しようとする。そして、半導体層101からゲート電極103の方向に移動した電子105のいくらかは、電子捕獲準位104に捕獲される。

0044

電子105が、第1の絶縁層102aの障壁を超えて、第2の絶縁層102bに達するには、Fowler−Nordheimトンネル電流を用いる方法、ダイレクトトンネル電流を用いる方法、およびホットキャリアを用いる方法などがある。ここでは、最も可能性が高いダイレクトトンネル電流について説明する。電子105は、トンネル効果によって第1の絶縁層102aの障壁を通過し第2の絶縁層102bに到達する。第1の絶縁層102aが薄いほど、トンネル効果は顕著となる。また、第1の絶縁層102aが薄いほど、ゲート電極103に印加する電圧を小さくすることができる。ただし、第1の絶縁層102aが薄すぎると、電子捕獲準位104に捕獲された電子が、トンネル効果により、再度移動してしまうことがある。したがって、第1の絶縁層102aの厚さは、捕獲した電子が移動しないように考慮して決める必要がある。

0045

なお、ゲート電極103に適切な大きさの電圧を印加することで、第1の絶縁層102aが比較的厚い場合でも、トンネル効果を発現させることもできる。

0046

上述したホットキャリアを用いた電流は、特にゲート電極103と半導体層101の電位差が小さい(たとえば5V以下)場合には、きわめて微弱なことが多く、必要とする量の電子を電子捕獲準位104に捕獲するためには長時間かつ高温の処理が必要となるが、上述したトンネル電流の場合であれば、ゲート電極103と半導体層101の電位差を大きく(たとえば10V以上)することで、長時間かつ高温の処理を行わなくとも、短時間で必要とする量の電子を電子捕獲準位104に捕獲せしめることができる。

0047

すなわち、ゲート電極103と半導体層101の電位差を通常で使用する電位差よりも大きい状態を作ることで、半導体層101からゲート電極103に向かって、必要とする量の電子がトンネル効果により移動し、そのうちのいくらかは電子捕獲準位104に捕獲される。このとき、電子捕獲準位104に捕獲される電子の量はゲート電極103の電位により制御できる。

0048

電子捕獲準位104により捕獲される電子の総量は、当初は、線形に増加するが、徐々に増加率が低下し、やがて、一定の値に収束する。収束する値は、ゲート電極103の電位に依存し、この電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準位104の総数を上回ることはない。

0049

電子捕獲準位104に捕獲された電子は、電荷捕獲層102から流失しないことが求められる。そのためには、第1には、第1の絶縁層102aおよび第2の絶縁層102bの厚さが、通常の使用において、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、物理的な厚さが1nmより大きいことが好ましい。

0050

一方で、第1の絶縁層102aが厚すぎると、ゲート電極103に大きな電位を印加した場合でも、電子の移動の妨げとなるので、30nm以下とすることが好ましい。また、半導体装置のチャネル長に比較して、第1の絶縁層102a、第2の絶縁層102bが厚すぎると、サブスレショールド値が増加し、スイッチング特性が悪化するので、チャネル長は、第1の絶縁層102aと第2の絶縁層102bの酸化シリコン換算の厚さ(Equivalent Silicon Oxide Thickness)の4倍以上、代表的には10倍以上であるとよい。なお、いわゆるHigh−k材料では、酸化シリコン換算の厚さが物理的な厚さよりも小さくなる。

0051

第1の絶縁層102aの厚さは、1nm以上20nm以下、代表的には、5nm以上15nm以下、第2の絶縁層102bの厚さは、5nm以上30nm以下、代表的には10nm以上25nm以下とするとよい。

0052

また、半導体層101で、ホール有効質量が極めて大きい、あるいは、局在化していることも有効である。この場合には、半導体層101から第1の絶縁層102aおよび第2の絶縁層102bへのホールの注入がなく、したがって、電子捕獲準位104に捕獲された電子がホールと結合して消滅することもない。

0053

また、第1の絶縁層102a、第2の絶縁層102bに捕獲された電子を放出させるような電圧がかからないように回路設計、材料選定を行ってもよい。例えば、In−Ga−Zn系酸化物半導体のように、ホールの有効質量が極めて大きい、あるいは、局在化しているような材料では、ゲート電極103の電位が、ソース電極あるいはドレイン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示すことがある。この場合には、ゲート電極103と半導体層101の間の電場が極めて小さくなり、トンネル効果による電子伝導は著しく低下する。

0054

なお、図1(C)のように、電荷捕獲層102を3層の絶縁層で形成し、第3の絶縁層102cの電子親和力を、第2の絶縁層102bの電子親和力よりも小さくし、第3の絶縁層102cのバンドギャップを、第2の絶縁層102bのバンドギャップよりも大きくすると、第2の絶縁層102bの内部、あるいは、他の絶縁層との界面にある電子捕獲準位104に捕獲された電子を保持する上で効果的である。図2(C)および図2(D)にその例を示す。図2(C)では、ゲート電極103の電位がソース電極あるいはドレイン電極と同じ場合を示す。

0055

この場合には、第2の絶縁層102bが薄くても、第3の絶縁層102cが物理的に十分に厚ければ、電子捕獲準位104に捕獲された電子を保持できる。第3の絶縁層102cとしては、第1の絶縁層102aと同じ材料を用いることができる。また、第2の絶縁層102bと同じ構成元素であるが、電子捕獲準位が十分に少ないものも用いることができる。電子捕獲準位の数(密度)は、形成方法によって異なる。

0056

第3の絶縁層102cの厚さは、1nm以上25nm以下、代表的には5nm以上20nm以下とするとよい。

0057

ゲート電極103の電位を、ソース電極あるいはドレイン電極より高くすると、図2(D)に示すようになる。半導体層101中に存在し、半導体層101と第1の絶縁層102aの界面近傍に誘起された電子105は、より電位の高いゲート電極103の方向に移動しようとする。そして、半導体層101からゲート電極103の方向に移動した電子105のいくらかは、第2の絶縁層102bにある電子捕獲準位104に捕獲される。第2の絶縁層102bのバンドギャップは第1の絶縁層102aおよび第3の絶縁層102cのバンドギャップよりも小さいので、捕獲された電子を保持することできる。

0058

また、図1(D)のように、絶縁体102e中に電気的に絶縁された導電層102dを有する場合も、上記と同様な原理によって、導電層102dに電子を捕獲することができる。ここで、導電層102dの仕事関数が大きいと、絶縁体102eとの間のエネルギー障壁が高くなり、捕獲された電子が流出することを抑制できる。

0059

上記において、第1の絶縁層102a、第2の絶縁層102b、第3の絶縁層102cは、それぞれ複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成方法の異なる複数の絶縁層から構成されてもよい。

0060

例えば、第1の絶縁層102aと第2の絶縁層102bを同じ構成元素からなる絶縁層(例えば、酸化ハフニウム)で構成する場合、第1の絶縁層102aは、CVD法あるいはALD法で形成し、第2の絶縁層102bは、スパッタリング法で形成してもよい。

0061

なお、CVD法としても、様々な方法を用いることが出来る。熱CVD法光CVD法プラズマCVD法MOCVD法などの方法を用いることが出来る。よって、ある絶縁膜と別の絶縁膜とにおいて、異なるCVD法を用いて、絶縁膜を形成してもよい。

0062

一般にスパッタリング法で形成される絶縁層はCVD法あるいはALD法で形成される絶縁層よりも欠陥を多く含み、電子を捕獲する性質が強い。同様な理由から、第2の絶縁層102bと第3の絶縁層102cを同じ構成元素からなる絶縁層で構成する場合、第2の絶縁層102bは、スパッタリング法で形成し、第3の絶縁層102cは、CVD法あるいはALD法で形成してもよい。

0063

また、第2の絶縁層102bを同じ構成元素からなる複数の絶縁層で構成する場合、そのうちの1つは、スパッタリング法で形成し、別の1つは、CVD法あるいはALD法で形成してもよい。

0064

このように電荷捕獲層102が電子を捕獲すると、半導体装置のしきい値電圧が増加(プラスシフト)する。特に、半導体層101が、バンドギャップが大きな材料(ワイドバンドギャップ半導体)であると、ゲート電極103の電位を0Vとしたときのソースドレイン間の電流を大幅に低下させることができる。

0065

例えば、バンドギャップ3.2電子ボルトのIn−Ga−Zn系酸化物であれば、ゲート電極103の電位を0Vとしたときのソースドレイン間の電流密度(チャネル幅1μmあたりの電流値)は1zA/μm(1×10−21A/μm)以下、代表的には、1yA/μm(1×10−24A/μm)以下とできる。

0066

図3(A)は電荷捕獲層102での電子の捕獲を行う前と、電子の捕獲を行った後での、室温でのソース電極ドレイン電極間のチャネル幅1μmあたりの電流(Id)のゲート電極103の電位(Vg)依存性を模式的に示したものである。なお、ソース電極の電位を0V、ドレイン電極の電位を+1Vとする。1fAより小さな電流は、直接は測定することは困難であるが、その他の方法で測定した値、サブスレショールド値等をもとに推定できる。

0067

最初、曲線106で示すように、半導体装置のしきい値電圧はVth1であったが、電荷捕獲層102に電子の捕獲を行った後では、しきい値電圧が増加し(プラス方向に移動し)、Vth2となる。また、この結果、Vg=0での電流密度は、1aA/μm(1×10−18A/μm)以下、例えば、1yA/μm以上1zA/μm以下となる。

0068

例えば、図3(B)のように、容量素子109に蓄積される電荷をトランジスタ108で制御する回路を考える。ここで、容量素子109の電極間のリーク電流は無視する。容量素子109の容量が1fFであり、容量素子109のトランジスタ108側の電位が+1V、Vdの電位が0Vであるとする。

0069

トランジスタ108のId−Vg特性が図3(A)中の曲線106で示されるもので、チャネル幅が0.1μmであると、ゲート電極103の電位を0Vとしたときのソースドレイン間の電流は約1fAであり、トランジスタ108のこのときの抵抗は約1×1015Ωである。したがって、トランジスタ108と容量素子109よりなる回路の時定数は約1sである。すなわち、約1sで、容量素子109に蓄積されていた電荷の多くが失われてしまうことを意味する。

0070

トランジスタ108のId−Vg特性が図3(A)中の曲線107で示されるもので、チャネル幅が0.1μmであると、ゲート電極103の電位を0Vとしたときのソースドレイン間の電流は約1yAであり、トランジスタ108のこのときの抵抗は約1×1024Ωである。したがって、トランジスタ108と容量素子109よりなる回路の時定数は約1×109s(=約31年)である。すなわち、10年経過後でも、容量素子109に蓄積されていた電荷の1/3は残っていることを意味する。

0071

すなわち、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を印加しなくても、10年間の電荷の保持が可能である。このことは各種記憶装置に用いることができる。

0072

しきい値電圧の増加幅は電荷捕獲層102が捕獲する電子密度によって決まる。例えば、図1(B)に示す半導体装置において、第1の絶縁層102aと第2の絶縁層102bの界面においてのみ電子が捕獲される場合、捕獲される電子の面密度をQとするとき、しきい値電圧は、Q/C(ただし、Cは第1の絶縁層102aの容量値)だけ増加する。

0073

このように、ゲート電極103に電位を加えることで、電荷捕獲層102に電子を捕獲させて、しきい値電圧を補正する処理をしきい値電圧補正処理ともいう。ここで、しきい値電圧補正処理時にゲート電極103に加えられる電位は、通常では使用しない高い電位であることが好ましい。

0074

なお、電荷捕獲層102に捕獲される電子の数は、しきい値電圧補正処理の時間にも依存するので、しきい値電圧補正処理の時間によっても、しきい値電圧を所望の値にすることができる。

0075

ゲート電極103は各種の材料を用いることができる。例えば、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、TaおよびWなどの導電層を用いることができる。また、ゲート電極103は、上記材料の積層であってもよい。また、ゲート電極103には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極103に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。

0076

なお、半導体層101に対向するゲート電極103の仕事関数は、半導体装置のしきい値電圧を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい値電圧が小さくなる。しかしながら、上述のように、電荷捕獲層102に捕獲する電子の量によりしきい値電圧を調整できるので、ゲート電極103の材料の選択の幅が広がる。

0077

半導体層101は各種の材料を用いることができる。例えば、シリコンやゲルマニウムシリコンゲルマニウム以外に、後述する各種酸化物半導体を用いることができる。

0078

第1の絶縁層102aは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン窒化酸化シリコン窒化シリコン酸化ガリウム酸化ゲルマニウム酸化イットリウム酸化ジルコニウム酸化ランタン酸化ネオジムおよび酸化タンタル一種以上含む絶縁層を用いることができる。

0079

第2の絶縁層102bは各種の材料を用いることができる。例えば、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート、窒化シリコンなどを一種以上含む絶縁層を用いることができる。

0080

第3の絶縁層102cは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。

0081

導電層102dは各種の材料を用いることができる。例えば、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta、W、Pt、Pdなどの導電層を用いることができる。また、導電層102dは、上記材料の積層であってもよい。また、導電層102dには、窒素を含んだ導電層を用いてもよい。

0082

特に仕事関数の高い材料として、白金パラジウム等の白金族金属窒化インジウム、窒化亜鉛、In−Zn系酸窒化物、In−Ga系酸窒化物、In−Ga−Zn系酸窒化物等の窒化物等を用いるとよい。

0083

絶縁体102eは各種の材料を用いることができる。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルを用いることができる。

0084

このように電荷捕獲層102に必要な量の電子を捕獲させた半導体装置は、しきい値電圧が特定の値であること以外は、通常のMOS型半導体装置と同じである。

0085

また、上記のように補正されたしきい値電圧は、処理中の半導体層101とゲート電極103間の電位差により決定されるものであるので、さまざまな電位差を用いて処理を行うことにより複数のトランジスタのしきい値電圧を、それぞれの用途に応じたものとすることができる。

0086

しきい値電圧を補正する前のトランジスタの特性がノーマリーオンを示しているならば、上記で説明したように、電荷捕獲層に電子を捕獲させることで、トランジスタのしきい値電圧を正に移動させ、トランジスタの特性をノーマリーオフにすることができる。この場合、しきい値電圧補正処理を行ったトランジスタをエンハンスメント型トランジスタとして使用することができる一方、しきい値電圧補正処理を行わなかったトランジスタの特性はノーマリーオンのままなので、デプレッション型トランジスタとして使用することができる。そこで、これらしきい値電圧補正処理の有無によって得られた、異なるしきい値電圧のトランジスタを用いた回路例として、インバータを有する半導体装置について説明する。なお、本実施の形態では単極性の回路を構成するトランジスタとして、nチャネル型のトランジスタを適用した例について示す。

0087

単極性のトランジスタを用いてインバータ回路を形成する場合、エンハンスメント型トランジスタ及びデプレッション型トランジスタを組み合わせて形成する場合(以下、EDMOS回路という)と、エンハンスメント型トランジスタ同士で形成する場合(以下、EEMOS回路という)と、エンハンスメント型トランジスタと抵抗素子を用いて形成するERMOS回路と、がある。なお、nチャネル型トランジスタのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義し、nチャネル型トランジスタのしきい値電圧が負の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとする。

0088

図4(A)に示すインバータ回路120は、トランジスタ121、トランジスタ122を有し、必要によっては、他のトランジスタや容量素子等を有する。トランジスタ121およびトランジスタ122は、電荷捕獲層102を有するトランジスタである。回路が形成された後で、トランジスタ122に上記に示したようなしきい値電圧補正処理を行う。なお、図4(A)に示すように、電荷捕獲層102中に電子126を有するためにしきい値電圧が変動したトランジスタは、通常のトランジスタとは異なる記号を用いる。この例では、図1(A)乃至図1(D)に示した構造を有するトランジスタを用いる例を示す。

0089

この際、トランジスタ121はノーマリーオンであること、すなわち、デプレッション型であることが望ましい。一方、トランジスタ122はノーマリーオフであること、すなわち、エンハンスメント型であることが望ましい。したがって、トランジスタ122の電荷捕獲層に電子が捕獲されるように、トランジスタ122のゲート電極に高電位を印加する一方、トランジスタ121の電荷捕獲層に電子が捕獲されないように、トランジスタ121のゲート電極には高電位が印加されないようにする。

0090

図4(A)に示すインバータ回路120は、電源線123および電源線124の間にトランジスタ121およびトランジスタ122が配置され、トランジスタ121のゲート電極およびソース電極およびドレイン電極の一方とトランジスタ122のソース電極およびドレイン電極の一方が、ノード125に電気的に接続する。なお入力端子V1はエンハンスメント型トランジスタのゲート電極に接続されており、出力端子V2はノード125と接続されている。

0091

また、図4(B)に示すインバータ回路127は、図4(A)と同じく、トランジスタ121およびトランジスタ122が配置されているが、図4(A)とは異なり、トランジスタ121のゲート電極がノード125ではなく、電源線123に電気的に接続されている。

0092

しきい値電圧補正は以下のように行えばよい。まず、電源線123および電源線124の電位を0Vとする。そして、トランジスタ122のゲート電極103の電位を、少なくとも+10V以上の適切な電位を短時間、代表的には5s以下印加する。この結果、トランジスタ122のしきい値電圧が正の値に移動し、適切な値になる。なお、トランジスタ121のゲート電極には電位が印加されていないので、トランジスタ121のしきい値電圧は初期値から変動しない。

0093

なお、しきい値電圧補正処理を行う前のトランジスタ122のしきい値電圧は、ゲート電極103の電位を0Vとしたときのソースドレイン間の電流が相応流れるものでもよく、しきい値電圧が0V以下のものでもよい。

0094

ところで、このように電荷捕獲層に電子を捕獲せしめて、しきい値電圧を補正して使用する場合には、その後の通常の使用において、電荷捕獲層にさらに電子が追加されることは避けることが望ましい。例えば、さらなる電子の追加はしきい値電圧のさらなる増加を意味し、回路の劣化をもたらす。

0095

しかしながら、この点に関しては、例えば、図4(A)に示されるインバータ回路120においては、しきい値電圧補正処理時に、トランジスタ122のゲート電極103に印加する電位を、しきい値電圧補正処理後にインバータ回路で通常用いる電位よりも高く設定することで解決できる。つまり、しきい値電圧補正処理でゲート電極103に印加する電位を、通常では使用しないような電位に設定しておくことで、通常の使用において、電荷捕獲層に電子がさらに追加されることを避けることができる。

0096

トランジスタにしきい値電圧補正処理を行う工程として、例えば、図5に示すような工程が実施できる。まず、図5(A)に示すように、インバータ回路を用いた装置が完成した後、初期特性を測定し、良品選別する。ここで、良品の基準は断線等による回復不可能な動作不良に限定するとよい。なお、まだしきい値電圧が補正されていないため、しきい値電圧の異常は選別の基準とはならない。

0097

その後、図5(B)に示すように、エンハンスメント型トランジスタにしたいトランジスタのゲート電極に通常では使用しないレベルの高い電位(たとえば、+10V)を与えて、電子を注入する。すなわち、電荷捕獲層に電子を捕獲させる。この操作は上述のとおり行う。

0098

その後、図5(C)に示すように、再度、測定を行う。予定通りにしきい値電圧が補正されていることが良品の条件の一つである。この段階では、しきい値電圧に異常のある表示装置は不良品として、再度、電子注入を行ってもよい。良品は出荷する。

0099

なお、このように1つの装置内に異なるしきい値電圧を有するトランジスタを設ける例は、上記のインバータに限られず、さまざまな装置において実施できる。また、1つの装置内に複数の、異なるしきい値電圧を有するトランジスタを設ける例も、さまざまな装置において実施できる。

0100

また、たとえばトランジスタ122の電荷捕獲層に電子を注入する際、入力端子V1に電圧を印加する例を示したが、これに限らない。例えば、ゲート電極103と電気的に接続する他の配線を設けてもよく、また電源線124の電位を変えることによって、ゲート電極との電位差を設けてもよい。

0101

図6(A)は、表示装置130の概要を示す。表示装置130は、ドライバ領域131、表示領域132、外部接続端子(例えば、FPC133)等を有する。例えば、表示装置130がアクティブマトリクス型表示装置であれば、ドライバ領域131や表示領域132には、トランジスタが用いられている。

0102

この場合、例えば、ドライバ領域131に用いられているトランジスタのしきい値電圧を、表示領域132に用いられているトランジスタのしきい値電圧よりも高くしてもよい。そのためには、先に示した方法により、ドライバ領域131に用いられているトランジスタのしきい値電圧補正処理を行うとよい。なお、ドライバ領域131に用いられているトランジスタにのみしきい値電圧補正処理を行うのではなく、表示領域132に用いられているトランジスタにもしきい値電圧補正処理を行ってもよい。または、表示領域132に用いられているトランジスタにのみしきい値電圧補正処理を行ってもよい。

0103

また、図6(B)は、マイクロプロセッサ140の例を示す。マイクロプロセッサ140には、例えば、論理ユニット141(レジスタ142を含む)、一次キャッシュメモリ143、二次キャッシュメモリ144、I/O回路145等を有する。ここで、これらに用いられる記憶装置(レジスタ142、一次キャッシュメモリ143、二次キャッシュメモリ144等)に図8に示す記憶装置を用いることができる。

0104

図7は、レジスタ142に用いられる記憶素子150の例である。記憶素子150は、スイッチ151a、スイッチ151b、スイッチ151c、インバータ152a、インバータ152b、インバータ152c、図1(A)と同様な構造のトランジスタ153、容量素子154を有する。トランジスタ153はしきい値電圧補正されたトランジスタである。

0105

一例では、しきい値電圧の補正は以下のように行う。例えば、信号IN、信号OUT、信号SIG1、信号SIG2、信号SIG3、インバータ152a乃至インバータ152cの電源電位等、信号SIG4以外の電位をすべて同じ電位(第1の電位)とし、信号SIG4のみを第1の電位より高い適切な電位(第2の電位)に保持する。その結果、トランジスタ153の電荷捕獲層に適量の電子が捕獲され、しきい値電圧が補正される。

0106

記憶素子150に外部から電源が供給されている間は、インバータ152aとインバータ152b(それぞれの出力が他方の入力に接続されている)によってデータが保持される。ただし、インバータ152aとインバータ152bは電力消費するので、必要に応じて電源を遮断し、消費電力の低減を図ることがある。その場合には、容量素子154にデータ(電荷)を退避させた後、トランジスタ153をオフとする。電源が遮断されている期間は最長で数日乃至数年に及ぶ可能性があるので、トランジスタ153のオフ抵抗は十分に高いこと(例えば、しきい値電圧が大きいこと)が要求される。

0107

図8は、一次キャッシュメモリ143に用いられる記憶素子160の例である。記憶素子160は、トランジスタ161a、トランジスタ161b、インバータ162a、インバータ162b、図1(A)と同様な構造のトランジスタ163aとトランジスタ163b、容量素子164a、容量素子164bを有する。トランジスタ163a、トランジスタ163bはしきい値電圧補正されたトランジスタである。

0108

一例では、しきい値電圧の補正は以下のように行う。例えば、ビット線BL_a、ビット線BL_b、ワード線WL、インバータ162aとインバータ162bの電源電位等、しきい値電圧補正用配線を兼ねているバックアップ制御線WE以外の配線の電位をすべて同じ電位(第1の電位)とし、バックアップ制御線WEのみを第1の電位より高い適切な電位(第2の電位)に保持する。その結果、トランジスタ163a、トランジスタ163bの電荷捕獲層に適量の電子が捕獲され、しきい値電圧が補正される。

0109

なお、バックアップ制御線WEは、通常の使用時には、第2の電位よりも十分低い電位を用いるので、例えば、回路を駆動することで電荷捕獲層にトラップされている電子が移動する可能性は低い。

0110

記憶素子160に外部から電源が供給されている間は、インバータ162aとインバータ162b(それぞれの出力が他方の入力に接続されている)によってデータが保持される。ただし、インバータ162aとインバータ162bは電力を消費するので、必要に応じて電源を遮断し、消費電力の低減を図ることがある。その場合には、容量素子164a、容量素子164bにデータを退避させた後、トランジスタ163a、トランジスタ163bをオフとする。電源が遮断されている期間は最長で数日乃至数年に及ぶ可能性があるので、トランジスタ163a、トランジスタ163bのオフ抵抗は十分に高いこと(例えば、しきい値電圧が大きいこと)が要求される。

0111

図9(A)は、一次キャッシュメモリ143あるいは二次キャッシュメモリ144に用いられる記憶素子170の例である。記憶素子170は、図1(A)と同様な構造のトランジスタ171およびトランジスタ172の他、容量素子173を有してもよい。なお、トランジスタ171はしきい値電圧補正されたトランジスタである。

0112

一例では、しきい値電圧の補正は以下のように行う。例えば、ビット線BL、読み出しワード線RWL等、書き込みワード線WWL以外の配線の電位をすべて同じ電位(第1の電位)とし、しきい値電圧補正用配線を兼ねている書き込みワード線WWLのみに第1の電位より高い適切な電位(第2の電位)を印加する。その結果、トランジスタ171の電荷捕獲層に適量の電子が捕獲され、しきい値電圧が補正される。

0113

図9(B)は、一次キャッシュメモリ143あるいは二次キャッシュメモリ144に用いられる記憶素子180の例である。記憶素子180は、図1(A)と同様な構造のトランジスタ181、トランジスタ182、トランジスタ183、容量素子184を有する。トランジスタ181はしきい値電圧補正されたトランジスタである。しきい値電圧の補正は記憶素子170のトランジスタ171と同様に行うとよい。なお、書き込みワード線WWLはしきい値電圧補正用配線を兼ねているが、しきい値電圧補正の際の電位は通常の回路として使用時の電位よりも十分大きい。そのため、回路を駆動することで電荷捕獲層にトラップされている電子が移動する可能性は低い。

0114

記憶素子170は、容量素子173に保持された電荷でデータを記憶するため、トランジスタ171のオフ抵抗が高いことが要求される。一方で、記憶素子170は相応の高速での応答が要求されるため、トランジスタ171のオン抵抗も低いことが要求される。キャッシュメモリとしての用途であれば、容量素子173に電荷を保持する期間は1分以下であるので、記憶素子170においてこの程度の保持期間が実現できる程度に、トランジスタ171のしきい値電圧を設定する。記憶素子180でも同様である。

0115

記憶素子150、記憶素子160と記憶素子170、記憶素子180では、使われているトランジスタ153、トランジスタ163a、トランジスタ163b、トランジスタ171、トランジスタ181は、容量素子154、容量素子164a、容量素子164b、容量素子173、容量素子184に電荷を保持するという機能では同じであるが、必要とされる保持期間が異なるため、異なるしきい値電圧が求められる。

0116

多くの場合、トランジスタ153、トランジスタ163a、トランジスタ163b、トランジスタ171、トランジスタ181は、同じマイクロプロセッサ140に、同じ層構造で形成されるのであるが、これらのトランジスタのしきい値電圧補正処理の際の条件を変更することでそれぞれの目的に適したしきい値電圧を有せしめるとよい。その際、それぞれのしきい値電圧補正用配線等には、異なる電位を同じあるいは異なる期間印加できるような構成とするとよい。また、同じ電位を異なる期間印加できる構成としてもよい。

0117

なお、上記のトランジスタ153、トランジスタ163a、トランジスタ163b、トランジスタ171、トランジスタ181のすべてに何らかのしきい値電圧補正が行われる必要はない。例えば、トランジスタ171、トランジスタ181はしきい値電圧補正処理を行わず、トランジスタ153、トランジスタ163a、トランジスタ163bのすべてあるいは一部にのみしきい値電圧補正処理を行ってもよい。

0118

図10(A)は図6(B)に示されるようなマイクロプロセッサ140が形成された半導体チップ190の例である。半導体チップ190には、複数のパッド191とデバイス領域192が設けられている。

0119

例えば、図7に示されるような記憶素子150のトランジスタ153のしきい値電圧を補正するための信号SIG4をパッド191aから入力し、図8に示されるような記憶素子160のバックアップ制御線WEをパッド191bに接続し、図9(A)に示されるような記憶素子170の書き込みワード線WWLをパッド191cに接続すると、パッド191a、パッド191b、パッド191cのそれぞれに異なる電位を与えることで、また、残りのパッドのすべてあるいは一部に適切な電位を与えることで、それぞれの記憶素子のトランジスタのしきい値電圧を、互いに異なるものとすることができる。

0120

一例では、パッド191aの電位は+10V、パッド191bの電位は+15V、パッド191cの電位は+20V、それ以外のすべてのパッド191の電位を0Vとして保持することでしきい値電圧補正処理を行う。

0121

あるいは、パッド191a、パッド191b、パッド191cの電位をすべて+10Vと固定して、電位を保持する時間をそれぞれ、例えば、50ms、100ms、200msと変えることで、しきい値電圧補正処理を行う。

0122

なお、しきい値電圧補正処理を行うタイミングは、上記の段階に限らない。例えば、図10(B)に示すように、リードフレーム193とパッド191がボンディングワイヤ194で接続された段階で行ってもよい。

0123

一例では、このとき、パッド191a、パッド191b、パッド191cがリードフレーム193と接続されていない。一方では、外部に接続する必要のあるパッドはすべてリードフレーム193に接続されている。このため、例えば、リードフレーム193の電位を0Vとし、パッド191a、パッド191b、パッド191cの電位を、それぞれ、例えば、+10V、+15V、+20Vのようにしきい値電圧補正に適切な電位とすることで、しきい値電圧補正処理を行うことができる。

0124

あるいは、パッド191a、パッド191b、パッド191cの電位をすべて+10Vと固定して、電位を加える時間をそれぞれ、例えば、50ms、100ms、200msと変えることで、しきい値電圧補正処理を行うことができる。

0125

また、図10(C)に示すように、リードフレーム193が分断されて、半導体チップと接続する複数のリード195が形成された状態でもしきい値電圧補正処理を行うことができる。ここで、リード195のすべてあるいは一部は、パッド191のすべてあるいは一部とボンディングワイヤ194により接続されており、リード195a、リード195b、リード195cも、ボンディングワイヤ194により、それぞれパッド191a、パッド191b、パッド191cに接続されている。

0126

一例では、このとき、リード195a、リード195b、リード195cの電位を、それぞれ、例えば、+10V、+15V、+20V、それ以外のリード195のすべてあるいは一部の電位を0Vとすることで、しきい値電圧補正処理を行うことができる。

0127

あるいは、リード195a、リード195b、リード195cの電位をすべて+10Vと固定して、電位を加える時間をそれぞれ、例えば、50ms、100ms、200msと変えることで、しきい値電圧補正処理を行うことができる。

0128

この後、半導体チップ190をパッケージ化するが、パッケージ材料耐熱性に配慮すればパッケージ化後でも、上記のしきい値電圧補正処理を行える。

0129

以上の例では、電荷捕獲層102に電子を捕獲させることで、しきい値電圧を補正する例を示したが、正孔を捕獲させることで、しきい値電圧を補正することもできる。

0130

例えば、本明細書等において、XとYとが接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。

0131

ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。

0132

XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード表示素子発光素子負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。

0133

XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路NOR回路など)、信号変換回路DA変換回路AD変換回路ガンマ補正回路など)、電位レベル変換回路電源回路昇圧回路降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源電流源切り替え回路増幅回路信号振幅または電流量などを大きく出来る回路、オペアンプ差動増幅回路ソースフォロワ回路バッファ回路など)、信号生成回路記憶回路制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。

0134

なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

0135

なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。

0136

例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。

0137

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

0138

(実施の形態2)
本実施の形態では、実施の形態1で示したトランジスタ等に適用できる半導体装置について図面を用いて説明する。

0139

図11(A)乃至図11(C)は、トランジスタ450の上面図および断面図である。図11(A)は上面図であり、図11(A)に示す一点鎖線A−Bの断面が図11(B)、一点鎖線C−Dの断面が図11(C)に相当する。なお、図11(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線A−B方向をチャネル長方向、一点鎖線C−D方向をチャネル幅方向呼称する場合がある。

0140

図11(A)乃至図11(C)に示すトランジスタ450は、基板400上に凹部および凸部を有する下地絶縁層402と、下地絶縁層402の凸部上の酸化物半導体層404aおよび酸化物半導体層404bと、酸化物半導体層404aおよび酸化物半導体層404b上のソース電極406aおよびドレイン電極406bと、下地絶縁層402の凹部の底面、下地絶縁層402の凹部および凸部の間の側面、酸化物半導体層404aの側面、酸化物半導体層404bの側面および酸化物半導体層404bの上面、ソース電極406aおよびドレイン電極406bと接する酸化物半導体層404cと、酸化物半導体層404c上のゲート絶縁層408(図1(C)の電荷捕獲層102に相当する)と、ゲート絶縁層408上で接し、酸化物半導体層404bの上面および側面に面するゲート電極410(図1(C)のゲート電極103に相当する)と、ソース電極406a、ドレイン電極406b、およびゲート電極410上の酸化物絶縁層412と、を有する。

0141

また、ゲート絶縁層408は、第1の絶縁層408a(図1(C)の第1の絶縁層102aに相当する)と第2の絶縁層408b(図1(C)の第2の絶縁層102bに相当する)と第3の絶縁層408c(図1(C)の第3の絶縁層102cに相当する)を有し、実施の形態1で述べた電荷捕獲層として機能する。また、酸化物半導体層404a、酸化物半導体層404b、および酸化物半導体層404cを総称して多層半導体層404と呼称する。多層半導体層404は図1(C)の半導体層101に相当する。

0142

第2の絶縁層408bに用いる材料を比誘電率が大きいものにすると、第2の絶縁層408bを厚くすることができる。たとえば、比誘電率が16の酸化ハフニウムを用いることにより、比誘電率が3.9の酸化シリコンを用いる場合に比べて約4倍厚くすることが可能である。このため、捕獲された電子が移動するのを防止する上で好ましい。なお、第1の絶縁層408aの厚さは、1nm以上20nm以下、代表的には5nm以上15nm以下であり、第2の絶縁層408bの厚さは、5nm以上30nm以下、代表的には10nm以上25nm以下であり、第3の絶縁層408cの厚さは、1nm以上25nm以下、代表的には5nm以上20nm以下である。

0143

なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との距離をいう。すなわち、図11(A)では、チャネル長は、酸化物半導体層404bとゲート電極410とが重なる領域における、ソース電極406aとドレイン電極406bとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図11(A)では、チャネル幅は、酸化物半導体層404bとゲート電極410とが重なる領域における、ソース電極406aとドレイン電極406bとが平行に向かい合っている長さをいう。

0144

ゲート絶縁層408を電荷捕獲層として機能させることで、実施の形態1で述べたように第1の絶縁層408aと第2の絶縁層408bの界面、あるいは第2の絶縁層408bと第3の絶縁層408cの界面、もしくは第2の絶縁層408bの内部に存在する電子捕獲準位に電子を捕獲することができる。このとき、電子捕獲準位に捕獲される電子の量はゲート電極410の電位により制御できる。

0145

また、図11(C)に示すように、ゲート電極410は、酸化物半導体層404bを電気的に取り囲んでおり、オン電流が高められる。このようなトランジスタの構造を、Surrounded Channel(s−channel)構造とよぶ。なお、S−Channel構造では、電流は酸化物半導体層404bの全体(バルク)を流れる。酸化物半導体層404bの内部を電流が流れることで、界面散乱の影響を受けにくくなるため、高いオン電流を得ることができる。なお、酸化物半導体層404bを厚くすると、オン電流を向上させることができる。

0146

また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスク後退させながら電極や半導体層等を加工すると電極や半導体層等の端部が丸みを帯びる(曲面を有する)場合がある。このような構成になることで、酸化物半導体層404b上に形成されるゲート絶縁層408、ゲート電極410および酸化物絶縁層412の被覆性を向上させることができる。また、ソース電極406aおよびドレイン電極406bの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

0147

また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を100nm以下、好ましくは40nm以下、さらに好ましくは30nm以下、より好ましくは20nm以下とし、かつ、トランジスタのチャネル幅を100nm以下、好ましくは40nm以下、さらに好ましくは30nm以下、より好ましくは20nm以下とする。トランジスタ450は、上記のように狭チャネルでも、s−channel構造を有することでオン電流を高めることができる。

0148

基板400は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ450のゲート電極410、ソース電極406a、およびドレイン電極406bの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。

0149

下地絶縁層402は、基板400からの不純物の拡散を防止する役割を有するほか、多層半導体層404に酸素を供給する役割を担うことができる。また、上述のように基板400が他のデバイスが形成された基板である場合、下地絶縁層402は、層間絶縁層としての機能も有する。その場合、下地絶縁層402の表面には凹凸が形成されるため、表面が平坦になるようにCMP(Chemical Mechanical Polishing)法等で平坦化処理を行うことが好ましい。

0150

また、トランジスタ450のチャネルが形成される領域において多層半導体層404は、基板400側から酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cが積層された構造を有している。また、酸化物半導体層404bは、酸化物半導体層404aおよび酸化物半導体層404cで取り囲まれている構造となっている。また、図11(C)に示すようにゲート電極410は、酸化物半導体層404bを電気的に取り囲む構造になっている。

0151

ここで、一例としては、酸化物半導体層404bには、酸化物半導体層404aおよび酸化物半導体層404cよりも電子親和力(真空準位から伝導帯下端までのエネルギー)が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差イオン化ポテンシャル)から、伝導帯下端と価電子帯上端とのエネルギー差(エネルギーギャップ)を差し引いた値として求めることができる。

0152

酸化物半導体層404aおよび酸化物半導体層404cは、酸化物半導体層404bを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層404bよりも、0.05eV、0.07eV、0.1eV、0.15eVのいずれか以上であって、2eV、1eV、0.5eV、0.4eVのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。

0153

このような構造において、ゲート電極410に電界を印加すると、多層半導体層404のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層404bにチャネルが形成される。すなわち、酸化物半導体層404bとゲート絶縁層408との間に酸化物半導体層404cが形成されていることよって、トランジスタのチャネルがゲート絶縁層408と接しない領域に形成される構造となる。

0154

また、酸化物半導体層404aは、酸化物半導体層404bを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層404bと下地絶縁層402が接した場合の界面と比較して、酸化物半導体層404bと酸化物半導体層404aの界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層404aを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。

0155

また、酸化物半導体層404cは、酸化物半導体層404bを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層404bとゲート絶縁層408が接した場合の界面と比較して、酸化物半導体層404bと酸化物半導体層404cとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層404cを設けることにより、トランジスタの電界効果移動度を高くすることができる。

0156

酸化物半導体層404aおよび酸化物半導体層404cには、例えば、Al、Ti、Ga、Ge、Y、Zr、Sn、La、CeまたはHfを酸化物半導体層404bよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層404aおよび酸化物半導体層404cは酸化物半導体層404bよりも酸素欠損が生じにくいということができる。

0157

なお、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cが、少なくともインジウム、亜鉛およびM(Al、Ti、Ga、Ge、Y、Zr、Sn、La、CeまたはHf等の金属)を含むIn−M−Zn酸化物であるとき、酸化物半導体層404aをIn:M:Zn=x1:y1:z1[原子数比]、酸化物半導体層404bをIn:M:Zn=x2:y2:z2[原子数比]、酸化物半導体層404cをIn:M:Zn=x3:y3:z3[原子数比]とすると、y1/x1およびy3/x3がy2/x2よりも大きくなることが好ましい。y1/x1およびy3/x3はy2/x2よりも1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。このとき、酸化物半導体層404bにおいて、y2がx2以上であるとトランジスタの電気特性を安定させることができる。ただし、y2がx2の3倍以上になると、トランジスタの電界効果移動度が低下してしまうため、y2はx2の3倍未満であることが好ましい。

0158

酸化物半導体層404aおよび酸化物半導体層404cのZnおよびOを除いてのInおよびMの原子数比率は、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高くする。また、酸化物半導体層404bのZnおよびOを除いてのInおよびMの原子数比率は、好ましくはInが25atomic%より高く、Mが75atomic%未満、さらに好ましくはInが34atomic%より高く、Mが66atomic%未満とする。

0159

酸化物半導体層404aおよび酸化物半導体層404cの厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体層404bの厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下、さらに好ましくは3nm以上50nm以下とする。また、酸化物半導体層404bは、酸化物半導体層404aおよび酸化物半導体層404cより厚い方が好ましい。

0160

酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸化物半導体層404bにインジウムを含ませると、キャリア移動度が高くなるため好ましい。

0161

なお、酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、1×1017/cm3未満であること、好ましくは1×1015/cm3未満であること、さらに好ましくは1×1013/cm3未満であることを指す。

0162

また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位は捕獲となり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

0163

酸化物半導体層を真性または実質的に真性とするためには、SIMS(Secondary Ion Mass Spectrometry)分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、2×1020atoms/cm3以下、好ましくは5×1019atoms/cm3以下、より好ましくは1×1019atoms/cm3以下、さらに好ましくは5×1018atoms/cm3以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする部分を有していることが好ましい。

0164

また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする部分を有していればよい。

0165

また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を0.1V、5V、または、10V程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数yA/μm以上数zA/μm以下にまで低減することが可能となる。

0166

なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁層が多く用いられるため、上記理由により多層半導体層のチャネルとなる領域は、ゲート絶縁層と接しない構造が好ましいということができる。また、ゲート絶縁層と多層半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多層半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる。

0167

したがって、多層半導体層404を酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cの積層構造とすることで、酸化物半導体層404bにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。

0168

次に、多層半導体層404のバンド構造を説明する。バンド構造の解析は、酸化物半導体層404aおよび酸化物半導体層404cに相当する層としてエネルギーギャップが3.5eVであるIn−Ga−Zn酸化物、酸化物半導体層404bに相当する層としてエネルギーギャップが3.15eVであるIn−Ga−Zn酸化物を用い、多層半導体層404に相当する積層を作製して行っている。

0169

酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cの厚さはそれぞれ10nmとし、エネルギーギャップは、分光エリプソメータ(HORIBA JOBIN YVON社UT−300)を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spectroscopy)装置(PHI社 VersaProbe)を用いて測定した。

0170

図12(A)は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差(電子親和力)から模式的に示されるバンド構造の一部である。図12(A)は、酸化物半導体層404aおよび酸化物半導体層404cと接して、酸化シリコン層を設けた場合のバンド図である。ここで、Evacは真空準位のエネルギー、EcI1およびEcI2は酸化シリコン層の伝導帯下端のエネルギー、EcS1は酸化物半導体層404aの伝導帯下端のエネルギー、EcS2は酸化物半導体層404bの伝導帯下端のエネルギー、EcS3は酸化物半導体層404cの伝導帯下端のエネルギーである。

0171

図12(A)に示すように、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。

0172

主成分を共通として積層された多層半導体層404は、各層を単に積層するのではなく連続接合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型井戸構造)が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとって捕獲中心再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層半導体層の層間に不純物が混在していると、エネルギーバンド連続性が失われ、界面でキャリアが捕獲あるいは再結合により消滅してしまう。

0173

なお、図12(A)では、EcS1とEcS3が同様である場合について示したが、それぞれが異なっていてもよい。例えば、EcS3よりもEcS1が高いエネルギーを有する場合、バンド構造の一部は、図12(B)のように示される。

0174

例えば、EcS1=EcS3である場合は、酸化物半導体層404aおよび酸化物半導体層404cにIn:Ga:Zn=1:3:2、1:3:3、1:3:4、1:6:4または1:9:6(原子数比)、酸化物半導体層404bにIn:Ga:Zn=1:1:1または3:1:2(原子数比)のIn−Ga−Zn酸化物などを用いることができる。また、EcS1>EcS3である場合は、酸化物半導体層404aにIn:Ga:Zn=1:6:4または1:9:6(原子数比)、酸化物半導体層404bにIn:Ga:Zn=1:1:1または3:1:2(原子数比)、酸化物半導体層404cにIn:Ga:Zn=1:3:2、1:3:3、1:3:4(原子数比)のIn−Ga−Zn酸化物などを用いることができる。

0175

図12(A)、図12(B)より、多層半導体層404における酸化物半導体層404bがウェル井戸)となり、多層半導体層404を用いたトランジスタにおいて、チャネルが酸化物半導体層404bに形成されることがわかる。なお、多層半導体層404は伝導帯下端のエネルギーが連続的に変化しているため、U字型井戸(U Shape Well)とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。

0176

なお、酸化物半導体層404aおよび酸化物半導体層404cと、酸化シリコン層などの絶縁層との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物半導体層404aおよび酸化物半導体層404cがあることにより、酸化物半導体層404bと当該捕獲準位とを遠ざけることができる。ただし、EcS1またはEcS3と、EcS2とのエネルギー差が小さい場合、酸化物半導体層404bの電子が酸化物半導体層404aまたは酸化物半導体層404cを超えて捕獲準位に達することがある。マイナスの電荷となる電子が捕獲準位に捕獲されることで、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

0177

したがって、トランジスタのしきい値電圧の変動を低減するには、EcS1およびEcS3と、EcS2との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、0.1eV以上が好ましく、0.15eV以上がより好ましい。

0178

なお、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cには、結晶部が含まれることが好ましい。特にc軸配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。

0179

なお、多層半導体層404にIn−Ga−Zn酸化物を用いる場合は、Inのゲート絶縁層への拡散を防ぐために、酸化物半導体層404cは酸化物半導体層404bよりもInが少ない組成とすることが好ましい。

0180

ソース電極406aおよびドレイン電極406bには、酸素と結合し得る導電材料を用いることが好ましい。例えば、Al、Cr、Cu、Ta、Ti、Mo、Wなどを用いることができる。上記材料において、特に酸素と結合し易いTiや、後のプロセス温度が比較的高くできることなどから、融点の高いWを用いることがより好ましい。なお、酸素と結合し得る導電材料には、酸素が拡散し得る材料も含まれる。

0181

酸素と結合し得る導電材料と多層半導体層を接触させると、多層半導体層中の酸素が、酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はn型化する。したがって、n型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができる。

0182

なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってn型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトにより、実用的なゲート電圧でオンオフの制御が難しい状態(導通状態)が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない場合がある。

0183

このような場合にはソース電極406aおよびドレイン電極406bには、上述した材料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、当該導電材料を酸化物半導体層404bと接触させる構成として、当該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。

0184

第1の絶縁層408aには、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、第1の絶縁層408aの厚さは、1nm以上20nm以下、好ましくは5nm以上15nm以下である。

0185

第2の絶縁層408bには、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。また、第2の絶縁層408bの厚さは、5nm以上30nm以下、好ましくは10nm以上25nm以下である。

0186

第3の絶縁層408cには、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、第3の絶縁層408cの厚さは、1nm以上25nm以下、好ましくは5nm以上20nm以下である。

0187

ゲート電極410は、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、TaおよびWなどの導電層を用いることができる。また、当該ゲート電極は、上記材料の積層であってもよい。また、ゲート電極410には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極410に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。

0188

ゲート絶縁層408、およびゲート電極410上には酸化物絶縁層412が形成されていてもよい。当該酸化物絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、当該酸化物絶縁層は上記材料の積層であってもよい。

0189

ここで、酸化物絶縁層412は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が1.0×1019atoms/cm3以上である層とする。なお、上記昇温脱離ガス分光法分析時における酸化物絶縁層の表面温度としては100℃以上700℃以下、または100℃以上500℃以下の範囲が好ましい。当該酸化物絶縁層から放出される酸素はゲート絶縁層408を経由して多層半導体層404のチャネル形成領域に拡散させることができることから、チャネル形成領域に酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

0190

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。

0191

しかしながら、本実施の形態のトランジスタでは、前述したように、酸化物半導体層404bのチャネルが形成される領域を覆うように酸化物半導体層404cが形成されており、チャネル形成層とゲート絶縁層が接しない構成となっている。そのため、チャネル形成層とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を高くすることができる。

0192

また、酸化物半導体層を真性または実質的に真性とすると、酸化物半導体層に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本実施の形態のトランジスタにおいては、酸化物半導体層に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体にゲート電界が印加させることとなり、電流は酸化物半導体層のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。

0193

また、本実施の形態のトランジスタは、酸化物半導体層404bを酸化物半導体層404a上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層404bを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体層404bは酸化物半導体層404aと酸化物半導体層404cで取り囲まれた構造(また、ゲート電極410で電気的に取り囲まれた構造)となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、S値を小さくすることができる。したがって、ゲート電極103の電位を0Vとしたときのソースドレイン間の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。

0194

また、図13に示すトランジスタ470を用いることもできる。図13(A)乃至図13(C)は、トランジスタ470の上面図および断面図である。図13(A)は上面図であり、図13(A)に示す一点鎖線A−Bの断面が図13(B)、一点鎖線C−Dの断面が図13(C)に相当する。なお、図13(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。

0195

トランジスタ470は、酸化物半導体層404aおよび酸化物半導体層404bを形成するとき、下地絶縁層402のオーバーエッチングがなく、下地絶縁層402の凹凸がない形状となっている。

0196

オーバーエッチングにより、下地絶縁層402をエッチングさせないようにするには、酸化物半導体層と下地絶縁層402のエッチングでの選択比を大きくすればよい。

0197

また、本実施の形態では、酸化物半導体層404bを酸化物半導体層404aおよび酸化物半導体層404cで挟んでいる構成であったがこれに限られず、酸化物半導体層404aおよび酸化物半導体層404cを有さず酸化物半導体層404bのみがゲート電極に電気的に取り囲まれている構成としてもよい。

0198

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

0199

(実施の形態3)
本実施の形態では、実施の形態2で説明した図11に示すトランジスタ450の作製方法について、図14および図15を用いて説明する。

0200

基板400には、ガラス基板セラミック基板石英基板サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板SOI(Silicon On Insulator)基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。また、シリコン基板を用いる場合は、基板表面に熱酸化膜が形成されていてもよい。

0201

まず、基板400上に下地絶縁層402を形成する(図14(A)参照)。

0202

なお、下地絶縁層402にイオン注入法イオンドーピング法プラズママージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁層402から多層半導体層404への酸素の供給をさらに容易にすることができる。

0203

次に、下地絶縁層402上に酸化物半導体層404a、酸化物半導体層404bをスパッタリング法、化学気相堆積CVD)法(有機金属化学堆積MOCVD)法、原子層成膜(ALD)法あるいはプラズマ化学気相堆積(PECVD)法を含む)、真空蒸着法またはパルスレーザー堆積PLD)法を用いて形成する(図14(B)参照)。このとき、図示するように下地絶縁層402を若干過度にエッチングしてもよい。下地絶縁層402を過度にエッチングすることで、後に形成するゲート電極410で酸化物半導体層404cを覆いやすくすることができる。

0204

なお、酸化物半導体層404a、酸化物半導体層404bを島状に形成する際に、まず、酸化物半導体層404b上にハードマスクとなる層(たとえばタングステン層)およびレジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体層404a、酸化物半導体層404bをエッチングする。その後、ハードマスクを除去する。この時、エッチングするにつれて徐々にハードマスクの端部が縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体層404bの形状も端部が丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体層404b上に形成される、酸化物半導体層404c、ゲート絶縁層408、ゲート電極410、酸化物絶縁層412の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極406aおよびドレイン電極406bの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

0205

また、酸化物半導体層404a、酸化物半導体層404bの積層、および後の工程で形成する酸化物半導体層404cを含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の形成装置(例えばスパッタリング装置)を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式真空排気ポンプを用いて高真空排気(5×10−7Pa以上1×10−4Pa以下程度まで)できること、かつ、形成される基板を100℃以上、好ましくは500℃以上に加熱できることが好ましい。または、ターボ分子ポンプコールド捕獲を組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。さらに、チャンバーリークが発生しているかどうかを監視するために、装置に四重極形質量分析計(Q−massともいう。)を設置するのも有効である。

0206

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスアルゴンガスは、露点が−40℃以下、好ましくは−80℃以下、より好ましくは−100℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。

0207

酸化物半導体層404a、酸化物半導体層404b、および後の工程で形成される酸化物半導体層404cには、実施の形態2で説明した材料を用いることができる。例えば、酸化物半導体層404aにIn:Ga:Zn=1:3:4または1:3:2[原子数比]のIn−Ga−Zn酸化物、酸化物半導体層404bにIn:Ga:Zn=1:1:1[原子数比]のIn−Ga−Zn酸化物、酸化物半導体層404cにIn:Ga:Zn=1:3:4または1:3:2[原子数比]のIn−Ga−Zn酸化物を用いることができる。

0208

また、酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cとして用いることのできる酸化物は、少なくともインジウム(In)もしくは亜鉛(Zn)を含むことが好ましい。または、InとZnの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

0209

スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)、アルミニウム(Al)、またはジルコニウム(Zr)等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)等がある。

0210

例えば、酸化物半導体として、酸化インジウム酸化スズ酸化亜鉛、In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Ce−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いることができる。

0211

なお、ここで、例えば、In−Ga−Zn酸化物とは、InとGaとZnを主成分として有する酸化物という意味である。また、InとGaとZn以外の金属元素が入っていてもよい。また、本明細書においては、In−Ga−Zn酸化物で構成した層をIGZO層とも呼ぶ。

0212

また、InMO3(ZnO)m(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、MnおよびCoから選ばれた一つの金属元素または複数の金属元素を示す。また、In2SnO5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。

0213

ただし、実施の形態2に詳細を記したように、酸化物半導体層404aおよび酸化物半導体層404cは、酸化物半導体層404bよりも電子親和力が小さくなるように材料を選択する。

0214

なお、酸化物半導体層の形成には、スパッタリング法を用いることが好ましい。スパッタリング法としては、RFスパッタリング法、DCスパッタリング法、ACスパッタリング法等を用いることができる。特に、形成時に発生するゴミを低減でき、かつ厚さの分布も均一とすることからDCスパッタリング法を用いることが好ましい。

0215

酸化物半導体層404a、酸化物半導体層404b、酸化物半導体層404cとしてIn−Ga−Zn酸化物を用いる場合、In、Ga、Znの原子数比としては、例えば、In:Ga:Zn=1:1:1、In:Ga:Zn=2:2:1、In:Ga:Zn=3:1:2、In:Ga:Zn=1:3:2、In:Ga:Zn=1:3:4、In:Ga:Zn=1:4:3、In:Ga:Zn=1:5:4、In:Ga:Zn=1:6:6、In:Ga:Zn=2:1:3、In:Ga:Zn=1:6:4、In:Ga:Zn=1:9:6、In:Ga:Zn=1:1:4、In:Ga:Zn=1:1:2のいずれかの材料を用い、酸化物半導体層404aおよび酸化物半導体層404cの電子親和力が酸化物半導体層404bよりも小さくなるようにすればよい。

0216

なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)2+(b−B)2+(c−C)2≦r2((a−A)2+(b−B)2+(c−C)2は、r2以下。)を満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。

0217

また、酸化物半導体層404bは、酸化物半導体層404aおよび酸化物半導体層404cよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることにより、より多くのs軌道が重なるため、InがGaよりも多い組成となる酸化物はInがGaと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層404bにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。

0218

以下では、酸化物半導体の構造について説明する。

0219

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline Oxide Semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous like Oxide Semiconductor)、非晶質酸化物半導体などがある。

0220

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体、nc−OSなどがある。

0221

非晶質構造の定義としては、一般に、準安定状態固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。

0222

逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質(completely amorphous)酸化物半導体と呼ぶことはできない。また、等方的でない(例えば、微小な領域において周期構造を有する)酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、a−like OSは、微小な領域において周期構造を有するものの、鬆(ボイドともいう。)を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。

0223

まずは、CAAC−OSについて説明する。

0224

CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半導体の一つである。

0225

透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OSの明視野像回折パターンとの複合解析像(高分解能TEM像ともいう。)を観察すると、複数のペレットを確認することができる。一方、高分解能TEM像ではペレット同士の境界、即ち結晶粒界グレインバウンダリーともいう。)を明確に確認することができない。そのため、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

0226

以下では、TEMによって観察したCAAC−OSについて説明する。図22(A)に、試料面と略平行な方向から観察したCAAC−OSの断面の高分解能TEM像を示す。高分解能TEM像の観察には、球面収差補正(Spherical Aberration Corrector)機能を用いた。球面収差補正機能を用いた高分解能TEM像を、特にCs補正高分解能TEM像と呼ぶ。Cs補正高分解能TEM像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡EM−ARM200Fなどによって行うことができる。

0227

図22(A)の領域(1)を拡大したCs補正高分解能TEM像を図22(B)に示す。図22(B)より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、CAAC−OSの膜を形成する面(被形成面ともいう。)または上面の凹凸を反映しており、CAAC−OSの被形成面または上面と平行となる。

0228

図22(B)に示すように、CAAC−OSは特徴的な原子配列を有する。図22(C)は、特徴的な原子配列を、補助線で示したものである。図22(B)および図22(C)より、ペレット一つの大きさは1nm以上のものや、3nm以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは0.8nm程度であることがわかる。したがって、ペレットを、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。また、CAAC−OSを、CANC(C−Axis Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。

0229

ここで、Cs補正高分解能TEM像をもとに、基板5120上のCAAC−OSのペレット5100の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる(図22(D)参照。)。図22(C)で観察されたペレットとペレットとの間で傾きが生じている箇所は、図22(D)に示す領域5161に相当する。

0230

また、図23(A)に、試料面と略垂直な方向から観察したCAAC−OSの平面のCs補正高分解能TEM像を示す。図23(A)の領域(1)、領域(2)および領域(3)を拡大したCs補正高分解能TEM像を、それぞれ図23(B)、図23(C)および図23(D)に示す。図23(B)、図23(C)および図23(D)より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。

0231

次に、X線回折(XRD:X−Ray Diffraction)によって解析したCAAC−OSについて説明する。例えば、InGaZnO4の結晶を有するCAAC−OSに対し、out−of−plane法による構造解析を行うと、図24(A)に示すように回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OSの結晶がc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

0232

なお、CAAC−OSのout−of−plane法による構造解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS中の一部に、c軸配向性を有さない結晶が含まれることを示している。より好ましいCAAC−OSは、out−of−plane法による構造解析では、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さない。

0233

一方、CAAC−OSに対し、c軸に略垂直な方向からX線を入射させるin−plane法による構造解析を行うと、2θが56°近傍にピークが現れる。このピークは、InGaZnO4の結晶の(110)面に帰属される。CAAC−OSの場合は、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行っても、図24(B)に示すように明瞭なピークは現れない。これに対し、InGaZnO4の単結晶酸化物半導体であれば、2θを56°近傍に固定してφスキャンした場合、図24(C)に示すように(110)面と等価な結晶面に帰属されるピークが6本観察される。したがって、XRDを用いた構造解析から、CAAC−OSは、a軸およびb軸の配向が不規則であることが確認できる。

0234

次に、電子回折によって解析したCAAC−OSについて説明する。例えば、InGaZnO4の結晶を有するCAAC−OSに対し、試料面に平行にプローブ径が300nmの電子線を入射させると、図25(A)に示すような回折パターン(制限視野透過電子回折パターンともいう。)が現れる場合がある。この回折パターンには、InGaZnO4の結晶の(009)面に起因するスポットが含まれる。したがって、電子回折によっても、CAAC−OSに含まれるペレットがc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が300nmの電子線を入射させたときの回折パターンを図25(B)に示す。図25(B)より、リング状の回折パターンが確認される。したがって、電子回折によっても、CAAC−OSに含まれるペレットのa軸およびb軸は配向性を有さないことがわかる。なお、図25(B)における第1リングは、InGaZnO4の結晶の(010)面および(100)面などに起因すると考えられる。また、図25(B)における第2リングは(110)面などに起因すると考えられる。

0235

上述したように、CAAC−OSは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとCAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。

0236

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

0237

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

0238

不純物および酸素欠損の少ないCAAC−OSは、キャリア密度の低い酸化物半導体である。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。CAAC−OSは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

0239

次に、nc−OSについて説明する。

0240

nc−OSは、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。nc−OSに含まれる結晶部は、1nm以上10nm以下、または1nm以上3nm以下の大きさであることが多い。なお、結晶部の大きさが10nmより大きく100nm以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、CAAC−OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼ぶ場合がある。

0241

nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。例えば、nc−OSに対し、ペレットよりも大きい径のX線を用いた場合、out−of−plane法による解析では、結晶面を示すピークは検出されない。また、nc−OSに対し、ペレットよりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OSに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OSに対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。

0242

このように、ペレット(ナノ結晶)間では結晶方位が規則性を有さないことから、nc−OSを、RANC(Random Aligned nanocrystals)を有する酸化物半導体、またはNANC(Non−Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。

0243

nc−OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、nc−OSは、a−like OSや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、nc−OSは、CAAC−OSと比べて欠陥準位密度が高くなる。

0244

a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。

0245

a−like OSは、高分解能TEM像において鬆が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。

0246

鬆を有するため、a−like OSは、不安定な構造である。以下では、a−like OSが、CAAC−OSおよびnc−OSと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。

0247

電子照射を行う試料として、a−like OS(試料Aと表記する。)、nc−OS(試料Bと表記する。)およびCAAC−OS(試料Cと表記する。)を準備する。いずれの試料もIn−Ga−Zn酸化物である。

0248

まず、各試料の高分解能断面TEM像を取得する。高分解能断面TEM像により、各試料は、いずれも結晶部を有することがわかる。

0249

なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、InGaZnO4の結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。したがって、格子縞の間隔が0.28nm以上0.30nm以下である箇所を、InGaZnO4の結晶部と見なすことができる。なお、格子縞は、InGaZnO4の結晶のa−b面に対応する。

0250

図26は、各試料の結晶部(22箇所から45箇所)の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図26より、a−like OSは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図26中に(1)で示すように、TEMによる観察初期においては1.2nm程度の大きさだった結晶部(初期核ともいう。)が、累積照射量が4.2×108e−/nm2においては2.6nm程度の大きさまで成長していることがわかる。一方、nc−OSおよびCAAC−OSは、電子照射開始時から電子の累積照射量が4.2×108e−/nm2までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図26中の(2)および(3)で示すように、電子の累積照射量によらず、nc−OSおよびCAAC−OSの結晶部の大きさは、それぞれ1.4nm程度および2.1nm程度であることがわかる。

0251

このように、a−like OSは、電子照射によって結晶部の成長が見られる場合がある。一方、nc−OSおよびCAAC−OSは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、不安定な構造であることがわかる。

0252

また、鬆を有するため、a−like OSは、nc−OSおよびCAAC−OSと比べて密度の低い構造である。具体的には、a−like OSの密度は、同じ組成の単結晶の密度の78.6%以上92.3%未満となる。また、nc−OSの密度およびCAAC−OSの密度は、同じ組成の単結晶の密度の92.3%以上100%未満となる。単結晶の密度の78%未満となる酸化物半導体は、成膜すること自体が困難である。

0253

例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、菱面体晶構造を有する単結晶InGaZnO4の密度は6.357g/cm3となる。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、a−like OSの密度は5.0g/cm3以上5.9g/cm3未満となる。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、nc−OSの密度およびCAAC−OSの密度は5.9g/cm3以上6.3g/cm3未満となる。

0254

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

0255

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有する積層膜であってもよい。

0256

CAAC−OS層は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって形成することができる。当該スパッタリング用ターゲットにイオン衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状又はペレット状のスパッタリング粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、CAAC−OS層を形成することができる。

0257

酸化物半導体層404bの形成後に、第1の加熱処理を行ってもよい。第1の加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下の温度で、不活性ガス雰囲気酸化性ガスを10ppm以上含む雰囲気、または減圧状態で行えばよい。また、第1の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上含む雰囲気で行ってもよい。第1の加熱処理によって、酸化物半導体層404bの結晶性を高め、さらに下地絶縁層402、酸化物半導体層404aから水素や水などの不純物を除去することができる。なお、酸化物半導体層404bを形成するエッチングの前に第1の加熱工程を行ってもよい。

0258

次に、酸化物半導体層404aおよび酸化物半導体層404b上にソース電極406aおよびドレイン電極406bとなる第1の導電層を形成する。第1の導電層としては、Al、Cr、Cu、Ta、Ti、Mo、W、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタリング法などにより100nmのチタン層を形成する。またCVD法によりタングステン層を形成してもよい。

0259

次に、第1の導電層を酸化物半導体層404b上で分断するようにエッチングし、ソース電極406aおよびドレイン電極406bを形成する(図14(C)参照)。

0260

次に、酸化物半導体層404b、ソース電極406aおよびドレイン電極406b上に、酸化物半導体層403cを形成する。

0261

なお、酸化物半導体層403cを形成後に第2の加熱処理を行ってもよい。第2の加熱処理は、第1の加熱処理と同様の条件で行うことができる。第2の加熱処理により、酸化物半導体層403cから水素や水などの不純物を除去することができる。また、酸化物半導体層404aおよび酸化物半導体層404bから、さらに水素や水などの不純物を除去することができる。

0262

次に、酸化物半導体層403c上にゲート絶縁層408となる絶縁層407を形成する(図15(A)参照)。絶縁層407は絶縁層407a、絶縁層407bおよび絶縁層407cを有する。絶縁層407aとしては、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む材料を用いることができる。絶縁層407bとしては、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート、窒化シリコンなどを一種以上含む材料を用いることができる。絶縁層407cとしては、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む材料を用いることができる。

0263

絶縁層407a、絶縁層407bおよび絶縁層407cは、スパッタリング法、化学気相堆積(CVD)法(有機金属化学堆積(MOCVD)法、原子層成膜(ALD)法あるいはプラズマ化学気相堆積(PECVD)法を含む)、真空蒸着法またはパルスレーザー堆積(PLD)法などを用いて形成することができる。また、絶縁層407aおよび絶縁層407cをPECVD法で形成し、絶縁層407bをALD法で形成してもよい。

0264

次に、絶縁層407上にゲート電極410となる第2の導電層409を形成する(図15(B)参照)。第2の導電層409としては、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta、W、またはこれらを主成分とする合金材料を用いることができる。第2の導電層409は、スパッタリング法やCVD法などにより形成することができる。また、第2の導電層409としては、窒素を含んだ導電層を用いてもよく、上記材料を含む導電層と窒素を含んだ導電層の積層を用いてもよい。

0265

次に、ゲート電極410を形成するためのレジストマスクを用いて、第2の導電層409を選択的にエッチングし、ゲート電極410を形成する(図15(C)参照)。なお、図11(C)に示すように、ゲート電極410は、酸化物半導体層404bを電気的に取り囲むように形成される。

0266

続いて、上記レジストマスクまたはゲート電極410をマスクとして絶縁層407を選択的にエッチングし、ゲート絶縁層408を形成する。

0267

続いて、上記レジストマスクまたはゲート電極410をマスクとして酸化物半導体層403cをエッチングし、酸化物半導体層404cを形成する。

0268

つまり、酸化物半導体層404cの上端部はゲート絶縁層408の下端部と一致し、ゲート絶縁層408の上端部はゲート電極410の下端部と一致する。なお、ゲート電極410をマスクとしてゲート絶縁層408および酸化物半導体層404cを形成しているがこれに限られず、第2の導電層409の形成前にゲート絶縁層408および酸化物半導体層404cを形成してもよい。

0269

次に、ソース電極406a、ドレイン電極406b、ゲート電極410上に酸化物絶縁層412を形成する(図11(B)、図11(C)参照)。酸化物絶縁層412は、下地絶縁層402と同様の材料、方法を用いて形成することができる。酸化物絶縁層412としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いるとよい。もしくは酸化窒化シリコンおよび窒化酸化シリコンなどの窒素を含む酸化物を用いるとよい。また、当該酸化物絶縁層412は、上記材料の積層であってもよい。酸化物絶縁層412は、スパッタリング法、化学気相堆積(CVD)法(有機金属化学堆積(MOCVD)法、原子層成膜(ALD)法あるいはプラズマ化学気相堆積(PECVD)法を含む)、真空蒸着法またはパルスレーザー堆積(PLD)法を用いて形成することができ、多層半導体層404に対し酸素を供給できるよう過剰に酸素を含む層とすることが好ましい。

0270

次に、第3の加熱処理を行ってもよい。第3の加熱処理は、第1の加熱処理と同様の条件で行うことができる。第3の加熱処理により、下地絶縁層402、ゲート絶縁層408、酸化物絶縁層412から過剰酸素が放出されやすくなり、多層半導体層404の酸素欠損を低減することができる。

0271

次に、酸化物絶縁層412のうえに絶縁層413を形成する(図11(B)、図11(C)参照)。絶縁層413は、アクリル樹脂ポリイミドエポキシ樹脂シロキサンポリマー等の有機絶縁膜を用いて形成することができる。また、その表面をCMP法などにより平坦化させても良い。

0272

次に、しきい値電圧補正処理を行う。しきい値電圧補正処理は、ゲート電極410の電位がソース電極やドレイン電極の電位より+10V以上高い状態を、5s以下、代表的には1s以下維持することで、多層半導体層404からゲート電極410に向かって、必要とする電子が移動し、そのうちのいくらかは第2の絶縁層408bの内部あるいは界面にある電子捕獲準位に捕獲される。このようにして、電子が捕獲されることで、しきい値電圧が正の方向に補正されることができる。

0273

以上の工程で、図11に示すトランジスタ450を作製することができる。

0274

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

0275

(実施の形態4)
本実施の形態では、実施の形態2で説明したトランジスタを用いたインバータについて説明する。

0276

図16(A)は実施の形態1で説明したインバータ回路120の回路図であり、図16(B)および図16(C)は、本明細書で開示する一態様のインバータ回路120の上面図および断面図である。図16(B)は上面図であり、図16(B)に示す一点鎖線A−Bの断面が図16(C)に相当する。なお、図16(B)の上面図では、図の明瞭化のために一部の要素を省いて図示している。一点鎖線A−B方向をチャネル長方向、一点鎖線A−Bに垂直な方向をチャネル幅方向と呼称する場合がある。

0277

図16(A)に示すインバータ回路120はトランジスタ121および122から構成され、トランジスタ121は高電位を供給する電源線123と電気的に接続し、トランジスタ122は低電位を供給する電源線124と電気的に接続している。トランジスタ121とトランジスタ122はノード125でお互いに接続され、トランジスタ121のゲートはノード125に接続している。インバータ回路120の入力端子V1に信号が入力されると、出力端子V2から信号が出力される。ここでトランジスタ121はデプレッション型トランジスタで、トランジスタ122はエンハンスメント型トランジスタである。

0278

次に、図16(B)および図16(C)に示すトランジスタの上面図および断面図から、トランジスタ121およびトランジスタ122の構造を説明する。トランジスタ122は、基板500上の下地絶縁層502と、下地絶縁層502上の酸化物半導体層504aおよび酸化物半導体層504bと、酸化物半導体層504aおよび酸化物半導体層504b上のソース電極506aおよびドレイン電極506cと、酸化物半導体層504b、ソース電極506aおよびドレイン電極506cと接する酸化物半導体層504cと、酸化物半導体層504c上のゲート絶縁層508と、ゲート絶縁層508上のゲート電極510aと、ソース電極506a、ドレイン電極506c、およびゲート電極510a上の酸化物絶縁層512と、酸化物絶縁層512上の平坦化膜513と、を有する。また、トランジスタ121は、基板500上の下地絶縁層502と、下地絶縁層502上の酸化物半導体層505aおよび酸化物半導体層505bと、酸化物半導体層505aおよび酸化物半導体層505b上のソース電極506bおよびドレイン電極506cと、酸化物半導体層505b、ソース電極506bおよびドレイン電極506cと接する酸化物半導体層505cと、酸化物半導体層505c上のゲート絶縁層509(図1(C)の電荷捕獲層102に相当)と、ゲート絶縁層509上のゲート電極510b(図1(C)のゲート電極103に相当)と、ソース電極506b、ドレイン電極506c、およびゲート電極510b上の酸化物絶縁層512と、酸化物絶縁層512上の平坦化膜513と、を有する。

0279

また、トランジスタ121のゲート電極510bとトランジスタ121のドレイン電極506cはコンタクトホール516とコンタクトホール518を介して配線514で電気的に接続している。そのためトランジスタ122のドレイン電極506cもトランジスタ121のゲート電極510bと電気的に接続することになる。

0280

また、トランジスタ121のドレイン電極とトランジスタ122のドレイン電極は共通のドレイン電極506cを指しているが、これに限定されず、お互いに電気的接続しているのであれば、別々に電極を形成し、これらの電極間を配線で接続してもよい。

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