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技術 負荷制御用バックアップ信号発生回路

出願人 矢崎総業株式会社
発明者 渡和久
出願日 2014年6月9日 (6年5ヶ月経過) 出願番号 2014-118841
公開日 2015年12月24日 (4年11ヶ月経過) 公開番号 2015-232286
状態 特許登録済
技術分野 内燃機関に供給する空気・燃料の電気的制御 内燃機関の複合的制御 デバッグ/監視
主要キーワード タイマ出力信号 信号ゲート回路 バックアップ制御信号 時間計測動作 バックアップ信号 ウォッチドッグ信号 オンオフデューティ クリア回路
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図面 (9)

課題

マイクロコンピュータ故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を確実に出力する。

解決手段

タイマー回路26は、ウォッチドッグ信号SGw/dのレベル監視して、低レベル又は高レベルの状態が継続する時間が閾値を超えたか否かを識別する。閾値を超えた場合に、タイマー回路26の出力レベルラッチ回路27が保持してバックアップ制御信号SGbkを生成する。タイマー回路25は、制御信号SGoutのレベルを監視して、低レベルの異常状態が継続する時間が閾値を超えたか否かを識別する。ラッチ回路27は、タイマー回路25の出力とタイマー回路26の出力との論理和でバックアップ制御信号SGbkを生成する。異常な状態が解消した場合は、クリア回路28がラッチ回路27を自動的にリセットし、バックアップ制御信号SGbkを停止する。

概要

背景

例えば、車両に搭載される様々な電子制御装置(ECU:Electric Control Unit)には所定のプログラムに従って動作する制御用マイクロプロセッサ、すなわちマイクロコンピュータ(CPU:Central Processing Unit)が内蔵されている。

このようなマイクロコンピュータは、通常は予め用意されたプログラムの内容にしたがって予定されたとおりに様々な制御を実施する。しかし、例えば外部から侵入した電磁ノイズの影響を受けた場合や、マイクロコンピュータが故障した場合や、プログラム自体に含まれる欠陥バグ)の影響により予期しない動作が生じ、マイクロコンピュータが暴走状態になる場合がある。

マイクロコンピュータが暴走状態になると、電子制御装置の全体が制御不能の状態になる。したがって、様々な電子制御装置のシステムにおいては、マイクロコンピュータに異常が発生したか否かを監視し、異常の発生を検知した場合には、正常な状態に復帰させる必要がある。

そのため、従来より、様々な電子制御装置においては、マイクロコンピュータがウォッチドッグ信号と呼ばれるパルスを定期的に外部に出力するように制御している。そして、マイクロコンピュータの外部に監視回路を接続し、この監視回路がマイクロコンピュータから出力されるウォッチドッグ信号を常時監視している。マイクロコンピュータに異常が発生すると、ウォッチドッグ信号が現れなくなる。監視回路は、ウォッチドッグ信号が一定時間現れない状態を検出するとマイクロコンピュータの動作を初期化する。

特許文献1の車載電子制御装置においては、図1に示されたメインCPU10が暴走してウォッチドッグ信号WDSのパルス幅が過大になると、これを電源制御回路113が検出してリセットパルス信号RSTを発生する。

また、特許文献2の車両用電子制御システムにおいても、電源制御IC23に内蔵されているウォッチドッグタイマ24が、CPU1から送出されるウォッチドッグ信号に基づきCPU1の動作状態を監視し、異常発生時にはリセット信号RSTを送出する。

概要

マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を確実に出力する。タイマー回路26は、ウォッチドッグ信号SGw/dのレベルを監視して、低レベル又は高レベルの状態が継続する時間が閾値を超えたか否かを識別する。閾値を超えた場合に、タイマー回路26の出力レベルラッチ回路27が保持してバックアップ制御信号SGbkを生成する。タイマー回路25は、制御信号SGoutのレベルを監視して、低レベルの異常状態が継続する時間が閾値を超えたか否かを識別する。ラッチ回路27は、タイマー回路25の出力とタイマー回路26の出力との論理和でバックアップ制御信号SGbkを生成する。異常な状態が解消した場合は、クリア回路28がラッチ回路27を自動的にリセットし、バックアップ制御信号SGbkを停止する。

目的

本発明は、上述した事情に鑑みてなされたものであり、その目的は、マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を確実に出力することが可能な負荷制御バックアップ信号発生回路を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御バックアップ信号発生回路であって、正常時に前記制御用プロセッサから定期的に出力される定周期信号を入力する第1入力端子と、前記定周期信号の状態を監視して、前記定周期信号が高レベル又は低レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する定周期信号監視部と、前記定周期信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成するバックアップ信号出力部と、を備えたことを特徴とする負荷制御用バックアップ信号発生回路。

請求項2

請求項1に記載の負荷制御用バックアップ信号発生回路であって、正常時に前記制御用プロセッサから出力される所定の制御信号を入力する第2入力端子と、前記制御信号の状態を監視して、前記制御信号が所定の異常レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する制御信号監視部と、を更に備え、前記バックアップ信号出力部は、前記制御信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成する、ことを特徴とする負荷制御用バックアップ信号発生回路。

請求項3

請求項2に記載の負荷制御用バックアップ信号発生回路であって、前記バックアップ信号出力部は、前記定周期信号監視部の出力が所定の条件を満たした状態と、前記制御信号監視部の出力が所定の条件を満たした状態との論理和に従って前記バックアップ制御信号を生成する、ことを特徴とする負荷制御用バックアップ信号発生回路。

請求項4

請求項1に記載の負荷制御用バックアップ信号発生回路であって、前記制御用プロセッサの入力に印加される状態信号アクティブレベルの時に、所定のクロックパルスを出力するクロック発生部と、前記制御用プロセッサから出力される所定の制御信号が所定レベルの時に、前記クロック発生部が出力するクロックパルスを計数する第1のカウンタと、前記制御用プロセッサから定期的に出力される定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数する第2のカウンタと、前記制御信号及び前記定周期信号の両者が正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路と、を備えたことを特徴とする負荷制御用バックアップ信号発生回路。

請求項5

請求項2に記載の負荷制御用バックアップ信号発生回路であって、更に、前記第1入力端子と、前記定周期信号監視部の入力との間に接続された信号ゲート回路を備え、前記信号ゲート回路の制御入力に、前記制御信号監視部の出力を接続した、ことを特徴とする負荷制御用バックアップ信号発生回路。

請求項6

請求項5に記載の負荷制御用バックアップ信号発生回路であって、更に、前記信号ゲート回路の出力信号を監視して、正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路、を備えたことを特徴とする負荷制御用バックアップ信号発生回路。

請求項7

請求項6に記載の負荷制御用バックアップ信号発生回路であって、前記制御用プロセッサの入力に印加される状態信号がアクティブレベルの時に、所定のクロックパルスを出力するクロック発生部と、前記信号ゲート回路の出力に現れる定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数するカウンタと、を備えたことを特徴とする負荷制御用バックアップ信号発生回路。

請求項8

請求項7に記載の負荷制御用バックアップ信号発生回路であって、前記信号ゲート回路の出力と前記カウンタの入力との間に直流遮断用コンデンサを接続し、前記カウンタの入力と所定電位ラインとの間を電位制御用抵抗器を介して接続した、ことを特徴とする負荷制御用バックアップ信号発生回路。

技術分野

0001

本発明は、所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御バックアップ信号発生回路に関する。

背景技術

0002

例えば、車両に搭載される様々な電子制御装置(ECU:Electric Control Unit)には所定のプログラムに従って動作する制御用マイクロプロセッサ、すなわちマイクロコンピュータ(CPU:Central Processing Unit)が内蔵されている。

0003

このようなマイクロコンピュータは、通常は予め用意されたプログラムの内容にしたがって予定されたとおりに様々な制御を実施する。しかし、例えば外部から侵入した電磁ノイズの影響を受けた場合や、マイクロコンピュータが故障した場合や、プログラム自体に含まれる欠陥バグ)の影響により予期しない動作が生じ、マイクロコンピュータが暴走状態になる場合がある。

0004

マイクロコンピュータが暴走状態になると、電子制御装置の全体が制御不能の状態になる。したがって、様々な電子制御装置のシステムにおいては、マイクロコンピュータに異常が発生したか否かを監視し、異常の発生を検知した場合には、正常な状態に復帰させる必要がある。

0005

そのため、従来より、様々な電子制御装置においては、マイクロコンピュータがウォッチドッグ信号と呼ばれるパルスを定期的に外部に出力するように制御している。そして、マイクロコンピュータの外部に監視回路を接続し、この監視回路がマイクロコンピュータから出力されるウォッチドッグ信号を常時監視している。マイクロコンピュータに異常が発生すると、ウォッチドッグ信号が現れなくなる。監視回路は、ウォッチドッグ信号が一定時間現れない状態を検出するとマイクロコンピュータの動作を初期化する。

0006

特許文献1の車載電子制御装置においては、図1に示されたメインCPU10が暴走してウォッチドッグ信号WDSのパルス幅が過大になると、これを電源制御回路113が検出してリセットパルス信号RSTを発生する。

0007

また、特許文献2の車両用電子制御システムにおいても、電源制御IC23に内蔵されているウォッチドッグタイマ24が、CPU1から送出されるウォッチドッグ信号に基づきCPU1の動作状態を監視し、異常発生時にはリセット信号RSTを送出する。

先行技術

0008

特開2010−13988号公報
特開2011−98593号公報

発明が解決しようとする課題

0009

特許文献1及び特許文献2に示されているように、マイクロコンピュータが出力するウォッチドッグ信号を監視することにより、マイクロコンピュータの動作の異常を検出することが可能である。また、ウォッチドッグ信号を監視する回路は、異常を検出するとマイクロコンピュータに対してリセット信号を与える。リセット信号を与えると、マイクロコンピュータは電源投入時と同じように、ハードウェアの状態を初期化してプログラムの実行を先頭位置からやり直すことになる。

0010

したがって、例えば電磁ノイズの入力などの一時的な要因によりマイクロコンピュータが暴走した場合には、リセット信号を与えることによりマイクロコンピュータの動作を正常な状態に復帰させることができる。

0011

しかしながら、マイクロコンピュータの内部で継続的な故障が発生した場合には、リセット信号を与えてもマイクロコンピュータの動作を正常な状態に復帰させることができない。また、負荷の通電オンオフを制御する電子制御装置においてマイクロコンピュータの故障が発生した場合には、ウォッチドッグ信号を監視する回路を搭載している場合であっても、負荷の通電のオンオフができなくなってしまう。

0012

そのため、車載電子制御装置などにおいては、マイクロコンピュータの故障が発生した場合に備えて、バックアップをするための回路を搭載することが望ましい。つまり、マイクロコンピュータが故障した場合であっても負荷の通電のオンオフができるように、マイクロコンピュータの代わりに負荷を制御するバックアップ制御信号を生成する回路が必要になる。

0013

また、マイクロコンピュータに暴走が発生せず、プログラムが正しく実行されている状況であったとしても、マイクロコンピュータの特定の出力ポートのみ、その機能に故障が発生する可能性もある。したがって、例えばマイクロコンピュータの故障した出力ポートを用いて、負荷のオンオフを制御する制御信号を生成している場合には、ウォッチドッグ信号が正常であっても、負荷を制御できない故障状態になり、しかもその状態が継続してしまう。

0014

負荷のオンオフを制御する制御信号については、パルス幅変調(PWM:pulse width modulation)信号を用いて負荷通電のオンオフデューティを調節する場合もある。また、単純な二値信号高レベル低レベル)で通電のオンオフを切り替える場合もある。したがって、制御信号の出力機能が正常か否かを識別することは容易ではない。

0015

また、マイクロコンピュータに発生する可能性のある故障については、継続的に発生する故障と、一時的に発生する故障とがある。マイクロコンピュータに一時的な故障が発生した場合であってもバックアップ制御信号を利用できることが望ましい。しかし、故障から回復した時にバックアップ制御信号が継続して現れていると、通常の動作状態に戻すことができない。

0016

本発明は、上述した事情に鑑みてなされたものであり、その目的は、マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を確実に出力することが可能な負荷制御用バックアップ信号発生回路を提供することにある。

課題を解決するための手段

0017

前述した目的を達成するために、本発明に係る負荷制御用バックアップ信号発生回路は、下記(1)〜(8)を特徴としている。
(1) 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための、負荷制御用バックアップ信号発生回路であって、
正常時に前記制御用プロセッサから定期的に出力される定周期信号を入力する第1入力端子と、
前記定周期信号の状態を監視して、前記定周期信号が高レベル又は低レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する定周期信号監視部と、
前記定周期信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成するバックアップ信号出力部と、
を備えたことを特徴とする。
(2) 上記(1)の負荷制御用バックアップ信号発生回路であって、
正常時に前記制御用プロセッサから出力される所定の制御信号を入力する第2入力端子と、
前記制御信号の状態を監視して、前記制御信号が所定の異常レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する制御信号監視部と、
を更に備え、
前記バックアップ信号出力部は、前記制御信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成する、
ことを特徴とする。
(3) 上記(2)の負荷制御用バックアップ信号発生回路であって、
前記バックアップ信号出力部は、前記定周期信号監視部の出力が所定の条件を満たした状態と、前記制御信号監視部の出力が所定の条件を満たした状態との論理和に従って前記バックアップ制御信号を生成する、
ことを特徴とする。
(4) 上記(1)の負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサの入力に印加される状態信号アクティブレベルの時に、所定のクロックパルスを出力するクロック発生部と、
前記制御用プロセッサから出力される所定の制御信号が所定レベルの時に、前記クロック発生部が出力するクロックパルスを計数する第1のカウンタと、
前記制御用プロセッサから定期的に出力される定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数する第2のカウンタと、
前記制御信号及び前記定周期信号の両者が正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路と、
を備えたことを特徴とする。
(5) 上記(2)の負荷制御用バックアップ信号発生回路であって、
更に、前記第1入力端子と、前記定周期信号監視部の入力との間に接続された信号ゲート回路を備え、
前記信号ゲート回路の制御入力に、前記制御信号監視部の出力を接続した、
ことを特徴とする。
(6) 上記(5)の負荷制御用バックアップ信号発生回路であって、
更に、前記信号ゲート回路の出力信号を監視して、正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路、
を備えたことを特徴とする。
(7) 上記(6)の負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサの入力に印加される状態信号がアクティブレベルの時に、所定のクロックパルスを出力するクロック発生部と、
前記信号ゲート回路の出力に現れる定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数するカウンタと、
を備えたことを特徴とする。
(8) 上記(7)の負荷制御用バックアップ信号発生回路であって、
前記信号ゲート回路の出力と前記カウンタの入力との間に直流遮断用コンデンサを接続し、
前記カウンタの入力と所定電位ラインとの間を電位制御用抵抗器を介して接続した、
ことを特徴とする。

0018

上記(1)の構成の負荷制御用バックアップ信号発生回路によれば、前記定周期信号監視部は、ウォッチドッグ信号のような前記定周期信号を監視して、異常の有無を確実に識別することができる。そして、前記定周期信号監視部が異常の発生を検知した場合には、前記バックアップ信号出力部がバックアップ制御信号を生成する。したがって、前記制御用プロセッサに異常が発生した場合であっても、バックアップ制御信号を用いて負荷の通電を制御することが可能になる。
上記(2)の構成の負荷制御用バックアップ信号発生回路によれば、前記制御信号監視部は、PWM信号や単純な二値信号のような制御信号の状態を監視して、異常の有無を確実に識別することができる。そして、前記制御信号監視部が異常の発生を検知した場合には、前記バックアップ信号出力部がバックアップ制御信号を生成する。したがって、前記制御用プロセッサに異常が発生した場合であっても、バックアップ制御信号を用いて負荷の通電を制御することが可能になる。
上記(3)の構成の負荷制御用バックアップ信号発生回路によれば、前記定周期信号監視部および前記制御信号監視部のいずれかが異常の発生を検知した場合に、バックアップ制御信号を生成することができる。したがって、前記制御用プロセッサに生じた異常の原因が、プログラムの暴走や、出力ポートの故障等のいずれの場合であっても、バックアップ制御信号を出力できる。
上記(4)の構成の負荷制御用バックアップ信号発生回路によれば、前記制御信号に関する異常の有無を前記第1のカウンタで識別することができ、更に前記定周期信号に関する異常の有無を前記第2のカウンタで識別することができる。また、異常が発生している状態から正常な状態に復帰した場合には、前記クリア回路の機能により、バックアップ制御信号を自動的に解除することができる。また、前記状態信号がアクティブレベルでない時にはクロックパルスの出力が抑制されるので、例えば監視が不要な状況、あるいは故障の識別が不可能な状況において、バックアップ制御信号が誤って出力されるのを防止できる。
上記(5)の構成の負荷制御用バックアップ信号発生回路によれば、前記制御信号監視部の出力の状態を、前記定周期信号監視部の入力の状態に反映させることができる。これにより、前記定周期信号監視部は、前記定周期信号と前記制御信号との双方の状態を同時に監視することができる。
上記(6)の構成の負荷制御用バックアップ信号発生回路によれば、異常が発生している状態から正常な状態に復帰した場合には、前記クリア回路の機能により、バックアップ制御信号を自動的に解除することができる。また、前記信号ゲート回路の出力信号を監視対象とすることにより、前記クリア回路の構成を簡略化できる。
上記(7)の構成の負荷制御用バックアップ信号発生回路によれば、前記制御信号に関する異常の有無、及び前記定周期信号に関する異常の有無を前記カウンタで識別することができる。また、前記状態信号がアクティブレベルでない時にはクロックパルスの出力が抑制されるので、例えば監視が不要な状況、あるいは故障の識別が不可能な状況において、バックアップ制御信号が誤って出力されるのを防止できる。
上記(8)の構成の負荷制御用バックアップ信号発生回路によれば、例えば故障が発生し、ウォッチドッグ信号のような前記定周期信号における高レベル/低レベルの変化が停止した時に、前記定周期信号が「高レベル」、「低レベル」のいずれの状態であっても、前記カウンタの入力が特定レベルに固定されるので、確実な動作が期待できる。

発明の効果

0019

本発明の負荷制御用バックアップ信号発生回路によれば、マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を確実に出力することが可能になる。

0020

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態(以下、「実施形態」という。)を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。

図面の簡単な説明

0021

図1は、実施形態のバックアップ信号発生回路を含む電子制御装置の基本的な構成例を示す電気回路図である。
図2は、図1の電子制御装置における主要な電気信号を示すタイミングチャートである。
図3は、ウォッチドッグ信号に異常が発生した場合の動作を示すタイミングチャートである。
図4は、制御信号に異常が発生した場合の動作を示すタイミングチャートである。
図5は、異常な状態が解消した場合の動作を示すタイミングチャートである。
図6は、図1に示した電子制御装置の更に具体化した構成例を示す電気回路図である。
図7は、バックアップ信号発生回路の変形例の構成を示す電気回路図である。
図8は、図7に示したバックアップ信号発生回路を更に具体化した構成例を示す電気回路図である。

実施例

0022

本発明の負荷制御用バックアップ信号発生回路に関する具体的な実施の形態について、各図を参照しながら以下に説明する。

0023

<構成例の説明>
<全体の概要の説明>
本実施形態のバックアップ信号発生回路20を含む電子制御装置100の主要部の構成例を図1に示す。

0024

図1に示した電子制御装置100は、メインの制御部としてマイクロコンピュータ(略して「マイコン」)10を備えている。マイクロコンピュータ10は、例えば内部メモリ(ROM)に予め組み込まれているプログラムを実行することにより、この電子制御装置に必要とされる機能を実現するための制御を行うことができる。

0025

図1に示した構成例においては、マイクロコンピュータ10は、指示スイッチSWから出力される状態信号SGinのオンオフに応じて、負荷31の通電を制御する機能を有している。また、負荷31の通電をオンにする際には、PWM信号を用いてデューティ制御を行うことにより、電流値を調整することもできる。

0026

指示スイッチSWの具体例としては、ユーザが操作可能なスイッチや、センサなどを想定することができる。マイクロコンピュータ10は、指示スイッチSWがオンになると負荷31が通電状態になるように制御信号SGoutの出力を開始し、指示スイッチSWがオフの時には負荷31が非通電になるように制御信号SGoutの出力を停止する。制御信号SGoutは、PWM信号又は二値信号である。

0027

負荷31の具体例としては、様々な車載電装品を想定することができる。また、パワーFETにより構成されるスイッチングデバイス32が、PWM信号又は二値信号である通電制御信号SG2のオンオフ(高レベル/低レベル)に従って、負荷31の通電のオンオフを制御する。

0028

負荷31を制御するための通電制御信号SG2は、通常はマイクロコンピュータ10の処理により出力ポート11に出力される制御信号SGoutに従って変化する。しかし、マイクロコンピュータ10に継続的な又は一時的な故障が発生する場合がある。マイクロコンピュータ10が故障すると、制御信号SGoutが変化しなくなり、負荷31のオンオフを制御できない状態になる。

0029

バックアップ信号発生回路20は、マイクロコンピュータ10が故障した場合のバックアップとして搭載されている。つまり、通常系の出力である制御信号SGoutに異常が発生した時に、バックアップ信号発生回路20の出力するバックアップ制御信号SGbkが、マイクロコンピュータ10の代わりに負荷31を制御する。

0030

<バックアップ信号発生回路20の説明>
図1に示したバックアップ信号発生回路20は、各種信号入出力のために、ウォッチドッグ入力端子21、バックアップ制御信号出力端子22、制御信号入力端子23、及び状態信号入力端子24を備えている。また、バックアップ信号発生回路20の内部には、2つのタイマー回路25、26、ラッチ回路27、クリア回路28、及びダイオードD1〜D4が備わっている。

0031

タイマー回路25の一方の入力端子は、制御信号入力端子23を経由してマイクロコンピュータ10の出力ポート11と接続されている。したがって、タイマー回路25は制御信号SGoutのレベル(電位)の高(Hi)/低(Lo)を監視することができる。また、タイマー回路25のもう一方の入力端子は、状態信号入力端子24を経由して指示スイッチSWと接続されている。したがって、タイマー回路25は指示スイッチSWのオンオフ状態を表す状態信号SGinのレベルの高(Hi)/低(Lo)に応じた動作を行うことができる。

0032

タイマー回路25は、状態信号SGinのレベルがアクティブ(Hi)である時に、制御信号SGoutのレベルが「Lo」である状態の継続時間が事前に定めた閾値の時間(Tth1)を超えたか否かを異常の有無として検出し、その結果を表す二値信号をタイマ出力信号GT1として出力する。状態信号SGinのレベルが非アクティブ(Lo)である時には、検出動作禁止される。

0033

また、タイマー回路26の一方の入力端子は、ウォッチドッグ入力端子21を経由してマイクロコンピュータ10のウォッチドッグ信号出力ポート12と接続されている。したがって、タイマー回路26はウォッチドッグ信号SGw/dのレベルの高(Hi)/低(Lo)を監視することができる。また、タイマー回路26のもう一方の入力端子は、状態信号入力端子24を経由して指示スイッチSWと接続されている。したがって、タイマー回路25は指示スイッチSWのオンオフ状態を表す状態信号SGinのレベルの高(Hi)/低(Lo)に応じた動作を行うことができる。

0034

タイマー回路26は、状態信号SGinのレベルがアクティブ(Hi)である時に、ウォッチドッグ信号SGw/dのレベルが「Lo」又は「Hi」である状態の継続時間が事前に定めた閾値の時間(Tth2)を超えたか否かを異常の有無として検出し、その結果を表す二値信号をタイマ出力信号SGT2として出力する。状態信号SGinのレベルが非アクティブ(Lo)である時には、検出動作は禁止される。

0035

タイマー回路25の出力端子は、逆流防止用のダイオードD1を経由してラッチ回路27の入力端子と接続されている。また、タイマー回路26の出力端子は、逆流防止用のダイオードD2を経由してラッチ回路27の入力端子と接続されている。

0036

ラッチ回路27は、タイマー回路25の出力するタイマ出力信号SGT1における異常有と、タイマー回路26の出力するタイマ出力信号SGT2における異常有とのいずれか(論理和)を検知した場合に、その状態のレベル「Hi」をラッチ自己保持)し、このレベルをバックアップ制御信号SGbkとして出力する。

0037

ラッチ回路27が出力するバックアップ制御信号SGbkは、逆流防止用のダイオードD4を経由して、スイッチングデバイス32の制御入力(ゲート端子)に印加される。また、マイクロコンピュータ10が出力ポート11に出力する制御信号SGoutは、逆流防止用のダイオードD3を経由して、スイッチングデバイス32の制御入力(ゲート端子)に印加される。したがって、スイッチングデバイス32のオンオフは、制御信号SGoutとバックアップ制御信号SGbkとのいずれか(論理和)により決定される。

0038

クリア回路28は、正常な状態を検出した時に、ラッチ回路27を初期状態に戻してバックアップ制御信号SGbkの出力を停止するために設けてある。クリア回路28の一方の入力端子は、制御信号入力端子23を経由して出力ポート11と接続されている。また、クリア回路28のもう一方の入力端子は、ウォッチドッグ入力端子21を経由してウォッチドッグ信号出力ポート12と接続されている。また、クリア回路28のリセット入力(RST)には、2つのタイマ出力信号SGT1、SGT2の論理和である信号SG3が印加される。

0039

クリア回路28は、信号SG3のレベル「Hi」がラッチ回路27にラッチされた後で、制御信号SGoutとして正常な信号が現れ、且つウォッチドッグ信号SGw/dにも正常な信号が現れたか否かを識別し、その結果を表す二値信号をリセット信号SGrstとして出力する。このリセット信号SGrstは、ラッチ回路27のリセット入力(RST)に印加される。

0040

<動作の説明>
<基本的な動作の説明>
図1の電子制御装置100における主要な電気信号の波形及びタイミングの例を図2に示す。

0041

図1の電子制御装置100においては、指示スイッチSWがオンになると、状態信号SGinのアクティブレベルをマイクロコンピュータ10が検出し、この信号に従ってマイクロコンピュータ10が出力ポート11に制御信号SGoutを出力する。この制御信号SGoutは、図2に示すように、正常時はレベルの「Hi/Lo」が周期的に切り替わるPWM信号、もしくはレベルが「Hi」に固定された二値信号になる。また、PWM信号の場合には、「Hi」の区間(ToH)と、「Lo」の区間(ToL)との比率を調整し、デューティ制御を行うことができる。

0042

一方、マイクロコンピュータ10は実行するプログラムの各ルーチン毎に、その処理の実行と連動して、ウォッチドッグ信号出力ポート(W/D)12の信号のレベルを反転する。したがって、ウォッチドッグ信号出力ポート12から出力されるウォッチドッグ信号SGw/dについては、マイクロコンピュータ10が正常にプログラムを実行している状態であれば、図2のように比較的短い周期でHi/Loが切り替わるパルス信号が継続的に現れる。

0043

<ウォッチドッグ信号SGw/dの異常の場合>
ウォッチドッグ信号SGw/dに異常が発生した場合の動作例を図3に示す。図3の動作について以下に説明する。

0044

例えば装置の外部から侵入した電磁ノイズの影響により、あるいはプログラムの不具合(バグ)により、マイクロコンピュータ10が正常な状態でプログラムの実行を継続できなくなる(暴走する)場合がある。その場合は、マイクロコンピュータ10が各ルーチンでウォッチドッグ信号出力ポート12のレベルを切り替えることができなくなるので、ウォッチドッグ信号SGw/dのパルスが停止し、そのレベルが「Hi」又は「Lo」に固定される。

0045

図3に示した動作例では、時刻t01の近傍でマイクロコンピュータ10の動作に異常が発生した場合を想定しており、時刻t01でウォッチドッグ信号SGw/dのパルスが停止し、そのレベルが「Hi」のまま変化しない状況になっている。

0046

一方、図1に示したバックアップ信号発生回路20においては、タイマー回路26がウォッチドッグ信号SGw/dのパルスを監視している。具体的には、ウォッチドッグ信号SGw/dのレベルが「Hi」又は「Lo」の状態が継続する時間の長さが事前に定めた閾値(Tth2)を超えたか否かを識別している。

0047

図3に示した動作例では、時刻t01でウォッチドッグ信号SGw/dのレベルが「Lo」から「Hi」に変化した後、「Hi」の状態が長く継続している。したがって、時刻t01からの経過時間が閾値(Tth2)を超えた時刻t02で、タイマ出力信号SGT2が「Lo」から「Hi」に変化する。つまり、タイマ出力信号SGT2が「Hi」に変化したことが、ウォッチドッグ信号SGw/dの異常発生を意味している。

0048

また、タイマー回路26の出力するタイマ出力信号SGT2が「Hi」に変化すると、このレベル「Hi」を後段のラッチ回路27がラッチし、これをバックアップ制御信号SGbkとして出力する。

0049

つまり、図3に示すようにウォッチドッグ信号SGw/dのレベルが変化しなくなってから所定以上の時間(Tth2)が経過すると、バックアップ制御信号SGbkとして「Hi」が出力される。したがって、マイクロコンピュータ10が暴走してウォッチドッグ信号SGw/dが停止したような場合は、バックアップ制御信号SGbkを用いてスイッチングデバイス32のオンオフを制御することができる。

0050

<制御信号SGoutの異常の場合>
制御信号SGoutに異常が発生した場合の動作例を図4に示す。図4の動作について以下に説明する。

0051

マイクロコンピュータ10が正常な状態でプログラムの実行を継続している場合であっても、マイクロコンピュータ10の一部の機能に故障が発生する場合がある。例えば、出力ポート11の回路に物理的な故障が発生すると、マイクロコンピュータ10がプログラムの実行により出力ポート11に「Hi」を出力した状況であっても、実際の出力ポート11のレベルが「Lo」のまま変化しない場合がある。

0052

このような故障の発生を検出するために、図1に示したタイマー回路25が制御信号SGoutを監視している。実際には、制御信号SGoutに周期的にパルスが現れる状態が正常であり、制御信号SGoutのレベルが「Hi」に固定される状態も正常である。一方、状態信号SGinのレベルがアクティブであるのに、制御信号SGoutのレベルが「Lo」のまま変化しないのは異常であると考えられる。したがって、タイマー回路25は、制御信号SGoutのレベルが「Lo」の状態で継続する時間の長さを閾値(Tth1)と比較し、閾値を超えた場合に異常発生を検出する。

0053

図4に示した動作例では、時刻t11で制御信号SGoutが「Lo」になった後、レベル変化がない状態が長く継続している。したがって、時刻t11から閾値の時間(Tth1)を経過した時に、タイマー回路25が異常を検出し、タイマ出力信号SGT1が「Hi」になる。

0054

また、タイマー回路25が出力するタイマ出力信号SGT1が「Hi」になると、このレベル「Hi」をラッチ回路27がラッチし、バックアップ制御信号SGbkにレベル「Hi」を出力する。したがって、出力ポート11に故障が発生した場合であっても、バックアップ制御信号SGbkを用いてスイッチングデバイス32を制御することができる。

0055

<異常な状態が解消した場合>
マイクロコンピュータ10に異常が発生した後、その異常な状態が解消した場合の動作例を図5に示す。図5の動作について以下に説明する。

0056

図5の動作においても、図4の場合と同様に、時刻t11から長時間にわたって制御信号SGoutのレベルが「Lo」に固定されていると、時刻t12でタイマ出力信号SGT1が「Hi」になり、バックアップ制御信号SGbkも「Hi」になる。

0057

しかし、図5の動作例では、時刻t12の後で、出力ポート11の状態が自然に回復し、制御信号SGoutに正常な信号(Hi又はパルス)が再び現れている。この場合には、クリア回路28はウォッチドッグ信号SGw/dが正常であることを認識し、且つ時刻t13で制御信号SGoutが「Hi」になったことを検知すると、リセット信号SGrstに「Hi」のパルスを出力する。

0058

ラッチ回路27は、クリア回路28から出力されるリセット信号SGrstの「Hi」により初期状態にリセットされる。したがって、ラッチ回路27から出力されるバックアップ制御信号SGbkは、時刻t13の後で「Hi」から「Lo」にリセットされる。

0059

図5の動作例では制御信号SGoutに異常が発生した後でこれが正常に戻った場合を想定しているが、クリア回路28はウォッチドッグ信号SGw/dの場合にも同様にリセット信号SGrstを出力することができる。

0060

<更に具体化した構成の説明>
図1に示した電子制御装置100の更に具体化した構成例を図6に示す。なお、図6に示した電子制御装置100Aの構成については、バックアップ信号発生回路20A以外は図1と同一である。したがって、バックアップ信号発生回路20Aについて以下に説明する。

0061

図6のバックアップ信号発生回路20Aは、2つのカウンタ41、42、エッジ検出器43、クロック発生器44、アンドゲート45、D型フリップフロップDFF)46、及びクリア回路47を備えている。また、図1のバックアップ信号発生回路20と同様に、カウンタ41、42の各出力と、D型フリップフロップ46の出力にはそれぞれダイオードが接続されている。

0062

図6のバックアップ信号発生回路20Aにおいて、カウンタ41、クロック発生器44、及びアンドゲート45で構成される回路は、図1中のタイマー回路25と同じ機能を実現する。同様に、カウンタ42、エッジ検出器43、クロック発生器44、及びアンドゲート45で構成される回路は、図1中のタイマー回路26と同じ機能を実現する。また、D型フリップフロップ46はラッチ回路27と同じ機能を実現し、クリア回路47はクリア回路28と同じ機能を実現する。

0063

クロック発生器(クロック源)44は、例えばCR発振回路、あるいは水晶発振回路により構成され、周期が一定のクロックパルスを常時出力する。発生するクロックパルスの周期については、制御信号SGoutのPWMパルスの周期や、ウォッチドッグ信号SGw/dのパルス周期に比べて十分に短くなるように決定される。

0064

アンドゲート45は、クロック発生器44が出力するクロックパルス信号CLK1と、状態信号SGinとに基づいてクロックパルス信号CLK2を生成する。すなわち、アンドゲート45は状態信号SGinのレベルがアクティブ(Hi)の時にはクロックパルス信号CLK1をそのままクロックパルス信号CLK2として出力し、状態信号SGinのレベルが非アクティブ(Lo)の時にはクロックパルス信号CLK2へのパルス出力を禁止する。

0065

カウンタ41は、制御信号SGoutのレベルが「Lo」の状態が継続する間に、クロックパルス信号CLK2のパルスを計数する。したがって、カウンタ41は制御信号SGoutの「Lo」が継続する時間の長さを計測できる。なお、制御信号SGoutのレベルが「Hi」になると、カウンタ41の計数値クリアされる。制御信号SGoutのレベルが「Lo」の状態が所定時間(Tth1)継続すると、カウンタ41の出力が「Hi」になり、この「Hi」が出力のダイオードを介してD型フリップフロップ46の入力に印加される。但し、状態信号SGinのレベルが非アクティブ(Lo)の場合は、クロックパルス信号CLK2のパルスが停止するので、カウンタ41の計数動作は禁止される。

0066

エッジ検出器43は、ウォッチドッグ信号SGw/dのパルスにおける「Lo」から「Hi」への立ち上がり、及び「Hi」から「Lo」への立ち下がりの各エッジを検出し、エッジのタイミングで信号を出力する。カウンタ42は、エッジ検出器43が出力する信号に基づき、1つのエッジから次のエッジが現れるまでの間に、アンドゲート45から出力されるクロックパルス信号CLK2のパルスを計数する。エッジが現れると計数値はクリアされる。したがって、カウンタ42はウォッチドッグ信号SGw/dのパルスにおけるエッジからエッジまでの時間を計測することができる。そして、ウォッチドッグ信号SGw/dのレベルが「Lo」又は「Hi」のまま変化しない状態が所定時間(Tth2)継続すると、カウンタ42の出力が「Hi」になり、この「Hi」が出力のダイオードを介してD型フリップフロップ46の入力に印加される。但し、状態信号SGinのレベルが非アクティブ(Lo)の場合は、クロックパルス信号CLK2のパルスが停止するので、カウンタ42の計数動作は禁止される。

0067

D型フリップフロップ46は、この入力に「Hi」が印加された時に、そのレベルをラッチし、バックアップ制御信号SGbkとして出力することができる。また、バックアップ制御信号SGbkに「Hi」を出力した後で、D型フリップフロップ46のリセット端子にリセット信号SGrstを印加することにより、D型フリップフロップ46をリセットし、バックアップ制御信号SGbkを解除(Loの出力)することができる。

0068

リセット信号SGrstを生成するクリア回路47は、図6の例では2つのD型フリップフロップ47a、47bと、アンドゲート47cとで構成されている。D型フリップフロップ47aは、信号SG3によりリセットされ、制御信号SGoutが「Hi」になるとこの「Hi」をラッチ(自己保持)してラッチした信号を出力する。また、D型フリップフロップ47bは、信号SG3によりリセットされ、エッジ検出器43がエッジ検出信号を出力した時に、「Hi」をラッチしてラッチした信号を出力する。アンドゲート47cは、D型フリップフロップ47aの出力が「Hi」で、且つD型フリップフロップ47bの出力が「Hi」の時にリセット信号SGrstに有効なレベル「Hi」を出力する。

0069

したがって、図6に示したバックアップ信号発生回路20Aは、図1に示したバックアップ信号発生回路20の各構成要素と同等の機能を実現することができる。つまり、バックアップ信号発生回路20Aは、図2図5に示したような動作を行うことができる。

0070

<バックアップ信号発生回路20の変形例の説明>
<機能上の構成の説明>
図1に示したバックアップ信号発生回路20の変形例の構成を図7に示す。図7に示したバックアップ信号発生回路20B以外の構成については、図1の電子制御装置100と同様である。したがって、バックアップ信号発生回路20Bについて以下に説明する。

0071

図7のバックアップ信号発生回路20Bは、2つのタイマー回路51、52、アナログゲート回路53、ラッチ回路54、及びクリア回路55を備えている。図7におけるタイマー回路51、52、ラッチ回路54、及びクリア回路55は、それぞれ図1中のタイマー回路25、26、ラッチ回路27、及びクリア回路28と同等の機能を有している。

0072

図7の構成において図1と大きく異なるのは、マイクロコンピュータ10のウォッチドッグ信号出力ポート12とタイマー回路52の入力との間に新たにアナログゲート回路53を挿入し、タイマー回路51の出力をアナログゲート回路53の制御入力に接続した点である。また、ラッチ回路54の入力にはタイマー回路52の出力だけを接続してあるので、図1中のダイオードD1、D2は接続する必要がない。

0073

図7中のアナログゲート回路53は、トランジスタを用いて構成してある。このトランジスタのコレクタ端子エミッタ端子、及びベース端子は、それぞれウォッチドッグ信号出力ポート12、タイマー回路52の入力、及びタイマー回路51の出力と接続してある。

0074

タイマー回路51は、前述のタイマー回路25と同じように、制御信号SGoutの異常の有無を識別し、その結果に応じた信号を出力する。具体的には、制御信号SGoutが「Lo」の状態が所定時間(Tth1)以上継続すると、アナログゲート回路53をオフにするための信号をタイマー回路51が出力する。制御信号SGoutが正常な場合には、アナログゲート回路53をオンにする信号をタイマー回路51が出力する。

0075

したがって、ウォッチドッグ信号SGw/dのパルスが正常に出力されている場合であっても、制御信号SGoutの異常をタイマー回路51が検出すると、アナログゲート回路53がオフになり、タイマー回路52の入力にはウォッチドッグ信号SGw/dのパルスが現れない状態になる。そのため、タイマー回路52は、1つの入力でウォッチドッグ信号SGw/dのパルスの異常と、制御信号SGoutの異常とを同時に監視することができる。

0076

つまり、タイマー回路51が制御信号SGoutの異常を検出するか、又はウォッチドッグ信号SGw/dのパルスが停止したまま所定時間が経過すると、タイマー回路52が異常を検出し、タイマー回路52の出力が「Hi」になる。そして、この「Hi」をラッチ回路54がラッチしてバックアップ制御信号SGbkを出力する。

0077

また、タイマー回路52の出力が「Hi」になった後で、アナログゲート回路53の出力(エミッタ端子)にウォッチドッグ信号SGw/dのパルスが現れると、クリア回路55がリセット信号SGrstとして「Hi」を出力する。このリセット信号SGrstの「Hi」により、ラッチ回路54がリセットされ、バックアップ制御信号SGbkが解除される。

0078

<より具体的な構成の説明>
図7に示したバックアップ信号発生回路20Bは、図1のバックアップ信号発生回路20と比較すると、回路構成を簡略化し、部品数を減らすことが可能になる。すなわち、図1中のダイオードD1、D2が不要になるし、クリア回路55の内部構成も簡略化できる。図7に示したバックアップ信号発生回路20Bを更に具体化した構成例を図8に示す。

0079

図8に示すバックアップ信号発生回路20Cにおいて、タイマー回路51は、コンデンサC2及び抵抗器R2の時定数回路と、トランジスタ(FET)51aとで構成されている。また、タイマー回路52は、コンデンサC1、抵抗器R1と、カウンタ52aとで構成されている。また、カウンタ52aが時間を計数できるように、クロック発生器56及びアンドゲート57を設けてある。クロック発生器56及びアンドゲート57は、それぞれ図6中のクロック発生器44及びアンドゲート45と同等の機能を果たす。

0080

図8において、ラッチ回路54は1つのD型フリップフロップ(DFF)により構成してある。また、図8中のクリア回路55も1つのD型フリップフロップ(DFF)により構成してある。クリア回路55はアナログゲート回路53の出力する信号だけを監視するので、図6中のクリア回路47と比べて構成が簡略化され部品数が少なくなっている。

0081

図8の回路においては、図6中のエッジ検出器43の代わりに、コンデンサC1及び抵抗器R1で構成される回路を用いている。コンデンサC1は、入力信号直流成分を遮断するために設けてある。また、抵抗器R1はウォッチドッグ信号SGw/dにパルスが現れない時に、カウンタ52aの入力(クリア制御端子)の電位を素早く所望の電位に近づける機能を有している。

0082

例えば、マイクロコンピュータ10が故障してウォッチドッグ信号SGw/dのパルスが停止した時には、カウンタ52aのクリア制御端子が「Lo」になり、カウンタ52aがクロックパルスの計数を開始する。そして、所定時間が経過する前にクリア制御端子が「Hi」に変化しない場合は、カウンタ52aが異常を検出し、ラッチ回路54がバックアップ制御信号SGbkを出力する。

0083

<上記以外の変形の可能性>
図1に示したバックアップ信号発生回路20においては、指示スイッチSWが出力する状態信号SGinがアクティブでないとき(マイクロコンピュータ10が負荷31を制御しない時)にタイマー回路25及び26の時間計測動作を禁止しているが、状態信号SGinについては様々な信号を想定することができる。例えば、マイクロコンピュータ10がイニシャライズ(初期化)の処理を行っているときのように、通常の処理を実行できないときに、状態信号SGinを非アクティブに切り替えてバックアップ信号発生回路20の動作を禁止しても良い。

0084

負荷31の通電を制御するスイッチングデバイス32については、パワーFETに限らず、例えばIPD (Intelligent Power Device)のような様々な種類のスイッチングデバイスを利用することが可能である。

0085

電子制御装置100及びバックアップ信号発生回路20における各信号のレベル「Hi/Lo」と、回路のオン/オフ動作との関係については、装置の仕様に応じて変更することが可能である。また、タイマー回路25における時間の閾値(Tth1)や、タイマー回路26における時間の閾値(Tth2)についても、装置の仕様に合わせて適宜決定することができる。

0086

図6に示したエッジ検出器43の代わりに、図8に示したコンデンサC1及び抵抗器R1で構成される回路を用いることもできる。また逆に、図8に示したコンデンサC1及び抵抗器R1の回路を、図6に示したエッジ検出器43に置き換えても良い。

0087

図7に示したアナログゲート回路53は、トランジスタで構成してあるが、タイマー回路51がデジタル信号を出力する場合には、アナログゲート回路53の代わりに同等の機能を有する論理回路を利用することもできる。

0088

図1に示したバックアップ信号発生回路20は、マイクロコンピュータ10が出力するウォッチドッグ信号SGw/dと制御信号SGoutとの2つを監視してバックアップ制御信号SGbkを生成しているが、違う信号を監視するように変更しても良い。例えば、ウォッチドッグ信号SGw/dの代わりに、同じような定周期信号を監視しても良い。また、図1の構成では、出力ポート11に出力される信号に、PWM信号と単純な二値信号とのいずれかが現れる場合を想定しているが、常にPWM信号が現れるような装置の場合には、タイマー回路26を用いて制御信号SGoutを監視しても良い。また、複数の制御信号SGoutを用いて複数の負荷をそれぞれ制御する場合には、タイマー回路25の数を増やしても良い。

0089

ここで、上述した本発明に係る負荷制御用バックアップ信号発生回路の実施形態の特徴をそれぞれ以下[1]〜[8]に簡潔に纏めて列記する。
[1] 所定のプログラムに従って動作する制御用プロセッサ(マイクロコンピュータ10)に異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷(31)のスイッチ(スイッチングデバイス32)に対してバックアップ制御信号(SGbk)を供給するための負荷制御用バックアップ信号発生回路(バックアップ信号発生回路20)であって、
正常時に前記制御用プロセッサから定期的に出力される定周期信号(ウォッチドッグ信号SGw/d)を入力する第1入力端子(ウォッチドッグ入力端子21)と、
前記定周期信号の状態を監視して、前記定周期信号が高レベル又は低レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する定周期信号監視部(タイマー回路26)と、
前記定周期信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成するバックアップ信号出力部(ラッチ回路27)と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
[2] 上記[1]の構成の負荷制御用バックアップ信号発生回路であって、
正常時に前記制御用プロセッサから出力される所定の制御信号(SGout)を入力する第2入力端子(制御信号入力端子23)と、
前記制御信号の状態を監視して、前記制御信号が所定の異常レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する制御信号監視部(タイマー回路25)と、
を更に備え、
前記バックアップ信号出力部は、前記制御信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成する、
ことを特徴とする負荷制御用バックアップ信号発生回路。
[3] 上記[2]の構成の負荷制御用バックアップ信号発生回路であって、
前記バックアップ信号出力部は、前記定周期信号監視部の出力が所定の条件を満たした状態と、前記制御信号監視部の出力が所定の条件を満たした状態との論理和に従って前記バックアップ制御信号を生成する、
ことを特徴とする負荷制御用バックアップ信号発生回路。
[4] 上記[1]の構成の負荷制御用バックアップ信号発生回路(バックアップ信号発生回路20A)であって、
前記制御用プロセッサの入力に印加される状態信号(SGin)がアクティブレベルの時に、所定のクロックパルスを出力するクロック発生部(クロック発生器44)と、
前記制御用プロセッサから出力される所定の制御信号が所定レベルの時に、前記クロック発生部が出力するクロックパルスを計数する第1のカウンタ(カウンタ41)と、
前記制御用プロセッサから定期的に出力される定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数する第2のカウンタ(カウンタ42)と、
前記制御信号及び前記定周期信号の両者が正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路(クリア回路47)と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
[5] 上記[2]の構成の負荷制御用バックアップ信号発生回路(バックアップ信号発生回路20B)であって、
更に、前記第1入力端子と、前記定周期信号監視部の入力との間に接続された信号ゲート回路(アナログゲート回路53)を備え、
前記信号ゲート回路の制御入力に、前記制御信号監視部の出力を接続した、
ことを特徴とする負荷制御用バックアップ信号発生回路。
[6] 上記[5]の構成の負荷制御用バックアップ信号発生回路であって、
更に、前記信号ゲート回路の出力信号を監視して、正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路(55)、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
[7] 上記[6]の構成の負荷制御用バックアップ信号発生回路(バックアップ信号発生回路20C)であって、
前記制御用プロセッサの入力に印加される状態信号がアクティブレベルの時に、所定のクロックパルスを出力するクロック発生部(クロック発生器56)と、
前記信号ゲート回路の出力に現れる定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数するカウンタ(52a)と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
[8] 上記[7]の構成の負荷制御用バックアップ信号発生回路であって、
前記信号ゲート回路の出力と前記カウンタの入力との間に直流遮断用コンデンサ(コンデンサC1)を接続し、
前記カウンタの入力と所定電位ラインとの間を電位制御用抵抗器(抵抗器R1)を介して接続した、
ことを特徴とする負荷制御用バックアップ信号発生回路。

0090

10マイクロコンピュータ
20,20A,20B,20Cバックアップ信号発生回路
31負荷
32スイッチングデバイス
33電源ライン
34アースライン
11出力ポート
12ウォッチドッグ信号出力ポート
13入力ポート
21ウォッチドッグ入力端子
22バックアップ制御信号出力端子
23制御信号入力端子
24状態信号入力端子
25,26タイマー回路
27,54ラッチ回路
28,55クリア回路
41,42カウンタ
43エッジ検出器
44,56クロック発生器
45,47c,57アンドゲート
46,47a,47bD型フリップフロップ
47 クリア回路
51,52 タイマー回路
53アナログゲート回路
100,100A,100B,100C電子制御装置
SG2通電制御信号
SGin 状態信号
SGout制御信号
SGw/d ウォッチドッグ信号
SGT1,SGT2タイマ出力信号
SGbk バックアップ制御信号
SGrstリセット信号
SW指示スイッチ
C1,C2コンデンサ
R1,R2抵抗器
D1,D2,D3,D4ダイオード
CLK1,CLK2 クロックパルス信号

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