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技術 フロアプラン設計装置、方法、プログラム及び記録媒体

出願人 株式会社ジーダット
発明者 朱小科
出願日 2014年4月24日 (6年10ヶ月経過) 出願番号 2014-090276
公開日 2015年11月24日 (5年3ヶ月経過) 公開番号 2015-210579
状態 拒絶査定
技術分野 CAD ICの設計・製造(配線設計等) 半導体集積回路
主要キーワード スペース制約 所定特性 ネット長 デジタル集積回路 所定経路 Pセル セントロイド アナログ集積回路
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2015年11月24日)のものです。
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図面 (14)

課題

多数の回路要素を含む集積回路フロアプランを少ない処理で設計可能にする。

解決手段

フロアプラン設計装置100は、ネットリスト115を記憶する記憶部104と、ネットリスト115に含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化部109と、ユニット化部109によって基本素子に変換された回路を用いてネットリスト115に対応するフロアプランを生成するフロアプラン生成部110とを備えている。

概要

背景

従来から、LSI(Large Scale Integration)等の集積回路を設計する場合、集積回路を構成する回路要素の詳細なレイアウトを設計する前段階として、回路要素の概略配置を決定するフロアプランの設計が行われている(例えば特許文献1、2参照)。
従来、フロアプランの設計は、設計対象となるネットリストを構成するトランジスタ等の回路素子や複数の回路素子から成る回路ブロックを用いて、それらの概略配置を設計するようにしている。

前記ネットリストは階層構造を有しており、下位の階層から最上位の階層へ向けて各階層毎セルのフロアプランを生成し、最終的に最適な最上位階層のフロアプランを集積回路のフロアプランとして生成する。
このようにしてフロアプランの設計は可能であるが、回路素子や回路ブロックの特性は各々異なるため、多数の回路素子や回路ブロックを含む集積回路のフロアプランを設計するためには多くの演算処理が必要になり、最適なフロアプランの設計に長時間要するという問題がある。

また、各階層においては上位階層を考慮することなく、各階層毎に当該階層において所定制約満足する単一のフロアプランを生成し、当該フロアプランを利用してその上位階層のフロアプランを生成するようにしている。当該フロアプランがその上位階層のフロアプランを生成するのに最適なフロアプランの場合には、前記上位階層のフロアプランを生成するのに効率的である。

しかしながら、当該フロアプランがその上位階層のフロアプランを生成するのに最適なフロアプランでない場合には、前記上位階層では最適なフロアプランの生成ができない。このように、上記階層におけるフロアプランを考慮せずに各階層における所定の制約を満足する単一のフロアプランのみを生成するように構成した場合、上位階層では最適なフロアプランを生成できない恐れがある。

概要

多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にする。フロアプラン設計装置100は、ネットリスト115を記憶する記憶部104と、ネットリスト115に含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化部109と、ユニット化部109によって基本素子に変換された回路を用いてネットリスト115に対応するフロアプランを生成するフロアプラン生成部110とを備えている。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

ネットリストを記憶する記憶手段と、前記ネットリストに含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化手段と、前記ユニット化手段によって基本素子に変換された回路を用いて前記ネットリストに対応するフロアプランを生成するフロアプラン生成手段とを備えて成ることを特徴とするフロアプラン設計装置

請求項2

前記ネットリストは階層構造を有し、前記フロアプラン生成手段は、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において生成したフロアプランを前記ネットリストに対応するフロアプランとして生成することを特徴とする請求項1記載のフロアプラン設計装置。

請求項3

前記ネットリストに含まれる各回路素子を種類毎のグループに分けるグループ分け手段を備えて成り、前記ユニット化手段は、前記グループ分け手段によって分けられたグループ毎に、前記各グループに含まれる回路素子を、前記基本素子の組み合わせによって構成され特性が等価な回路に変換することを特徴とする請求項2記載のフロアプラン設計装置。

請求項4

前記フロアプラン生成手段は、各階層において前記各グループ単位のフロアプラン候補を生成するグループ単位フロアプラン生成手段と、各階層において前記各グループ単位のフロアプラン候補を統合して全体のフロアプラン候補を生成する統合フロアプラン生成手段とを備えて成ることを特徴とする請求項3記載のフロアプラン設計装置。

請求項5

前記記憶手段には前記基本素子を表すシンボルが記憶され、前記フロアプランに含まれる基本素子に対応するシンボルを割り当てるシンボル割り当て手段と、前記基本素子にシンボルが割り当てられたフロアプランを表示する表示手段とを備えて成ることを特徴とする請求項3又は4記載のフロアプラン設計装置。

請求項6

ユニット化手段がネットリストに含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化工程と、フロアプラン生成手段が前記ユニット化手段によって基本素子に変換された回路を用いて前記ネットリストに対応するフロアプランを生成するフロアプラン生成工程とを備えて成ることを特徴とするフロアプラン設計方法

請求項7

前記ネットリストは階層構造を有し、前記フロアプラン生成工程は、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において生成したフロアプランを前記ネットリストに対応するフロアプランとして生成することを特徴とする請求項6記載のフロアプラン設計方法。

請求項8

グループ分け手段が前記ネットリストに含まれる各回路素子を種類毎のグループに分けるグループ分け工程を備えて成り、前記ユニット化工程は、前記グループ分け工程によって分けられたグループ毎に、前記各グループに含まれる回路素子を、前記基本素子の組み合わせによって構成され特性が等価な回路に変換することを特徴とする請求項7記載のフロアプラン設計方法。

請求項9

前記フロアプラン生成工程は、各階層において前記各グループ単位のフロアプラン候補を生成するグループ単位フロアプラン生成工程と、各階層において前記各グループ単位のフロアプラン候補を統合して全体のフロアプラン候補を生成する統合フロアプラン生成工程とを備えて成ることを特徴とする請求項8記載のフロアプラン設計方法。

請求項10

シンボル割り当て手段が前記フロアプランに含まれる基本素子に対応するシンボルを割り当てるシンボル割り当て工程と、表示手段が前記基本素子にシンボルが割り当てられたフロアプランを表示するフロアプラン表示工程とを備えて成ることを特徴とする請求項8又は9記載のフロアプラン設計方法。

請求項11

コンピュータに請求項6乃至10のいずれか一に記載のフロアプラン設計方法を実行させることを特徴とするフロアプラン設計用プログラム

請求項12

請求項11記載のフロアプラン設計用プログラムを記録して成ることを特徴とするコンピュータ読み取り可能な記録媒体

技術分野

0001

本発明は、半導体集積回路フロアプランを設計するフロアプラン設計装置フロアプラン設計方法、フロアプラン設計用プログラム及びフロアプラン設計用プログラムを記録したコンピュータ読み取り可能な記録媒体に関する。

背景技術

0002

従来から、LSI(Large Scale Integration)等の集積回路を設計する場合、集積回路を構成する回路要素の詳細なレイアウトを設計する前段階として、回路要素の概略配置を決定するフロアプランの設計が行われている(例えば特許文献1、2参照)。
従来、フロアプランの設計は、設計対象となるネットリストを構成するトランジスタ等の回路素子や複数の回路素子から成る回路ブロックを用いて、それらの概略配置を設計するようにしている。

0003

前記ネットリストは階層構造を有しており、下位の階層から最上位の階層へ向けて各階層毎セルのフロアプランを生成し、最終的に最適な最上位階層のフロアプランを集積回路のフロアプランとして生成する。
このようにしてフロアプランの設計は可能であるが、回路素子や回路ブロックの特性は各々異なるため、多数の回路素子や回路ブロックを含む集積回路のフロアプランを設計するためには多くの演算処理が必要になり、最適なフロアプランの設計に長時間要するという問題がある。

0004

また、各階層においては上位階層を考慮することなく、各階層毎に当該階層において所定制約満足する単一のフロアプランを生成し、当該フロアプランを利用してその上位階層のフロアプランを生成するようにしている。当該フロアプランがその上位階層のフロアプランを生成するのに最適なフロアプランの場合には、前記上位階層のフロアプランを生成するのに効率的である。

0005

しかしながら、当該フロアプランがその上位階層のフロアプランを生成するのに最適なフロアプランでない場合には、前記上位階層では最適なフロアプランの生成ができない。このように、上記階層におけるフロアプランを考慮せずに各階層における所定の制約を満足する単一のフロアプランのみを生成するように構成した場合、上位階層では最適なフロアプランを生成できない恐れがある。

先行技術

0006

特開2013−045318号公報
特開2012−118913号公報

発明が解決しようとする課題

0007

本発明は、前記問題点に鑑み成されたもので、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にすることを課題としている。
また、本発明は、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にすると共に、より好適なフロアプランの設計を可能にすることを課題としている。

課題を解決するための手段

0008

本発明の第1の視点によれば、ネットリストを記憶する記憶手段と、前記ネットリストに含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化手段と、前記ユニット化手段によって基本素子に変換された回路を用いて前記ネットリストに対応するフロアプランを生成するフロアプラン生成手段とを備えて成ることを特徴とするフロアプラン設計装置が提供される。

0009

また、本発明の第2の視点によれば、ユニット化手段がネットリストに含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化工程と、フロアプラン生成手段が前記ユニット化手段によって基本素子に変換された回路を用いて前記ネットリストに対応するフロアプランを生成するフロアプラン生成工程とを備えて成ることを特徴とするフロアプラン設計方法が提供される。

0010

また、本発明の第3の視点によれば、コンピュータに前記フロアプラン設計方法を実行させることを特徴とするフロアプラン設計用プログラムが提供される。
また、本発明の第4の視点によれば、前記フロアプラン設計用プログラムを記録して成ることを特徴とするコンピュータ読み取り可能な記録媒体が提供される。

発明の効果

0011

本発明のフロアプラン設計装置によれば、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように構成することにより、より好ましいフロアプランを設計することが可能になる。

0012

また、本発明のフロアプラン設計方法によれば、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように構成することにより、より好ましいフロアプランを設計することが可能になる。

0013

また、コンピュータが本発明のフロアプラン設計用プログラムを実行することにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように前記フロアプラン設計用プログラムを構成することにより、より好ましいフロアプランを設計することが可能になる。

0014

また、本発明の記録媒体に記録したフロアプラン設計用プログラムをコンピュータに実行させることにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように前記フロアプラン設計用プログラムを構成することにより、より好ましいフロアプランを設計することが可能になる。

図面の簡単な説明

0015

本発明の実施の形態に係るフロアプラン設計装置のブロック図である。
本発明の実施の形態に係るフロアプラン設計装置の説明図である。
本発明の実施の形態に係るフロアプラン設計装置の説明図である。
本発明の実施の形態に係るフロアプラン設計装置の説明図である。
本発明の実施の形態に係るフロアプラン設計装置で使用するシンボルの例を示す図である。
本発明の実施の形態に係るフロアプラン設計装置の処理の概要を示す説明である。
本発明の実施の形態に係るフロアプラン設計装置のフローチャートである。
本発明の実施の形態に係るフロアプラン設計装置のフローチャートである。
本発明の実施の形態に係るフロアプラン設計装置のフローチャートである。
本発明の実施の形態に係るフロアプラン設計装置のフローチャートである。
本発明の実施の形態に係るフロアプラン設計装置の動作を説明するための回路図である。
本発明の実施の形態に係るフロアプラン設計装置のフロアプラン表示を示す図である。
本発明の実施の形態に係るフロアプラン設計装置の説明図である。

実施例

0016

以下、本発明の実施の形態に係るフロアプラン設計装置、フロアプラン設計方法、フロアプラン設計方法をコンピュータに実行させるためのフロアプラン設計用プログラム及びフロアプラン設計用プログラムを記録したコンピュータ読み取り可能な記録媒体について、図面を用いて説明する。尚、各図において同一部分には同一符号を付している。

0017

本発明の実施の形態に係るフロアプラン設計装置は、半導体集積回路(IC)を構成する回路要素の詳細なレイアウトを設計する前段階として、前記回路要素の概略配置を表すフロアプランを設計する機能を有している。また、本発明の実施の形態に係るフロアプラン設計装置は、設計したフロアプランを表示する機能を有している。また、本発明の実施の形態に係るフロアプラン設計装置には付加的に、設計したフロアプランに基づいてレイアウトを設計し表示する機能が設けられている。本発明の実施の形態に係るフロアプラン設計装置と前記レイアウトを設計し表示する機能とをあわせて、フロアプラン及びレイアウト設計装置が構成される。

0018

図1は、本発明の実施の形態に係るフロアプラン設計装置のブロック図である。
図1において、フロアプラン設計装置100は、入力部101、フロアプラン生成処理部102、表示部103、記憶部104を備えている。また、フロアプラン設計装置100には、フロアプラン生成処理部102が生成したフロアプランに基づいてレイアウトを設計するレイアウト生成部105が付加されている。

0019

フロアプラン設計装置100は、キーボードマウスなどの入力部、表示部、中央処理装置(CPU)及び記憶部を備えたコンピュータによって構成することができる。前記コンピュータに、コンピュータ読み取り可能な記録媒体(例えば、記憶部104、あるいは図示しない半導体メモリCD−ROM等)に記録されたフロアプラン設計用プログラムをインストールして実行させることにより、フロアプラン設計装置100として機能させることができる。

0020

入力部101は、データや命令を入力するためのもので、マウス、キーボードあるいは、USB(Universal Serial Bus)端子等の入力インタフェースによって構成される。
フロアプラン生成処理部102は、所定制約を満たすように、ネットリストに対応するフロアプランを生成する機能を有している。尚、本実施の形態において、フロアプランを設計するために満足すべき条件、各階層のフロアプラン候補や最上位階層のフロアプランを選定するために満足すべき条件を含めて制約と称している。

0021

記憶部104は、回路素子の論理的な接続関係を表す情報であるネットリスト115、基本素子(ユニット)を図形で表すための図形情報である基本素子のシンボル116を記憶する。また記憶部104には、ネットリスト115に含まれない制約が記憶される。
ここで、回路素子の種類としては、トランジスタ(MOSトランジスタバイポーラトランジスタを含む。)、抵抗キャパシタ等の電子的な素子がある。また、回路要素には、回路素子のみならず配線パターン等の回路を構成する要素が含まれる。本実施の形態では、各回路素子を、基本素子の組み合わせ(組み合わせ回路)によって構成され回路素子と等価な特性を有する回路を用いて、フロアプラン設計を行う。またフロアプランを基本素子のシンボルによって表すようにしている。

0022

基本素子とは特性が基本となる所定値(例えば、MOSトランジスタであれば消費電流チャネル長Lあるいはチャネル幅Wが所定値、抵抗であれば抵抗値が所定値、キャパシタであればキャパシタンスが所定値)を有する回路素子であり、基本となる特性及びその所定値は回路素子の種類毎に定められる。基本素子には、電気的に機能する回路素子の基本素子と、電気的には機能しないダミーの回路素子の基本素子がある。
回路素子を複数の基本素子によって等価な特性の組み合わせ回路に変換し、前記基本素子を用いてフロアプランを生成する。また、前記フロアプラン内の前記基本素子に、対応するシンボルを割り当ててフロアプラン表示を行う。

0023

入力部101からフロアプラン設計対象のネットリスト及び基本素子のシンボルのデータを入力すると、保存処理部114が各々、ネットリスト115、基本素子のシンボル116として記憶部104に記憶する。また、入力部101からフロアプラン設計に用いる制約を入力すると、記憶部104には前記制約が記憶される。記憶部104には、フロアプラン設計処理に必要なその他のデータやプログラム、レイアウト設計に必要なデータやプログラムも記憶される。

0024

フロアプラン生成処理部102は、記憶部104から、フロアプラン設計対象のネットリスト115を取り込むネットリスト取込部106、ネットリスト取込部106が取り込んだネットリスト115から制約を抽出する制約抽出部107を備えている。
また、フロアプラン生成処理部102は、ネットリスト115を用いて当該ネットリスト115に含まれる回路素子を種類毎のグループに分けるグループ分け部108を備えている。

0025

また、フロアプラン生成処理部102はユニット化部109を備えており、ユニット化部109は、グループ分け部108がグループ分けしたグループ毎に、ネットリスト115に含まれる回路素子を基本素子に置き換えた(即ちユニット化した)ネットリストを生成する機能を有している。このように、ユニット化部109は、グループ分け部108によって分けられたグループ毎に、前記各グループに含まれる回路素子を特性が変わらないように、所定特性を有する、回路素子の基本素子の組み合わせ回路に変換する機能を有している。

0026

また、フロアプラン生成処理部102は、前記各グループを統合したフロアプランを生成するフロアプラン生成部110を備えており、フロアプラン生成部110は、制約抽出部107が抽出した制約(あるいは入力部101から入力された他の制約)を満たすように、グループ毎にユニット化されたネットリストを用いてフロアプランを生成する。

0027

フロアプラン生成部110は、各グループ単位のフロアプランを生成するグループ単位フロアプラン生成部111を備えている。また、フロアプラン生成部106は、各グループ単位のフロアプランを統合して、ネットリスト115に対応する全体のフロアプランを生成する統合フロアプラン生成部112を備えている。

0028

また、フロアプラン生成処理部102は、前記フロアプランに含まれる基本素子に、記憶部104に記憶された対応するシンボル116を割り当てるシンボル割り当て部113を備えている。
表示部103は、フロアプラン生成処理部102によるフロアプラン生成処理途中で得られる情報や、シンボル割り当て部113によって基本素子にシンボルが割り当てられたフロアプランを表示する機能を有している。

0029

フロアプラン設計装置100には、フロアプラン生成部110が生成したフロアプランに基づいてレイアウトを生成するレイアウト生成部105が付加されている。レイアウト生成部105はフロアプラン設計装置100には含まれない要素であり、公知のレイアウト生成手段によって構成することができる。レイアウト生成部105が生成したレイアウトは表示部103によって表示される。

0030

尚、入力部101は入力手段を構成し、フロアプラン生成処理部102はフロアプラン生成処理手段を構成し、表示部103は表示手段を構成し、記憶部104は記憶手段を構成し、レイアウト生成部105はレイアウト生成手段を構成している。また、ネットリスト取込部106はネットリスト取込手段を構成し、制約抽出部107は制約抽出手段を構成し、グループ分け部108はグループ分け手段を構成している。

0031

また、ユニット化部109はユニット化手段を構成し、フロアプラン生成部110はフロアプラン生成手段を構成し、シンボル割り当て部113はシンボル割り当て手段を構成している。また、グループ単位フロアプラン生成部111はグループ単位フロアプラン生成手段を構成し、統合フロアプラン生成部112は統合フロアプラン生成手段を構成している。

0032

図2図4は、変換前後の特性が変わらないように、1個の回路素子を複数個の基本素子を組み合わせた組み合わせ回路に等価的に変換する例を示す図である。
図2は回路素子がMOSトランジスタの例、図3は回路素子が抵抗の例、図4は回路素子がキャパシタの例を示している。

0033

図2において、回路素子であるMOSトランジスタを、同じ種類(回路素子がNMOSトランジスタの場合は回路素子の基本素子もNMOSトランジスタ、回路素子がPMOSトランジスタの場合は回路素子の基本素子もPMOSトランジスタ)の複数個の基本素子を組み合わせた回路に変換する。ユニット化部109は、変換前のMOSトランジスタの特性と変換後のMOSトランジスタの基本素子の組み合わせ回路の特性とが変わらないように変換する。

0034

図2の例では、定格電流が小さいMOSトランジスタ201、202(例えば、チャネル長Lが1μm、チャネル幅Wが8μm)は、各々、4個のMOSトランジスタの基本素子(例えば、チャネル長Luが0.5μm、チャネル幅Wuが4μm)の組み合わせ回路204、205に変換される。定格電流が大きいMOSトランジスタ203(例えば、チャネル長Lが1μm、チャネル幅Wが16μm)は8個の前記基本素子の組み合わせ回路206に変換される。前記MOSトランジスタの各基本素子の特性は同一である。

0035

図3において、回路素子である抵抗によって構成された回路を、同じ種類(抵抗)の複数個の基本素子の組み合わせ回路に変換する。ユニット化部109は、変換前の抵抗の特性と、変換後の基本素子の組み合わせ回路の特性とが変わらないように変換する。
図3の例では、抵抗値が8kΩの抵抗301、302は、各々、8個の抵抗の基本素子の組み合わせ回路303、304に変換されている。即ち、抵抗301、302は、各々、抵抗値が1kΩの抵抗の基本素子を8個直列接続した組み合わせ回路によって構成される。このように、変換前後の抵抗値は8kΩであり、特性が変わらないように変換している。前記抵抗の各基本素子の特性は同一である。

0036

図4において、回路素子であるキャパシタによって構成された回路を、同じ種類(キャパシタ)の複数個の基本素子の組み合わせ回路に変換する。ユニット化部109は、変換前のキャパシタの特性と変換後の基本素子の組み合わせ回路の特性とが変わらないように変換する。前記キャパシタの各基本素子の特性は同一である。

0037

図4の例では、キャパシタンスが10pFのキャパシタ401、402は、各々、10個のキャパシタの基本素子の組み合わせ回路403、404に変換されている。即ち、キャパシタ401、402は、各々、キャパシタンスが1pFのキャパシタの基本素子を10個並列接続した組み合わせ回路によって構成される。
図5は、本発明の実施の形態に係るフロアプラン設計装置100で使用するシンボルを示す図である。図5に示した各シンボルは、回路素子を構成する基本素子(回路素子の基本素子及び回路素子のダミーの基本素子の両方を含む。)を表示するシンボルとして使用するものである。

0038

図5において、図5(a)はPMOSトランジスタの基本素子、同図(b)はPMOSトランジスタのダミーの基本素子、同図(c)はNMOSトランジスタの基本素子、同図(d)はNMOSトランジスタのダミーの基本素子、同図(e)はキャパシタの基本素子、同図(f)はキャパシタのダミーの基本素子、同図(g)は抵抗の基本素子、同図(h)は抵抗のダミーの基本素子を表すシンボルである。
尚、回路素子のダミーの基本素子は、電気的に働く機能は有しておらず、前記基本素子間スペースを確保する等のためにブロック内に挿入される擬似的な素子である。

0039

同じ種類の基本素子のシンボルは同じ大きさである。即ち、PMOSトランジスタの基本素子、NMOSトランジスタの基本素子及びこれらのダミーの基本素子のシンボルは同じ大きさである。また、抵抗の基本素子及びこのダミーの基本素子のシンボルは同じ大きさである。また、キャパシタの基本素子とこのダミーの基本素子のシンボルは同じ大きさである。異なる種類の基本素子のシンボルは互いに異なる大きさでもよく又、互いに同じ大きさでもよい。また、白黒表示にする必要はなく、階調色彩を付すことによってシンボルを区別するように構成してもよい。

0040

図6は、本発明の実施の形態に係るフロアプラン設計装置100の処理を概略的に示す説明である。
先ず、本発明の実施の形態に係るフロアプラン設計装置100の動作を概略説明すると、本実施の形態においてフロアプランの設計対象であるネットリスト115は階層構造を有している。各階層毎にセルのフロアプランを生成し、下位階層で生成したセルのフロアプランをその上位階層のフロアプラン生成に利用する。各階層では、所定の制約を満足するフロアプランの中から、所定数以下の複数のフロアプランを、上位階層で使用するセルのフロアプランの候補として生成する。

0041

最上位階層(TOP)において、所定制約を満足するフロアプランの中から最も制約を満足する1つのフロアプランを、ネットリスト115に対応するフロアプランとして生成する。例えば、配線長面積、ブロックの縦横比アスペクト比)を考慮して最適なものを1つ選択する。以上の処理を基本素子を用いて行うことにより、フロアプラン生成処理を迅速化している。
尚、最上位階層(TOP)において、所定制約を満足するフロアプランの中から複数のフロアプランを、ネットリスト115に対応するフロアプランとして生成するように構成することもできる。

0042

上述したフロアプラン生成処理の概要を図6に沿って説明すると、フロアプランの生成処理は矢印で示すように、最下位階層から最上位階層へ向かって進められる。尚、各階層で用いる回路要素は既に基本素子に変換されているものとする。
ネットリスト115の最下位階層には、回路要素(セル)C31〜C34があり又、回路要素(セル)C35〜C38がある。セルC31〜C38は、回路素子等の単一の回路要素によって構成される。

0043

セルC31〜C34は、それらの上位階層に位置するセルC21を構成する要素である。セルC21は複数の回路要素を含む回路ブロックである。セルC21のフロアプランは、最下位層のネットリストを用いて、セルC31〜C34を構成要素とし、所定の制約(例えばセル形状が所定のアスペクト比)を満たすフロアプランのうち所定(例えば本実施の形態では3つ以下)の複数のフロアプラン候補C21−1、C21−2が生成される。フロアプラン候補を所定数以下に制限する理由は処理量を一定量以下にして処理を迅速化するためである。

0044

セルC35〜C38は、それらの上位階層に位置するセルC22を構成する要素である。セルC22は複数の回路要素を含む回路ブロックである。セルC22のフロアプランは、最下位階層のネットリストを用いて、セルC35〜C38を構成要素とし、所定の制約(例えばセル形状が所定のアスペクト比)を満たすフロアプランのうち前記所定の複数のフロアプラン候補C22−1、C22−2、C22−3が生成される。

0045

次に、セルC11のフロアプランとして、最下位階層よりも1つ上位の階層(セルC21の階層)のネットリストを用いて、セルC21〜C24を構成要素とし、所定の制約を満たすフロアプランのうち前記所定の複数のフロアプラン候補C11−1、C11−2、C11−3が生成される。

0046

同様に、セルC12のフロアプランとして、最下位階層よりも1つ上位階層(セルC21の階層)のネットリストを用いて、セルC21、C25、C26を構成要素とし、所定の制約を満たすフロアプランのうち前記所定の複数のフロアプラン候補C12−1、C12−2が生成される。

0047

次に、最上位階層セル(TOPセル)のフロアプランとして、更に1つ上位階層(セルC11の階層)のネットリストを用いて、セルC11〜C16を構成要素とし、所定の制約を最もよく満足する1つのフロアプランC0が生成される。最上位階層セルのフロアプランC0がネットリスト115に対応するフロアプランである。
尚、最上位階層セルのフロアプランとして、所定の制約を満たすフロアプランのうち前記所定の複数のフロアプランを生成するように構成することもできる。

0048

図7はフロアプラン設計装置100の全体的なフローチャートであり、主としてフロアプラン生成処理部102が行う処理を示している。
図8は、図7の処理ステップS705、S707におけるフロアプラン生成処理の詳細を示すフローチャートである。
図9図10は、各階層において基本素子の種類毎にグループ化して複数のフロアプラン候補を生成する場合の処理を示すフローチャートであり、図9は基本素子がMOSトランジスタの例、図10は基本素子が抵抗又はキャパシタの例である。

0049

図11は、本発明の実施の形態に係るフロアプラン設計装置100がフロアプランを生成する対象となるネットリスト115に対応する回路1100を示す図で、回路1100として差動増幅回路を例示している。図11において、フロアプラン設計対象の回路1100は、NMOSトランジスタ1101〜1104、PMOSトランジスタ1105〜1109、抵抗1110、1111、キャパシタ1112、1113、複数の回路素子によって構成される回路ブロック1114、1115を備えている。

0050

図12は、フロアプラン設計装置100が生成した、図11の回路1100(即ちネットリスト115)に対応するフロアプラン1200の表示を示す図である。
図12において、フロアプランは、MOSトランジスタのブロック1201、抵抗のブロック1202、回路ブロックのブロック1203、1204、キャパシタのブロック1205を備えている。

0051

ブロック1201は、NMOSトランジスタ1101〜1104とPMOSトランジスタ1105〜1109を、各々、NMOSトランジスタの基本素子に変換した組み合わせ回路と、PMOSトランジスタの基本素子に変換した組み合わせ回路とを有しており、各MOSトランジスタの基本素子及びダミーの基本素子のシンボルが含まれている。

0052

ブロック1202は、抵抗1110、1111を複数の抵抗の基本素子に変換した組み合わせ回路を有しており、抵抗の基本素子及びダミーの基本素子のシンボルが含まれている。
また、ブロック1205は、キャパシタ1112、1113を複数のキャパシタの基本素子に変換した組み合わせ回路を有しており、キャパシタの基本素子及びダミーの基本素子のシンボルが含まれている。
また、回路ブロック1114、1115は、各々、ブロック1203、1204に対応している。

0053

図13は、フロアプランの対象となる回路1100とシンボル表示されたフロアプラン1200(図13にはブロック1201の部分を示す。)とレイアウト1301の各一部分について、対応関係を示す図である。図13において、回路1100、シンボル表示されたフロアプラン1200及びレイアウト1301の対応関係にある部分を楕円及び破線矢印で示している。

0054

以下、図1図13を用いて本発明の実施の形態の動作を説明する。尚、予め入力部101によってネットリスト115及び複数種類の回路素子の基本素子及びダミーの基本素子のシンボル116が入力され、保存処理部114によって記憶部104に記憶されているものとする。

0055

先ずフロアプラン生成処理部102のネットリスト取込部106は、記憶部104に記憶されたネットリスト115の最下位階層の処理から開始して(図7のステップS701)、当該階層のネットリストを取り込む(ステップS702)。
次に制約抽出部107は、前記階層のネットリストから制約を抽出する(ステップS703)。

0056

グループ分け部108が現在処理中の階層(現時点では最下位階層)は最上位階層(即ちトップセル)でないと判定した場合(ステップS704)、グループ分け部108、ユニット化部109及びフロアプラン生成部110は、当該階層における複数のフロアプラン候補を生成した後(ステップS705)、当該階層の1つ上位の階層へ移行して(ステップS706)、再び処理ステップS702以降の処理を行う。

0057

グループ分け部108が現在処理中の階層は最上位階層(即ちトップセル)であると判定した場合には、グループ分け部108、ユニット化部109及びフロアプラン生成部110は、当該階層における単一のフロアプランを生成した後(ステップS707)、当該フロアプランをネットリスト115に対応するフロアプランとして出力する(ステップS708)。

0058

上述した処理ステップS705では以下の処理が行われる。
即ち、先ずグループ分け部108は当該階層のネットリストに含まれる回路素子の種類別にグループ分けする(図8のステップS801)。本実施の形態では、回路素子として、PMOSトランジスタ、NMOSトランジスタ、抵抗、キャパシタが含まれているものとする。

0059

グループ分け部108は、MOSトランジスタ(PMOSトランジスタ及びNMOSトランジスタ)が1つのグループを構成し、抵抗が1つのグループを構成し、キャパシタが1つのグループを構成するように、当該階層のネットリストに含まれる回路素子を種別毎にグループ分けする。

0060

尚、グループ分けの方法として、グループ分け部108は、PMOSトランジスタとNMOSトランジスタが各々1つのグループを構成するようにしてもよい。
処理ステップS801は、グループ分け部108が、当該階層のネットリストを用いて当該ネットリストに含まれる回路素子を種類毎のグループに分けるグループ分け工程を構成している。

0061

ユニット化部109は、グループ分け部108がグループ分けしたグループ毎に、各グループに含まれる回路素子を特性が等価な、基本素子の組み合わせ回路に変換したネットリストを生成する(即ちユニット化する。ステップS802)。
処理ステップS802は、ユニット化部109が、グループ分け部108によって分けられたグループ毎に、前記各グループに含まれる回路素子を特性が変わらないように、所定特性を有する基本素子の組み合わせに変換するユニット化工程を構成している。

0062

次に、フロアプラン生成部110は、前記基本素子を用いて、各グループを統合した複数種類のフロアプランを生成する(ステップS803、S804)。このとき、フロアプラン生成部110は、ネットリスト115から抽出した制約や別途設けた制約(例えば配線長を最短にする制約である配線長制約、回路素子間の距離を規定するスペース制約、回路素子を対称に配置するシンメトリ制約等)に基づいてフロアプランを生成する。

0063

ここで、フロアプラン生成部110を構成するグループ単位フロアプラン生成部111は、各グループ毎に基本素子を用いてフロアプランを生成する(ステップS803)。このとき、所定の制約に従って各基本素子間に所定の距離を確保する等のために、ダミーが必要なブロックにはダミーの基本素子を配置する。また、グループ単位フロアプラン生成部111は、各グループ毎に、所定の制約を満足するように複数のフロアプラン候補を生成する。各グループのフロアプランとして、縦横比を変える等して各々複数種類のフロアプランが生成される。

0064

図12に示す例では、グループ単位フロアプラン生成部111は、MOSトランジスタのブロックとしてブロック1201を生成し、抵抗のブロックとしてブロック1202を生成し、回路ブロック1114のブロックとしてブロック1203、回路ブロック1115のブロックとしてブロック1204を生成し、キャパシタのブロックとしてブロック1205を生成している。グループ単位フロアプラン生成部111は、これ以外にも各グループ毎に、所定の制約を満足する複数のフロアプランを生成する。尚、この段階では未だ、各基本素子にはシンボルが割り当てられていない。

0065

また、統合フロアプラン生成部112は、所定の制約を満たすように、グループ単位フロアプラン生成部111が生成した複数種類のフロアプラン候補を用いて、各グループのフロアプランを統合した全体的なフロアプラン候補を複数種類生成する(ステップS804)。

0066

グループ単位フロアプラン生成部111が各グループ毎に複数のフロアプラン候補を生成した場合、統合フロアプラン生成部112は、前記複数のフロアプラン候補の組み合わせのうち、所定の制約を満たすことが可能で所定数以下の複数のフロアプランの組み合わせを、統合したフロアプラン候補として生成する。
以上のようにして処理ステップS705では各階層毎に複数のフロアプラン候補が生成される。

0067

ここで、処理ステップS803及び処理ステップS804は、フロアプラン生成部110が、各グループを統合したフロアプランを生成するフロアプラン生成工程を構成している。また、前記フロアプラン生成工程は、グループ単位フロアプラン生成部111が各グループ単位のフロアプランを生成するグループ単位フロアプラン生成工程(処理ステップS803)と、統合フロアプラン生成部112が各グループ単位のフロアプランを統合して全体のフロアプランを生成する統合フロアプラン生成工程(処理ステップS804)とを備えている。

0068

一方、処理ステップS707では、最上位階層のフロアプランとして単一のフロアプランを生成する点以外は処理ステップS705と同じ処理が行われる。処理ステップS707により、所定制約を満足するフロアプランのうち最もよく前記所定制約を満たす単一のフロアプランが最上位階層のフロアプランとして出力される。
尚、処理ステップS707において、所定の制約を満足するフロアプランのうち所定の複数のフロアプランを最上位階層のフロアプランとして生成するようにしてもよい。この場合には、処理ステップS705と同様の処理が行われることになる。

0069

統合フロアプラン生成部112が生成した最上位階層のフロアプランは、記憶部104に記憶される。また、統合フロアプラン生成部112が生成した最上位階層のフロアプランは、シンボル割り当て部113に出力される。
シンボル割り当て部113は、フロアプラン生成部110が生成した前記フロアプランに含まれる基本素子に、記憶部104に記憶された対応するシンボルを割り当てる。

0070

シンボル割り当て部113が前記基本素子にシンボルを割り当てる処理は、シンボル割り当て部113が前記フロアプランに含まれる基本素子(回路素子の基本素子及びダミーの基本素子の両方を含む。)に、記憶部104に記憶された対応するシンボルを割り当てるシンボル割り当て工程を構成している。

0071

また、シンボル割り当て部113は、前記シンボルが割り当てられたフロアプランを表示部103、記憶部104に出力する。
表示部103は、シンボル割り当て部113から前記シンボルが割り当てられたフロアプランのデータを受けて、図12に示すようにフロアプラン1200を表示する。基本素子の数と同じ数(この数にはダミーは含まれない。)だけ、回路素子の基本素子のシンボルが表示される。また、シンボルが割り当てられたフロアプラン1200は記憶部104に記憶される。
表示部103がフロアプラン1200を表示する工程はフロアプラン表示工程を構成している。

0072

このように、フロアプランに含まれる基本素子はブロック毎にグループ分けされるとともにシンボルで表示されるため、フロアプランの内容を容易に把握することが可能になる。
各ブロックのフロアプランを統合したフロアプランのうち、前記所定の制約を満たすフロアプランが複数ある場合、統合フロアプラン生成部108は所定制約を満たす全てのフロアプランを出力して表示部103に表示し、使用者が入力部101を用いて好ましいフロアプランを選択するように構成することができる。

0073

特性が異なる回路素子が多数含まれている回路の場合にはフロアプランの生成処理に長い時間必要になる場合があるが、本実施の形態のように回路素子を基本素子の組み合わせ回路に変換し、基本素子を用いてフロアプランを生成するため、フロアプラン生成処理を単純化でき又、フロアプランの生成処理を短時間で行うことが可能になる。

0074

統合フロアプラン生成部112が生成した最上位階層のフロアプランは、レイアウト生成部105にも出力される。
レイアウト生成部105は、前記最上位階層のフロアプランに基づいてレイアウトを生成する。前記レイアウトは記憶部104に記憶され又、表示部103に出力される。表示部103は前記レイアウトを表示する。表示部103がレイアウトを表示する工程はレイアウト表示工程を構成している。

0075

前述した処理ステップ705における処理について、回路素子がMOSトランジスタの場合の例を図9に沿って説明すると、先ずグループ分け部108は当該階層のネットリストに含まれるMOSトランジスタを抽出して1つのグループにする(図9のステップS901)。尚、グループ分けの方法として、グループ分け部108は、PMOSトランジスタとNMOSトランジスタが各々1つのグループを構成するようにしてもよい。

0076

ユニット化部109は、MOSトランジスタの特性(ここではチャネル長L及びチャネル幅W)に基づいて、MOSトランジスタを複数のMOSトランジスタの基本素子の組み合わせ回路に変換(ユニット化)し、前記基本素子に変換した回路のネットリストを生成する(ステップS902)。

0077

次にグループ単位フロアプラン生成部111は、前記ネットリストから抽出した所定の制約や入力部101から設定された制約を満足するようにフロアプランを生成し(ステップS903)、前記制約を満足するフロアプランの中から所定数以下の複数のフロアプランをMOSトランジスタのフロアプラン候補として生成する(ステップS904)。

0078

図9の例では、ネット長を最小化すること、電源グランド所定経路であること、端子(Pin)が所定位置であること、所定配列(Align)であり又、対称(Symmetry)であること、ダミーを挿入することを処理ステップS903における制約としている。
上記のようにしてグループ単位フロアプラン生成部111は、当該階層における複数のMOSトランジスタのフロアプランを生成する。図9の例では、ブロックのアスペクト比が異なる2つのフロアプラン候補C91、C92を生成している。

0079

処理ステップ705の処理について、回路素子が抵抗又はキャパシタの場合の例を図10に沿って説明すると、先ず、グループ分け部108は当該階層のネットリストに含まれる抵抗(キャパシタのフロアプランの場合にはキャパシタ)を抽出して1つのグループにする(図10のステップS1001)。
ユニット化部109は、抵抗を抵抗の複数の基本素子(キャパシタのフロアプランの場合にはキャパシタの複数の基本素子)の組み合わせ回路に変換(ユニット化)し、前記基本素子に変換した回路のネットリストを生成する(ステップS1002)。

0080

次にグループ単位フロアプラン生成部111は、前記ネットリストから抽出した所定の制約や入力部101から設定された制約を満足するようにフロアプランを生成し(ステップS1003)、前記制約を満足するフロアプランの中から所定数以下の複数のフロアプランを抵抗(キャパシタのフロアプランの場合にはキャパシタ)のフロアプラン候補として生成する(ステップS1004)。
図10の例では、基本素子はコモンセントロイドパターン点対称)となるように配置すること、所定のダミーを挿入することを処理ステップS1003における制約としている。

0081

上記のようにしてグループ単位フロアプラン生成部111は、当該階層におけるフロアプラン候補として複数の抵抗(キャパシタのフロアプランの場合にはキャパシタ)のフロアプランを生成する。図10の例では、抵抗の複数のフロアプラン候補として相互にアスペクト比が異なる3つのフロアプランC1001〜C1003が生成され、キャパシタの複数のフロアプラン候補として相互にアスペクト比が異なる2つのフロアプランC1004、C1005が生成されている。

0082

これらのフロアプラン候補C91、C92、C1001〜1005は、統合フロアプラン生成部112によって所定制約を満足するように統合され、当該階層の複数のフロアプラン候補として生成される。
以上の処理を繰り返すことにより、最終的に図11の回路1100の最上位階層のフロアプランが得られる。

0083

前記最上位階層のフロアプランは統合フロアプラン生成部112からシンボル割り当て部113及びレイアウト生成部105に出力される。
表示部103では、シンボルが割り当てられたフロアプランが図12のように表示される。また、前記フロアプランに対応するレイアウトがレイアウト生成部105によって生成され、表示部103によって表示される。

0084

フロアプランの対象となる回路1100と、シンボル表示されたフロアプラン1200と、レイアウト1301との対応関係は図13のようになる。
尚、各ブロックのフロアプランを統合したフロアプランのうち、前記所定の制約を満たすフロアプランが複数ある場合、統合フロアプラン生成部108は所定制約を満たす全てのフロアプランを出力して表示部103に表示し、使用者が入力部101を用いて好ましいフロアプランを選択するように構成する等、種々の変更が可能である。

0085

以上述べたように本発明の実施の形態は、ネットリスト115を記憶する記憶部104と、ネットリスト115に含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化部109と、ユニット化部109によって基本素子に変換された回路を用いてネットリスト115に対応するフロアプランを生成するフロアプラン生成部110とを備えて成ることを特徴としている。

0086

ここで、ネットリスト115は階層構造を有し、フロアプラン生成部110は、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において生成したフロアプランをネットリスト115に対応するフロアプランとして生成するように構成することができる。

0087

また、ネットリスト115に含まれる各回路素子を種類毎のグループに分けるグループ分け部108を備えて成り、ユニット化部109は、グループ分け部108によって分けられたグループ毎に、前記各グループに含まれる回路素子を、前記基本素子の組み合わせによって構成され特性が等価な回路に変換するように構成することができる。

0088

また、フロアプラン生成部110は、各階層において前記各グループ単位のフロアプラン候補を生成するグループ単位フロアプラン生成部111と、各階層において前記各グループ単位のフロアプラン候補を統合して全体のフロアプラン候補を生成する統合フロアプラン生成部112とを備えて成るように構成することができる。

0089

また、記憶部104には前記基本素子を表すシンボル116が記憶され、前記フロアプランに含まれる基本素子に対応するシンボル116を割り当てるシンボル割り当て部113と、前記基本素子にシンボル116が割り当てられたフロアプランを表示する表示部113とを備えて成るように構成することができる。

0090

係る構成により、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリスト115を用いて、各階層において、下位階層で生成したフロアプラン候補を用いて複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリスト115に対応するフロアプランとして生成するように構成することにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にすると共に、より好適なフロアプランの設計を可能にすることが可能になる。

0091

また、コンピュータが本発明の実施の形態に係るフロアプラン設計用プログラムを実行することにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように前記フロアプラン設計用プログラムを構成することにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にすると共に、より好適なフロアプランを設計することが可能になる。

0092

また、本発明の実施の形態に係る記録媒体に記録したフロアプラン設計用プログラムをコンピュータに実行させることにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように前記フロアプラン設計用プログラムを構成することにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にすると共に、より好適なフロアプランを設計することが可能になる。

0093

尚、本実施の形態では、各階層では所定の制約を満足するフロアプランの中から所定数以下の複数のフロアプランを、上位階層で使用するセルのフロアプランの候補として選定したが、各階層では所定の制約を満足する全てのフロアプランを、上位階層で使用するセルのフロアプランの候補として選定するように構成してもよい。

0094

アナログ集積回路デジタル集積回路のフロアプランを設計する発明に利用することが可能である。

0095

100・・・フロアプラン設計装置
101・・・入力部
102・・・フロアプラン生成処理部
103・・・表示部
104・・・記憶部
105・・・レイアウト生成部
106・・・ネットリスト取込部
107・・・制約抽出部
108・・・グループ分け部
109・・・ユニット化部
110・・・フロアプラン生成部
111・・・グループ単位フロアプラン生成部
112・・・統合フロアプラン生成部
113・・・シンボル割り当て部
114・・・保存処理部
115・・・ネットリスト
116・・・基本素子のシンボル
201〜203・・・MOSトランジスタ
204〜206、303、304、403、404・・・組み合わせ回路
301、302、1110、1111・・・抵抗
401、402、1112、1113・・・キャパシタ
1100・・・回路
1101〜1104・・・NMOSトランジスタ
1105〜1109・・・PMOSトランジスタ
1114、1115・・・回路ブロック
1200・・・フロアプラン
1201・・・MOSトランジスタのブロック
1202・・・抵抗のブロック
1203、1204・・・回路ブロックのブロック
1205・・・キャパシタのブロック
1301・・・レイアウト

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