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技術 保持回路、保持回路の駆動方法、および保持回路を有する半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 王丸拓郎
出願日 2015年4月2日 (5年3ヶ月経過) 出願番号 2015-076110
公開日 2015年11月19日 (4年8ヶ月経過) 公開番号 2015-207997
状態 特許登録済
技術分野 パルス発生器 S-RAM 半導体の電極 半導体メモリ 不揮発性半導体メモリ
主要キーワード 高速バルブ パワーマネージメントユニット OSブロック IC用パッケージ 携帯データ端末 ブレスレッド 電波天文学 不均質構造
関連する未来課題
重要な関連分野

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図面 (15)

課題

新規保持回路を提供する。

解決手段

保持回路は、第1乃至第3入力端子、第1出力端子、第1乃至第3スイッチ、容量素子、および第1ノードを有する。第1スイッチは第1ノードと第1入力端子間導通状態を制御し、第2スイッチは第1ノードと第1出力端子間の導通状態を制御し、第3スイッチは第2入力端子と第1出力端子間の導通状態を制御する。容量素子の第1端子は第1ノードと電気的に接続され、容量素子の第2端子は第3入力端子と電気的に接続されている。第1乃至第3スイッチは半導体領域が酸化物半導体層で形成されているトランジスタである。これにより電気的に浮遊状態となった第1ノードの電位の変動を抑えることができるため、保持回路は状態を長期間保持することが可能である。保持回路は、例えば、順序回路バックアップ記憶回路として用いることができる。

概要

背景

半導体装置消費電力削減のため、パワーゲーティングクロックゲーティングにより、必要のない回路を停止させることが行われている。フリップフロップ回路FF)は、半導体装置に多く含まれる順序回路(状態を保持する記憶回路)の1つである。よって、FFの消費電力の削減は、FFを組み込んだ半導体装置全体の消費電力の削減につながる。一般的なFFは、単に電源遮断すると保持している状態(データ)が失われてしまう。

また、半導体領域が酸化物半導体層で形成されているトランジスタ(以下、OSトランジスタと呼ぶ場合がある)のオフ電流が極めて小さいという特性を利用して、電源遮断時でも状態(データ)を保持することが可能な保持回路が提案されている。例えば、特許文献1−3には、OSトランジスタが適用された保持回路をFFに組み込むことで、FFのパワーゲーティングを可能にすることが記載されている。

概要

新規な保持回路を提供する。保持回路は、第1乃至第3入力端子、第1出力端子、第1乃至第3スイッチ、容量素子、および第1ノードを有する。第1スイッチは第1ノードと第1入力端子間導通状態を制御し、第2スイッチは第1ノードと第1出力端子間の導通状態を制御し、第3スイッチは第2入力端子と第1出力端子間の導通状態を制御する。容量素子の第1端子は第1ノードと電気的に接続され、容量素子の第2端子は第3入力端子と電気的に接続されている。第1乃至第3スイッチは半導体領域が酸化物半導体層で形成されているトランジスタである。これにより電気的に浮遊状態となった第1ノードの電位の変動を抑えることができるため、保持回路は状態を長期間保持することが可能である。保持回路は、例えば、順序回路のバックアップ用記憶回路として用いることができる。

目的

本発明の一形態は、新規な保持回路、新規な順序回路やその他の新規な半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1、第2および第3入力端子と、第1出力端子と、第1、第2および第3スイッチと、容量素子と、第1ノードと、を有する保持回路であって、前記第1スイッチは、前記第1ノードと前記第1入力端子間導通状態を制御できる機能を有し、前記第2スイッチは、前記第1ノードと前記第1出力端子間の導通状態を制御できる機能を有し、前記第3スイッチは、前記第2入力端子と前記第1出力端子間の導通状態を制御できる機能を有し、前記容量素子の第1端子は前記第1ノードと電気的に接続され、前記容量素子の第2端子は前記第3入力端子と電気的に接続され、第1、第2スイッチは、半導体領域が酸化物半導体層で形成されているトランジスタである保持回路。

請求項2

請求項1において、前記第3スイッチは、半導体領域が酸化物半導体層で形成されているトランジスタである保持回路。

請求項3

請求項1または2において、前記酸化物半導体層はc軸配向している結晶部を有する保持回路。

請求項4

請求項1乃至3の何れか1項に記載の保持回路の駆動方法において、前記第1スイッチを非導通状態にし、前記第2スイッチおよび前記第3スイッチを導通状態にし、前記第2入力端子に第1電位を入力し、かつ、前記第3入力端子に第2電位を入力する第1の処理を有する保持回路の駆動方法。

請求項5

請求項4において、前記第1電位は、前記第1ノードの論理レベルロウにすることができる電位である保持回路の駆動方法。

請求項6

請求項4または5に記載の保持回路の駆動方法において、前記第1の処理の後、前記第1スイッチを導通状態にし、前記第2スイッチおよび前記第3スイッチを非導通状態にし、前記第3入力端子に前記第2電位よりも高い第3電位を入力する第2の処理と、前記第1の処理の後、前記第1スイッチを非導通状態にし、前記第2スイッチおよび前記第3スイッチを導通状態にし、前記第3入力端子に前記第3電位を入力する第3の処理と、前記第2の処理または前記第3の処理の後、前記第1乃至前記第3スイッチを非導通状態にし、前記第3入力端子に前記第3電位を入力する第4の処理と、を有する保持回路の駆動方法。

請求項7

請求項6に記載の保持回路の駆動方法において、前記第4の処理の後に、前記第1スイッチおよび前記第3スイッチを非導通状態にし、前記第2スイッチを導通状態にし、前記第3入力端子に前記第3電位を入力する第5の処理を有する保持回路の駆動方法。

請求項8

請求項1乃至3の何れか1項に記載の保持回路、および第1回路を有する半導体装置であって、前記第1回路は、第4入力端子、第5入力端子、および第2出力端子と、選択回路と、順序回路と、を有し、前記選択回路は、前記第4入力端子および前記第5入力端子の何れか1つを前記順序回路の入力端子に電気的に接続する機能を有し、前記第2出力端子には、前記順序回路の出力端子が電気的に接続され、前記保持回路の前記第1出力端子は、前記第5入力端子と電気的に接続され、前記保持回路の前記第1入力端子は、前記第4入力端子、前記第2出力端子、および前記順序回路の1つの内部ノードと電気的に接続されていることを特徴とする半導体装置。

請求項9

請求項1または請求項2に記載の保持回路を有しており、前記第1入力端子および前記第1出力端子の一方または両方に、1つのバッファ回路カスケード接続された複数のバッファ回路、1つのインバータ回路、およびカスケード接続されたインバータ回路の何れか1つが電気的に接続されている半導体装置。

請求項10

請求項1乃至3に記載の保持回路、ならびに請求項8および請求項9に記載の半導体装置の何れか一と、CPUコアと、を有する半導体装置。

請求項11

請求項8乃至10の何れか1項に記載の半導体装置と、筐体マイクロホンスピーカ、表示部、および操作キーのうちの少なくとも1つと、を有する電子機器

技術分野

0001

本発明の一形態は、状態あるいはデータを保持することが可能な保持回路、または順序回路やその他の半導体装置、そのための駆動方法、およびそのための作製方法等に関する。

0002

本発明の一形態は、上記の技術分野に限定されない。本出願の明細書、図面、及び特許請求の範囲(以下、本明細書等と呼ぶ。)で開示する発明の一形態の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物コンポジションオブマター)に関するものである。本明細書等で開示する本発明の一形態の技術分野としては、半導体装置、表示装置液晶表示装置発光装置照明装置蓄電装置記憶装置処理装置、またはそれらの駆動方法、または、それらの作製方法を一例として挙げることができる。

背景技術

0003

半導体装置の消費電力削減のため、パワーゲーティングクロックゲーティングにより、必要のない回路を停止させることが行われている。フリップフロップ回路FF)は、半導体装置に多く含まれる順序回路(状態を保持する記憶回路)の1つである。よって、FFの消費電力の削減は、FFを組み込んだ半導体装置全体の消費電力の削減につながる。一般的なFFは、単に電源遮断すると保持している状態(データ)が失われてしまう。

0004

また、半導体領域が酸化物半導体層で形成されているトランジスタ(以下、OSトランジスタと呼ぶ場合がある)のオフ電流が極めて小さいという特性を利用して、電源遮断時でも状態(データ)を保持することが可能な保持回路が提案されている。例えば、特許文献1−3には、OSトランジスタが適用された保持回路をFFに組み込むことで、FFのパワーゲーティングを可能にすることが記載されている。

先行技術

0005

特開2012−257192号公報
特開2013−9297号公報
特開2013−175708号公報

発明が解決しようとする課題

0006

本発明の一形態は、新規な保持回路、新規な順序回路やその他の新規な半導体装置を提供すること、または、これらの新規な駆動方法、または、これらの新規な作製方法を提供することを課題の一とする。例えば、一形態の課題は、消費電力を低減することが可能な半導体装置を提供すること、または、オーバーヘッドの増加を抑えることが可能な半導体装置を提供することである。

0007

本明細書等の記載から、列記された課題以外の課題も自ずと明らかとなるものであり、また、本発明の各形態について、これら以外の課題を抽出することが可能である。複数の課題の記載は、互いの課題の存在を妨げるものではなく、また、本発明の一形態は、これらの課題の全てを解決する必要はない。

課題を解決するための手段

0008

本発明の一形態は、第1乃至第3入力端子、第1出力端子、第1乃至第3スイッチ、容量素子、および第1ノードを有し、第1スイッチは第1ノードと第1入力端子間導通状態を制御し、第2スイッチは第1ノードと第1出力端子間の導通状態を制御し、第3スイッチは第2入力端子と第1出力端子間の導通状態を制御し、容量素子の第1端子は第1ノードと電気的に接続され、容量素子の第2端子は第3入力端子と電気的に接続され、第1および第2スイッチは半導体領域が酸化物半導体層で形成されているトランジスタである保持回路である。

0009

上記の一形態において、第3スイッチを半導体領域が酸化物半導体層で形成されているトランジスタとしてもよい。この場合、酸化物半導体層はc軸配向している結晶部を有することが好ましい。

0010

本明細書等にて用いる「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付す場合があり、その場合は、数的に限定するものではない。

0011

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子(トランジスタ、ダイオード等)を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、また半導体装置を有している場合がある。

0012

トランジスタは、ゲートソース、およびドレインと呼ばれる3つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する。ゲート以外の一対の端子はトランジスタの入出力端子として機能し、トランジスタの導電型及びトランジスタの3つの端子に与えられる電位によって、一方がソースとなり他方がドレインとなる。一般的に、n型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。逆に、p型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。よって、ゲートを除く2つの端子は、トランジスタの3つの端子に入力される電位によりその機能が入れ替わる場合がある。したがって、本明細書等において、トランジスタのソースまたはドレインとして機能する2つの端子を、一方を第1端子と、他方を第2端子と呼ぶ場合がある。

0013

本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの2つの入出力端子の一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動方法によっては、トランジスタの3つの端子に印加される電位の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トランジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではない。

発明の効果

0014

本発明の一形態により、新規な保持回路、新規な順序回路やその他の新規な半導体装置を提供すること、または、これらの新規な駆動方法、または、これらの新規な作製方法を提供することが可能になる。例えば、半導体装置の消費電力を低減することが可能になる。または、パワーゲーティング中にデータを保持する機能を追加することで生じる面積および性能のオーバーヘッドを抑えることが可能である。例えば、面積オーバーヘッドをゼロにすることも可能であり、また性能オーバーヘッドをゼロにすることも可能である。

0015

これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。また、本発明の一形態はこれらの効果によって限定されるものではない。例えば、場合によって、または、状況に応じて、本発明の一形態はこれらの効果以外の効果を有する場合もあり、あるいは、これらの効果を有さない場合もある。本発明の一形態について、上記以外の課題、効果、および新規な構成については、本明細書等の記載から自ずと明らかになるものである。

図面の簡単な説明

0016

半導体装置の構成の一例を示すブロック図。
半導体装置の構成の一例を示す回路図。
半導体装置の駆動方法の一例を示すタイミングチャート
半導体装置の駆動方法の一例を示すタイミングチャート。
半導体装置の構成の一例を示すブロック図。
A、B:半導体装置の構成の一例を示すブロック図。
半導体装置の構成の一例を示すブロック図。
OSトランジスタの構成の一例を示す図。A:上面図。B:y1−y2線断面図。C:x1−x2線断面図。D:x3−x4線断面図。
OSトランジスタの構成の一例を示す図。A:上面図。B:y1−y2線断面図。C:x1−x2線断面図。D:x3−x4線断面図。
A:図8Bの部分拡大図。B:OSトランジスタのエネルギーバンド図
半導体装置の構成の一例を示す断面図。
プロセッシングユニット(CPU)の一例を示すブロック図。
A:電子部品の作製方法の一例を示すフローチャート。B:電子部品の構成の一例を示す図。
A−F:電子機器の一例を説明する図。

実施例

0017

図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

0018

また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。

0019

本明細書において、例えば、クロック信号CLKを、単に信号CLK、CLK等と省略して記載する場合がある。これは、他の構成要素(例えば、信号、電圧、電位、回路、素子電極配線等)についても同様である。

0020

以下に、いくつかの実施の形態を示す。各実施の形態に記載された構成は他の実施の形態と適宜組み合わせることが可能である。また、1つの実施の形態にいくつかの構成例が示される場合は、互いの構成例を適宜組み合わせることが可能である。

0021

(実施の形態1)
<<半導体装置の構成例1>>
図1は、半導体装置の構成の一例を示すブロック図である。半導体装置100は、入力端子INa、入力端子INb、出力端子OUTa、回路10、および回路RC1を有する。端子INa、端子INbは、半導体装置100が処理するデータ信号を入力することが可能な端子である。端子OUTaは、半導体装置100(回路10)で処理されたデータ信号を出力する端子である。

0022

<回路10>
回路10は回路20および回路30を有する。回路10は論理回路として機能することが可能な半導体装置である。回路10には、クロック信号CLK等の制御信号高電源電位DD、および低電源電位SSが入力される。回路10は、クロックゲーティングおよびパワーゲーティングが可能な回路ブロックであり、半導体装置100が組み込まれている半導体装置のクロックゲーティング回路によりクロック信号CLKの供給が制御され、同半導体装置パワーゲーティング回路により電源電位VDDの供給が制御される。

0023

回路20は選択回路として機能することが可能であり、入力端子a20の入力信号、および入力端子a21の入力信号の何れか一方を選択し、出力端子b20から出力する機能を有する。端子a20は端子INaと電気的に接続され、端子a21は回路RC1の出力端子b1と電気的に接続され、端子b20は回路30の入力端子a30と電気的に接続されている。回路30の出力端子b30は端子OUTaと電気的に接続されている。

0024

回路30はデータ(状態)を保持することが可能な回路とすることができる。代表的には、回路30は順序回路とすればよい。この場合、端子a30に入力されているデータ信号により、または同データ信号および回路30内部で保持しているデータ(状態)により、端子b30から出力されるデータ信号の論理レベルが決定される。例えば、回路30は、ラッチ回路、フリップフロップ回路、シフトレジスタカウンタ回路分周回路などの順序回路で構成することができる。

0025

<回路RC1>
回路RC1は、データ(状態)を保持することが可能な保持回路として機能する。回路RC1は、ノードFN1、入力端子a1、入力端子a2、入力端子c1、出力端子b1、スイッチSW1、スイッチSW2、スイッチSW3および容量素子CP1を有する。

0026

ノードFN1は電気的に浮遊状態となることが可能なように設けられており、回路RC1のデータ(状態)保持部として機能するノードである。端子a1は端子INaと電気的に接続され、端子a2は端子INbと電気的に接続されている。

0027

スイッチSW1はノードFN1と端子a1間の導通状態を制御することが可能である。スイッチSW2はノードFN1と端子b1と間の導通状態を制御することが可能である。スイッチSW3は端子a2と端子b1と間の導通状態を制御することが可能である。容量素子CP1の第1端子はノードFN1と電気的に接続され、その第2端子は端子c1と電気的に接続されている。容量素子CP1により、ノードFN1と端子c1間は容量結合されている。そのため、端子c1の電位によってノードFN1の電位を制御することが可能である。例えば、ノードFN1が電気的に浮遊状態であるとき、端子c1の電位を上昇させることで、ノードFN1の電位を昇圧することができる。

0028

回路RC1は、端子a1から入力されるデータ、または端子a2から入力されるデータの何れか一方を選択し、選択されたデータをノードFN1で保持する機能と、ノードFN1で保持しているデータを端子b1から出力する機能とを有する。端子a1から入力されるデータを書き込む場合、スイッチSW1を導通状態にし、スイッチSW2およびスイッチSW3を非導通状態にする。端子a2から入力されるデータを書き込む場合、スイッチSW2およびスイッチSW3を導通状態にし、スイッチSW1を非導通状態にする。データを読み出す場合は、スイッチSW2を導通状態にし、スイッチSW1およびスイッチSW3を非導通状態にする。データ保持状態にするには、スイッチSW1およびスイッチSW2を非導通状態にして、ノードFN1を電気的に浮遊状態にする。

0029

容量素子CP1の静電容量は、RC1で保持しているデータを書き込むノード(図1の例では、端子a30に相当するノード)の負荷を考慮して設定すればよい。

0030

回路RC1は、回路10で保持しているデータのバックアップ用の記憶回路として機能させることができる。そのため、回路RC1は、電源が遮断されている期間、退避したデータを保持することができるリテンション特性を備えている。RC1でデータを長時間保持させるには、電気的に浮遊状態のノードFN1の電位の変動(特に、電位の降下)を可能な限り抑えることが好ましい。このための手段の1つとして、スイッチSW1、SW2は、非導通状態でのドレイン電流(オフ電流)が非常に小さいトランジスタで構成することが挙げられる。

0031

トランジスタのオフ電流を下げるには、例えば、半導体領域をエネルギーキャップが広い半導体で形成すればよい。この場合、半導体のエネルギーギャップは、2.5eV以上、または2.7eV以上、または3eV以上であることが好ましい。このような半導体として酸化物半導体が挙げられる。例えば、スイッチSW1、SW2は、半導体領域が酸化物半導体層で形成されているトランジスタ(OSトランジスタ)とすればよい。例えば、チャネル幅規格化したOSトランジスタのリーク電流は、ソースードレイン間電圧が10V、室温(25℃程度)の状態で10×10−21A/μm(10ゼプトA/μm)以下とすることが可能である。スイッチSW1およびスイッチSW2に適用されるOSトランジスタのリーク電流は、室温(25℃程度)にて1×10−18A以下、または、1×10−21A以下、または1×10−24A以下が好ましい。または、リーク電流は85℃にて1×10−15A以下、または1×10−18A以下、または1×10−21A以下であることが好ましい。

0032

酸化物半導体はエネルギーギャップが大きく、電子励起されにくく、ホール有効質量が大きい半導体であるため、OSトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、OSトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。よって、回路RC1にOSトランジスタを適用することで、信号の電位レベル入力タイミング等の駆動条件余裕度マージン)を高くすることができる。例えば、データ保持状態にノードFN1の電位が高くなるような駆動も可能になる。

0033

また、OSトランジスタは、ゲート絶縁層酸化膜換算膜厚で11nm程度まで厚くし、チャネル長を50nm程度まで短くしても、非常に良好なオフ電流特性およびサブスレッショルド特性を有することが可能である。よって、OSトランジスタは、論理回路を構成する一般的なSiトランジスタよりも厚いゲート絶縁層を用いることができるため、ゲート絶縁層を介したリーク電流が低減され、ゲート絶縁層の膜厚のばらつきによる電気特性のばらつきも抑えることができる。OSトランジスタの詳細については、実施の形態2で説明する。

0034

スイッチSW3、及び回路10を構成するトランジスタに特段制約はなく、論理回路に適用される一般的なトランジスタを用いることができ、例えば、半導体領域が第4族元素(Si、Ge、C)で形成されているトランジスタとすることができる。回路10のトランジスタの代表例は、シリコンで半導体領域が形成されているトランジスタ(Siトランジスタ)である。また、Siトランジスタの移動度を向上させる目的等のため、Siトランジスタの半導体領域にGeを添加した歪みトランジスタを用いてもよい。

0035

スイッチSW3は、スイッチSW1およびスイッチSW2と同様にOSトランジスタで構成してもよいし、アナログスイッチ等のスイッチ回路で構成してもよい。スイッチSW3をOSトランジスタとすることで、下記に述べるように、回路RC1の追加による半導体装置100の面積オーバーヘッドをゼロにすることが可能である。また、スイッチSW3をアナログスイッチとする場合、p型トランジスタはSiトランジスタで形成し、n型トランジスタはOSトランジスタとし、かつp型トランジスタ上に積層することで、スイッチSW3をSiトランジスタだけで構成する場合よりも、半導体装置100の面積を縮小することができる。

0036

半導体装置100において、回路RC1を設けたことによる回路20および回路30の回路構成の変更は不要であり、回路20には、セレクタあるいはマルチプレクサと呼ばれるような一般的な選択回路も適用することができ、回路30には、ラッチ回路やフリップフロップ回路のような一般的な順序回路も適用することができる。回路20および回路30上に回路RC1を積層することが可能であるため、回路20および回路30のレイアウト変更を殆どせずに、回路RC1を設けることが可能である。つまり、本実施の形態により、選択回路および順序回路で構成される回路ブロックの上にOSトランジスタを含む回路ブロックを積層することで、OSトランジスタを含む回路ブロックの追加による面積オーバーヘッドをゼロにすること、および、選択回路および順序回路を通常動作させるときの性能ペナルティーもゼロにすることが可能となる。

0037

以下、半導体装置100のより具体的な回路構成例および駆動方法例について説明する。

0038

<<半導体装置の構成例2>>
図2は、半導体装置の構成例を示す回路図であり、図3および図4図2に示す半導体装置の駆動方法例を示すタイミングチャートである。図2の回路図は、図1に示す半導体装置100の具体例の1つである。図2に示す半導体装置101は回路11および回路RC2を有する。

0039

回路11は図1の回路10に対応する回路ブロックであり、回路SELC1およびフリップフロップ回路(FF)31を有する。

0040

SELC1は選択回路として機能することが可能であり、1つのインバータ(NOTゲート)回路、および2つのアナログスイッチ回路を有する。SELC1には、制御信号として信号SELが入力され、電源電位VDD、VSSが入力される。

0041

FF31には、制御信号としてクロック信号CLKおよびリセット信号ESETが入力され、電源電位としてVDDおよびVSSが入力される。CLKBはCLKの反転信号であり、回路11に設けられたインバータ回路等により、CLKから生成される。図2の例では、FF31はマスタースレーブ型のFFであり、2つのラッチ回路(LATa、LATb)で構成されている。LATaは1つのアナログスイッチ、1つのNANDゲート回路、および1つのクロックドインバータ回路を有する。LATbは1つのアナログスイッチ、1つのインバータ回路および1つのクロックドNANDゲート回路を有する。FF31において、クロックドインバータ回路の代わりに、1つのアナログスイッチと1つのインバータ回路を設けてもよいし、クロックドNANDゲート回路の代わりに、1つのアナログスイッチとNANDゲート回路を設けてもよい。

0042

回路RC2は図1の回路RC1に対応する回路である。トランジスタMos1、トランジスタMos2およびMos3はn型トランジスタであり、OSトランジスタであり、それぞれ、SW1、SW2、SW3として機能する。信号OG1−OG3は、トランジスタMos1−Mos3の導通状態を制御する制御信号である。容量素子CP1の第2端子には信号CSBが入力される。

0043

図2に示す半導体装置101は、例えば、スキャンフリップフロップ回路として機能させることが可能であり、複数の半導体装置101でスキャンチェーンを構成することができる。端子INaを通常動作時のデータ入力端子とし、端子INbをスキャンチェーンの入力部として機能させればよい。スキャンチェーンを構成するには、隣接する2つの半導体装置101の一方の入力端子INbを他方の出力端子OUTaに電気的に接続する。複数の半導体装置101の各入力端子INaは組み合わせ回路の出力端子を接続すればよい。

0044

例えば、半導体装置101は、FPGAなどのPLD(プログラム可能論理デバイス)のロジックエレメントに適用することが可能である。ロジックエレメントを構成するレジスタおよびレジスタの入力信号を選択する選択回路を有する回路ブロックを回路11で構成すればよい。この場合、複数の半導体装置101により、バックアップ機能を有するレジスタチェーンを構成することができる。

0045

半導体装置101は、クロックゲーティングおよびパワーゲーティングが可能な半導体装置であり、それが組み込まれている半導体装置の動作に必要がない期間、回路11のCLKおよびVDDの供給を遮断することが可能である。これにより、半導体装置101の動的消費電力を削減することができる。以下、図3図4を参照して、半導体装置101の駆動方法例を説明する。

0046

図3および図4には、制御信号(OG1−OG3、CSB、CLK、RESET、SEL)、入力信号(D0、SC)、出力信号Q0の波形、ノードFN1の電位の変化、および回路11の電源電位VDDの入力端子の電位の変化を示す。図3図4の例では、半導体装置101に入力される信号(OG1−OG3、CSB、CLK、RESET、SEL、D0、SC)は、高(H)レベルの電位がVDDであり、低(L)レベルの電位はVSSである。

0047

<<半導体装置の駆動方法例1>>
図3に、クロックゲーティングおよびパワーゲーティングの制御方法の一例を示す。

0048

<期間T1>
期間T1では、通常動作モードで半導体装置101が動作している。通常動作とは、半導体装置101(回路11)がフリップフロップ回路として動作していることをいう。図3の例では、通常動作ではFF31が信号D0の状態を保持するように駆動されている。

0049

回路11にはVDDおよびCLKが供給されている。信号SELの電位はLレベルであるため、SELC1によりFF31の入力端子a30と端子INa間が導通状態となっている。FF31の状態(出力信号Q0)は信号CLKおよび端子a30から入力される信号D0に応じて変化する。

0050

通常動作時では、ノードFN1の電位は論理レベルがLとなる電位に維持される。ここでは、端子INbから入力される信号SCを利用して、ノードFN1の論理レベルをLに維持している。具体的には、SCの電位をLレベル(VSS)にし、トランジスタMos2およびトランジスタMos3を導通状態にする。これにより、ノードFN1の電位はVSSとなる。つまり通常動作時では、ノードFN1は信号SCによりプリチャージされていることになる。なお、SCのLレベルの電位はVSSに限定されることはないが、SCのLレベルの電位をVSSとすることで、使用する電源電位の数を増やすことなく、信号SCを生成することが可能である。

0051

<期間T2>
期間T2では、VDDの供給は継続しているが、CLKの供給が停止されるため、半導体装置101は待機状態となる。RC2はFF31の状態をバックアップする。具体的には、FF31に入力されるデータ信号D0の論理レベルがRC2に書き込まれる。

0052

まず、トランジスタMos2およびトランジスタMos3を非導通状態にすることでノードFN1を電気的に浮遊状態にし、かつ信号CSBをHレベルにして、ノードFN1の電位を論理レベルがHとなるような電位に昇圧する。そして、トランジスタMos1を導通状態にすることで、信号D0をノードFN1に入力する。信号D0の論理レベルがLであれば、ノードFN1の電荷が端子INaに引き抜かれるため、ノードFN1の電位は降下し、その論理レベルがLとなる。信号D0の論理レベルがHであれば、ノードFN1の電荷は保存され、ノードFN1の論理レベルはHが維持される。

0053

このように、ノードFN1の論理レベルをLにするプリチャージ動作、および容量結合によるノードFN1の昇圧動作により、RC2のバックアップ動作でノードFN1の電荷の移動が伴うのは、Lのデータを書き込む場合のみである。そのため、バックアップ動作を高速に行うことができるため、CLKを遮断してから短期間でVDDを遮断することができる。また、Hのデータを書き込む場合でもトランジスタMos1のしきい値電圧によるノードFN1の電圧降下は生じない。よって、トランジスタMos1の制御信号OG1のHレベルの電位をVDDよりも高い電位に設定しなくてもよい。

0054

一定期間トランジスタMos1を導通状態にした後、トランジスタMos1を非導通状態にして、ノードFN1を電気的に浮遊状態する。これでFF31のバックアップが完了する。

0055

図3の例では、CSBをHレベルにしてから、OG1をHレベルにしている。例えば、CSBとOG1を同時にHレベルに遷移させてもよい。これにより、バックアップ動作の時間を短縮することができる。

0056

<期間T3>
期間T3は、VDDが遮断され、半導体装置101が停止状態である。OG1およびRESETをLレベルにした後、VDDを遮断する。

0057

<期間T4>
半導体装置101を通常動作に復帰させるため、まずVDDの供給を再開する。VDDの供給が再開すると、SELC1により、端子a20と端子a30間が導通状態となる。

0058

<期間T5>
FF31をCLK遮断前の状態に復帰する。具体的には、RC2で保持しているデータをFF31に書き込む。まず、SELおよびOG3をHレベルにして、端子INbとFF31の入力端子a30間を導通状態にし、信号SCをHレベルにする。これにより、端子a30の論理レベルがHになる。次に、トランジスタMos2を導通状態にして、ノードFN1と端子a30間を導通状態にする。ノードFN1の論理レベルがLであれば、端子a30の電位はLレベルとなるので、端子a30の論理レベルはLになる。ノードFN1の論理レベルがHであれば、端子a30の電位はほとんど変化しないため、端子a30は論理レベルがHの状態が維持される。以上により、FF31の状態をノードFN1で保持していた状態にすることができる。つまり、FF31をCLK遮断直前の状態に復帰することができる。

0059

このようにRC2の復帰動作では、端子a30の論理レベルをHにしてから、RC2で保持していたデータをFF31に書き込むため、ノードFN1の電荷の移動が伴うのは、LのデータをFF31に書き込む場合のみである。よって、復帰動作を高速に行うことができるため、VDDの供給を再開してから、短期間で半導体装置101を通常動作させることが可能である。また、Hのデータを書き込む場合にトランジスタMos2のしきい値電圧による端子a30の電圧降下は生じないので、トランジスタMos2の制御信号OG2のHレベルの電位をVDDよりも高い電位にする必要がない。

0060

また、端子a30の論理レベルをHにする動作は、FF31の回路構成や、電源遮断時の状態に影響されない。これは、回路11に様々な順序回路を適用できることを示している。このように、本実施の形態の保持回路は汎用性が高く、様々な順序回路にパワーゲーティングのためのデータ保持機能を追加することが可能である。

0061

<期間T6>
CLKの供給を再開し、半導体装置101を通常動作させる。CLK供給を再開する前の期間T5において、信号RESETはHレベルにされている。期間T6の半導体装置101の駆動方法は、期間T1と同様であるため説明を省略する。

0062

上述したように、ノードFN1のプリチャージ動作、RC2の退避動作、およびRC2の復帰動作において、トランジスタMos1−トランジスタMos3のしきい値電圧はRC2またはFF31に書き込まれるデータの論理レベルに影響しない。そのため、トランジスタMos1−トランジスタMos3をOSトランジスタとしても、これらトランジスタの制御信号OG1−OG3のHレベルの電位を、回路11のVDDと同じ電位とすることが可能となる。つまり、半導体装置101にRC2を設けても、動作に必要な電位の数が増加することがない。

0063

<<半導体装置の駆動方法例2>>
図3の駆動方法例では、RC2は端子INaに入力されるデータ信号D0をバックアップしている。RC2は端子INbに入力される信号SCをバックアップすることも可能である。そのような駆動方法例を図4に示す。図4の駆動方法例において、図3の駆動方法例と同じ動作については、説明を省略し、図3の説明を援用する。

0064

<期間T11>
期間T11では、半導体装置101は通常動作モードである。図3の期間T1と異なる点は、信号D0の論理レベルがLのままである点である。もちろん、期間T11において、信号D0は、図3のように論理レベルが変化するようなデータ信号であってもよい。

0065

<期間T12>
端子INbに入力されるデータ信号のバックアップが行われる。CLKを遮断した後、まず、ノードFN1の論理レベルがHになるようにその電位を昇圧する。そのため、トランジスタMos1−Mos3を非導通状態にし、信号CSBをHレベルにする。次に、トランジスタMos2およびトランジスタMos3を導通状態にして、ノードFN1に信号SCを書き込む。

0066

<期間T13>
期間T13は、図3の期間T3と同様に半導体装置101を駆動する。トランジスタMos2およびトランジスタMos3を非導通状態にし、またVDDを遮断する。RC2は期間T12に端子INbに入力されていたデータを保持する。

0067

<期間T14、期間T15>
図3の期間T4、T5と同様に、半導体装置101が駆動される。VDDの供給を再開し、RC2が保持しているデータをFF31の入力端子a30に書き込み、FF31の状態を復帰する。そして、CLKの供給を再開し、半導体装置101を通常動作させる。

0068

<期間T16>
期間T16は、半導体装置101が通常動作している期間である。図3の期間T6と異なるのは、トランジスタMos3により端子INbと端子a21間を導通状態としていること、信号SELをHレベルにしてSELC1により端子a30と端子a21間を導通状態としていることである。そのため、端子INbに入力されているデータ信号(SC)がFF31に入力されることとなる。

0069

例えば、半導体装置101をスキャンFFとして動作させる場合、期間T12において、端子INbにテストデータを入力すればよい。例えば、期間T12で、テストパターンを半導体装置101(RC1)に設定するスキャンイン動作を行い、期間T16で、シフト動作を行えばよい。この場合、図4に示すように半導体装置101を駆動することで、回路11(スキャンFF)の出力信号Q0の論理値から、RC2で保持されていたデータが正常であるか否かを判定することができるので、RC2の不具合の有無を判定することが可能である。

0070

図2の回路構成例は、回路11を選択回路とフリップフロップ回路で構成される一般的なスキャンフリップフロップ回路で構成することが可能であることを示し、図3図4の駆動方法例は、半導体装置101を一般的なスキャンFFとして動作させることが可能であることを示している。

0071

つまり、本実施の形態に係る半導体装置101は、スキャンFF(回路11)と、OSトランジスタで構成される保持回路(OSブロック)とを有する半導体装置とすることが可能である。スキャンFFは一般的に用いられている回路が適用可能であるので、OSブロックを追加することによる回路構成およびレイアウトの変更が生じないようにすることができる。OSブロックはOSトランジスタと容量素子によって構成することが可能であるため、スキャンFF上に積層させることができる。半導体装置101のデバイス構造をスキャンFF上にOSブロックが積層されている3次元的な構造とすることで、OSブロックの追加に伴うレイアウト面積のオーバーヘッドをゼロにすることができ、通常動作時における性能ペナルティーもゼロにすることが可能である。

0072

以上述べたように、本実施の形態に係る半導体装置は、OSブロックを追加しても性能および面積オーバーヘッドをほとんど発生させることなく、パワーゲーティングにより半導体装置101の動的消費電力を削減することが可能である。

0073

<<半導体装置の変形例>>
以下、半導体装置100(図1)のいくつかの変形例を示す。

0074

<構成例3>
図1には、RC1の入力端子a1を回路10の入力端子a20(入力端子INa)と電気的に接続している例を示している。端子a1の回路10との接続ノードは端子a20に限定されない。そのような接続ノードとして、例えば、回路20の出力端子b20、回路30の入力端子a30、出力端子b30およびその内部ノード等がある。この場合の回路30の内部ノードとは、端子a30から端子b30間のデータ信号の伝送経路にあるノードである。例えば、回路30を図2に示すFF31で構成する場合は、この内部ノードは、LATaのクロックドインバータ回路の出力端子、同NANDゲート回路の出力端子、LATbのインバータ回路の出力端子が該当する。

0075

図5に示す半導体装置111は、端子a1を端子b30と電気的に接続した例である。図5に示すように、この構成例でも、回路10の回路構成やレイアウトの変更が不要である。

0076

<構成例4>
RC1の端子a1に入力される信号の論理レベルを補償するため、端子a1にバッファ部を電気的に接続してもよい。このバッファ部は、1段のバッファ回路カスケード接続されている複数段のバッファ回路、1段のインバータ回路、およびカスケード接続されている複数段のインバータ回路等で構成することができる。図1において、回路10の回路構成等の制約により、信号D0の論理反転したデータをRC1で保持させる必要がある場合は、バッファ部を奇数段のインバータ回路で構成すればよい。

0077

RC1の端子b1からの出力信号の論理レベルを補償するため、あるいは、出力信号の論理を反転するため、端子b1にも、上記のバッファ部を電気的に接続してもよい。

0078

図6Aに示す半導体装置112は、端子a1に1段のバッファ回路52を電気的に接続した例である。図6Bに示す半導体装置113は、端子b1に1段のインバータ回路53を電気的に接続した例である。

0079

<構成例5>
図1に示す回路RC1は、保持できる状態は1つである。複数の状態を保持することが可能な保持回路を半導体装置に設けることもできる。図7にそのような構成例を示す。図7に示す半導体装置114は、状態のバックアップ用の記憶回路として、回路RC1の代わりに、回路RC14を有する。

0080

RC14は、RC1に、2つの回路(RC1c、RC1d)を追加した回路である。よって、RC14は3つの状態を保持することが可能である。RC1cとRC1dはRC1と同じ構成の回路であり、RC1と同様に動作させることができる。RC1cおよびRC1dも、端子INaおよび端子INbから入力されるデータ信号を保持することができ、保持している状態を回路10に書き込むことができる。ノードFN1c、ノードFN1dが、それぞれ、RC1c、RC1dのデータ保持ノードである。

0081

RC14のスイッチ(SW1、SW1c、SW1d、SW2、SW2c、SW2d、SW3、SW3c、SW3d)は、独立して導通状態が制御される。スイッチ(SW1、SW1c、SW1d、SW2、SW2c、SW2d)はOSトランジスタで構成される。また、スイッチ(SW3c、SW3d)は、SW3と同様に構成することができ、OSトランジスタで構成してもよいし、アナログスイッチ等のスイッチ回路で構成してもよい。

0082

容量素子(CP1、CP1c、CP1d)の第2端子には、それぞれ、信号CSBが入力される。あるいは、容量素子(CP1、CP1c、CP1d)の第2端子に互いに異なる信号を入力できるようにして、ノード(FN1、FN1c、FN1d)の電位を独立して昇圧できるようにしてもよい。

0083

半導体装置114を通常動作させている期間、RC14において、RC1、RC1cおよびRC1dの何れか1つの保持回路で回路30の状態の書き込み動作を行うことが可能になる。つまり、RC14は、通常動作している半導体装置114(回路30)の任意時間の状態を最大3つ保持することが可能である。

0084

(実施の形態2)
本実施の形態では、半導体装置の一例としてOSトランジスタについて説明する。

0085

<<OSトランジスタ構成例1>>
図8にOSトランジスタの構成の一例を示す。図8AはOSトランジスタの構成の一例を示す上面図である。図8Bはy1−y2線断面図であり、図8Cはx1−x2線断面図であり、図8Dはx3−x4線断面図である。デバイス構造を明確にするため、図8Aでは、一部の構成要素が省略されている。ここでは、y1−y2線の方向をチャネル長方向と、x1−x2線方向をチャネル幅方向呼称する場合がある。よって、図8Bは、OSトランジスタのチャネル長方向の断面構造を示す図になり、図8Cおよび図8Dは、OSトランジスタのチャネル幅方向の断面構造を示す図になる。

0086

図8に示すように、OSトランジスタ600は基板640上に形成されており、絶縁層654および絶縁層655に覆われている。OSトランジスタは、絶縁層652、ゲート絶縁層653、酸化物半導体(OS)層661−663、電極671、電極672、及びゲート電極673を有する。ここでは、OS層661、OS層662およびOS層663をまとめて、OS層660と呼称する。

0087

絶縁層652上に、酸化物半導体(OS)層661、酸化物半導体(OS)層662の順で形成された酸化物半導体膜の積層が形成されている。電極671および電極672は該積層と電気的に接続する。電極671および電極672は、それぞれ、OSトランジスタ600のソース電極またはドレイン電極として機能することが可能な電極である。OS層663はOS層661、OS層662、電極671および電極672を覆っている。OS層663上にゲート絶縁層653が積層されている。ゲート電極673は、ゲート絶縁層653を介してOS層661−663の積層部分と重なり、ゲート絶縁層653およびOS層663の積層を介して電極671および電極672と重なっている。

0088

<<OSトランジスタの構成例2>>
図9にOSトランジスタの構成の一例を示す。図9AはOSトランジスタの構成の一例を示す上面図である。図9Bはy1−y2線断面図であり、図9Cはx1−x2線断面図であり、図9Dはx3−x4線断面図である。デバイス構造を明確にするため、図9Aでは、一部の構成要素が省略されている。

0089

図9に示すOSトランジスタ601は、OSトランジスタ600に第2のゲート電極を設けたトランジスタに対応する。絶縁層651を介して、基板640上に導電層674が形成されている。導電層674はゲート電極層としての機能する領域を有する。導電層674には、ゲート電極673と同じ電位または信号を供給できるようにしてもよいし、ゲート電極673とは独立してその電位を制御できるようにしてもよい。前者の場合、ゲート電極673と導電層674とを電気的に接続してもよい。

0090

OSトランジスタ600、601のような立体的なデバイス構造とすることで、60nm以下、さらには30nm以下のテクノロジーノードのOSトランジスタを提供することが可能である。以下、OSトランジスタ600、601の構成要素について説明する。

0091

<<酸化物半導体層>>
OS層661−663の半導体材料は、代表的に、In−Ga酸化物、In−Zn酸化物、In−M−Zn酸化物(Mは、Ti、Ga、Y、Zr、La、Ce、Nd、SnまたはHf)等である。OS層660は、In−M−Zn酸化物膜であることが好ましい。もちろん、OS層661−663は、インジウムを含む酸化物膜に限定されない。OS層661−663は、例えば、Zn−Sn酸化物膜、Ga−Sn膜で形成することができる。

0092

OS層661−663が、スパッタリング法で作製されたIn−M−Zn酸化物膜(Mは、Ti、Ga、Y、Zr、La、Ce、Nd、SnまたはHf)の場合、In−M−Zn酸化物膜を成膜するために用いるターゲット金属元素原子数比は、In≧M、Zn≧Mを満たすことが好ましい。このようなターゲットの金属元素の原子数比として、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=3:1:2、In:M:Zn=2:1:3が好ましい。なお、スパッタリング法で成膜される酸化物半導体膜の原子数比はそれぞれ、誤差として使用したスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。

0093

例えば、OS層661及びOS層663として、スパッタリング法でIn−Ga−Zn酸化物膜を形成する場合、この酸化物半導体膜の成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温度を200℃とし、DC電力0.5kWとすればよい。

0094

OS層662としてスパッタリング法でIn−Ga−Zn酸化物膜を形成する場合、酸化物半導体膜の成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原子数比])を含む多結晶ターゲットを用いることが好ましい。このようなターゲットを用いることで、CAAC−OS膜を形成することができる。CAAC−OS膜については後述する。このターゲットを用いた成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることができる。また、多結晶のIn−Ga−Zn酸化物(In:Ga:Zn=2:1:3[原子数比])をターゲットに用いてもよい。なお、CAAC−OS膜は、c軸に配向した結晶部を有する酸化物半導体膜であり、これについては後述する。半導体領域をCAAC−OS膜で形成することで、可視光紫外光照射による電気特性の変動が小さいなど、信頼性の高いOSトランジスタを得ることができる。

0095

エネルギーバンド構造
次に、OS層661、OS層662、およびOS層663の積層により構成されるOS層660の機能およびその効果について、図10Bに示すエネルギーバンド構造図を用いて説明する。図10Aは、OSトランジスタ600のチャネルを拡大した図であり、図8Bの部分拡大図である。図10Bに、図10Aで点線z1−z2で示した部位(OSトランジスタ600のチャネル)のエネルギーバンド構造を示す。

0096

図10B中、Ec652、Ec661、Ec662、Ec663、Ec653は、それぞれ、絶縁層652、OS層661、OS層662、OS層663、ゲート絶縁層653の伝導帯下端のエネルギーを示している。

0097

真空準位と伝導帯下端のエネルギーとの差(「電子親和力」ともいう。)は、真空準位と価電子帯上端のエネルギーとの差(イオン化ポテンシャルともいう。)からエネルギーギャップを引いた値となる。エネルギーギャップは、分光エリプソメータ(HORIBA JOBIN YVON社UT−300)を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析UPS:Ultraviolet Photoelectron Spectroscopy)装置(PHI社 VersaProbe)を用いて測定できる。

0098

例えば、原子数比がIn:Ga:Zn=1:3:2のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:3:4のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.4eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:3:6のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.3eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:6:2のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.9eV、電子親和力は約4.3eVである。また、原子数比がIn:Ga:Zn=1:6:8のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約4.4eVである。また、原子数比がIn:Ga:Zn=1:6:10のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:1:1のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.2eV、電子親和力は約4.7eVである。また、原子数比がIn:Ga:Zn=3:1:2のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約2.8eV、電子親和力は約5.0eVである。

0099

絶縁層652とゲート絶縁層653は絶縁体であるため、Ec653とEc652は、Ec661、Ec662、およびEc663よりも真空準位に近い(電子親和力が小さい)。

0100

また、Ec661は、Ec662よりも真空準位に近い。具体的には、Ec661は、Ec662よりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上真空準位に近く、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下真空準位に近いことが好ましい。

0101

また、Ec663は、Ec662よりも真空準位に近い。具体的には、Ec663は、Ec662よりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上真空準位に近く、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下真空準位に近いことが好ましい。

0102

また、OS層661とOS層662との界面近傍、および、OS層662とOS層663との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。

0103

従って、当該エネルギーバンド構造を有する積層構造において、電子はOS層662を主として移動することになる。そのため、OS層661と絶縁層652との界面、または、OS層663とゲート絶縁層653との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、OS層661とOS層662との界面、およびOS層663とOS層662との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するOSトランジスタ600は、高い電界効果移動度を実現することができる。

0104

なお、図10Bに示すように、OS層661と絶縁層652の界面、およびOS層663とゲート絶縁層653の界面近傍には、不純物欠陥に起因したトラップ準位Et600が形成され得るものの、OS層661およびOS層663があることにより、OS層662と当該トラップ準位とを遠ざけることができる。

0105

特に、本実施の形態に例示するOSトランジスタ600は、チャネル幅方向において、OS層662の上面と側面がOS層663と接し、OS層662の下面がOS層661と接して形成されている(図8C参照)。このように、OS層662をOS層661とOS層663で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。

0106

ただし、Ec661またはEc663と、Ec662とのエネルギー差が小さい場合、OS層662の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナス固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。従って、Ec661、およびEc663と、Ec662とのエネルギー差を、それぞれ0.1eV以上、好ましくは0.15eV以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。

0107

また、OS層661、およびOS層663のバンドギャップは、OS層662のバンドギャップよりも広いほうが好ましい。

0108

OS層661およびOS層663には、例えば、Al、Ti、Ga、Ge、Y、Zr、Sn、La、CeまたはHfをOS層662よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。前述の元素酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、OS層661およびOS層663は、OS層662よりも酸素欠損が生じにくいということができる。

0109

なお、OS層661、OS層662、OS層663が、少なくともインジウム、亜鉛およびM(Al、Ti、Ga、Ge、Y、Zr、Sn、La、CeまたはHf等の金属)を含むIn−M−Zn酸化物であるとき、OS層661をIn:M:Zn=x1:y1:z1[原子数比]、OS層662をIn:M:Zn=x2:y2:z2[原子数比]、OS層663をIn:M:Zn=x3:y3:z3[原子数比]とすると、y1/x1およびy3/x3がy2/x2よりも大きくなることが好ましい。y1/x1およびy3/x3はy2/x2よりも1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。このとき、OS層662において、y2がx2以上であるとトランジスタの電気特性を安定させることができる。ただし、y2がx2の3倍以上になると、トランジスタの電界効果移動度が低下してしまうため、y2はx2の3倍未満であることが好ましい。

0110

OS層661およびOS層663のZnおよびOを除いてのInおよびMの原子数比率は、好ましくはInが50atomic%未満、Mが50atomic%以上、さらに好ましくはInが25atomic%未満、Mが75atomic%以上とする。また、OS層662のZnおよびOを除いてのInおよびMの原子数比率は、好ましくはInが25atomic%以上、Mが75atomic%未満、さらに好ましくはInが34atomic%以上、Mが66atomic%未満とする。

0111

OS層661およびOS層663の厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。また、OS層662の厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下、さらに好ましくは3nm以上50nm以下とする。また、OS層662は、OS層661およびOS層663より厚い方が好ましい。

0112

なお、酸化物半導体をチャネルとするOSトランジスタに安定した電気特性を付与するには、酸化物半導体中不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が1×1017/cm3未満であること、または1×1015/cm3未満であること、または1×1013/cm3未満であることを指す。

0113

また、酸化物半導体において、水素窒素炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、OSトランジスタの電気特性を劣化させることがある。したがって、OS層661、OS層662およびOS層663の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

0114

酸化物半導体を真性または実質的に真性とするためには、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度は1×1019atoms/cm3未満、または5×1018atoms/cm3未満、または1×1018atoms/cm3未満であることが好ましい。また、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、水素濃度は2×1020atoms/cm3以下、または5×1019atoms/cm3以下、または1×1019atoms/cm3以下、または5×1018atoms/cm3以下であることが好ましい。また、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、窒素濃度は、5×1019atoms/cm3未満、または5×1018atoms/cm3以下、または1×1018atoms/cm3以下、または5×1017atoms/cm3以下であることが好ましい。

0115

酸化物半導体が結晶部を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度は1×1019atoms/cm3未満、または5×1018atoms/cm3未満、または1×1018atoms/cm3未満である部分を有していることが好ましい。また、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度が1×1019atoms/cm3未満、または5×1018atoms/cm3未満、または1×1018atoms/cm3未満である部分を有していることが好ましい。

0116

列記した酸素や炭素等の不純物の濃度はSIMS(二次イオン質量分析)により得られる値である。上述のように高純度化された酸化物半導体を用いることで、OSトランジスタのオフ電流を低減することができる。例えば、ソース−ドレイン間の電圧が0.1V乃至10V程度の場合に、チャネル幅で規格化したオフ電流を数yA/μm乃至数zA/μmにまで低減することが可能となる。

0117

本実施の形態に例示するOSトランジスタ600、601は、OS層660のチャネル幅方向を電気的に取り囲むようにゲート電極673が形成されているため、OS層660に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される(図8C参照)。すなわち、酸化物半導体層の全体的にゲート電界が印加させることとなり、電流はチャネルとなるOS層662全体に流れるようになり、さらにオン電流を高められる。以下、OSトランジスタ600、601の構成要素について説明する。

0118

<<酸化物半導体の結晶構造>>
まず、OS層660を構成する酸化物半導体の構造について説明する。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

0119

酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶酸化物半導体とは、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)、多結晶酸化物半導体微結晶酸化物半導体、nc−OS(nanocrystalline Oxide Semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous like Oxide Semiconductor)、非晶質酸化物半導体などをいう。

0120

非晶質構造の定義としては、一般に、準安定状態固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。

0121

逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質(completely amorphous)酸化物半導体と呼ぶことはできない。また、等方的でない(例えば、微小な領域において周期構造を有する)酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、a−like OSは、微小な領域において周期構造を有するものの、鬆(ボイドともいう。)を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。

0122

<CAAC−OS>
CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半導体の一つである。透過型電子顕微鏡TEM:Transmission Electron Microscope)によって、CAAC−OSの明視野像および回折パターン複合解析像(高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

0123

試料面と概略平行な方向からCAAC−OSの断面の高分解能TEM像を観察すると、結晶部において金属原子が層状に配列していることを確認できる。金属原子の各層はCAAC−OSの膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OSの被形成面または上面と平行に配列する。

0124

本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。

0125

CAAC−OSの断面の高分解能TEM像からは、CAAC−OSの一つの結晶部の大きさは1nm以上のものや、3nm以上のものがあり、結晶部と結晶部との傾きにより生じる隙間の大きさは0.8nm程度であることがわかる。したがって、結晶部を、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。また、CAAC−OSを、CANC(C−Axis Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。

0126

試料面と概略垂直な方向からCAAC−OSの平面の高分解能TEM像を観察すると、結晶部において金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で金属原子の配列に規則性は見られない。

0127

X線回折(XRD:X−Ray Diffraction)装置を用いてCAAC−OSの構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OSのout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OSの結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

0128

InGaZnO4の結晶を有するCAAC−OSのout−of−plane法による解析では、2θが31°近傍のピークの他に2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS中の一部にc軸配向性を有さない結晶が含まれることを示している。CAAC−OSは2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。

0129

CAAC−OSは不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属アルゴン二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラップキャリア発生源となる場合がある。

0130

また、CAAC−OSは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

0131

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。

0132

<微結晶酸化物半導体、nc−OS>
nc−OSは、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。nc−OSに含まれる結晶部は、1nm以上10nm以下、または1nm以上3nm以下の大きさであることが多い。なお、結晶部の大きさが10nmより大きく100nm以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、CAAC−OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼ぶ場合がある。

0133

nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。例えば、nc−OSに対し、結晶部よりも大きい径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、nc−OSに対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OSに対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OSに対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、nc−OSに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

0134

このように、ペレット(ナノ結晶)間では結晶方位が規則性を有さないことから、nc−OSを、RANC(Random Aligned nanocrystals)を有する酸化物半導体、またはNANC(Non−Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。

0135

nc−OSは非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、nc−OSは非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OSは異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OSはCAAC−OSと比べて欠陥準位密度が高くなる。

0136

<非晶質酸化物半導体>
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。

0137

非晶質酸化物半導体は、高分解能TEM像において結晶部を確認することができない。非晶質酸化物半導体に対し、XRD装置を用いた構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

0138

<a−like OS>
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、高分解能TEM像において鬆が観察される場合がある。また、高分解能TEM像において明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域とを有する。鬆を有するため、a−like OSは、不安定な構造である。a−like OSは、TEMによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OSであれば、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。

0139

なお、a−like OSおよびnc−OSの結晶部の大きさの計測は、高分解能TEM像を用いて行うことができる。例えば、InGaZnO4の結晶は層状構造を有し、In−O層の間にGa−Zn−O層を2層有する。InGaZnO4の結晶の単位格子はIn−O層を3層有し、Ga−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInGaZnO4の結晶のa−b面に対応する。

0140

酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、微結晶酸化物半導体、CAAC−OSのうち、二種以上を有する積層であってもよい。

0141

<基板>
基板640は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、OSトランジスタ600のゲート電極673、電極671、および電極672の一つは、上記の他のデバイスと電気的に接続されていてもよい。

0142

下地絶縁膜
絶縁層652は、基板640からの不純物の拡散を防止する役割を有するほか、OS層660に酸素を供給する役割を担うことができる。したがって、絶縁層652は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、昇温脱離ガス(TDS)分析にて、酸素原子換算しての酸素の放出量が1.0×1019atoms/cm3以上である膜とする。ここでは、TDS分析での膜の表面温度が100℃以上700℃以下とする。また、上述のように基板640が他のデバイスが形成された基板である場合、絶縁層652は、表面が平坦になるようにCMP(Chemical Mechanical Polishing)法等で平坦化処理を行うことが好ましい。

0144

<ゲート電極>
ゲート電極673は、クロム(Cr)、銅(Cu)、アルミニウム(Al)、金(Au)、銀(Ag)、亜鉛(Zn)、モリブデン(Mo)、タンタル(Ta)、チタン(Ti)、タングステン(W)、マンガン(Mn)、ニッケル(Ni)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)から選ばれた金属元素、並びに、これら1種または複数種の金属元素を成分とする合金および導電性化合物等を用いて形成することができる。導電性化合物としては、窒化チタンニッケルシリサイド等が挙げられる。

0145

ゲート電極673は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜単層構造、アルミニウム膜上にチタン膜を積層する二層構造窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜、アルミニウム膜、チタン膜の順に積層する3層構造、Cu−Mn合金膜の単層構造、Cu−Mn合金膜上にCu膜を積層する二層構造、Cu−Mn合金膜、Cu膜、Cu−Mn合金膜の順に積層する三層構造等がある。特にCu−Mn合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Cuの拡散を防ぐことができるため好ましい。

0146

また、ゲート電極673を構成する導電体膜は、インジウム錫酸化物酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料で形成することもできる。例えば、上記透光性を有する導電性材料と上記金属元素の積層膜でゲート電極673を形成してもよい。

0147

<ゲート絶縁層>
ゲート絶縁層653は単層構造または積層構造の絶縁膜で形成される。この絶縁膜は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等の絶縁材料で形成すればよい。ゲート絶縁層653に、ランタン(La)、窒素、ジルコニウム(Zr)などを、不純物として含んでいてもよい。絶縁層651はゲート絶縁層653と同様に形成することができる。

0148

例えば、ゲート絶縁層653を、酸化ハフニウム膜酸化シリコン膜の積層膜、または酸化ハフニウム膜と酸化窒化シリコン膜との積層膜で形成することができる。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンに対して膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがってOSトランジスタのオフ電流を低減するには、ゲート絶縁層653が結晶構造を有する酸化ハフニウムを含むことが好ましい。結晶構造の例としては、単斜晶系立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

0149

<ソース電極、ドレイン電極、第2のゲート電極>
電極671、電極672および導電層674は、ゲート電極673と同様に形成することができる。Cu−Mn合金膜は電気抵抗が低く、且つ、OS層660との界面に酸化マンガンを形成し、Cuの拡散を防ぐことができるため、電極671、電極672に用いることが好ましい。

0150

保護絶縁膜
絶縁層654は、酸素、水素、水、アルカリ金属アルカリ土類金属等のブロッキングできる機能を有する。絶縁層654を設けることで、OS層660からの酸素の外部への拡散と、外部からOS層660への水素、水等の入り込みを防ぐことができる。絶縁層654としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン膜窒化酸化シリコン膜窒化アルミニウム膜、窒化酸化アルミニウム膜等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜等がある。

0151

酸化アルミニウム膜は水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので、絶縁層654に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物のOS層660への混入防止、OS層660を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層652からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。

0152

層間絶縁膜
また、絶縁層654上には絶縁層655が形成されていることが好ましい。絶縁層655は単層または積層の絶縁膜で形成することができる。当該絶縁膜は、例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜とすればよい。

0153

<<成膜方法>>
半導体装置を構成する絶縁膜、導電膜半導体膜等の成膜方法としては、スパッタ法や、プラズマCVD法が代表的である。その他の方法、例えば、熱CVD法により形成することも可能である。熱CVD法として、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使用することができる。

0154

熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱CVD法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

0155

また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ高速バルブとも呼ぶ)を切り換えて2種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の単原子層を成膜し、後から導入される第2の原料ガスと反応して、第2の単原子層が第1の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細FETを作製する場合に適している。

0156

MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、InGaZnOX(X>0)膜を成膜する場合には、トリメチルインジウムトリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、(CH3)3Inである。また、ジエチル亜鉛の化学式は、(C2H5)2Znである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム(化学式(C2H5)3Ga)を用いることもでき、ジエチル亜鉛に代えてジメチル亜鉛(化学式(CH3)2Zn)を用いることもできる。

0157

例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガスとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF6ガスとH2ガスを同時に導入してタングステン膜を形成する。なお、B2H6ガスに代えてSiH4ガスを用いてもよい。

0158

例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばInGaZnOX(X>0)膜を成膜する場合には、(CH3)3InガスとO3ガスを順次繰り返し導入してInO2層を形成し、その後、Ga(CH3)3ガスとO3ガスを同時に導入してGaO層を形成し、更にその後Zn(CH3)2とO3ガスを同時に導入してZnO層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてInGaO2層やInZnO2層、GaInO層、ZnInO層、GaZnO層などの混合化合物層を形成してもよい。なお、O3ガスに変えてAr等の不活性ガスでバブリングして得られたH2Oガスを用いてもよいが、Hを含まないO3ガスを用いる方が好ましい。また、(CH3)3Inガスにかえて、In(C2H5)3ガスを用いてもよい。また、Ga(CH3)3ガスにかえて、(C2H5)3Gaガスを用いてもよい。また、(CH3)2Znガスを用いてもよい。

0159

(実施の形態3)
実施の形態1の半導体装置のデバイス構造について説明する。図11は、半導体装置のデバイス構造の一例を示す断面図である。図11に示す半導体装置は、は、OSトランジスタおよび容量素子を含む回路ブロックを、Siトランジスタを含む回路ブロック上に積層することで形成された半導体装置であり、図11は、半導体装置のICチップダイの模式的な断面図である。なお、図11はICチップダイを特定の切断線で切った図ではなく、ICチップダイの積層構造を説明するための図である。

0160

図11に示す半導体装置は、基板2201、トランジスタ2301、トランジスタ2302、および容量素子2303を有する。図11において、左側にトランジスタ2301及びトランジスタ2302のチャネル長方向の断面を、右側に、それらのチャネル幅方向の断面を示す。もちろん、実際の半導体装置において、トランジスタ2301及びトランジスタ2302のチャネル長方向がそろっていなくてもよい。

0161

トランジスタ2301とトランジスタ2302は、プラグ2011およびプラグ2012により電気的に接続されている。トランジスタ2302の一の電極と容量素子2303の一の電極が同じ導電膜で形成されているため、トランジスタ2302と容量素子2303とが電気的に接続されることとなる。

0162

図11において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂ポリアミド樹脂アクリル樹脂シロキサン樹脂エポキシ樹脂フェノール樹脂等の有機樹脂を用いることもできる。

0163

トランジスタ2301は、半導体領域が第14族元素でなるトランジスタであり、ここではSiトランジスタである。トランジスタ2302はOSトランジスタである。図11に示す半導体装置が半導体装置101(図2)を有する場合、例えば、トランジスタ2301は回路11を構成し、トランジスタ2302および容量素子2303は回路RC2を構成する。より具体的には、トランジスタ2301は回路SELC1の端子a20と電気的に接続しているアナログスイッチを構成する。トランジスタ2302、容量素子2303は、それぞれ回路RC1の、スイッチSW1、スイッチSW2、スイッチSW3、容量素子CP1に対応する。

0164

図11に示すように、SiトランジスタとOSトランジスタを積層することで、半導体基板上に回路を3次元的に集積することができるため、OSトランジスタを含む回路を半導体装置に追加しても、面積オーバーヘッドをゼロにすることも可能である。

0165

図11の例では、OSトランジスタ2302と容量素子2303を同じ素子層内に形成している。例えば、容量素子2303をOSトランジスタ2302上に積層することも可能であり、これにより回路面積を増加させずに容量素子2303の静電容量を大きくすることができる。

0166

基板2201としては、シリコンや炭化シリコンシリコンゲルマニウムなどの単結晶半導体基板多結晶半導体基板SOI(Silicon on Insulator)基板などを用いることができる。半導体基板を用いて形成されたトランジスタは、高速動作が容易である。なお、基板2201としてp型の単結晶シリコン基板を用いた場合、基板2201の一部にn型を付与する不純物元素を添加してn型のウェルを形成し、n型のウェルが形成された領域にp型トランジスタを形成することも可能である。n型を付与する不純物元素としては、リン(P)、砒素(As)等を用いることができる。p型を付与する不純物元素としては、ボロン(B)等を用いることができる。

0167

また、基板2201は導電体基板、または絶縁基板上に半導体膜を設けたものでもよい。該導電体基板としては、金属基板ステンレススチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などが挙げられる。該絶縁基板として、例えば、ガラス基板石英基板プラスチック基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラスアルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレンポリエステルポリフッ化ビニルポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミドポリイミドアラミドエポキシ無機蒸着フィルム紙類などがある。

0168

ここでは、基板2201は、単結晶シリコン基板が用いられていることとする。そのため、トランジスタ2301は、半導体領域が単結晶シリコンで形成されているSiトランジスタである。以下では、トランジスタ2301をSiトランジスタ2301と呼び、トランジスタ2302をOSトランジスタ2302と呼ぶ場合がある。

0169

図11において、2204は素子分離層である。Siトランジスタ2301は不純物領域2001、不純物領域2002、ゲート電極2003、ゲート絶縁膜2004、および側壁絶縁層2005を有する。不純物領域2001は、ソース領域またはドレイン領域として機能する。不純物領域2002はLDD(Lightly Doped Drain)領域あるいはエクステンション領域として機能する。

0170

図11の例では、Siトランジスタ2301は、プレーナ型のトランジスタとしたが、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、FIN(フィン)型、TRI−GATE(トライゲート)型などの半導体領域が3次元構造をとるトランジスタなどとすることができる。図11の例では、OSトランジスタ2302にバックゲートを設けているが、バックゲートを設けない構成であってもよい。

0171

Siトランジスタ2301の半導体領域の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンド終端し、Siトランジスタ2301の信頼性を向上させる効果がある。一方、上層に設けられるOSトランジスタ2302の酸化物半導体層にとって、絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。したがって、図11に示すように、Siトランジスタ2301の上方にOSトランジスタ2302を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜2207を設けることは特に効果的である。絶縁膜2207により、下層に(基板2201側に)、水素を閉じ込めることで、Siトランジスタ2301およびOSトランジスタ2302の双方の信頼性を向上させることができる。

0172

水素拡散を防止する膜として絶縁膜2207を機能させるには、例えば、絶縁膜2207を、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等でなる膜で形成すればよい。

0173

また、OSトランジスタ2302を覆う絶縁膜2208も、絶縁膜2207と同様に水素の拡散を防止する機能を有する絶縁膜で形成することが好ましい。特に、絶縁膜2208を酸化アルミニウム膜とすることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断(ブロッキング)効果が高い。したがって、OSトランジスタ2302を酸化アルミニウム膜で覆うことで、OSトランジスタ2302の酸化物半導体層からの酸素の脱離を防止し、かつ酸化物半導体層への水および水素の混入を防止することができる。図11の例では、絶縁膜2208は容量素子2303の誘電体としても用いられている。

0174

(実施の形態4)
フリップフロップ回路等の順序回路は、デジタル信号処理ソフトウェア無線アビオニクス通信機器航法システム自動操縦装置飛行管理システム等の航空に関する電子機器)、ASICプロトタイピング医療用画像処理、音声認識、暗号、バイオインフォマテクス生物情報科学)、機械装置エミュレータバッテリー(2次電池)を制御する、及び/又は保護するためのIC、及び電波天文学における電波望遠鏡等、幅広い分野の電子機器の集積回路に用いられている。また、実施の形態1に示した保持回路は、順序回路の状態(データ)をバックアップするための記憶装置に適用することが可能である。よって、実施の形態1等に示す半導体装置は、様々な半導体装置に組み込むことが可能である。本実施の形態では、このような半導体装置の一例としてデータを処理するプロセッシングユニットについて説明する。

0175

<<CPU>>
図12にCPUの構成の一例を示す。図12に示すCPU300は、CPUコア301、パワーマネージメントユニット321および周辺回路322を有する。パワーマネージメントユニット321は、パワーコントローラ302、およびパワースイッチ303を有する。周辺回路322は、キャッシュメモリを有するキャッシュ304、バスインターフェース(BUS I/F)305、及びデバッグインターフェース(Debug I/F)306を有する。CPUコア301は、データバス323、制御装置307、PC(プログラムカウンタ)308、パイプラインレジスタ309、パイプラインレジスタ310、ALU(Arithmetic logic unit)311、及びレジスタファイル312を有する。CPUコア301と、キャッシュ304等の周辺回路322とのデータのやり取りは、データバス323を介して行われる。

0176

制御装置307は、PC308、パイプラインレジスタ309、パイプラインレジスタ310、ALU311、レジスタファイル312、キャッシュ304、バスインターフェース305、デバッグインターフェース306、及びパワーコントローラ302の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令デコードし、実行する機能を有する。

0177

ALU311は、四則演算論理演算などの各種演算処理を行う機能を有する。キャッシュ304は、使用頻度の高いデータを一時的に記憶しておく機能を有する。PC308は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図12では図示していないが、キャッシュ304には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。

0178

パイプラインレジスタ309は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル312は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはALU311の演算処理の結果得られたデータ、などを記憶することができる。パイプラインレジスタ310は、ALU311の演算処理に利用するデータ、またはALU311の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。

0179

バスインターフェース305は、CPU300とCPU300の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース306は、デバッグの制御を行うための命令をCPU300に入力するための信号の経路としての機能を有する。

0180

パワースイッチ303は、CPU300が有する、パワーコントローラ302以外の各種回路への、電源電位の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ303によって電源電位の供給の有無が制御される。また、パワーコントローラ302はパワースイッチ303の動作を制御する機能を有する。このような構成を有することで、CPU300は、パワーゲーティングを行うことが可能である。パワーゲーティング制御について、一例を挙げて説明する。

0181

まず、CPUコア301が、パワーコントローラ302のレジスタに電源電位の供給を停止するタイミングを設定する。次いで、CPUコア301からパワーコントローラ302へパワーゲーティングを開始する旨の命令を送る。次いで、CPU300内に含まれる各種レジスタとキャッシュ304が、データの退避を開始する。次いで、CPU300が有するパワーコントローラ302以外の各種回路への電源電位の供給が、パワースイッチ303により停止される。次いで、割込み信号がパワーコントローラ302に入力されることで、CPU300が有する各種回路への電源電位の供給が開始される。なお、パワーコントローラ302にカウンタを設けておき、電源電位の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ304が、データの復帰を開始する。次いで、制御装置307における命令の実行が再開される。

0182

このようなパワーゲーティングは、プロセッシングユニット全体、もしくはプロセッシングユニットを構成する一つ、または複数の論理回路において行うことができる。本実施の形態1等の半導体装置を適用することで、空間的にあるいは時間的に細かい粒度でパワーゲーティングを行うことが可能となり、プロセッシングユニット全体の消費電力を削減することができる。

0183

ここでは、プロセッシングユニットとして、CPUについて説明したが、本発明の一形態に係る半導体装置は、様々なプロセッシングユニットに適用することができる。例えば、RFIDタグ、GPU(Graphics Processing Unit)、PLD(Programmable Logic Device)、DSP(Digital Signal Processor)、MCU(Microcontroller Unit)、カスタムLSIなどにも適用可能である。

0184

(実施の形態5)
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。

0185

<電子部品の作製方法例>
図13Aは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

0186

トランジスタで構成される半導体装置は、組み立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図13Aに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成(ステップS1)した後、基板の裏面を研削する(ステップS2)。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。

0187

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う(ステップS3)。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

0188

次いでリードフレームのリードとチップ上の電極とを、金属の細線ワイヤー)で電気的に接続する、ワイヤーボンディングを行う(ステップS4)。金属の細線には、銀線金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

0189

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される(ステップS5)。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

0190

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する(ステップS6)。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

0191

次いでパッケージの表面に印字処理マーキング)を施す(ステップS7)。そして最終的な検査工程(ステップS8)を経て電子部品が完成する(ステップS9)。

0192

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。

0193

完成した電子部品の斜視模式図を図13Bに示す。図13Bでは、電子部品の一例として、QFP(Quad Flat Package)の斜視模式図を示している。図13Bに示すように、電子部品700は、リード701及び回路部703を有する。電子部品700は、例えばプリント基板702に実装される。このような電子部品700が複数組み合わされて、それぞれがプリント基板702上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板704は、電子機器等の内部に設けられる。例えば、電子部品700は、データを記憶するランダムアクセスメモリ、および、MCU(マイクロコントローラユニット)やRFIDタグ、等の各種の処理を実行するプロセッシングユニットとして用いることができる。

0194

よって、電子部品700は、デジタル信号処理、ソフトウェア無線、アビオニクス(通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器)、ASICのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス(生物情報科学)、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品(ICチップ)に適用することが可能である。このような電気機器としては、表示機器パーソナルコンピュータ(PC)、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話携帯型を含むゲーム機携帯データ端末電子書籍端末カメラビデオカメラデジタルスチルカメラ等)、ウエアラブ型表示装置ヘッドマウント型ゴーグル型眼鏡型、腕章型、ブレスレッド型、ネックレス型等)ナビゲーションシステム音響再生装置カーオーディオデジタルオーディオプレイヤー等)、複写機ファクシミリプリンタプリンタ複合機現金自動預け入れ払い機ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図14に示す。

0195

図14Aに示す携帯型ゲーム機900は、筐体901、筐体902、表示部903、表示部904、マイクロホン905、スピーカ906、操作キー907、およびスタイラス908等を有する。

0196

図14Bに示す携帯情報端末910は、筐体911、筐体912、表示部913表示部914、接続部915、および操作キー916等を有する。表示部913は筐体911に設けられ、表示部914は筐体912に設けられている。接続部915により筐体911と筐体912は接続されており、筐体911と筐体912の間の角度は、接続部915により変更可能となっている。そのため、表示部913における映像を、接続部915における筐体911と筐体912との間の角度に従って、切り換える構成としてもよい。また、表示部913および/または表示部914としてタッチパネル付の表示装置を使用してもよい。

0197

図14Cに示すノート型PC920は、筐体921、表示部922、キーボード923、およびポインティングデバイス924等を有する。

0198

図14Dに示す電気冷凍冷蔵庫930は、筐体931、冷蔵室用扉932、および冷凍室用扉933等を有する。

0199

図14Eに示すビデオカメラ940は、筐体941、筐体942、表示部943、操作キー944、レンズ945、および接続部946等を有する。操作キー944およびレンズ945は筐体941に設けられており、表示部943は筐体942に設けられている。そして、筐体941と筐体942は、接続部946により接続されており、筐体941と筐体942の間の角度は、接続部946により変えることが可能な構造となっている。筐体941に対する筐体942の角度によって、表示部943に表示される画像の向きの変更や、画像の表示/非表示の切り換えを行うことができる。

0200

図14Fは、自動車の構成の一例を示す外観図である。自動車950は、車体951、車輪952、ダッシュボード953、およびライト954等を有する。

0201

本実施の形態に示す電子機器には、上掲の実施の形態に係る半導体装置を有する電子部品が搭載されている。このため、消費電力の低減、及び小型化が図られた電子機器を提供することが可能になる。

0202

なお、本明細書において、例えば、トランジスタのソース(または第1の端子など)が、Z1を介して(または介さず)、Xと電気的に接続され、トランジスタのドレイン(または第2の端子など)が、Z2を介して(または介さず)、Yと電気的に接続されている場合や、トランジスタのソース(または第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(または第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することができる。

0203

例えば、「XとYとトランジスタのソース(または第1の端子など)とドレイン(または第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(または第1の端子など)、トランジスタのドレイン(または第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース(または第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(または第2の端子など)はYと電気的に接続され、X、トランジスタのソース(または第1の端子など)、トランジスタのドレイン(または第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。または、「Xは、トランジスタのソース(または第1の端子など)とドレイン(または第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(または第1の端子など)、トランジスタのドレイン(または第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(または第1の端子など)と、ドレイン(または第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。

0204

本明細書等においては、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一形態を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一形態が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一形態を構成することが可能な場合がある。

0205

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一形態が明確であると言える。そして、機能が特定された発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。

0206

100、101、111−114半導体装置
10、20、30、RC1 回路

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