図面 (/)

技術 表示装置

出願人 株式会社ジャパンディスプレイ
発明者 田中幸生鈴木大一中尾健次
出願日 2014年4月7日 (6年8ヶ月経過) 出願番号 2014-078732
公開日 2015年11月12日 (5年1ヶ月経過) 公開番号 2015-200740
状態 特許登録済
技術分野 液晶6(駆動) 液晶表示装置の制御 陰極線管以外の表示装置の制御
主要キーワード 二値論理 回路電力 供給周波数 内部基準信号 回路消費電力 等電位化 ホスト回路 動作設定レジスタ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2015年11月12日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

画素トランジスタLTPSおよびα−Siを用いたTFTで間欠駆動を行うと、フリッカが発生しやすい。

解決手段

表示装置は、ゲートソースドレインとを有するTFTと、前記ソースに接続される信号線と、前記ドレインに接続される画素容量と、前記ソースと前記ドレイン間の導通遮断する電位を前記ゲートに供給する第1の電源と、前記第1の電源の電位を前記ゲートに供給するスイッチと、を備える。前記表示装置は、走査期間と休止期間とを有する。前記走査期間中は前記スイッチをオンするようにされ、前記休止期間中は前記スイッチをオフするようにされる。

概要

背景

特開2001−312253号公報(特許文献1)には、以下のことが開示されている。
アクティブ素子で構成される画素マトリクス状に配置されてなる画面の各ラインを複数の走査信号線より線順次に選択して走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置駆動方法において、上記画面を1回走査する走査期間よりも長い非走査期間であって、全走査信号線を非走査状態とする休止期間を設け、上記走査期間と上記休止期間との和を1垂直期間とする。上記休止期間に、全データ信号線を駆動するデータ信号ドライバに対して上記全データ信号線をハイインピーダンス状態とする。上記休止期間に、上記アクティブ素子のOFF抵抗値を略最大とする非選択電圧を全走査信号線に印加する。

概要

画素トランジスタLTPSおよびα−Siを用いたTFTで間欠駆動を行うと、フリッカが発生しやすい。表示装置は、ゲートソースドレインとを有するTFTと、前記ソースに接続される信号線と、前記ドレインに接続される画素容量と、前記ソースと前記ドレイン間の導通遮断する電位を前記ゲートに供給する第1の電源と、前記第1の電源の電位を前記ゲートに供給するスイッチと、を備える。前記表示装置は、走査期間と休止期間とを有する。前記走査期間中は前記スイッチをオンするようにされ、前記休止期間中は前記スイッチをオフするようにされる。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

表示装置は、ゲートソースドレインとを有するTFTと、前記ソースに接続される信号線と、前記ドレインに接続される画素容量と、前記ソースと前記ドレイン間の導通遮断する電位を前記ゲートに供給する第1の電源と、前記第1の電源の電位を前記ゲートに供給するスイッチと、を備え、前記表示装置は、1画面走査する走査期間と、前記走査期間と次の走査期間との間に前記走査期間と同じかそれよりも長い休止期間とを有し、前記走査期間中は前記スイッチをオンするようにされ、前記休止期間中は前記スイッチをオフするようにされる。

請求項2

請求項1の表示装置において、さらに、前記ソースと前記ドレイン間を導通する電位を前記ゲートに供給する第2の電源を備え、前記走査期間中は前記第1および第2の電源の電位のいずれかを前記ゲートに供給することにより、前記ゲートの電位を固定するようにされ、前記休止期間中は前記第1および第2の電源の電位のいずれも前記ゲートに供給しないことにより、前記ゲートの電位をフローティングにするようにされる。

請求項3

請求項1の表示装置において、前記休止期間においては前記信号線の電位を直前の走査期間における信号線の極性と同じ極性の0V以外の所定の電位とするようにされる。

請求項4

請求項3の表示装置において、前記休止期間においては前記信号線の電位を直前の走査期間における映像信号電位の平均とするようにされる。

請求項5

請求項3の表示装置において、前記休止期間においては前記信号線の電位を映像信号電位の最大値最小値の中間とするようにされる。

請求項6

請求項3の表示装置において、前記休止期間においては、正極性の前記信号線の電位を直前の走査期間における映像信号電位の平均よりも大きくするようにされ、負極性の前記信号線の電位を直前の走査期間における映像信号電位の平均よりも小さくするようにされる。

請求項7

請求項3の表示装置において、前記休止期間においては、正極性の前記信号線の電位を映像信号電位の最大値とするようにされ、負極性の前記信号線の電位を映像信号電位の最小値とするようにされる。

請求項8

請求項1の表示装置において、さらに、第1のゲートドライバと、第2のゲートドライバと、前記第1のゲートドライバに接続される第1の走査線と、前記第2のゲートドライバに接続される第2の走査線と、を備え、前記第1の走査線は奇数列の信号線に接続されるTFTに接続するようにされ、前記第2の走査線は偶数列の信号線に接続されるTFTに接続するようにされる。

請求項9

請求項1の表示装置において、前記信号線の電位が正極性の場合は前記休止期間においては前記スイッチをオフするようにされ、前記信号線の電位が負極性の場合は前記休止期間においては前記スイッチをオンするようにされる。

請求項10

請求項9の表示装置において、前記休止期間においては前記信号線の電位を直前の走査期間における信号線の極性と同じ極性の0V以外の所定の電位とするようにされる。

請求項11

請求項10の表示装置において、前記休止期間においては前記信号線の電位を直前の走査期間における映像信号電位の平均とするようにされる。

請求項12

請求項10の表示装置において、前記休止期間においては前記信号線の電位を映像信号電位の最大値と最小値の中間とするようにされる。

請求項13

請求項10の表示装置において、前記休止期間においては、正極性の前記信号線の電位を直前の走査期間における映像信号電位の平均よりも大きくするようにされ、負極性の前記信号線の電位を直前の走査期間における映像信号電位の平均よりも小さくするようにされる。

請求項14

請求項10の表示装置において、前記休止期間においては、正極性の前記信号線の電位を映像信号電位の最大値とするようにされ、負極性の前記信号線の電位を映像信号電位の最小値とするようにされる。

請求項15

請求項1の表示装置において、前記スイッチはp型のTFTである。

請求項16

表示装置は、ゲートとソースとドレインとを有するTFTと、前記ゲートに接続される走査線と、前記ソースに接続される信号線と、前記ドレインに接続される画素容量と、前記ソースと前記ドレイン間の導通を遮断する電位を前記ゲートに供給する電源と、を備え、前記表示装置は、1画面を走査する走査期間と、前記走査期間と次の走査期間との間に前記走査期間と同じかそれよりも長い休止期間とを有し、前記休止期間においては、前記電源の電位を前記ゲートに供給するようにされ、前記信号線の電位を直前の走査期間における信号線の極性と同じ極性の0V以外の所定の電位とするようにされる。

請求項17

請求項16の表示装置において、前記休止期間においては前記信号線の電位を直前の走査期間における映像信号電位の平均とするようにされる。

請求項18

請求項16の表示装置において、前記休止期間においては前記信号線の電位を映像信号電位の最大値と最小値の中間とするようにされる。

請求項19

請求項16の表示装置において、前記休止期間においては、正極性の前記信号線の電位を直前の走査期間における映像信号電位の平均よりも大きくするようにされ、負極性の前記信号線の電位を直前の走査期間における映像信号電位の平均よりも小さくするようにされる。

請求項20

請求項16の表示装置において、前記休止期間においては、正極性の前記信号線の電位を映像信号電位の最大値とするようにされ、負極性の前記信号線の電位を映像信号電位の最小値とするようにされる。

技術分野

0001

本開示は表示装置に関し、例えば低周波駆動または間欠駆動の表示装置に適用可能である。

背景技術

0002

特開2001−312253号公報(特許文献1)には、以下のことが開示されている。
アクティブ素子で構成される画素マトリクス状に配置されてなる画面の各ラインを複数の走査信号線より線順次に選択して走査し、選択されたラインの画素にデータ信号線からデータ信号を供給して表示を行う表示装置の駆動方法において、上記画面を1回走査する走査期間よりも長い非走査期間であって、全走査信号線を非走査状態とする休止期間を設け、上記走査期間と上記休止期間との和を1垂直期間とする。上記休止期間に、全データ信号線を駆動するデータ信号ドライバに対して上記全データ信号線をハイインピーダンス状態とする。上記休止期間に、上記アクティブ素子のOFF抵抗値を略最大とする非選択電圧を全走査信号線に印加する。

先行技術

0003

特開2001−312253号公報

発明が解決しようとする課題

0004

本願発明者ら低温ポリシリコン(Low Temperature Poly-Silicon、以下、LTPSという。)およびアモルファスシリコン(以下、α−Siという。)の薄膜トランジスタ(Thin Film Transistor、以下、TFTという。)を用いた低周波駆動や間欠駆動の検討を行っているが、LTPSおよびα−SiはTFTのOFF特性が酸化物半導体よりも悪いため、フリッカが発生しやすいという課題がある。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0005

本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、表示装置は、ゲートソースドレインとを有するTFTと、前記ソースに接続される信号線と、前記ドレインに接続される画素容量と、前記ソースと前記ドレイン間の導通遮断する電位を前記ゲートに供給する第1の電源と、前記第1の電源の電位を前記ゲートに供給するスイッチと、を備える。前記表示装置は、1画面を走査する走査期間と、前記走査期間と次の走査期間との間に前記走査期間と同じかそれよりも長い休止期間とを有する。前記走査期間中は前記スイッチをオンするようにされ、前記休止期間中は前記スイッチをオフするようにされる。

図面の簡単な説明

0006

比較例の方式の構成を模式的に示す図である。
比較例の方式の電位波形図である。
第1のゲートフローティング方式の構成を模式的に示す図である。
第1のゲートフローティング方式の電位波形図である。
比較例の方式と第1のゲートフローティング方式の輝度応答波形図である。
比較例の方式と第1のゲートフローティング方式の輝度変化率を示す図である。
比較例の方式と第1のゲートフローティング方式の電位波形図である。
図5の輝度応答波形から対称成分を抽出した輝度応答波形図である。
第2のゲートフローティング方式の輝度応答波形図である。
第2のゲートフローティング方式の輝度変化率を示す図である。
第2のゲートフローティング方式の電位波形図である。
図9の輝度応答波形から対称成分を抽出した輝度応答波形図である。
第3のゲートフローティング方式の輝度応答波形図である。
第3のゲートフローティング方式の輝度変化率を示す図である。
第3のゲートフローティング方式の電位波形図である。
図12の輝度応答波形から対称成分を抽出した輝度応答波形図である。
実施例1に係る表示装置の構成を示す図である。
実施例1に係る制御回路ブロック図である。
実施例1に係る表示装置の駆動方法を説明するタイミングチャートである。
実施例1に係る表示装置の駆動方法を説明するタイミングチャートである。
実施例1に係る表示装置の駆動波形を示す図である。
変形例1に係る表示装置の駆動波形を示す図である。
変形例2に係る表示装置の駆動波形を示す図である。
実施例2に係る表示装置の構成を示す図である。
実施例2に係る表示装置の駆動波形を示す図である。

0007

スマートフォンタブレット端末などのモバイル用途の表示装置においては回路消費電力の低減が必須である。その手段の一つとして、低周波駆動や間欠駆動などが提案されている。低周波駆動とは表示装置の駆動周波数標準条件に対して、例えば1/2、1/4などに低減して回路電力を低減する方式である。また、間欠駆動とは表示装置の1表示期間(走査期間)の書き込みを行った後に1表示期間以上の回路停止期間(休止期間)を設けることで回路電力を低減する方式である。いずれの場合も表示部の映像信号書き換え周期が長くなるため動画ぼけ等の副作用は発生しうるが、動画視認性が重要視されない静止画表示等の場合においては、有効な回路電力低減策となる。なお、以下において、低周波駆動や間欠駆動に関して、画素の映像信号書き換えを行う時間間隔を「フレーム周期」あるいは「1フレーム」と呼び、その逆数を「フレーム周波数」と呼ぶものとする。また、走査期間で書き込みを行った後から次の走査期間で書き込みが行われるまでの期間を保持期間という。間欠駆動では、保持期間に休止期間が含まれている。
アクティブマトリクス表示装置における、データ書き込み後の保持期間では、各画素に形成されたTFTをOFF状態にして画素電極チャージを保持させる。もし、この画素トランジスタを構成するTFTのOFF特性が悪ければ、保持期間中にチャージが抜けてしまい、保持期間後の電圧値初期値と異なり輝度が変化してしまう。こうなると、再度書き込んだ時に輝度が変化する現象として現れ、フリッカが視認されてしまう。低周波駆動や間欠駆動においては、このOFF特性すなわち保持期間中のチャージをいかに確実に長時間保持できるかが重要なパラメータになる。
近年、OFF特性が良好であることを特徴とする材料として酸化物半導体(例えばIn(インジウム)、Ga(ガリウム)、Zn(亜鉛)から構成される酸化物であるIGZO)が注目されており、これを用いたアクティブマトリクス表示装置も発表されている。しかし、一般にスマートフォンなどの高精細なアクティブマトリクス表示装置では、LTPSのTFTを用いる場合が多い。これはTFTサイズを小さくできるメリットや、走査回路などのロジック回路アレイ基板TFT基板)に形成できるメリットによるものであり、今後もこのLTPSのTFTが主流であると思われる。

0008

以下に、実施の形態、比較例、実施例および変形例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

0009

画素トランジスタにLTPSのTFTを用いて間欠駆動を実施すると、上述したように輝度変化(フリッカ)が発生する問題がある。これは、OFF電流によるリーク電流で画素電極のチャージが減少することに起因する。ポリシリコンはα−Siよりも結晶性が高いため、TFTのOFF特性が悪く、リークしやすいと考えられている。
LTPSのTFTのリークに関しては、(a)ドレイン(または画素電極)とゲート電極間での緩和現象、および(b)ドレイン(または画素電極)からソース(または信号線)に抜けるリーク電流、の2つのモードが知られている。一般的にリーク電流と呼ぶ場合には(b)のほうを指すことが多いが、本願発明者らの解析では(a)についても無視できず、(a)に対しても何らかの低減策を講じる必要のあることが明らかになってきた。

0010

<ドレインとゲート電極間での緩和現象>
本開示に先立って検討した技術(以下、比較例という。)における(a)ドレインとゲート電極間での緩和現象について、図1および図2を用いて説明する。なお、本明細書では電位は映像信号レンジの中心を基準(0V)として表記するものとする。
図1は比較例の方式の構成を模式的に示す図である。図2は比較例の方式の電位波形図である。
TFT10はポリシリコンで形成される半導体層1と、ゲート電極2と、半導体層1とゲート電極2の間にあるゲート絶縁膜3と、を備える。なお、ゲート電極2およびゲート絶縁膜3の上には層間絶縁膜4が形成されている。半導体層1はソース11とポリシリコンチャネル部12とドレイン13とを有する。ソース11は信号線5に、ドレイン13は画素電極6に、ゲート電極2はゲート電源供給回路7にそれぞれ接続される。ここで、ゲート電源供給回路7の出力電位をVG、ゲート電極2の電位(ゲート電位)をVg、信号線5の電位(信号電位)をVs、画素電極6の電位(画素電位)をVd、ポリシリコンチャネル部12の電位(チャネル電位)をVchとする。
まず、スイッチSW2がOFFしスイッチSW1がONして、VG(=Vg)が高電位(VGH)にある場合にはTFT10は導通状態となっており、正フレーム負フレームに関係なく、信号電位(Vs)がソース11、ポリシリコンチャネル部12、ドレイン13および画素電極6に伝達され、Vch=Vd=Vsとなっている。ここで、ソース11と信号線5の間の抵抗成分を無視しているので、ソース11の電位(ソース電位)はVsとなる。また、ドレイン13と画素電極6の間の抵抗成分を無視するとドレイン13の電位(ドレイン電位)はVdとなる。すなわち、図2の矢印A1に示すように、書き込み時、Vch(+)およびVd(+)は共にVs(+)まで充電され、Vch(−)およびVd(−)は共にVs(−)まで充電される。ここで、図2において、Vs(+)は正極性側(正フレーム時)の信号電位、Vs(−)は負極性側(負フレーム時)の信号電位である。Vch(+)は正極性側のチャネル電位、Vch(−)は負極性側のチャネル電位である。Vd(+)は正極性側の画素電位、Vd(−)は負極性側の画素電位である。

0011

次に、図1に示すように、スイッチSW1がOFFしスイッチSW2がONして、VG(=Vg)がVGHから低電位(VGL)に移行してTFT10が非導通状態(OFF状態)になると、図2の矢印A2に示すように、ゲート電極2とポリシリコンチャネル部12の間にある容量Cchによるカップリングの影響でVch(+)およびVch(−)は大きく押し下げられ、Vch(+)およびVch(−)は略(VGL−Vth)になる。ここで、VthはTFT10の閾値電圧である。これに対し、ドレイン13には大容量の画素容量Csが接続されているため、Vd(+)およびVd(−)はTFT10のOFFの瞬間には殆ど変化しない。画素容量Csは画素電極6と対向電極9によって構成され、対向電極9にはコモン電位(Vcom)が印加される。したがって、Vch(+)とVd(+)の間およびVch(−)とVd(−)の間にそれぞれ電位差が生じることになる。
ポリシリコンチャネル部12はTFT10のOFF状態にて必ずしも理想的な抵抗無限大状態ではなくリーク抵抗成分Roffを持っており、休止期間においてVg=VGLを保っているので、容量Csと容量Cchの間でリーク抵抗成分Roffを介して電荷再配分が起こる。したがって、図2の矢印A3に示すように、Vch(+)およびVch(−)が上昇、Vd(+)およびVd(−)が下降して等電位化しようとする。なお、ソース電位(Vs)とVchの間での電荷再配分も起こるがここでは無視する。これがドレインとゲート間の緩和現象として知られるものであり、時定数は一般に数10msec〜数secのオーダーである。

0012

図2に示すように、スイッチSW2がONした直後は、(Vd(+)−Vch(+))>(Vd(−)−Vch(−))であるので、ドレインとゲート間の緩和現象によるVdの下降は負フレームよりも正フレームにてより顕著に発生する。したがって、図2の矢印A4に示すように、正負フレーム間での保持電圧振幅(Vd(+)−Vd(−))は時間と共に減少することになり、液晶の輝度が低下する。これにより、フリッカが発生する。

0013

<第1のゲートフローティング方式>
ドレインとゲート間の緩和現象を低減する対策として、本願発明者らはゲートフローティング方式を種々検討した。まず、第1のゲートフローティング方式について図3および図4を用いて説明する。
図3は第1のゲートフローティング方式の構成を模式的に示す図である。図4は第1のゲートフローティング方式の電位波形図である。
第1のゲートフローティング方式のTFTの構成は比較例に係る表示装置のTFTと同じであるが、ゲート電源供給回路7との接続関係が異なる。第1のゲートフローティング方式では、ゲート電源供給回路7とゲート電極2との間にスイッチSW3が配置されている。ここで、比較例の表示装置と同様に、VGはゲート電源供給回路7の出力電位、Vgはゲート電極2の電位(ゲート電位)、Vsは信号線5の電位(信号電位)、Vdは画素電極6の電位(画素電位)、Vchはポリシリコンチャネル部12の電位(チャネル電位)である。以下、第1のゲートフローティング方式の動作について説明する。
TFT10のVgがVGH→VGLに移行するまでの動作は図2と同じである。すなわち、図4の矢印A1および矢印A2における動作は図2の矢印A1および矢印A2における動作と同じである。ここで、図4において、Vs(+)は正極性側(正フレーム時)の信号電位、Vs(−)は負極性側(負フレーム時)の信号電位である。Vch(+)は正極性側のチャネル電位、Vch(−)は負極性側のチャネル電位である。Vd(+)は正極性側の画素電位、Vd(−)は負極性側の画素電位である。Vg(+)は正極性側のゲート電位、Vg(−)は負極性側のゲート電位である。
第1のゲートフローティング方式は、TFT10のOFF後の休止期間において、スイッチSW3をOFFすることによってTFT10のゲート電極2をゲート電源供給回路7から切り離し、ゲート電極2を電気的にフローティングにするというものである。こうすると休止期間にて容量Cchが孤立した容量となり電荷が保存され容量Cchでの電流は発生しなくなるので、リーク抵抗成分Roff’を経由してソース11とポリシリコンチャネル部12間で流れる電流が無視できるものとすれば、リーク抵抗成分Roffにも電流が流れないこととなる。したがって、容量Csに蓄積される電荷量も保存され、Vdも一定となる。図4の矢印A3に示すように、休止期間にてVch(+)とVd(+)は等電位化し、Vch(−)とVd(−)は等電位化するが、Vgが固定されていないため、この等電位化はVd(+)およびVd(−)が一定で、Vch(+)およびVch(−)のみが上昇することで達成される。このとき容量Cchの保持電圧は一定のため、Vch(+)およびVd(−)の上昇に伴って、Vg(+)およびVg(−)も上昇する。図4の矢印A4に示すように、正負フレーム間での保持電圧振幅(Vd(+)−Vd(−))は一定に保たれる。画素電位(Vd)が一定のため液晶の透過率も一定となり、フリッカが抑制される。

0014

第1のゲートフローティング方式の課題について図5から図8を用いて説明する。
図5は比較例と第1のゲートフローティング方式の輝度応答波形図である。図6は比較例と第1のゲートフローティング方式の輝度変化率を示す図である。図7は比較例と第1のゲートフローティング方式の電位波形図である。図8図5の輝度応答波形から対称成分を抽出した輝度応答波形図である。
実際に液晶表示装置を比較例の方式(図1)と第1のゲートフローティング方式(図3)で動作させたときの輝度応答波形の例を図5に示す。比較例の方式(REF)では、負フレーム(NF)で輝度が僅かに上昇傾向、正フレーム(PF)で輝度が顕著に下降傾向となっている。第1のゲートフローティング方式(GF1)では、負フレーム、正フレームともに輝度が中程度に下降傾向となっている。図6に示すように、第1のゲートフローティング方式の正フレームの輝度変化率は−4.06%で、比較例の方式の−19.45%よりも大幅に小さくなっている。一方、第1のゲートフローティング方式の負フレーム(NF)の輝度変化率は−7.67%で、比較例の方式の0.78%より大きくなっている。第1のゲートフローティング方式の正フレームの輝度と負フレームの輝度の平均(対称成分、AVE)は−5.87%で、比較例の方式の−9.33%よりも小さくなっている。第1のゲートフローティング方式の正フレームと負フレームの差(反対称成分、DIF)は3.62%で、比較例の方式の−20.24%よりも大幅に小さくなっている。図5の矢印B1および矢印B2に示すように、第1のゲートフローティング方式の方が比較例の方式よりも輝度は1.00に近い。したがって、第1のゲートフローティング方式の正負フレームの輝度応答の反対称成分(正フレームの輝度と負フレームの輝度の差)は比較例の方式よりも低減している。

0015

図7図5をもとに画素電位変動を推測したものである。正フレーム(PF)および負フレーム(NF)のそれぞれは走査期間(SP)と休止期間(QP)で構成される。休止期間では信号電位(Vs)は0Vに固定されている。負フレームでは画素電位変動と輝度変動が逆符号になり、正フレームでは同符号になることを考慮して推測すると、比較例の方式(REF)では、負フレームは画素電位(Vd)が僅かに下降傾向、正フレームではVdが顕著に下降傾向になると推定できる。また、第1のゲートフローティング方式(GF1)では、負フレームではVdが中程度に上昇傾向、正フレームはVdが中程度に下降傾向になると推定できる。これらのうち、比較例の方式(REF)では確かに図2に示すような画素電位挙動となっている。しかし、第1のゲートフローティング方式では図4に示すような画素電位一定にはなっていない。

0016

実際の液晶表示装置ではカラム反転ドット反転、あるいはライン反転等の駆動を行うため、巨視的には正負フレームの画素が半分ずつ混在した領域を観察することになる。したがって、正負フレームを平均化した輝度応答を観測することになる。
図8図5に示す輝度応答波形から正負フレーム平均化した波形(対称成分)を示したものである。比較例の方式(REF)から第1のゲートフローティング方式(GF1)にすることで、確かに輝度変動は小さくなっているが、図4に示すような完全フラット(輝度一定)にはなっていない。

0017

<第2のゲートフローティング方式>
第1のゲートフローティング方式での実験結果が図4に示すようにならない理由として、上述の第1のゲートフローティング方式の説明では無視したが、リーク抵抗成分Roff’を経由してソース11とポリシリコンチャネル部12間で流れる電流の影響が実際は無視できないことに起因する可能性が考えられる。この場合、休止期間のソース電位(信号電位)の影響を受けると考えられるので、これを確かめるための実験を行った。
リーク電流がソース電位の影響を受けることおよび第2のゲートフローティング方式について図9から図12を用いて説明する。
図9は第2のゲートフローティング方式の輝度応答波形図である。図10は第2のゲートフローティング方式の輝度変化率を示す図である。図11は第2のゲートフローティング方式の電位波形図である。図12図9の輝度応答波形から対称成分を抽出した輝度応答波形図である。
休止期間(QP)のソース電位を(a)書き込み時Vsと同じ値に保持する場合(「同相」または「Vs(IP)」という。)、(b)0Vに保持する場合(「0V」または「Vs(0V)」という。)、(c)書き込み時Vsと逆符号で絶対値が等しい値に保持する場合(「逆相」または「Vs(RP)」という。)、の3通りについて実験を行った。このときの輝度応答波形の測定結果図9である。負フレーム(NF)、正フレーム(PF)ともに、逆相の場合が輝度変化の傾斜が一番大きく、逆相→0V→同相の順で輝度変化の傾斜が緩やかになっていることがわかる。図10に示すように、Vs(IP)の正フレーム(PF)の輝度変化率は−1.72%で、Vs(0V)の−3.94%、Vs(RP)の−5.88%よりも小さくなっている。Vs(IP)の負フレームの輝度変化率は−7.51%で、Vs(0V)の−9.22%、Vs(RP)の−12.04%よりも小さくなっている。Vs(IP)の正フレーム(PF)の輝度と負フレーム(NF)の輝度の平均(対称成分、AVE)は−4.62%で、Vs(0V)の−6.58%、Vs(RP)の−8.96%よりも小さくなっている。したがって、Vs(IP)の対称成分(AVE)の輝度傾斜は低減している。
図11図9の輝度応答波形をもとに画素電位変動を推測したものである。図11に示すように、確かに休止期間のソース電位に応じて画素電位変動が異なっていると解釈できる。なお、ゲート電位(Vg)は走査期間(SP)においてはVGHまたはVGLに固定されている。
また、図12図9から巨視的な目視観察時の輝度に対応する対称成分を抽出したものである。ここでも逆相の場合が輝度変化の傾斜が一番大きく、逆相→0V→同相の順で輝度変化の傾斜が緩やかになっていることが見て取れる。
以上のことから、リーク抵抗成分Roff’を経由してソース11とポリシリコンチャネル部12間で流れる電流の寄与は確かに存在する。
したがって、第2のゲートフローティング方式では、休止期間のソース電位を書き込み時のVsと同相で保持するようにする。このことにより、輝度変動(フリッカ)を抑制可能である。なお、休止期間のソース電位を書き込み時のVsと同じ電位ではないが、同じ極性の電位で保持することによっても、ソース電位を0Vで保持するよりもフリッカ抑制の効果はある。

0018

<第3のゲートフローティング方式>
第3のゲートフローティング方式について図13から図16を用いて説明する。
図13は第3のゲートフローティング方式の輝度応答波形図である。図14は第3のゲートフローティング方式の輝度変化率を示す図である。図15は第3のゲートフローティング方式の電位波形図である。図16図13の輝度応答波形から対称成分を抽出した輝度応答波形図である。
図15に示すように、第3のゲートフローティング方式(GF3)は、負フレーム(NF)の休止期間(QP)ではゲート電位(Vg)をVGLに固定し、正フレーム(PF)の休止期間(QP)のみゲート電位(Vg)をフローティングにするというものである。上述したように、比較例の方式から第1のゲートフローティング方式にすることで、正フレームは輝度変化率が顕著に下降傾向であったものが大きく改善(下降傾向ではあるが変化率の絶対値が減少)している一方で、負フレームは輝度変化率が僅かに上昇傾向であったものが下降傾向に転じていた。すなわち、正負平均としての輝度変化率が下降傾向になるのを抑制するという観点では、第1のゲートフローティング方式での負フレームの挙動はむしろ逆効果となっていた。そこで、改善効果の大きい正フレームのみ休止期間のゲート電位をゲートフローティングにして、負フレームは休止期間のゲート電位を固定することで、正負フレームの平均としての輝度変化率の絶対値が下降傾向になるのを、最小限にすることができる。実際、図13および図14に示すように、正フレームの輝度応答波形および輝度変化率は第1のゲートフローティング方式(GF1)と同様の挙動、負フレームのそれは比較例の方式(REF)と同様の挙動となり、正負フレームの平均(対称成分)としての輝度応答波形は図16に示すようにフラットに近くなり、フリッカを大きく改善することができる。

0019

実施の形態に係る表示装置は、間欠駆動において、次の(1)から(5)のいずれかを行うことによりフリッカを低減することができる。
(1)休止期間においてゲート電位をフローティングにする((a)ドレインとゲート電極間での緩和現象の対策)。または、
(2)休止期間のソース電位を最適化する((b)ドレインからソースに抜けるリーク電流の対策)。または、
(3)休止期間においてゲート電位をフローティングとし、かつ休止期間のソース電位を最適化する((a)と(b))。または、
(4)休止期間において正フレームだけゲート電位をフローティングにする((a))。または、
(5)休止期間において正フレームだけゲート電位をフローティングとし、かつ休止期間のソース電位を最適化する((a)と(b))。
以上、間欠駆動について説明したが、上記(1)および(4)については、低周波駆動の保持期間においても適用することができる。
高精細が特徴のLTPSのTFTを用いた表示装置においてもフリッカを抑制することができる。これによりサイズが小さいLTPSを使用することができるので、高開口率化によるバックライト電力低減、あるいは狭額縁化と、低周波駆動または間欠駆動による回路消費電力の低減を両立することができる。α−SiはポリシリコンよりもOFF特性は良いが、酸化物半導体よりもOFF特性は悪いので、α−SiのTFTを用いた表示装置に本実施の形態を適用してもよいことはいうまでもない。なお、酸化物半導体はα−SiよりもOFF特性が良いが、酸化物半導体のTFTを用いた表示装置に本実施の形態を適用することを妨げるものではない。

0020

なお、本実施の形態に於ける表示装置は、TN(Twisted Nematic)モード、VA(Vertical Alignment)モードあるいはMVA(Multi-domain Vertical Alignment)モードで駆動するいわゆる縦電界方式の液晶表示装置や、IPS(In-Plane Switching)モード、FFS(Fringe Field Switching)モード等の横電界方式の液晶表示装置に適用可能であるが、以下においてはFFSモードの液晶表示装置に代表させて実施例の表示装置を説明する。

0021

実施例1に係る表示装置について図17から図21を用いて説明する。
図17は実施例1に係る表示装置の構成を示す図である。図18は実施例1に係る制御回路のブロック図である。図19および図20は実施例1に係る表示装置の駆動方法を説明するタイミングチャートである。図21は実施例1に係る表示装置の駆動波形を示す図である。
実施例1に係る表示装置100Aは、制御回路CTRと、表示パネルNLと、表示パネルPNLを背面側から照明する照明手段としてのバックライトBLTと、を備えている。表示パネルPNLはアレイ基板と対向基板液晶層を備える。表示パネルPNLはマトリクス状に配置された表示画素PXを含む表示部AAを有する。表示装置100Aは、対向電極COMに印加される電位と画素電極PEとに印加される電位との差により、液晶層に電界を生じさせ、液晶層に含まれる液晶分子配向方向を制御するFFSモードの液晶表示装置である。液晶分子の配向方向により、バックライトBLTから出射される光の透過光量が制御される。
表示パネルPNLは、表示部AAにおいて、複数の表示画素PXが配列する行に沿って延びる走査線G(G1_1、G1_2、G2_1、G2_2、…、Gm_1、Gm_2)と、複数の表示画素PXが配列する列に沿って延びる信号線S(S1、S2…、Sn−1、Sn)と、走査線Gと信号線Sが交差する位置近傍に配置された画素スイッチSWとを備えている。
画素スイッチSWはTFTで構成されている。画素スイッチSWのゲート電極は対応する走査線Gと電気的に接続されている。画素スイッチSWのソース電極は対応する信号線Sと電気的に接続されている。画素スイッチSWのドレイン電極は対応する画素電極PEと電気的に接続されている。
ここで、走査線Gに関しては、表示画素PXの1行について2本の走査線があり、m行目の表示画素PXに対応する走査線はそれぞれ走査線Gm_1、走査線Gm_2で示してある。奇数列の表示画素PXの画素スイッチSWのゲート電極はGm_1に、偶数列のそれに対するものはGm_2に接続されている。

0022

表示パネルPNLは、複数の表示画素PXを駆動する駆動手段として、表示部AAの左側に配置されるゲートドライバGD_1および右側に配置されるゲートドライバGD_2とソースドライバSDとを備えている。複数の走査線GはゲートドライバGD_1、GD_2の出力端子と電気的に接続されている。走査線Gのうち、走査線Gm_1は左側のゲートドライバGD_1に、走査線Gm_2は右側のゲートドライバGD_2に接続されている。複数の信号線SはソースドライバSDの出力端子と電気的に接続されている。
ゲートドライバGD_1、GD_2とソースドライバSDとは、表示部AAの周囲の領域に配置されている。ソースドライバSDは半導体集積回路で構成されて、アレイ基板にCOG実装されている。ゲートドライバGD_1、GD_2はアレイ基板にTFTで形成されている。なお、ゲートドライバGD_1、GD_2はソースドライバSDと同様に半導体集積回路で構成しアレイ基板にCOG実装するようにしてもよい。
ゲートドライバGD_1、GD_2は複数の走査線Gにオン電圧を順次印加して、選択された走査線Gに電気的に接続された画素スイッチSWのゲート電極にオン電圧を供給する。ゲート電極にオン電圧が供給された画素スイッチSWの、ソース電極−ドレイン電極間が導通する。ソースドライバSDは、複数の信号線Sのそれぞれに対応する出力信号を供給する。信号線Sに供給された信号は、ソース電極−ドレイン電極間が導通した画素スイッチSWを介して対応する画素電極PEに印加される。
ゲートドライバGD_1、GD_2とソースドライバSDとは、表示パネルPNLの外部に配置された制御回路CTRにより動作を制御される。制御回路CTRは対向電圧(Vcom)、ゲートHigh電位(VGH)、ゲートLow電位(VGL)、クロック信号(CLK)、スタート信号(STV)および制御信号(CTLG_1、CTLG_2)を生成する。
ゲートドライバGD_1、GD_2は、各行毎にシフトレジスタSRと、バッファBFを有している。シフトレジスタSRはクロック信号(CLK)に対応して行選択の情報(High/Lowの二値論理)であるスタート信号(STV)を1行ずつ転送していく機能を有している。バッファBFは、シフトレジスタSRの選択/非選択の状態出力をレベル増幅するものであり、シフトレジスタSRが選択状態のときには走査線GをVGH配線63A、63B上のゲートHigh電位(VGH)に接続し、非選択状態のときには走査線GをVGL配線62A、62B上のゲートLow電位(VGL)に接続する。これにより、後述する走査期間においては、選択状態の行の走査線GにはVGH電位給電され、非選択状態の行の走査線GにはVGL電位が給電されることとなる。
制御回路CTRはVGL電位を出力しているが、表示パネルPNL内のVGL配線61AとVGL配線62Aとの間にP型TFTのスイッチGSW_1が、VGL配線61BとゲートドライバGD_2の配線62Bとの間にP型TFTのスイッチGSW_2が挿入されている。スイッチGSW_1、GSW_2はアレイ基板上にTFTで形成されている。なお、ゲートドライバGD_1、GD_2が半導体集積回路で構成されてアレイ基板にCOG実装される場合は、スイッチGSW_1、GSW_2をゲートドライバGD_1、GD_2内に形成してもよい。そして、スイッチGSW_1、GSW_2のゲートに入力されるCTLG_1、CTLG_2によって、導通および切断を切り替えることができるようになっている。CTLG_1、CTLG_2がHighのときはスイッチGSW_1、GSW_2がOFFとなり、VGL配線62A、62Bがフローティング状態となる。後述する休止期間においてはすべての行が非選択状態(非走査状態)であるが、VGL配線62A、62B上はフローティング状態であるためVGL電位は給電されず、すべての走査線がフローティング状態となる。スイッチGSW_1、GSW_2は図3のスイッチSW3に相当するものである。なお、VGH電位は例えば8V程度、VGL電位は例えば−7V程度である。CTLG_1、CTLG_2のHighの電位は例えば5V程度、Lowの電位は例えば−10V程度である。

0023

図18に示すように、制御回路CTRは、大きく分けて表示映像のタイミングを制御する映像処理回路24A、ゲートドライバGD_1、GD_2およびソースドライバSDの制御信号を生成するタイミング生成回路24B、電圧生成回路24Eおよび動作設定レジスタ24Cからなる。
映像処理回路24Aは、図示していないホスト回路から送られる映像データのフォーマット(データの並びで、RGBまたはBGR等)を整える入力段映像処理回路(Rx)241、ドライバICインターフェース映像フォーマット(例えばmini−LVDS)に変換処理する出力段映像処理回路(Tx)244で構成される。
タイミング生成回路24Bは、DE信号から水平同期信号(HSYNC)、垂直同期信号(VSYNC)に類似した内部基準信号(SYNC)を生成する基準信号生成回路245、SYNCを基にドットクロック(DCLK)毎でカウントアップする水平カウンタおよび水平同期周期でカウント・アップする垂直カウンタ(水平・垂直カウンタ246)、水平・垂直カウンタ246の値から、ゲートドライバGD_1、GD_2およびソースドライバSDの各制御信号のパルス幅や周期をデコードするパスル生成回路247からなる。
電圧生成回路24Eは、VCOM、VGH、VGL等の電圧を生成する。
タイミング生成回路24Bでのパルス生成デコード値)や映像処理回路24Aの動作設定、電圧生成回路24Eの電圧設定は、動作設定レジスタ24Cにあらかじめプリセットした値を参照し動作を決定する。動作設定レジスタ24Cのレジスタ値は、例えば不揮発性メモリ(EEPROM等)に書き込まれたデータを電源起動時にレジスタに読み込み、制御回路CTR内の各回路に値をセットする。

0024

制御回路CTRは、動作設定レジスタ24Cによってスタート信号(STV)のパルス間隔の設定を行う。スタート信号(STV)のパルス間隔は、表示のフレーム周波数が通常の60Hzである場合は約16.7msecである。この場合は、図19に示すように、1垂直期間(VP)は走査期間(SP)と垂直帰線期間(VFP)との和である。1垂直期間のうち走査期間(SP)でない期間を非走査期間(NSP)とすると、非走査期間(NSP)は垂直帰線期間(VFP)である。
制御回路CTRは、例えばスタート信号(STV)のパルス間隔を167msecと長くすることもできる。1画面の走査期間(SP)が通常のままであるとすると、上記のパルス間隔のうち約9/10は全走査信号線を非走査状態とする期間となる。このように、制御回路CTRでは、走査期間(SP)が終了した後に再びスタート信号(STV)がゲートドライバGD_1、GD_2に入力されるまでの非走査期間(NSP)が、走査期間(SP)以上の長さになるように設定することができる。この場合は、図20に示すように、非走査期間(NSP)を休止期間(QP)という。なお、走査線が低電位(VGL)になってから走査線が高電位(VGH)になるまでの期間が保持期間(HP)である。
制御回路CTRでは画像の内容に応じて複数の非走査期間(NSP)を設定することができるようになっている。非走査期間(NSP)に休止期間(QP)を設けることにより、画面を書き換える回数、すなわちソースドライバSDから出力する信号の供給周波数を減少させることができるので、画素を充電する電力を削減することができる。
すなわち、制御回路CTRは、駆動電力低減のために間欠駆動の機能を持っている。いま、一例として表示装置100Aの標準のフレーム周波数が60Hz(すなわち(1/60)secごとに画素への映像信号の書き換えが行われる)であるとする。動画表示の場合(第1の動作モードの場合)には標準の60Hzでの動作とする。動画視認性がそれほど重視されない静止画像などを表示する場合(第2の動作モードの場合)には約(1/60)secをかけて書き込み(画面の上から下までの走査)を行った後に、例えば(1/60)sec、(3/60)sec、(7/60)sec、あるいは(59/60)secの休止期間(QP)を設ける。休止期間(QP)に制御回路CTRの動作を停止すればその間の回路消費電力は実質0になり、書き込み時も含めた時間平均としての回路消費電力をそれぞれ、1/2、1/4、1/8、あるいは1/60に低減することができる。

0025

図21に示すように、1フレームは走査期間(SP)と休止期間(QP)からなっていている。走査期間(SP)は通常の表示装置と同様の駆動を行う期間であり、スタート信号(STV)がクロック信号(CLK)によってシフトレジスタSRを伝達していき、その出力がバッファBFを介して表示領域AA内の走査線Gに出力されることにより、各行の選択動作が行われる。休止期間(QP)はスタート信号(STV)もクロック信号(CLK)も動作を行わず、全ての走査線Gが非選択状態となったままで、状態が保持される。
バッファBFは図3のスイッチSW1、SW2に相当する回路を有する。なお、図3に示すように、ゲート電源供給回路7とスイッチSW3との間にスイッチSW1、SW2を配置すると、図17では走査線GごとにスイッチGSW_1、GSW_2が必要となる。そこで、実施例1では、制御回路CTRとバッファBFとの間にスイッチGSW_1、GSW_2を配置し、スイッチGSW_1、GSW_2の数を減らしている。なお、低周波駆動する場合は、バッファBFの後に走査線GごとにスイッチGSW_1、GSW_2を配置する。
ここで、スイッチGSW_1、GSW_2を制御するCTLG_1およびCTLG_2は、走査期間(SP)内ではLowレベルとなっている。スイッチGSW_1、GSW_2は導通状態となり、制御回路CTRからのVGL電位がゲートドライバGD_1、GD_2内に給電される状態となる。一方、休止期間(QP)内においてはCTLG_1およびCTLG_2がHigh状態となり、スイッチGSW_1、GSW_2は非導通状態となる。ただし、休止期間(QP)の最初の期間(例えばクロック信号(CLK)の1周期)および最後の期間(例えばクロック信号(CLK)の1周期)はゲート線Gの電位をVGLにするためにスイッチGSW_1、GSW_2は導通状態にするのが好ましい。休止期間(QP)では表示領域AA内のすべての走査線GはバッファBFを介してVGL配線62A、62Bに接続されているため、これら全走査線GとVGL配線62A、62Bをまとめた導体系が、フローティング状態となる。これにより、先に説明したゲートフローティング方式が実現され、フリッカ抑制を実現することができる。

0026

なお、本実施例の表示装置ではカラム反転駆動を想定している。すなわち、信号線をS1、S3、S5、・・(第一グループと呼ぶことにする)とS2、S4、S6、・・(第二グループと呼ぶことにする)の2グループに分けて、それぞれ逆極性で駆動する方式である。こうすると、第一グループに属する画素スイッチSWのゲート電極は走査線Gm_1に接続され、第二グループに属する画素スイッチSWのゲート電極は走査線Gm_2に接続されることになるので、休止期間(QP)においては第一グループと第二グループ、それぞれ別個にフローティング状態となる。このようにしてある理由は次のとおりである。すなわち、図4に示すように、休止期間(QP)に画素スイッチSWのゲート電極をフローティングにしたときのゲート電位変化は正極性側と負極性側で異なるので、所望の画素電位変動を抑制させる効果を得るためには、第一グループと第二グループを別個の(電気的に接続が切り離されている)導体系としておくことが望ましい。

0027

本実施例では、休止期間(QP)における信号線Sの電位は、直前の走査期間(SP)における映像信号電位の平均としている。これは図9の実験において、(a)書き込み時Vsと同じ値(同相)に保持する場合が最も輝度変動率の絶対値が小さかったことを考慮しての設定である。モノトーン画像の場合は走査期間(SP)中の信号線Sの電位は一定のため休止期間もその電位のまま継続して保持すればよいが、1走査期間中に複数の信号線電位レベルを含む場合にはそのような設定はできないので、平均値代用させている。
なお、映像信号電位の平均値は制御回路CTRにおいて演算することが可能である。あるいは、演算の負荷が大きければ、演算は行わずに映像信号の中間調電位レベルに設定するのでも十分な効果は得られる。例えば、中間調の電位レベルは最大255階調とすれば、127階調の電位レベルである。

0028

<変形例1>
変形例1に係る表示装置について図22を用いて説明する。
図22は変形例1に係る表示装置の駆動波形を示す図である。
図12の輝度応答波形において休止期間(QP)における信号線Sの電位が逆相→0V→同相の順で輝度変化の傾斜が緩やかになっていることを説明したが、同相の場合であっても輝度変動率は0にはならず、ある程度の(負の)輝度変動は残留している。これはTFT起因ではなく、画素容量Csにてリーク電流が発生していて表示画素PXでの保持電圧が低下しているためと推定している。しかし、休止期間(QP)における信号線Sの電位を同相でかつさらに振幅を増大した状態で保持すれば、図12の同相の場合よりもさらに輝度変動率が改善されることが期待できる。
変形例1に係る表示装置ではこれを考慮して、図22に示すように、休止期間(QP)における信号線Sの電位を映像信号電位の平均よりも大きな電位としている。具体的には、正極性側は映像信号電位の最大値、負極性側は映像信号電位の最小値としている。これにより、実施例1よりもさらに優れたフリッカ抑制効果を得ることができる。

0029

<変形例2>
変形例2に係る表示装置について図23を用いて説明する。
図23は変形例2に係る表示装置の駆動波形を示す図である。
第3のゲートフローティング方式(正フレームのみゲートフローティングにして負フレームは休止期間のゲート電位を固定とする方式)を具現化したものである。休止期間(QP)でのCTLG_1およびCTLG_2の制御方法が実施例1と異なっている。具体的には、第一グループ(信号線S1、S3、・・・)の列の表示画素PXに正極性の信号が保持され、第二グループ(信号線S2、S4、・・・)の列の表示画素PXに負極性の信号が保持される休止期間では、正極性の信号が保持された表示画素PXにつながる走査線G1_1、G2_1、・・・がフローティングになるようにCTLG_1をHighレベルとし、負極性の信号が保持された表示画素PXにつながる走査線G1_1、G2_1、・・・が固定電位(VGL)になるようにCTLG_2をLowレベルとしている。また、第一グループ(信号線S1、S3、・・・)の列の表示画素PXに負極性の信号が保持され、第二グループ(信号線S2、S4、・・・)の列の表示画素PXに正極性の信号が保持される休止期間では、その逆としている。これにより、図13で説明したように、輝度応答波形がフラットに近くなり、フリッカを大きく改善することができる。なお、図23では、保持期間(QP)における信号線Sの電位は、直前の走査期間(SP)における映像信号電位の平均の場合を示しているが、0V、映像信号の中間調の電位レベル、映像信号電位の平均よりも大きな電位のいずれであってもよい。映像信号電位の平均よりも大きな電位の具体例としては、正極性側は映像信号電位の最大値、負極性側は映像信号電位の最小値としている。

実施例

0030

実施例2に係る表示装置について図24および図25を用いて説明する。
図24は実施例2に係る表示装置の構成を示す図である。図25は実施例2に係る表示装置の駆動波形を示す図である。
実施例1のゲートフローティング方式の表示装置において、休止期間(QP)の信号線Sの電位を所定の電位レベルに設定する方式について説明した。しかし、これらの休止期間(QP)の信号線Sの電位を所定の電位レベルに設定する方式は、ゲートフローティング方式ではない実施例2に係る表示装置100Bに対しても適用可能で、フリッカ抑制効果を得ることができる。
表示装置100Bは、実施例1に係る表示装置100AからスイッチGSW_1、GSW_2をなくして走査線Gの電位は常時固定電位になるようにしたものであり、かつ1行内での2つの走査線Gm_1、Gm_2の区別をなくして共通化した構成になっている。すなわち、走査線Gは表示部AAの左側に配置されるゲートドライバGD_1および右側に配置されるゲートドライバGD_2の両方に接続されている。図24に示す駆動波形図は図21の駆動波形図からスイッチGSW_1、GSW_2のゲートを制御する信号(CTLG_1、CTLG_2)をなくしたものになっている。なお、図24では、休止期間(QP)の信号線Sの電位を、実施例1の直前の走査期間(SP)における映像信号電位の平均に設定する方式を図示しているが、上述したように実施例1の映像信号の中間調の電位レベルする方式や変形例1に記載した所定の電位レベルに設定する方式であってもよい。
LTPSのTFTのリークには2つのモード、(a)ドレインとゲート電極間での緩和現象、および(b)ドレインからソースに抜けるリーク電流、があることを先に説明した。本実施例では、このうち、(a)に起因するフリッカを抑制する効果は薄れるが、(b)に起因するフリッカを抑制する効果が得られるため、トータルとしてのフリッカ抑制には有効である。また、本実施例では1行当たりに走査線を2本設ける必要が無いので、開口率向上というメリットも得られる。

0031

1・・・半導体層
2・・・ゲート電極
3・・・ゲート絶縁膜
4・・・層間絶縁膜
5・・・信号線
6・・・画素電極
7・・・ゲート電源供給回路
9・・・対向電極
10・・・TFT
11・・・ソース
12・・・ポリシリコンチャネル部
13・・・ドレイン
BLT・・・バックライト
COM・・・対向電極
Cs・・・画素容量
Cch・・・容量
CTR・・・制御回路
GD、GD_1、GD_2・・・ゲートドライバ
G、G1、G2、G3、Gm−1、Gm・・・走査線
G1_1、G2_1、G3_1、Gm_1・・・走査線
G1_2、G2_2、G3_2、Gm_2・・・走査線
GSW_1、GSW_2・・・スイッチ
PLN・・・表示パネル
PX・・・表示画素
SD・・・ソースドライバ
S、S1、S2、Sn−1、Sn・・・信号線
SW・・・画素スイッチ
SW1、SW2、SW3・・・スイッチ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 株式会社半導体エネルギー研究所の「 表示システム」が 公開されました。( 2020/10/29)

    【課題・解決手段】解像度の高い表示システムを提供する。表示品位の高い表示システムを提供する。処理部及び表示部を有する表示システムである。処理部には、第1の画像信号が供給される。処理部は、第1の画像信号... 詳細

  • 株式会社ジャパンディスプレイの「 液晶表示装置」が 公開されました。( 2020/10/29)

    【課題】表示品質の低下を抑制することが可能な液晶表示装置を提供することにある。【解決手段】実施形態に係る液晶表示装置は、発光色が異なる複数の光源と、複数の光源によって照明される液晶層を含む表示パネルと... 詳細

  • TianmaJapan株式会社の「 表示装置及びその制御方法」が 公開されました。( 2020/10/29)

    【課題】表示装置におけるデータ信号の伝送における障害に対する耐性を高める。【解決手段】表示装置は、基板上の画素回路と、基板上で画素回路へのデータ信号を伝送するデータ線と、データ線と異なる基板上のモニタ... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ