図面 (/)

技術 信号処理回路及びイメージセンサ

出願人 日本放送協会
発明者 後藤正英井口義則大竹浩萩原啓
出願日 2014年12月4日 (5年3ヶ月経過) 出願番号 2014-246054
公開日 2015年10月1日 (4年5ヶ月経過) 公開番号 2015-173432
状態 特許登録済
技術分野 アナログ←→デジタル変換 光信号から電気信号への変換
主要キーワード NOR演算 ビット型 動画イメージ 電圧反転 検出電荷 インバータ群 n型半導体 遅延パルス
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2015年10月1日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (9)

課題

解決手段

本発明の信号処理回路は、光電変換素子並列接続されて信号電荷蓄積される蓄積容量と、前記蓄積容量の電圧基準電圧とを比較し、両者が一致したときにパルスを出力する比較器と、前記比較器の出力により前記蓄積容量の電圧をリセット電圧に戻すリセット手段とを備え、前記パルスをカウントして、信号電荷量アナログデジタル変換して出力する。

概要

背景

従来、イメージセンサは、光電変換された信号電荷アナログ信号として処理していたが、信号電荷(電荷量)をイメージセンサ内でAD(アナログデジタル)変換し、デジタルデータとして出力することにより、光電変換のダイナミックレンジを拡大するとともに、出力信号の処理を容易化することができる。

これまで、縦横アレイ状に並んだ画素の列毎にAD変換回路共有する方式の列並列信号処理イメージセンサが作製されている。しかし、このような一列の画素のAD変換処理を一つのAD変換回路で行う構成では、イメージセンサの高精細度化に伴って(すなわち、一列あたりの画素数の増大に伴って)、AD変換処理にかかる時間が長時間化し、動画イメージ処理において1フレームレートの時間内で全画素の信号処理を行うことが困難になってきている。

この問題に対処するため、動画用イメージセンサとして、各画素内にAD変換回路を備え、光電変換した信号を全画素並列に出力することができる画素並列信号処理方式のイメージセンサが提案されている。画素並列信号処理イメージセンサは、従来の列並列信号処理イメージセンサの欠点である走査線数とフレームレートのトレードオフを解消することができるため、将来の高性能イメージセンサの有力な候補として研究が進められている。中でも、非特許文献1に記載のイメージセンサは、1ビット型AD変換回路(1bitADC)と称される回路を搭載しており、イメージセンサのダイナミックレンジを格段に向上することができるとされている。

非特許文献1で提案されているイメージセンサの信号処理回路の動作を、以下に説明する。非特許文献1中のFig.3に回路が図示されているが、説明を簡単にするため、回路動作に本質的ではないトランジスタ(Tr1、Tr3、Tr4)とそれらを含むフィードバック回路カウンタの詳細を省略した回路(図8)を用いて説明する。

図8に、非特許文献1に記載された従来の1ビット型AD変換回路(1bitADC)を用いた信号処理回路を示す。

91は光電変換素子としてのフォトダイオード(PD)であり、92は電圧Vddをフォトダイオード91の電極印加するためのトランジスタ(TR)である。94はインバータ群インバータ回路)であり、インバータ(Inv_1、Inv_2,・・・Inv_n)が奇数段接続されている。フォトダイオード91とトランジスタ92との接続点93の電位がインバータ群94に入力される。インバータ群94の出力は、AD変換回路出力(ADC_OUT)として、カウンタ95に入力されるとともに、トランジスタ92のゲート電極に印加される。カウンタ95は、電圧Vrsが印加され、AD変換回路出力(ADC_OUT)のパルス数カウントして、例えば8ビットカウンタ出力として出力する。

次に、図8の信号処理回路の動作を説明する。

(1)はじめに、フォトダイオード91の電位がリセット(≒Vdd)された状態で、初段のインバータ(Inv_1)の入力がHiで出力がLo、2段目のインバータ(Inv_2)の出力がHi、最終段のインバータ(Inv_n)の出力、すなわちAD変換回路出力(ADC_OUT)がLoであり、トランジスタ(TR)92がオフ(OFF)状態になっているとする。[初期化状態

(2)フォトダイオード91に光が入射すると、光電変換により生成した電子がフォトダイオード91内に蓄積して、フォトダイオード91の電位(接続点93の電圧)が下がる。

(3)フォトダイオード91の電位(接続点93の電圧)が初段のインバータ(Inv_1)の反転電圧VT)に達するとインバータ(Inv_1)の出力がHiに反転する。インバータはn段(nは奇数)接続されており、順次出力が反転して伝達され、最終段のインバータ(Inv_n)の出力、すなわち、AD変換回路出力(ADC_OUT)がHiとなる。なお、インバータが1段ではなくn段接続されているのは、n段のインバータによる遅延を利用して、回路動作を安定化するためである。

(4)AD変換回路出力(ADC_OUT)がHiになると、トランジスタ92がオン(ON)状態になり、フォトダイオード91の電極に電圧Vddが印加され、フォトダイオード91が再度リセットされる。

(5)フォトダイオード91がリセットされると、初段のインバータ(Inv_1)の入力がHi、AD変換回路出力(ADC_OUT)がLoになり、(1)に戻る。

その後、上記(1)〜(5)が繰り返され、インバータ群94の出力がHiとLoを繰り返す。フォトダイオード91へ入射する光量が多ければフォトダイオード91の電位変化が速くなり、インバータ群94の反転タイミングが早くなる。したがって、動画の1フレーム期間内にAD変換回路出力(ADC_OUT)には光量に比例した数のパルスが発生する。

カウンタ95では逐次パルスを積算しており、1フレーム期間終了後に、カウンタ出力を読み出す。非特許文献1の試作例では、カウンタは8ビットであるが、1bitADCの能力としては、60フィールド/秒の動作で18〜19ビットのダイナミックレンジを実現できると記述されている。

概要

1ビット型AD変換回路を用いた信号処理回路及びイメージセンサの検出感度を向上させる。本発明の信号処理回路は、光電変換素子と並列接続されて信号電荷が蓄積される蓄積容量と、前記蓄積容量の電圧と基準電圧とを比較し、両者が一致したときにパルスを出力する比較器と、前記比較器の出力により前記蓄積容量の電圧をリセット電圧に戻すリセット手段とを備え、前記パルスをカウントして、信号電荷量をアナログ/デジタル変換して出力する。

目的

本発明の目的は、AD変換回路を用いた信号処理回路において、従来に比べ、電子(画像信号)の検出感度を向上させることが可能な信号処理回路及び、その回路を用いたイメージセンサを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

光電変換素子で生成された電荷量をアナログデジタル変換する信号処理回路であって、光電変換素子と並列接続される蓄積容量と、前記蓄積容量の電圧基準電圧とを比較し、両者が一致したときにパルスを出力する比較器と、前記比較器の出力により、前記蓄積容量の電圧をリセット電圧に戻すリセット手段と、を備えており、前記パルスをカウントして出力する信号処理回路。

請求項2

光電変換素子で生成された電荷量をアナログ/デジタル変換する信号処理回路であって、光電変換素子と並列接続される蓄積容量と、前記蓄積容量の電圧を入力とし、所定の反転電圧で出力を反転するインバータ回路と、前記インバータ回路の出力により、前記蓄積容量の電圧をリセット電圧に戻すリセット手段と、を備えており、前記インバータ回路の出力パルスをカウントして出力する信号処理回路。

請求項3

請求項1又は2に記載の信号処理回路において、前記光電変換素子と前記蓄積容量との間に転送ゲートトランジスタを設けたことを特徴とする信号処理回路。

請求項4

請求項3に記載の信号処理回路において、前記転送ゲートトランジスタは比較器又はインバータ回路の出力に基づいて制御され、前記リセット手段の動作期間中はOFFとなることを特徴とする信号処理回路。

請求項5

請求項3又は4に記載の信号処理回路において、前記転送ゲートトランジスタがOFFとなってから所定時間後に前記リセット手段がONとなり、前記リセット手段がOFFとなってから所定時間後に前記転送ゲートトランジスタがONとなることを特徴とする信号処理回路。

請求項6

請求項5に記載の信号処理回路において、前記転送ゲートトランジスタは、比較器又はインバータ回路の出力パルスと該出力パルスを遅延させた遅延パルスの少なくとも一方が出力されている期間はOFFとなり、前記リセット手段は、比較器又はインバータ回路の出力パルスと該出力パルスを遅延させた遅延パルスの両者が出力されている期間にONとなることを特徴とする信号処理回路。

請求項7

請求項1乃至6のいずれか一項に記載の信号処理回路を各画素に備え、光電変換信号デジタル信号として出力する画素並列信号処理方式イメージセンサ

技術分野

0001

本発明は、信号処理回路及びイメージセンサ撮像素子)に関し、特に、イメージセンサの各画素において、光電変換した信号をアナログデジタル変換する信号処理回路と、その信号処理回路を用いたイメージセンサに関するものである。

背景技術

0002

従来、イメージセンサは、光電変換された信号電荷アナログ信号として処理していたが、信号電荷(電荷量)をイメージセンサ内でAD(アナログ/デジタル)変換し、デジタルデータとして出力することにより、光電変換のダイナミックレンジを拡大するとともに、出力信号の処理を容易化することができる。

0003

これまで、縦横アレイ状に並んだ画素の列毎にAD変換回路共有する方式の列並列信号処理イメージセンサが作製されている。しかし、このような一列の画素のAD変換処理を一つのAD変換回路で行う構成では、イメージセンサの高精細度化に伴って(すなわち、一列あたりの画素数の増大に伴って)、AD変換処理にかかる時間が長時間化し、動画イメージ処理において1フレームレートの時間内で全画素の信号処理を行うことが困難になってきている。

0004

この問題に対処するため、動画用イメージセンサとして、各画素内にAD変換回路を備え、光電変換した信号を全画素並列に出力することができる画素並列信号処理方式のイメージセンサが提案されている。画素並列信号処理イメージセンサは、従来の列並列信号処理イメージセンサの欠点である走査線数とフレームレートのトレードオフを解消することができるため、将来の高性能イメージセンサの有力な候補として研究が進められている。中でも、非特許文献1に記載のイメージセンサは、1ビット型AD変換回路(1bitADC)と称される回路を搭載しており、イメージセンサのダイナミックレンジを格段に向上することができるとされている。

0005

非特許文献1で提案されているイメージセンサの信号処理回路の動作を、以下に説明する。非特許文献1中のFig.3に回路が図示されているが、説明を簡単にするため、回路動作に本質的ではないトランジスタ(Tr1、Tr3、Tr4)とそれらを含むフィードバック回路カウンタの詳細を省略した回路(図8)を用いて説明する。

0006

図8に、非特許文献1に記載された従来の1ビット型AD変換回路(1bitADC)を用いた信号処理回路を示す。

0007

91は光電変換素子としてのフォトダイオード(PD)であり、92は電圧Vddをフォトダイオード91の電極印加するためのトランジスタ(TR)である。94はインバータ群インバータ回路)であり、インバータ(Inv_1、Inv_2,・・・Inv_n)が奇数段接続されている。フォトダイオード91とトランジスタ92との接続点93の電位がインバータ群94に入力される。インバータ群94の出力は、AD変換回路出力(ADC_OUT)として、カウンタ95に入力されるとともに、トランジスタ92のゲート電極に印加される。カウンタ95は、電圧Vrsが印加され、AD変換回路出力(ADC_OUT)のパルス数カウントして、例えば8ビットカウンタ出力として出力する。

0008

次に、図8の信号処理回路の動作を説明する。

0009

(1)はじめに、フォトダイオード91の電位がリセット(≒Vdd)された状態で、初段のインバータ(Inv_1)の入力がHiで出力がLo、2段目のインバータ(Inv_2)の出力がHi、最終段のインバータ(Inv_n)の出力、すなわちAD変換回路出力(ADC_OUT)がLoであり、トランジスタ(TR)92がオフ(OFF)状態になっているとする。[初期化状態

0010

(2)フォトダイオード91に光が入射すると、光電変換により生成した電子がフォトダイオード91内に蓄積して、フォトダイオード91の電位(接続点93の電圧)が下がる。

0011

(3)フォトダイオード91の電位(接続点93の電圧)が初段のインバータ(Inv_1)の反転電圧VT)に達するとインバータ(Inv_1)の出力がHiに反転する。インバータはn段(nは奇数)接続されており、順次出力が反転して伝達され、最終段のインバータ(Inv_n)の出力、すなわち、AD変換回路出力(ADC_OUT)がHiとなる。なお、インバータが1段ではなくn段接続されているのは、n段のインバータによる遅延を利用して、回路動作を安定化するためである。

0012

(4)AD変換回路出力(ADC_OUT)がHiになると、トランジスタ92がオン(ON)状態になり、フォトダイオード91の電極に電圧Vddが印加され、フォトダイオード91が再度リセットされる。

0013

(5)フォトダイオード91がリセットされると、初段のインバータ(Inv_1)の入力がHi、AD変換回路出力(ADC_OUT)がLoになり、(1)に戻る。

0014

その後、上記(1)〜(5)が繰り返され、インバータ群94の出力がHiとLoを繰り返す。フォトダイオード91へ入射する光量が多ければフォトダイオード91の電位変化が速くなり、インバータ群94の反転タイミングが早くなる。したがって、動画の1フレーム期間内にAD変換回路出力(ADC_OUT)には光量に比例した数のパルスが発生する。

0015

カウンタ95では逐次パルスを積算しており、1フレーム期間終了後に、カウンタ出力を読み出す。非特許文献1の試作例では、カウンタは8ビットであるが、1bitADCの能力としては、60フィールド/秒の動作で18〜19ビットのダイナミックレンジを実現できると記述されている。

先行技術

0016

F.Andoh et.al, "A Digital Pixel Image Sensor for Real-Time Readout",IEEE Transaction on electron devices, (2000年), vol.47, No.11, pp.2123-2127

発明が解決しようとする課題

0017

従来の1ビット型AD変換回路(1bitADC)は、フォトダイオードの電圧がインバータの反転電圧VTに達するまでは電圧反転が起こらず、パルスが出力されない。インバータを反転させるのに必要な電荷数N(最小検出電荷数)は、以下で表わされる。ここで、CPDはフォトダイオードの静電容量、VTはインバータの反転電圧(Vddを基準とする電圧)、eは電気素量(1.6×10-19 C)である。

0018

N=CPD・VT/e (式1)

0019

静電容量CPDは、フォトダイオード(PD)のpn接合階段接合近似すると、以下の式で表わされる。

0020

CPD=ε0・εr・S/W (式2)

0021

なお、ε0は真空誘電率(8.85×10-12 F/m)、εrは比誘電率で、シリコンフォトダイオードの場合は12、Sはフォトダイオードの面積、Wはフォトダイオードの空乏層厚である。動画用イメージセンサの一例として、S=16μm2、W=2μmとして計算するとCPD=0.85fFとなる。1bitADCを安定に動作させるためには、インバータの反転電圧VTは少なくとも10mV程度とするのが妥当である。これらの値を(式1)に代入すると、

0022

N=0.85×10-15×10-2/1.6×10-19=53(個)

0023

試算される。同程度のフォトダイオードを持つ現在主流の列並列信号処理方式のCMOSイメージセンサでは、10個以下の電子を検出できるのが一般的であるから、1bitADCを用いた画素並列信号処理イメージセンサは、現在主流のCMOSイメージセンサに比べ、電子の検出感度が低い(最小検出電荷数が大きい)といった問題がある。

0024

検出感度を向上させるため、すなわち、より少数の電荷数Nを検出するためには、(式1)から、CPDやVTを小さくすることが考えられる。そして、静電容量CPDを小さくするためには、(式2)より、面積Sを小さくするか、空乏層厚Wを大きくすればよい。しかし、フォトダイオードの面積Sを小さくすると、同じ照度であっても単位時間当たりにフォトダイオードが受けるフォトン数が減るため、光電変換で発生する電子数が減る。したがって、電子の検出感度が向上したとしても、より低照度での撮影が可能になるわけではなく、イメージセンサとしての撮像感度の向上にはつながらない。また、pn接合の空乏層幅Wを大きくすると、暗電流が増加し、イメージセンサのS/N比が低下する。したがって、フォトダイオードの容量を小さくすることは好ましくない。

0025

一方、インバータの反転電圧VTは、回路を安定に動作させるためには、必要以上に低電圧化することが困難であり、VTを小さくして電子の検出感度を向上させることも現実的ではない。したがって、容易に考えられる方法によって従来の1bitADCを用いた画素並列信号処理イメージセンサの電子の検出感度を向上させることは困難である。

0026

従って、上記のような問題点に鑑みてなされた本発明の目的は、AD変換回路を用いた信号処理回路において、従来に比べ、電子(画像信号)の検出感度を向上させることが可能な信号処理回路及び、その回路を用いたイメージセンサを提供することにある。

課題を解決するための手段

0027

上記課題を解決するために本発明に係る信号処理回路は、フォトダイオードとは別個の蓄積容量を備え、フォトダイオードで発生した電子を蓄積容量に転送することで少数の電荷の検出を可能にするものである。

0028

本発明に係る信号処理回路は、光電変換素子で生成された電荷量をアナログ/デジタル変換する信号処理回路であって、光電変換素子と並列接続される蓄積容量と、前記蓄積容量の電圧と基準電圧とを比較し、両者が一致したときにパルスを出力する比較器と、前記比較器の出力により、前記蓄積容量の電圧をリセット電圧に戻すリセット手段と、を備えており、前記パルスをカウントして出力することを特徴とする。

0029

また、本発明に係る信号処理回路は、光電変換素子で生成された電荷量をアナログ/デジタル変換する信号処理回路であって、光電変換素子と並列接続される蓄積容量と、前記蓄積容量の電圧を入力とし、所定の反転電圧で出力を反転するインバータ回路と、前記インバータ回路の出力により、前記蓄積容量の電圧をリセット電圧に戻すリセット手段と、を備えており、前記インバータ回路の出力パルスをカウントして出力することを特徴とする。

0030

また、本発明に係る信号処理回路は、前記光電変換素子と前記蓄積容量との間に転送ゲートトランジスタを設けることが望ましい。

0031

また、本発明に係る信号処理回路は、前記転送ゲートトランジスタが比較器又はインバータ回路の出力に基づいて制御され、前記リセット手段の動作期間中はOFFとなることが望ましい。

0032

また、本発明に係る信号処理回路は、前記転送ゲートトランジスタがOFFとなってから所定時間後に前記リセット手段がONとなり、前記リセット手段がOFFとなってから所定時間後に前記転送ゲートトランジスタがONとなることが望ましい。

0033

また、本発明に係る信号処理回路において、前記転送ゲートトランジスタは、比較器又はインバータ回路の出力パルスと該出力パルスを遅延させた遅延パルスの少なくとも一方が出力されている期間はOFFとなり、前記リセット手段は、比較器又はインバータ回路の出力パルスと該出力パルスを遅延させた遅延パルスの両者が出力されている期間にONとなることが望ましい。

0034

また、本発明に係る画素並列信号処理方式のイメージセンサは、上記の信号処理回路を各画素に備え、光電変換信号デジタル信号として出力することを特徴とする。

発明の効果

0035

本発明によれば、フォトダイオードの静電容量CPDを小さくしたり、インバータの反転電圧VTを必要以上に小さくしたりすることなく、電子の検出感度を向上させ、画素並列信号処理イメージセンサの撮像感度を改善することが可能となる。

図面の簡単な説明

0036

本発明の第1の実施例の信号処理回路である。
本発明の第1の実施例の模式的な回路構成ポテンシャル図である。
本発明の第1の実施例のタイミングチャートである。
本発明の第2の実施例の信号処理回路である。
本発明の第3の実施例の信号処理回路である。
本発明の第3の実施例のタイミングチャートである。
本発明のイメージセンサの概念図である。
従来の1ビット型AD変換回路を用いた信号処理回路である。

実施例

0037

以下、本発明の実施の形態について説明する。

0038

(実施の形態1)
本発明の実施の形態1は、検出感度を向上させた信号処理回路である。

0039

(第1の実施例)
図1に本発明の第1の実施例としてのイメージセンサの信号処理回路を示す。本発明の回路の特徴的な部分は、フォトダイオードで発生した信号電荷を蓄積する蓄積容量を有することである。

0040

回路構成を説明する。1は光電変換素子としてのフォトダイオード(PD)であり、例えば、暗電流が少ない埋め込み型フォトダイオードで構成する。なお、光電変換素子の形態はこれに限られず、基板表面に形成された通常のPN接合フォトダイオードや、MOS型フォトダイオード、更には、薄膜型のフォトダイオード等、光電変換機能を有する素子であれば、任意のものが利用できる。

0041

2は、フォトダイオード1と並列に接続される蓄積容量(FD)であり、フォトダイオード1で光電変換により発生した信号電荷を蓄積する。フォトダイオード1及び蓄積容量2の一つの電極には、基準電位(例えば、基板電位)が与えられている。蓄積容量2の容量は、フォトダイオード1よりも小さくすることにより、光検出感度を高めることができる。蓄積容量2の構造は、基板表面に形成された通常のPN接合容量MOS容量であっても良く、また、積極的に容量素子を形成せずに、寄生容量を利用することも可能である。

0042

3は、フォトダイオード1で生成した信号電荷を蓄積容量2に転送する転送ゲートとして機能するトランジスタ(TR1)である。この転送ゲートトランジスタ(TR1)3はエンハンスメント型であり、本実施例では、トランジスタ(TR1)3のゲート電極に、後述するインバータ(Inv)6の出力パルスが印加され、ON/OFF制御される。蓄積容量2とトランジスタ(TR1)3の接続点には、信号電荷に基づく蓄積容量(FD)2の電圧VFDが現れる。

0043

4は、蓄積容量2の電極電位をリセットするためのリセットトランジスタ(TR2)である。ゲート電極に印加される信号(比較器5の出力パルス)に基づいて導通(ON)状態となり、リセット電圧VRと蓄積容量2の電極とを接続し、蓄積容量2に蓄積された信号電荷を排出すると共に、蓄積容量(FD)2の電位をリセット(VR)する。リセットトランジスタ(TR2)4は、リセット電圧源とともに、本発明のリセット手段を構成する。

0044

5は比較器(Comp)であり、蓄積容量(FD)2の電圧VFDと基準電圧VREFを比較して、両者が一致したときパルスを出力する。このパルスは、AD変換回路出力(ADC_OUT)として、カウンタ(図示せず)に入力されるとともに、リセットトランジスタ(TR2)4のゲート電極に印加され、また、インバータ(Inv)6に入力される。

0045

6はインバータ(Inv)であり、比較器(Comp)5の出力パルス(ADC_OUT)を受けてこれを反転し、転送ゲートトランジスタ(TR1)3のゲート電極に印加する。したがって、本実施例においては、転送ゲートトランジスタ(TR1)3とリセットトランジスタ(TR2)4は、交互にON/OFFする。

0046

なお、図1の回路構成において、基板電位或いは接地電位を基準とした、フォトダイオード(PD)1のビルトインポテンシャルVB、トランジスタ(TR1)3がONしたときのチャネルポテンシャルVCH、蓄積容量(FD)2のリセット電圧VR、及び比較器(Comp)の基準電圧VREFは、次の関係となるように設定される。

0047

|VR|>|VREF|>|VCH|>|VB|

0048

各電圧は、上記関係を保つように適宜設定することができるが、例えば、ビルトインポテンシャルVBを0.6V程度とし、トランジスタ(TR1)3のチャネルポテンシャルVCHを1V前後とし、リセット電圧VRを3V程度とし、基準電圧VREFをリセット電圧VRに近い電圧に設定することができる。この関係により、フォトダイオード1で生成された信号電荷が蓄積容量2に流れ込む。また、後述するように、基準電圧VREFとリセット電圧VRとの差を小さくすることにより、光検出感度を向上させることができる。

0049

次に、図2の模式的な回路構成とポテンシャル図、及び図3のタイミングチャートを用いて、図1の信号処理回路をより詳細に説明する。

0050

図2(a)は、図1の信号処理回路の一部をpn接合領域とゲート電極等で表わした模式的な回路構成であり、図1と同じ構成は同じ符号を付してある。ただし、図2(a)は本発明の各素子構造を限定するものではない。光電変換素子は、基板(例えば、p型半導体基板)に形成された、例えば、n型半導体領域11と表面の比較的高濃度のp型半導体領域12を有する埋め込み型のフォトダイオード(PD)1からなる。蓄積容量(FD)2は、基板に形成されたn型不純物領域21からなり、基板とn型不純物領域21との間のpn接合容量を蓄積容量として利用する。フォトダイオード1と蓄積容量2との間の基板表面には、ゲート絶縁膜(図示せず)を介してゲート電極31が設けられ、ゲート電極31とn型不純物領域11及び21とにより、転送ゲートトランジスタ(TR1)3を構成する。蓄積容量2を構成する不純物領域21の近傍には、リセット電圧(VR)に接続されたn型不純物領域42が設けられている。n型不純物領域42と蓄積容量2との間の基板表面には、ゲート絶縁膜(図示せず)を介してゲート電極41が設けられ、ゲート電極41とn型不純物領域21及び42とにより、リセットトランジスタ(TR2)4を構成する。比較器5及びインバータ6の接続関係は、図1と同じである。

0051

図2(b)及び(c)は、図2(a)の模式的な回路構成に対応するポテンシャル図である。基板の電位を基準として、図の下向きに各領域の正の電位をとり、電子に対するポテンシャルを表示している。図2(b)は、転送ゲートトランジスタ3が非導通(OFF)でリセットトランジスタ4が導通(ON)したときの状態[リセット状態]、図2(c)は、リセットトランジスタ4がOFFであり、転送ゲートトランジスタ3が導通(ON)して、蓄積容量2に電荷蓄積を行っているときの状態[蓄積状態]を示している。

0052

また、図3において、(a)はAD変換回路出力(ADC_OUT)、(b)は転送ゲートトランジスタ(TR1)のON/OFF、(c)はリセットトランジスタ(TR2)のON/OFF、(d)は蓄積容量(FD)の電位VFD、のそれぞれのタイミングチャートであり、リセット状態と蓄積状態のそれぞれの変化を示す。

0053

以下、回路動作について説明する。

0054

(1)AD変換回路出力(ADC_OUT)にパルスが発生した状態から動作を説明する。AD変換回路出力(ADC_OUT)にHiのパルスが発生すると、インバータ6を介した反転パルス(Lo)がゲート電極31に印加されて、転送ゲートトランジスタ(TR1)3が非導通(OFF)となり、また、AD変換回路出力パルスがゲート電極41に印加され、リセットトランジスタ(TR2)4が導通(ON)する。この結果、フォトダイオード(PD)1が蓄積容量(FD)2から切り離されると同時に、領域21の電位がリセット電圧VRに等しくなり、蓄積容量(FD)2の電位がリセット(VR)される。この状態が、図2(b)に示す「リセット状態」であり、図3において、(a)のAD変換回路出力がHi、(b)の転送ゲートトランジスタ(TR1)3がOFF、(c)のリセットトランジスタ(TR2)がON、(d)の蓄積容量(FD)の電位がVRの状態である。

0055

(2)AD変換回路出力(ADC_OUT)のパルスが立ち下がりLoになると、リセットトランジスタ(TR2)4がOFF状態となり、インバータ6を介した反転パルスにより転送ゲートトランジスタ(TR1)3がON状態となる。リセットトランジスタ4のチャネルのOFF時のポテンシャルにより、領域21と領域42は遮断され、蓄積容量2はポテンシャル井戸となる。この状態でフォトダイオード(PD)1に光が入射すると、フォトダイオード1内で電子が発生するが、トランジスタ(TR1)3のON状態のチャネルポテンシャルはVCHであり、蓄積容量2の電位VFDはほぼリセット電圧VRであり、|VR|>|VCH|>|VB|の関係があるので、発生した電荷は蓄積容量2に転送される。そして、電荷が蓄積されることにより、蓄積容量2の電位VFDが次第に変化する。この状態が、図2(c)に示す「蓄積状態」であり、図3において、(a)のAD変換回路出力がLo、(b)の転送ゲートトランジスタ(TR1)3がON、(c)のリセットトランジスタ(TR2)がOFF、(d)の蓄積容量(FD)の電位VFDが変化して次第に基準電圧VREFに近づく状態である。

0056

(3)蓄積容量2の電位VFDが比較器5の基準電圧VREFに達すると、比較器5がAD変換回路出力(ADC_OUT)としてのHiのパルスを発生し、(1)の状態に戻る。蓄積容量2の電位VFDがリセット電圧VRから基準電圧VREFまで変化する時間は、光電変換された電荷量、したがって受光量に応じて短くなる。また、比較器5のパルス幅(Hiの期間)は、蓄積容量2が蓄積電荷を全て放出してリセット電圧(VR)に戻るのに十分な最小時間、リセットトランジスタ4を導通させるように設計することが望ましい。

0057

以下、(1)〜(3)が繰り返され、動画の1フレーム期間内にAD変換回路出力(ADC_OUT)には光量に比例した数のパルスが発生する。カウンタ(図示せず)では逐次パルスを積算しており、1フレーム期間終了後に、カウンタ出力を読み出す。

0058

この実施例では、リセットトランジスタ(TR2)4がONとなると同時に転送ゲートトランジスタ(TR1)3がOFFとなり、フォトダイオード1の電位がリセット電圧VRとなるのを防止できる。また、リセット期間にフォトダイオード1に光が入射することで発生した電荷を、フォトダイオード1内に一時的に蓄積しておくことができ、その後、リセット期間終了後に電荷を蓄積容量2に転送することにより、フォトダイオード1で発生した電荷を誤差なく検出することができる。

0059

従来の1bitADCでは、フォトダイオードが光電変換と電子の蓄積の両方の機能を担っていたため、電子の検出感度を高める(少数の電子を検出する)ためにはフォトダイオード容量を小さくする必要がある(式1)にもかかわらず、光電変換機能に対しては、フォトダイオードの面積(容量に比例)は一定量が必要であるため、電子の検出感度を向上させることが困難であった。本発明の回路では、光電変換を担うフォトダイオードと、フォトダイオードで発生した電荷を蓄積する蓄積容量を分離しているため、検出感度に密接な関係を有する蓄積容量の大きさを、フォトダイオードと独立に設定できる。また、第1の実施例では、比較器の基準電圧VREFの設定を調整することにより、信号電荷の検出感度を容易に調整することができる。

0060

本発明の検出感度について試算する。第1の実施例において、最小電荷検出数Nは、CFDを蓄積容量(FD)の静電容量として次式で表わされる。

0061

N=CFD・(VR−VREF)/e (式3)

0062

すなわち、蓄積容量をフォトダイオード容量より小さくすることで、従来技術に比べ最小電荷検出数Nを小さくできる。換言すると、従来の1bitADCに比べると、電子の検出感度をCPD/CFD倍に向上させることができる。例えば、CFDを0.08fFとすれば、(VR−VREF)=10mVとして、N=5個となり、現在主流の列並列信号処理CMOSイメージセンサに劣らない電子の検出感度を得ることができる。一方、本回路は1bit ADCの動作を踏襲しているため、列並列信号処理回路に比べ、広いダイナミックレンジを実現することができる。ダイナミックレンジは、例えば108程度まで可能である。

0063

(第2の実施例)
第2の実施例を図4に示す。第2の実施例の信号処理回路は、第1の実施例(図1)において、比較器5をインバータ回路(インバータ群)7に代えたものである。従来の1bitADCと同様に、インバータ回路7は、インバータ(Inv_1、Inv_2,・・・Inv_n)が奇数段接続されている。蓄積容量2の電位がインバータ回路7の初段のインバータ(Inv_1)に入力される。インバータ回路7の出力は、AD変換回路出力(ADC_OUT)として、カウンタ(図示せず)に入力されるとともに、リセットトランジスタ(TR2)4のゲート電極に印加され、また、インバータ(Inv)6に入力される。

0064

第2の実施例の回路動作は、基本的には、図1図2の信号処理回路と同じであるが、リセットトランジスタ4がON状態となる期間は、蓄積容量に蓄積した電荷をリセットトランジスタが放出する時間とインバータ群による遅延時間によって設計される。

0065

第2の実施例は、回路を単純なインバータで構成することができ、設計が簡単になる。

0066

(第3の実施例)
図5に本発明の第3の実施例としての信号処理回路を示す。また、図6にそのタイミングチャートを示す。第3の実施例は、第1の実施例の転送ゲートトランジスタ3とリセットトランジスタ4のON/OFFの動作タイミングを改良したものである。

0067

図5に示す信号処理回路において、フォトダイオード(PD)1、蓄積容量(FD)2、転送ゲートトランジスタ(TR1)3、リセットトランジスタ(TR2)4、及び比較器(Comp)5の回路構成は、図1の第1の実施例と同じである。

0068

図5の回路では、比較器(Comp)5の出力、すなわち、AD変換回路出力(ADC_OUT)の出力が分岐され、その1つが遅延回路(Delay)81に接続されている。遅延回路(Delay)81は、入力に対して所定時間(ΔT)遅延した波形(D_OUT)を生成する。したがって、比較器5の出力パルスに対して、立上がり立下りが所定時間(ΔT)遅延した遅延パルスを出力する。なお、図5においては、遅延回路(Delay)81を偶数個のインバータで構成しているが、所定の遅延時間を生じる任意の回路構成として良い。

0069

NOR回路82は、AD変換回路出力(ADC_OUT)の出力パルスと、遅延回路(Delay)81の出力パルス(遅延パルス:D_OUT)が入力され、その出力が転送ゲートトランジスタ(TR1)3のゲート電極に接続される。

0070

また、AND回路83は、AD変換回路出力(ADC_OUT)の出力パルスと、遅延回路(Delay)81の出力パルス(遅延パルス:D_OUT)が入力され、その出力がリセットトランジスタ(TR2)4のゲート電極に接続される。

0071

図6のタイミングチャートを参照して、図5の信号処理回路の回路動作を説明する。

0072

(1)AD変換回路出力(ADC_OUT)にパルスが発生した状態から動作を説明する。AD変換回路出力(ADC_OUT)にHiのパルスが発生すると、そのパルスは、遅延回路(Delay)81、NOR回路82の一方の入力端子、及びAND回路83の一方の入力端子に入力される。NOR回路82は、他方の入力端子の入力に拘らず、直ちにLoのパルスを出力し、このLoパルスがゲート電極31に印加されて、転送ゲートトランジスタ(TR1)3が非導通(OFF)となる。このとき、遅延回路81の出力はまだLoであるため、AND回路83の出力はLoであり、リセットトランジスタ(TR2)4も非導通(OFF)となっている。この結果、フォトダイオード(PD)1と蓄積容量(FD)2が、それぞれ電気的に切り離される。

0073

(2)AD変換回路出力(ADC_OUT)がパルスを発生してから、所定時間(ΔT)後に、遅延回路(Delay)81がHiパルスを出力し、NOR回路82の他方の入力端子、及びAND回路83の他方の入力端子に入力される。AND回路83は、AD変換回路出力(ADC_OUT)と遅延回路(Delay)81の出力(D_OUT)のAND演算を行い、Hiのパルスを出力し、このHiパルスがリセットトランジスタ4のゲート電極に印加されて、リセットトランジスタ(TR2)4が導通(ON)する。この結果、蓄積容量(FD)2の電位がリセット電圧VRに等しくなり、リセット状態となる。なお、このとき転送ゲートトランジスタ(TR1)3は非導通(OFF)のままであり、フォトダイオード(PD)1は蓄積容量(FD)2と分離しているから、入射光によりこの期間に光電変換で発生した電荷は、フォトダイオード(PD)1内に保持される。

0074

(3)AD変換回路出力(ADC_OUT)の出力がLoレベルに戻ると、AND回路83のパルスもLoレベルとなり、このLoパルスがリセットトランジスタ4のゲート電極に印加されて、リセットトランジスタ(TR2)4が非導通(OFF)となる。このとき転送ゲートトランジスタ(TR1)3は非導通(OFF)のままである。この結果、蓄積容量(FD)2はポテンシャル井戸となり、蓄積容量2はリセット電圧VRが維持される。

0075

(4)AD変換回路出力(ADC_OUT)の出力がLoレベルに戻ってから、所定時間(ΔT)後に、遅延回路(Delay)81がLoレベルに戻る。NOR回路82は、AD変換回路出力(ADC_OUT)と遅延回路(Delay)81の出力(D_OUT)のNOR演算を行い、Hiのパルスを出力し、このHiパルスが転送ゲートトランジスタ3のゲート電極に印加されて、転送ゲートトランジスタ(TR1)3が導通する。このとき、リセットトランジスタ(TR2)4は非導通(OFF)である。この状態で、フォトダイオード(PD)1への入射光によりフォトダイオード1内で発生した電荷(電子)は、トランジスタ(TR1)3のチャネルを経て、蓄積容量2に転送される。そして、電荷が蓄積されることにより、蓄積容量2の電位VFDが次第に変化する、蓄積状態となる。

0076

(5)蓄積容量2に所定量の電荷が蓄積し、蓄積容量2の電位VFDが比較器5の基準電圧VREFに達すると、比較器5がAD変換回路出力(ADC_OUT)としてのHiのパルスを発生し、(1)の状態に戻る。なお、このとき両トランジスタ(3,4)は非導通であって蓄積容量2はフローティングであり、蓄積容量(FD)2の電圧は基準電圧VREFに維持され、その後リセットトランジスタ(TR2)4が導通したとき、リセット電圧VRとなることは、上述したとおりである。

0077

第1の実施例では、AD変換回路出力(ADC_OUT)にパルスが発生した際、転送ゲートトランジスタ(TR1)3がOFFになると同時にリセットトランジスタ(TR2)4がONとなるが、回路の配線による遅延などが原因で、転送ゲートトランジスタ(TR1)3がOFFになっていないにも拘らず、リセットトランジスタ(TR2)4がONとなる時間が発生する恐れがある。もし一瞬でも転送ゲートトランジスタ(TR1)3とリセットトランジスタ(TR2)4が同時にONとなると、フォトダイオード(PD)1がリセット電圧VRにリセットされてしまい、上述のフォトダイオード(PD)1から蓄積容量(FD)2への電荷転送動作が正しく行われなくなってしまう。第3の実施例の回路によれば、転送ゲートトランジスタ(TR1)3のOFF開始からリセットトランジスタ(TR2)4のON開始までの期間、およびリセットトランジスタ(TR2)4のON終了から転送ゲートトランジスタ(TR1)3のOFF終了までの期間を、遅延回路(Delay)81で決まるΔTに確定させることができる。これにより、フォトダイオード(PD)を蓄積容量(FD)から確実に切り離した状態で、蓄積容量(FD)の電位をリセット電圧VRにリセットすることができるため、第1の実施例に比べて、安定した動作が可能となる。

0078

なお、本実施例では蓄積容量(FD)2の電位を検出するために比較器(Comp)5を利用したが、第2の実施例と同様に、比較器5に代えてインバータ回路(奇数段のインバータ群)7を用いた回路構成も可能である。

0079

また、本発明では信号処理回路を構成するトランジスタをn型として記述したが、p型トランジスタを用いた回路構成も可能である。このときは、パルスのHi/LoとトランジスタのON/OFFの関係が反対となるため、必要に応じて、NOR回路をOR回路に変更し、AND回路をNAND回路に変更する等、回路構成に適宜の変更を行うこととなる。

0080

また、本発明では電子を検出する回路を想定して説明したが、同様の回路構成で半導体領域の導電型電源電圧の符号を変えることで、正孔を検出する回路も可能であることは自明である。

0081

(実施の形態2)
次に、本発明の実施の形態2について説明をする。図7に、本発明の第2の実施形態としてのイメージセンサ(撮像素子)100の概念図を示す。

0082

図7のイメージセンサ100は、各画素がデジタルデータを出力する画素並列信号処理方式のイメージセンサである。

0083

イメージセンサ100のセンサ領域101には、画素103が縦横に配列されている。各画素103は、その内部に信号処理回路を備えており、光電変換素子としてのフォトダイオード(PD)104と、フォトダイオード104からの信号電荷の量をデジタルデータ化するAD変換回路(ADC)105と、AD変換回路出力(ADC_OUT)のパルス数をカウントし、所定のビット数のデータとして出力するカウンタ106とを有している。各画素103の信号処理回路は、第1乃至第3の実施例のいずれかの信号処理回路である。

0084

各画素からの出力は、出力処理回路102で処理され、デジタルデータの撮像データとして出力される。この出力処理回路102では、例えば、各画素103からのデータを一度バッファメモリ等に蓄積した後、順次読み出しする処理が行われる。また、図示しない走査回路により、全画素の出力データを順次走査処理して出力することもでき、任意の適切な読み出し処理を行うことができる。

0085

本発明のイメージセンサ100は、各画素103が、第1乃至第3の実施例のいずれかの信号処理回路を備えており、従来よりも検出感度を向上させることができる。

0086

本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各手段に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の手段やステップ等を1つに組み合わせたり、或いは分割したりすることが可能である。

0087

1フォトダイオード(PD)
2蓄積容量(FD)
3転送ゲートトランジスタ(TR1)
4リセットトランジスタ(TR2)
5比較器(Comp)
6インバータ(Inv)
7インバータ回路
81遅延回路(Delay)
82NOR回路
83AND回路
100イメージセンサ
101センサ領域
102出力処理回路
103画素
104 フォトダイオード
105AD変換回路
106 カウンタ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 株式会社ニコンの「 撮像素子」が 公開されました。( 2019/09/12)

    【課題】光電変換した電荷を効率よく利用することが可能な撮像素子を提供する。【解決手段】撮像素子は、光を電荷に変換する光電変換膜と、光電変換膜で変換された電荷のうち、正孔による信号を出力する第1電極と、... 詳細

  • 株式会社ニコンの「 撮像素子および撮像装置」が 公開されました。( 2019/09/12)

    【課題】測距用画素において解像度を向上させた補間方法を提供する。【解決手段】2次元に配列された複数の画素と、複数の画素の出力に対して平滑化フィルタおよび先鋭化フィルタを適用して、画像における各々の画素... 詳細

  • 株式会社ニコンの「 撮像装置」が 公開されました。( 2019/09/12)

    【課題】被写体の変化に応じて、エリアデータを取得する画素領域を変更すること。【解決手段】カメラ100は、撮像素子からの出力データに基づいて、画像内における被写体を特定する被写体特定手段と、撮像素子の全... 詳細

この 技術と関連性が強い技術

関連性が強い 技術一覧

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ