図面 (/)

この項目の情報は公開日時点(2015年9月28日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (10)

課題

第1の誘電体層と、第1の誘電体層に取り付けられた半導体デバイスと、それ自体の中に半導体デバイスを埋め込むように第1の誘電体層に付けられた埋め込み材料とを含むパッケージ構造を提供する。

解決手段

ビアが半導体デバイスまで第1の誘電体層を貫通して形成され、半導体デバイスへの電気的相互接続部を形成するために、金属インターコネクトビア内に形成される。入力/出力(I/O)接続部は、外部回路への第2レベルの接続を可能にするために、パッケージ構造の一方の端部においてパッケージ構造の外側に面した表面に設置される。パッケージ構造は、外部回路に垂直にパッケージ実装するために外部回路上のコネクタインターフィットし、I/O接続部が外部回路への第2レベルの接続を形成するためにコネクタに電気的に接続される。

概要

背景

パワー半導体デバイスは、例えば、スイッチングモード電源などの電力用電子回路においてスイッチまたは整流器として使用される半導体デバイスである。使用に際して、パワー半導体デバイスは、パッケージング構造の形態で外部回路に典型的に表面実装され、パッケージング構造は外部回路への電気的接続を可能にし、またデバイスにより生成される熱を除去しかつ外部環境からデバイスを保護する方法も提供する。あるいは、特に大電力範囲用に、パワーモジュールパッケージング構造は、外部回路への接続のために大きな端子を有することがあり、これがかなりのインダクタンスを付加し、モジュールのサイズを増加させる。

大部分の既存のパワーデバイスパッケージング構造は、ワイアボンド多層基板(例えば、ダイレクトボンド銅(DBC)基板)を使用し、パッケージング構造への電気的および熱的接続性を与えるために、リードを付けられる(例えば、リードフレーム等)またはボルトで留めた端子を設けられる。ワイアボンドは、パッケージング構造の一方の表面からパッケージピンへの接続部を形成し、パッケージピンはその時には外部回路へのインターフェースとなり、DBCがパッケージング構造の他方の表面に接続される(例えば、他方の表面にはんだ付けされる)。しかしながら、DBCは、材料の観点および処理の観点の両方から−パッケージング構造内にDBCを含ませるときに、パッケージング構造にDBCを接合するために必要なはんだ付けプロセスおよび溶剤洗浄プロセスなどの追加の処理ステップおよび温度エクスカーションを必要とするので−パッケージング構造にかなりのコストを付加することが認識される。ワイアボンドおよびリードがパッケージの効率を低下させるかなりの寄生インダクタンスを付加することもまた認識される。ワイアボンドはまた、パッケージにかなりの高さを付加する。パッケージング構造上のリードがより高い熱サイクル信頼性を可能にし、厳しい感湿レベル(Moisture Sensitivity Level)(MSL)必要条件を受けないとはいえ−パワーモジュール内のリードまたは端子は極めて大きいことがあり、PCB上のモジュールフットプリントおよび厚さに影響を及ぼし、高いインダクタンスに起因して電気的性能にも悪影響を与えることがあることがさらに認識される。

これゆえ、極めて小さなインダクタンスを有する非常に薄いパッケージ構造を提供するために、多層DBCまたはPCB基板およびワイアボンド接続の必要性をなくした半導体デバイスパッケージ構造を提供することが望ましいはずである。システム微細化がパッケージの電気的性能および信頼性性能を向上させることを可能にするために、高デバイス密度および小さなフットプリントを有することはこのようなパッケージ構造にとってさらに望ましいはずである。

概要

第1の誘電体層と、第1の誘電体層に取り付けられた半導体デバイスと、それ自体の中に半導体デバイスを埋め込むように第1の誘電体層に付けられた埋め込み材料とを含むパッケージ構造を提供する。ビアが半導体デバイスまで第1の誘電体層を貫通して形成され、半導体デバイスへの電気的相互接続部を形成するために、金属インターコネクトビア内に形成される。入力/出力(I/O)接続部は、外部回路への第2レベルの接続を可能にするために、パッケージ構造の一方の端部においてパッケージ構造の外側に面した表面に設置される。パッケージ構造は、外部回路に垂直にパッケージを実装するために外部回路上のコネクタインターフィットし、I/O接続部が外部回路への第2レベルの接続を形成するためにコネクタに電気的に接続される。

目的

使用に際して、パワー半導体デバイスは、パッケージング構造の形態で外部回路に典型的に表面実装され、パッケージング構造は外部回路への電気的接続を可能にし、またデバイスにより生成される熱を除去しかつ外部環境からデバイスを保護する方法も提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

第1の誘電体層と、前記第1の誘電体層に取り付けられた少なくとも1つの半導体デバイスと、それ自体の中に前記少なくとも1つの半導体デバイスを埋め込むように前記第1の誘電体層に付けられた埋め込み材料であって、1つまたは複数の追加の誘電体層を備える、埋め込み材料と、前記少なくとも1つの半導体デバイスまで形成され、前記第1の誘電体層を貫通して形成される、複数のビアと、前記少なくとも1つの半導体デバイスへの電気的相互接続部を形成するために、前記複数のビア内および前記パッケージ構造の1つまたは複数の外側に面した表面に形成された金属インターコネクトと、外部回路への第2レベルの接続を可能にするために、前記パッケージ構造の一方の端部において前記パッケージ構造の1つまたは複数の外側に面した表面に設置された入力/出力(I/O)接続部と、を備え、前記パッケージ構造は、前記パッケージ構造の前記一方の端部の前記I/O接続部が前記外部回路への前記第2レベルの接続を形成するためにコネクタ電気的に接続された状態で、前記外部回路に垂直に前記パッケージ構造を実装するために前記外部回路上に形成された前記コネクタとインターフィットするように構成される、パッケージ構造。

請求項2

前記I/O接続部が、前記外部回路への前記第2レベルの接続を形成するように構成された電気的リードを備える、請求項1記載のパッケージ構造。

請求項3

前記金属インターコネクトが、前記パッケージ構造の前記1つまたは複数の外側に面した表面に電気的接続部を形成するメッキした銅パワーオーバーレイ(POL)インターコネクトを備え、前記POLインターコネクトの一部が、前記I/O接続部を形成する前記電気的リードを形成する、請求項2記載のパッケージ構造。

請求項4

前記金属インターコネクトが、前記少なくとも1つの半導体デバイスへの熱的相互接続部を与えるように、前記パッケージ構造の前記外側に面した表面のうちの1つまたは複数に熱拡散性銅パッドを形成するメッキした銅パワーオーバーレイ(POL)インターコネクトを備える、請求項1記載のパッケージ構造。

請求項5

前記熱拡散性銅パッドに付けられた熱インターフェース材料TIM)と、前記パッケージ構造から熱を伝導で取り除くために前記TIMに装着されたヒートシンクと、をさらに備える、請求項4記載のパッケージ構造。

請求項6

前記ヒートシンクが、前記パッケージ構造を前記外部回路に垂直に実装するときに支持を与えるように前記外部回路にさらに結合される、請求項5記載のパッケージ構造。

請求項7

前記I/O接続部が、前記パッケージ構造の前記一方の端部において、前記パッケージ構造の前記外側に面した両方の表面に形成される、請求項1記載のパッケージ構造。

請求項8

前記少なくとも1つの半導体デバイスおよび前記埋め込み材料が前記第1の誘電体層と前記第2の誘電体層との間に配置された状態で、前記第1の誘電体層の反対の前記パッケージ構造の外側に面した表面に配置される第2の誘電体層をさらに備える、請求項1記載のパッケージ構造。

請求項9

前記少なくとも1つの半導体デバイスを固定するために前記第1の誘電体層および前記第2の誘電体層の少なくとも一方の内側に面した表面に付けられた接着剤層であって、前記複数のビアが前記接着剤層を貫通して延びる、接着剤層をさらに備える、請求項8記載のパッケージ構造。

請求項10

前記少なくとも1つの半導体デバイスが、パワー半導体デバイスを含み、前記複数のビアが、前記パワー半導体デバイスの表面まで前記第1の誘電体層および前記接着剤層を貫通して形成されたビアと、前記パワー半導体デバイスの裏面まで前記1つまたは複数の第2の誘電体層および前記接着剤層を貫通して形成されたビアとを含み、前記ビアが、前記パッケージ構造において熱的ビアおよび電気的ビアとして機能し、金属インターコネクトが、前記パワー半導体デバイスの前記表面および前記裏面まで前記ビアのそれぞれの中に形成される、請求項9記載のパッケージ構造。

請求項11

前記パッケージ構造内の配線経路を増加させるために前記第1の誘電体層または前記第2の誘電体層の内側に面した表面に配置された金属層をさらに備える、請求項9記載のパッケージ構造。

請求項12

前記外部回路の前記コネクタは、前記パッケージ構造が前記外部回路へと前記I/O接続部を機械的かつ電気的に結合するために挿入される外部回路ソケットを備える、請求項1記載のパッケージ構造。

請求項13

前記パッケージ構造の前記外側に面した表面の前記金属インターコネクトを覆って形成されたはんだマスクをさらに備え、前記はんだマスクは前記I/O接続部を覆っては形成されない、請求項1記載のパッケージ構造。

請求項14

前記外部回路に垂直に前記パッケージ構造を実装することにより、横たわった向きに前記パッケージ構造を実装する場合と比べたときに前記外部回路上の前記パッケージ構造のフットプリント縮小される、請求項1記載のパッケージ構造。

請求項15

前記埋め込み材料の前記1つまたは複数の追加の誘電体層が、前記少なくとも1つの半導体デバイスの周りに存在するすべての空隙を埋めるためのラミネーションプロセスを受けたときに溶融しかつ流動するように構成された1つまたは複数の誘電体シートを含む、請求項1記載のパッケージ構造。

請求項16

前記埋め込み材料は、周囲環境へ熱を拡散しかつ伝達するために、前記複数のビアに熱的に接続された金属層または銅を有する誘電体シートをさらに含み、前記金属層または銅を有する誘電体シートはラミネーションプロセスを受けたときに溶融せずかつ流動しないように構成されている、請求項15記載のパッケージ構造。

請求項17

前記パッケージ構造の前記外側に面した表面に配置された少なくとも1つの追加の金属回路層をさらに備え、前記少なくとも1つの追加の金属回路層は前記パッケージ構造内の配線経路を増加させるように構成される、請求項1記載のパッケージ構造。

請求項18

半導体デバイスパッケージ構造を製造する方法であって、接着剤によって第1の誘電体層に少なくとも1つの半導体デバイスを取り付けるステップと、前記少なくとも1つの半導体デバイスの付近に配置されるように前記第1の誘電体層に埋め込み材料を付けるステップと、前記埋め込み材料によって前記少なくとも1つの半導体デバイスの周りに存在するすべての空隙が埋まり、かつ前記埋め込み材料中に前記少なくとも1つの半導体デバイスを埋め込むようにラミネーションプロセスを実行するステップであって、前記第1の誘電体層が前記ラミネーションプロセス中には溶融も流動もしない、ラミネーションプロセスを実行するステップと、前記少なくとも1つの半導体デバイスまで複数のビアを形成するステップと、前記複数のビア内におよび前記パッケージ構造の1つまたは複数の外側表面の少なくとも一部を覆って金属インターコネクトを形成するステップであって、前記金属インターコネクトが前記少なくとも1つの半導体デバイスへの電気的相互接続部を形成する、金属インターコネクトを形成するステップと、前記パッケージ構造の一方の端部にだけ、前記パッケージ構造の前記外側に面した表面のうちの1つまたは複数に入力/出力(I/O)接続部を形成するステップであって、前記I/O接続部が外部回路への第2レベルの接続を可能にする電気的リードを含む、I/O接続部を形成するステップと、を含む方法。

請求項19

前記I/O接続部で前記外部回路の対応するソケットまたはリセス内に前記パッケージ構造を実装するステップをさらに含み、前記パッケージ構造が前記外部回路に対して直立した向きに配置されるように立ててソケットまたはリセス内に実装される、請求項18記載の方法。

請求項20

前記パッケージ構造の高さが低くなるように、前記外部回路の前記ソケットまたはリセス内に前記パッケージ構造を実装するにあたり前記パッケージ構造を曲げるステップをさらに含む、請求項19記載の方法。

請求項21

前記パッケージ構造の前記外側に面した表面のうちの1つまたは複数の上にある前記金属インターコネクトの一部を覆って熱インターフェース材料(TIM)を付けるステップと、前記パッケージ構造から熱を伝導で取り除くために前記パッケージ構造の前記外側に面した表面のうちの前記1つまたは複数に前記TIMにヒートシンクを取り付けるステップと、前記パッケージ構造を立てて前記ソケットまたはリセス内に実装するときに支持を与えるように、前記外部回路への前記パッケージ構造の前記外側に面した表面のうちの前記1つまたは複数に前記ヒートシンクを結合させるステップと、をさらに含む、請求項18記載の方法。

請求項22

前記複数のビアの一部が第2の誘電体層を貫通して形成された状態で、前記少なくとも1つの半導体デバイスおよび前記埋め込み材料が前記第1の誘電体層と前記第2の誘電体層との間に配置されるように前記1つまたは複数の誘電体シートを覆って前記第2の誘電体層を配置するステップをさらに含む、請求項18記載の方法。

請求項23

前記埋め込み材料を付けるステップが、1つまたは複数の誘電体シートを形成するステップと、前記少なくとも1つの半導体デバイスの付近に配置されるように前記第1の誘電体層に前記1つまたは複数の誘電体シートを付けるステップと、を含み、前記1つまたは複数の誘電体シートが、前記誘電体シート中に前記少なくとも1つの半導体デバイスを埋め込むように、前記少なくとも1つの半導体デバイスの周りに存在するすべての空隙を埋めるための前記ラミネーションプロセス中に溶融しかつ流動する、請求項18記載の方法。

請求項24

それ自体の少なくとも一部の上に付けられた接着剤を有する第1の誘電体層と、前記接着剤によって前記第1の誘電体層に取り付けられた1つまたは複数の半導体デバイスと、それ自体の中に前記1つまたは複数の半導体デバイスを埋め込むように前記1つまたは複数の半導体デバイスの付近の前記第1の誘電体層に配置された埋め込み材料と、前記少なくとも1つの半導体デバイスまで形成された複数のビアと、前記1つまたは複数の半導体デバイスへのおよび前記パッケージ構造内のすべての電気的および熱的相互接続部を形成するために前記複数のビア内に形成された金属インターコネクトと、外部回路への第2レベルの接続を可能にするために前記パッケージ構造の少なくとも1つの外側表面に形成された入力/出力(I/O)接続部と、を備え、前記I/O接続部は、前記パッケージ構造の前記I/O接続部をソケットまたはリセス内にインターフィットするときに、前記パッケージ構造が前記外部回路内に部分的に埋め込まれるように、前記外部回路内に形成されたソケットまたはリセスとインターフィットするように構成される、パッケージ構造。

請求項25

前記I/O接続部が、前記パッケージ構造の反対側の端部のそれぞれに形成され、かつ前記外部回路への前記第2レベルの接続を形成するように構成され、前記I/O接続部が、前記パッケージ構造の向きに略平行であるように形成された電気的リードと、電気的リードが前記パッケージ構造から外側に向かって延びるように曲げられた状態で、前記パッケージ構造の向きに垂直であるように形成された電気的リードと、のうちの一方を備え、前記電気的リードは、前記パッケージ構造が前記外部回路に対して横たわった向きまたは平行な向きに配置されるように、前記外部回路内に形成された前記ソケットまたはリセスとインターフィットする、請求項24記載のパッケージ構造。

請求項26

前記I/O接続部は、前記外部回路への前記第2レベルの接続を形成するために、前記パッケージ構造の一方の端部において前記パッケージ構造の1つの外側表面に形成され、前記一方の端部の前記I/O接続部が前記外部回路に垂直に前記パッケージを実装するために前記外部回路内に形成された前記ソケットまたはリセスとインターフィットする、請求項24記載のパッケージ構造。

技術分野

0001

本発明の実施形態は、全体として半導体デバイスパッケージングするための構造および方法に関し、特に、低減したインダクタンスを有するパッケージング構造を有し、構造内のすべての電気的および熱的相互接続部を形成するパワーオーバーレイ(POL)インターコネクトを有する極薄パワーデバイスパッケージング構造に関する。

背景技術

0002

パワー半導体デバイスは、例えば、スイッチングモード電源などの電力用電子回路においてスイッチまたは整流器として使用される半導体デバイスである。使用に際して、パワー半導体デバイスは、パッケージング構造の形態で外部回路に典型的に表面実装され、パッケージング構造は外部回路への電気的接続を可能にし、またデバイスにより生成される熱を除去しかつ外部環境からデバイスを保護する方法も提供する。あるいは、特に大電力範囲用に、パワーモジュールパッケージング構造は、外部回路への接続のために大きな端子を有することがあり、これがかなりのインダクタンスを付加し、モジュールのサイズを増加させる。

0003

大部分の既存のパワーデバイスパッケージング構造は、ワイアボンド多層基板(例えば、ダイレクトボンド銅(DBC)基板)を使用し、パッケージング構造への電気的および熱的接続性を与えるために、リードを付けられる(例えば、リードフレーム等)またはボルトで留めた端子を設けられる。ワイアボンドは、パッケージング構造の一方の表面からパッケージピンへの接続部を形成し、パッケージピンはその時には外部回路へのインターフェースとなり、DBCがパッケージング構造の他方の表面に接続される(例えば、他方の表面にはんだ付けされる)。しかしながら、DBCは、材料の観点および処理の観点の両方から−パッケージング構造内にDBCを含ませるときに、パッケージング構造にDBCを接合するために必要なはんだ付けプロセスおよび溶剤洗浄プロセスなどの追加の処理ステップおよび温度エクスカーションを必要とするので−パッケージング構造にかなりのコストを付加することが認識される。ワイアボンドおよびリードがパッケージの効率を低下させるかなりの寄生インダクタンスを付加することもまた認識される。ワイアボンドはまた、パッケージにかなりの高さを付加する。パッケージング構造上のリードがより高い熱サイクル信頼性を可能にし、厳しい感湿レベル(Moisture Sensitivity Level)(MSL)必要条件を受けないとはいえ−パワーモジュール内のリードまたは端子は極めて大きいことがあり、PCB上のモジュールフットプリントおよび厚さに影響を及ぼし、高いインダクタンスに起因して電気的性能にも悪影響を与えることがあることがさらに認識される。

0004

これゆえ、極めて小さなインダクタンスを有する非常に薄いパッケージ構造を提供するために、多層DBCまたはPCB基板およびワイアボンド接続の必要性をなくした半導体デバイスパッケージ構造を提供することが望ましいはずである。システム微細化がパッケージの電気的性能および信頼性性能を向上させることを可能にするために、高デバイス密度および小さなフットプリントを有することはこのようなパッケージ構造にとってさらに望ましいはずである。

先行技術

0005

米国特許出願公開第2012/0320545号公報

課題を解決するための手段

0006

本発明の一態様によれば、パッケージ構造は、第1の誘電体層と、第1の誘電体層に取り付けられた少なくとも1つの半導体デバイスと、それ自体の中に少なくとも1つの半導体デバイスを埋め込むように第1の誘電体層に付けられた埋め込み材料であって、埋め込み材料が1つまたは複数の追加の誘電体層を含む、埋め込み材料とを含む。本パッケージ構造は、少なくとも1つの半導体デバイスに形成された第1の誘電体層内に形成された複数のビアと、少なくとも1つの半導体デバイスへの電気的相互接続部を形成するために、複数のビア内およびパッケージ構造の1つまたは複数の外側に面した表面に形成された金属インターコネクトと、外部回路への第2レベルの接続を可能にするために、パッケージ構造の一方の端部においてパッケージ構造の1つまたは複数の外側に面した表面に設置された入力/出力(I/O)接続部も含む。本パッケージ構造は、パッケージ構造の一方の端部のI/O接続部が外部回路への第2レベルの接続を形成するためにコネクタに電気的に接続された状態で、外部回路に垂直にパッケージを実装するために外部回路上に形成されたコネクタとインターフィットするように構成される。

0007

本発明の別の一態様によれば、半導体デバイスパッケージ構造を製造する方法は、接着剤によって第1の誘電体層に少なくとも1つの半導体デバイスを取り付けるステップと、少なくとも1つの半導体デバイスの付近に配置されるように第1の誘電体層に埋め込み材料を付けるステップと、埋め込み材料が少なくとも1つの半導体デバイスの周りに存在するすべての空隙を埋めるようにさせ、かつ埋め込み材料中に少なくとも1つの半導体デバイスを埋め込むためのラミネーションプロセスを実行するステップであって、第1の誘電体層がラミネーションプロセス中には溶融流動もしない、ラミネーションプロセスを実行するステップとを含む。本方法は、少なくとも1つの半導体デバイスまで複数のビアを形成するステップと、少なくとも1つの半導体デバイスへの電気的相互接続部を形成するために、複数のビア内およびパッケージ構造の1つまたは複数の外側表面の少なくとも一部を覆って金属インターコネクトを形成するステップと、パッケージ構造の一方の端部にだけ、パッケージ構造の外側に面した表面のうちの1つまたは複数に入力/出力(I/O)接続部を形成するステップであって、I/O接続部が外部回路への第2レベルの接続を可能にする電気的リードを含む、I/O接続部を形成するステップも含む。

0008

本発明のさらに別の一態様によれば、パッケージ構造は、それ自体の少なくとも一部に付けられた接着剤を有する第1の誘電体層と、接着剤によって第1の誘電体層に取り付けけられた1つまたは複数の半導体デバイスと、それ自体の中に1つまたは複数の半導体デバイスを埋め込むように1つまたは複数の半導体デバイスの付近の第1の誘電体層に配置された埋め込み材料と、少なくとも1つの半導体デバイスまで形成された複数のビアと、1つまたは複数の半導体デバイスへのおよびパッケージ構造内のすべての電気的および熱的相互接続部を形成するために複数のビア内に形成された金属インターコネクトと、外部回路への第2レベルの接続を可能にするためにパッケージ構造の少なくとも1つの外側表面に形成された入力/出力(I/O)接続部とを含み、I/O接続部は、パッケージ構造のI/O接続部をソケットまたはリセス内にインターフィットするときに、パッケージ構造が外部回路内に部分的に埋め込まれるように、外部回路内に形成されたソケットまたはリセスとインターフィットするように構成される。

0009

これらのおよびその他の長所および特徴は、添付した図面に関連して与えられる本発明の好ましい実施形態の下記の詳細な説明からさらに容易に理解されるであろう。

0010

図面は、本発明を実施するために現在検討されている実施形態を図示する。

図面の簡単な説明

0011

本発明の実施形態による、パワーオーバーレイ(POL)パッケージ構造の模式断面側面図である。
本発明の実施形態による、POLパッケージ構造の模式断面側面図である。
本発明の実施形態による、POLパッケージ構造の模式断面側面図である。
図1および図2のPOLパッケージ構造の一方の端部に形成された入力/出力(I/O)接続部の前面図および裏面図である。
本発明の実施形態による、プリント回路基板(PCB)のコネクタ中に挿入された/埋め込まれた図1および図2のPOLパッケージ構造の前面図および側面図である。
本発明の実施形態による、プリント回路基板(PCB)のコネクタ中に挿入された/埋め込まれたPOLパッケージ構造の側面図である。
本発明の実施形態による、パッケージ構造およびPCBに取り付けられたヒートシンクを有する、プリント回路基板のコネクタ中に挿入された/埋め込まれた図1および図2のPOLパッケージ構造の側面図である。
本発明の実施形態による、PCBに実装された/埋め込まれたPOLパッケージ構造の模式断面側面図である。
本発明の実施形態による、PCBに実装された/埋め込まれたPOLパッケージ構造の模式断面側面図である。

実施例

0012

本発明の実施形態は、パワーモジュールにおいて半導体デバイスへのすべての電気的および熱的相互接続部を形成するパワーオーバーレイ(POL)インターコネクトを有する埋め込み型パワーモジュールパッケージ構造、ならびにこのようなパッケージ構造を形成する方法を提供する。パッケージ構造を、2軸において「極薄」構成を有するように構成し、そしてパッケージ構造を実装する外部回路(例えば、PCB)内に部分的に埋め込むことができる。

0013

図1を参照すると、POLパッケージングおよびインターコネクト構造10を、本発明の実施形態にしたがって示す。パッケージ構造10は、1つまたは複数の半導体デバイス12、13を含み、これらを「パワーデバイス」または「非パワーデバイス」として一般的に記述することができるいずれかの形態とすることが可能であり、したがって、例えば、ダイ、ダイオードMOSFETトランジスタ特定用途向け集積回路ASIC)、またはプロセッサの形態にすることが可能である。3個のパワー半導体デバイス12および1個の非パワー半導体デバイス13(すなわち、ゲートドライバ)を図1に示すが、より少ない数またはより多くの数の半導体デバイスまたは電子部品POL構造10内に含むことができることが認識される。直接金属インターコネクトがデバイスへのすべての電気的および/または熱的相互接続部を形成するように、半導体デバイス12、13をパッケージ構造10内部にパッケージングする。

0014

図1に示すように、例示的な実施形態によれば、パッケージ構造10は、パッケージ構造10の対向する面のそれぞれの上に誘電体層を含み(その間に半導体デバイス12、13が配置されている)、これらの層を一般に第1の誘電体層14および第2の誘電体層16と呼ぶ。パッケージ構造10が第1の誘電体層14および第2の誘電体層16の両方を含むが、本発明の実施形態は、第1の誘電体層14だけを含む場合のあることが認識される。図1では、誘電体層14、16はラミネーションまたは薄膜の形態で設けられ、使用中およびフレーム処理中にビアに対する機械的安定性および温度安定性を与えるように、ならびに適切な誘電特性電圧破壊強度およびビア形成とPOL処理に対する加工性を与えるように選択された材料で形成する−したがって、誘電体層14、16を「POL誘電体」と呼ぶことが可能である。加えて、誘電体層14、16を形成する材料を、パッケージ構造10に行われるラミネーションプロセス中に安定なままであるように選択する。すなわち、パッケージ構造10へのラミネーションプロセス中に誘電体層14、16が流れ出ないよう構成するように、適切な材料で誘電体層14、16を形成する。したがって、本発明の実施形態によれば、誘電体層14、16を、Kapton(登録商標)、Ultem(登録商標)、ポリテトラフロロエチレンPTFE)、Upilex(登録商標)、ポリスルホン材料(例えば、Udel(登録商標)、Radel(登録商標))、または液晶高分子(LCP)材料もしくはポリイミド材料などの別の高分子膜などの誘電体材料のうちの1つまたは複数で形成することができる。明確性のためおよび誘電体層14、16をパッケージ構造10内の他の誘電体材料と区別するために、誘電体層14、16を以降ポリイミド層14、16と呼ぶが、この用語は特定の誘電体材料から層14、16を形成することに限定することを意味しない。

0015

図1に示すように、ポリイミド層14、16は、下記にさらに説明するように、両方の表面にビアおよびパターニングした金属インターコネクトを形成する能力を与えるために、パッケージ構造10の両側、すなわち、パッケージ構造の表面および裏面18、20に設けられる。デバイス12、13は接着剤22でポリイミド層14、16に取り付けられた状態で、ポリイミド層14、16の間に配置される。本発明の実施形態によれば、ポリイミド層14、16間に設けられる埋め込み材料24(すなわち、封入剤)は、パッケージ構造10内に含まれ、ポリイミド層14、16は、半導体デバイス12、13の周りおよびポリイミド層14、16間に存在することがあるパッケージ構造10内部の空のギャップを埋めるように働き、一実施形態によれば、ポリイミド層14をデバイス12、13に「接着する」ことができ、したがって、1つまたは複数の材料で形成することができる。

0016

本発明の一実施形態によれば、図1に示すように、埋め込み材料24は、「薄膜」または「パネル」または「シート」の形態で設けられる1つまたは複数の誘電体層26からなり、その結果、必要な場合には、半導体デバイス12、13の周りおよびポリイミド層14、16の間の領域を埋めるために要求される必要な高さ/厚さまで、複数の誘電体シート26を相互に積層することが可能である。誘電体シート26を、例えば、プリプレグ材料、プリント回路基板コア材料高分子樹脂、または他の適切な接着剤などの電気的絶縁性材料から形成する。一実施形態によれば、電気的絶縁性誘電体シート26を、未硬化または部分硬化(すなわち、B−ステージ)のいずれかの形態で設けることができ、その結果、電気的絶縁性誘電体シートをその予備硬化膜形態で容易に積層することが可能である。別の一実施形態によれば、電気的絶縁性誘電体シート26を、硬化させたコア材料のシートおよび流動可能なプリプレグ材料のシートまたはポリイミドのシートおよび流動可能な接着剤(例えば、層22)の混合物などの硬化させたシートおよび未硬化のシートの両方として設けることができる。セラミックまたはガラスなどの他の絶縁性材料も使用することができる。本発明の一実施形態によれば、誘電体シート26は、誘電体シート内に半導体デバイス12、13を受けるために誘電体シート内に形成された開口部/切欠き部28を含み、半導体デバイス12、13の周りにシート26を配置することに適応する。あるいは、誘電体シート26の断片を半導体デバイス12、13の周りに設置することができることが認識される。

0017

埋め込み材料24を、「薄膜」または「パネル」または「シート」の形態で設けた1つまたは複数の誘電体層26からなるとして上に説明したが、埋め込み材料24は他の材料を含むことができることが認識される。例えば、埋め込み材料24である誘電体スタックは、ラミネーションプロセスを受けたときに溶融せずかつ流動しない、例えば、金属の層または厚い銅を有する誘電体膜の層からなり得る。このような実施形態では、これらの層を、デバイス12、13から必要に応じて電気的に分離させるはずであるが、熱を拡散させ雰囲気へ伝達させるビアと接続することが可能な熱拡散埋め込み型構造として機能するという利点を持つ。回路密度を増加させるための追加の配線経路層を設けるために、メタライゼーションを有するこれらの埋め込まれた層をパターニングし、相互接続することも可能である。

0018

パッケージ構造10内部の空のギャップを埋めるために、誘電体シート26は、誘電体シート26のすべてまたは一部を「溶融」させかつ流動させる(典型的には、真空雰囲気で、高温で、かつ機械的圧力下での)ラミネーション/硬化プロセスを受ける。誘電体シート26は、このようにそれ自体の薄膜の形態を失い、半導体デバイス12、13の周囲およびポリイミド層14、16間のすべての空の空隙を埋めるように流動し、その結果、一般に周囲環境から半導体デバイス12、13を保護しかつ機械的完全性および電気的分離を与える誘電性封入剤24が設けられる。

0019

図2をここで参照すると、埋め込み材料24が接着剤22のみから形成されるパッケージ構造10の代替実施形態を示す。すなわち、半導体デバイス12、13が非常に薄い場合には、半導体デバイスを封入するために誘電体層26を必要としなくてもよい。その代わりに、半導体デバイス12、13が取り付けられる領域を越えて、接着剤22がポリイミド層14の表面にコーティングされ、そしてラミネーション中には、この接着剤22は、半導体デバイス12、13の周囲およびポリイミド層14、16間のギャップを埋めるのに十分である。図2ではポリイミド層14、16が互いに平行であるとして示したが、ポリイミド層14、16が平行でない配置をもたらすようにダイが存在しない領域では2つのポリイミド層14、16間のギャップを小さくできるので、ポリイミド層14、16のこのような配置は、必ずしも必要でないことが認識される。

0020

図1および図2に示したパッケージ構造10の実施形態のそれぞれにおいて、複数のビア30を、半導体デバイス12、13の表面32までポリイミド層14を貫通して形成する。パワー半導体デバイス12に対しては、ビア30を、(例えば、GaNパワーデバイスに対するように)半導体デバイス12の表面32まですべて形成することができる、またはそれよりも、電気的および熱的必要条件を満足させるために(例えば、必要とされる電気的接続部を作り、パワー半導体デバイスから熱を取り除くために)、半導体デバイス12の表面および裏面34の両方に、ビア30を形成することができる。その後、パッケージ構造内に電気的および熱的接続部/経路を設けるために、金属インターコネクト38がパッケージ構造10内に形成され、インターコネクト38はビア30内、およびビア30の外でありポリイミド層14、16の外側に面した表面および裏面18、20にそれぞれ形成され、その結果、パッケージ構造10の表面および裏面18、20の両者とも、これらの上に形成されたインターコネクトを含む。本発明の実施形態によれば、金属インターコネクト38は、デバイス12、13内に直接電気的接続を形成する堅固な電気メッキした銅インターコネクトとして形成される「POLインターコネクト」を含む。デバイス上のメタライゼーションに応じて、いくつかの実施形態では、上に銅をメッキすることが可能なスパッタリングした銅シード層とともに、スパッタリングした接着剤層チタンクロム等)を設ける。図1および図2に示すように、パッケージ構造10への電気的および熱的接続部を設けるなどのため、所望の形状に金属インターコネクト38をパターニングし、エッチングする。一実施形態によれば、パッケージ構造10の表側および/または裏側に大面積の熱的および電気的接続部(すなわち、銅パッド)を設けるために、金属インターコネクト38をパターニングしエッチングする。銅パッドは、下記にさらにより詳細に説明するように、例えば、ヒートシンクへのパッケージ構造の取り付けを可能にする。

0021

図1および図2のパッケージ構造10を、誘電体層内に形成した金属インターコネクト38を有する誘電体層14、16だけを含むように示したが、パッケージのさらなる強化を実行し得ることが認識される。すなわち、図3に示すように、パッケージ構造10内の配線経路を増加させるために、1つまたは複数の追加の金属回路層39(すなわち、誘電体層およびパターニングした金属インターコネクト)を、パッケージング構造の表面および裏面18、20のそれぞれに付けることが可能である。

0022

別の実施形態によれば、(図3におけるように)パッケージ構造10に追加の金属回路層を追加することよりはむしろ、誘電体層14、16の内側に(すなわち、デバイス12、13の側に)金属層(図示せず)を追加することによって、配線経路をパッケージング構造内に増加させることが可能である。そのような実施形態では、したがって、金属層が各誘電体層14、16の両側に存在するはずである。

0023

ここで図1図3を参照すると、本発明の実施形態によれば、電気的入力出力接続部(I/O)40をパッケージ構造10上に設け、これはプリント回路基板(PCB)などの外部回路にパッケージ構造10を電気的に接続する「電気的リード」として働く−すなわち、外部回路への第2レベルの相互接続部を形成するために、I/O接続部40を利用する。パッケージ構造の表面および/または裏面18、20に形成される、例えば、銅パッドまたはメッキした銅のトレースとして、I/O接続部40を形成することができる。I/O接続部は、システムレベルでの完全な電気的機能確立し、その結果、追加の/別個のリード、端子、またはリードフレームは、POLパッケージ構造10内では必要なく、非常に向上した電気的性能および機械的性能を有する極薄の微細化した電気パッケージをもたらす。

0024

本発明の例示的な実施形態によれば、PCBへの第2レベルの相互接続を可能にするI/O接続部40を、表面および裏面18、20の一方または両方のパッケージ構造の一方の端部42にすべて設置する。I/O接続部40を形成した端部42の詳細図を図4Aおよび図4Bに示し、これは、端部42のパッケージ構造10の表面および裏面18、20を図示する。図4Aおよび図4Bに示すように、I/O接続部40の(誘電体層14、16上の)リード44を形成する銅パッドおよび/またはメッキした銅のトレースを、パッケージ構造10の端部42に形成する。一実施形態によれば、そして図1および図2に最も良く分かるように、端部42のI/O接続部40を覆わないままにして、パターニングしたPOLインターコネクトの銅に対する保護コーティングを設けるために、表面および/または裏面18、20の残部を覆って−すなわち、パターニングしたPOLインターコネクト38を覆って−はんだマスク46を付けることができる。加えて、(はんだマスクによっても露出されたままの)パターニングしたPOLインターコネクト38の露出した領域上にまたはパターニングしたPOLインターコネクト38の全表面上に、はんだ仕上げまたは他の金属仕上げ(図示せず)を施せることが認識される。

0025

パッケージ構造10のI/O接続部40をすべて端部42に設けることによって、パッケージ構造10を、PCBを立てて接続するように構成する。PCB48を有するパッケージ構造10のこのような配置を、図5Aおよび図5Bの前面図および側面図を通して示し、パッケージ構造10の端部42がPCB48上のコネクタまたはソケット50へと挿入され、その結果、I/O接続部40がコネクタ50との直接電気的接続を形成する。PCB48に対して直立した向きで(すなわち、垂直に)立ててパッケージ構造10を実装することは、パッケージ構造10のフットプリントを最小にし、したがって基板面積を節約するが、PCBアセンブリの高さを高くするように働く。しかしながら、本発明の一実施形態によれば、図6に示すように、ソケット50を挿入した後でパッケージ構造を曲げることによって、パッケージ構造10の高さを低くすることが可能である。曲げるにあたり、パッケージ構造10の一部/大部分は、PCB48に平行であり、一実施形態では、ダイ/半導体デバイスを含むパッケージ構造の一部がPCBに平行であるように構成される。

0026

図7をここで参照すると、本発明の一実施形態によれば、パッケージ構造の熱除去支援するためおよび熱管理を容易にするために、1つまたは複数のヒートシンク52を、表面および/または裏面18、20でパッケージ構造10に結合させる。図7はパッケージ構造10に取り付けられた2つのヒートシンク52を示すが、1つのヒートシンク52だけをパッケージ構造の裏側20などのパッケージ構造に取り付けることができることが認識される。構造の裏側20(および/または表側18)に熱インターフェース材料TIM)54を付加することなどにより、ヒートシンク52をパッケージ構造10に結合させることができる。すなわち、ヒートシンク52へのボンディングおよびエネルギー熱伝達を与えるために、熱伝導性を有するTIM54の層を、POL構造10の上におよびPOLインターコネクト38(およびはんだマスク46)を覆って付ける。適切なTIMの例は、制限なしに、接着剤、グリースジェルパッド、膜、液体金属圧縮性金属、および相変化材料を含む。例えば、液体金属TIMは、典型的には、パワーエレクロクス用途において典型的に遭遇する温度にわたって液体状態であるインジウムガリウム合金である。圧縮性金属は、ヒートシンクとPOL接合表面との間の密接な接触を作るために十分に柔軟であり、例えば、インジウムを含むことができる。

0027

ヒートシンク52は、パッケージ構造10からの熱の除去を高めるのに加えて、PCB48に立てて実装する際にパッケージ構造への機械的な支持も提供する。すなわち、(TIM54を介して)パッケージ構造10に取り付けられることに加えて、ヒートシンク52は、パッケージ構造10に支えを提供するようにPCB48にも結合される。1つまたは2つのヒートシンク52をパッケージ構造10に取り付けるかどうかに応じて、ヒートシンク52は、パッケージ構造の片側または両側のいずれかでパッケージ構造10に対する追加の構造的支持をこのように与えて、PCB48に対してその直立した向きにパッケージ構造10を維持することに役立つことができる。

0028

図8および図9をここで参照すると、本発明のさらなる実施形態によるパッケージ構造60、62を示し、ここでは、パッケージ構造が実装される外部回路(例えば、PCB)内にパッケージ構造が部分的に埋め込まれるように構成され、2軸の「極薄」構成を有するパッケージ構造を含む。図8および図9に示したパッケージ構造60、62は、誘電体層間の埋め込み材料中に半導体デバイスを埋め込むことおよびPOLインターコネクトを使用することに関して図1および図2に図示したパッケージ構造10に類似の構成を有し、したがって、図1および図2のパッケージ構造10内の対応する構成要素と同じである図8および図9のパッケージ構造60、62内の構成要素は、同様に番号を付けられる。

0029

図8および図9に示すように、パッケージ構造60、62のそれぞれは、第1の誘電体層14と第2の誘電体層16(すなわち、ポリイミド層)との間に配置された半導体デバイス12、13を含むものとして示され、デバイス12、13は、接着剤22によってポリイミド層14、16に取り付けられ、1つまたは複数の誘電体層26から形成される埋め込み材料によって封入される。誘電体層は「膜」または「パネル」または「シート」の形態で設けられ、半導体デバイス12、13の周りおよびポリイミド層14、16の間の領域を埋めるために要求される必要な高さ/厚さまで相互に積層することが可能であり、誘電体シート26はラミネーション/硬化プロセスを受けたときに溶融および流動し、その結果、誘電体シート26は、それ自体の膜の形態を失い、半導体デバイス12、13の周囲およびポリイミド層14、16の間のすべての空の空隙を埋めるように流動する。

0030

パッケージ構造60、62内では、複数のビア30を、半導体デバイス12、13の表面32までポリイミド層14を貫通して形成する。パワー半導体デバイス12に関して、電気的および熱的必要条件を満足させるように、ビア30も半導体デバイス12の裏面34まで形成する。その後、パッケージ構造内に電気的および熱的接続部/経路を設けるために、金属インターコネクト38がパッケージ構造10内に形成され、インターコネクト38はビア30内、およびビア30の外でありポリイミド層14、16の外側に面した表面および裏面18、20にそれぞれ形成され、その結果、パッケージ構造10の表面および裏面18、20の両者とも、その上に形成されたインターコネクトを含む。本発明の実施形態によれば、金属インターコネクト38は、デバイス12、13内の直接電気的接続部を形成する堅固な電気メッキした銅インターコネクトとして形成される「POLインターコネクト」を含む。パッケージ構造10への電気的および熱的接続部を設けるなどのため、所望の形状に金属インターコネクト38をパターニングしエッチングする。

0031

図8を参照すると、電気的入力/出力接続部(I/O)64を構造のほぼ反対側の端部66のそれぞれのパッケージ構造10上に設け、これはプリント回路基板(PCB)などの外部回路48にパッケージ構造10を電気的に接続する「電気的リード」として働く。実施形態によれば、図8に示すように、I/O接続部64を、パッケージ構造10の表面18に形成する。したがって、電気的接続部を裏面20から表面18へ再配分するために、メタライズしたポリイミド層14、16および誘電体シート26を貫通して、スルービア68を形成する(すなわち、金属インターコネクト38を、スルービア68内に/を介して形成する)。I/O接続部64がパッケージ構造10の表面18にだけ形成されるように示したが、I/O接続部64を、パッケージの両方の表面に−すなわち、表面および裏面18、20に−代わりに形成することが可能であり、このような実施形態ではスルービア68が存在しないことが認識される。

0032

図8に示すように、パッケージ構造10の表面18に形成したI/O接続部64は、リード70を含む−リード70は、パッケージ構造の表面18に対して略平行に配向され、PCB48への第2レベルの相互接続部を形成するために利用される、例えば、銅パッドまたはメッキした銅のトレースとして形成される。表面18のI/O接続部64のリード70を覆わないままにして、インターコネクトの銅に対する保護コーティングを設けるために、表面18の残部を覆って−すなわち、パターニングしたPOLインターコネクト38を覆って−はんだマスク46を付けることができる。加えて、(はんだマスクによって露出したままの)パターニングしたPOLインターコネクト38の露出した領域にまたはパターニングしたPOLインターコネクト38の全体の表面に、はんだ仕上げまたは他の金属仕上げ(図示せず)を適用することができることが認識される。図8に示すように、パッケージ構造60を、PCB48に対して「横たわった(flat)」または平行な向きに配置し、PCB48のリセス52中へとパッケージ構造を配置することを介してPCB48中へと部分的に埋め込み、はんだ72がリード70の位置に付けられ、その結果、システムレベルでの完全な電気的機能を確立する。このようにして、追加の/別々のリード、端子、またはリードフレームは、POLパッケージ構造10内では必要なく、非常に向上した電気的性能および機械的性能を有する極薄の、微細化した電気パッケージをもたらす。パッケージ構造60がPCB48中へと部分的に埋め込まれるので、パッケージ構造を受けるためのリセスのない全体として平坦なPCBにパッケージ構造を実装するアセンブリと比較して、PCBアセンブリの高さは低くなる。

0033

図9をここで参照すると、パッケージ構造62は、表面18から垂直に外に延びるリード74を含むパッケージ構造10の表面18に形成されたI/O接続部64を含む−これはパッケージ構造62用のコネクタ化した構成を設けるためである。すなわち、表面18のI/O接続部64のリード74を、図8の実施形態におけるような平坦な銅パッド/トレースとして構築するよりはむしろ、I/O接続部64のリード74を、パッケージ構造62の表面18から外に向かって垂直に延びるように曲げられる銅ワイアまたはトレース(単独でまたはポリイミド材料、すなわち、ポリイミド14を含む)として形成する。図9に示すように、I/O接続部64の曲げたリード74を、PCB48中/上に形成したスロットまたはソケット76内部に挿入される/埋め込まれるように構成する。システムにおいて完全な電気的機能性(すなわち、PCBへの第2レベルの相互接続部)を確立するように、シンタリング、はんだ付け、または機械的接続(例えば、プレスばめ)を介してスロット/ソケット76内に、リード74をその後固定することが可能である。

0034

有利には、本発明の実施形態は、2軸の「極薄」構成を有するパッケージ構造をこのように提供し、パッケージ構造が実装される外部回路(例えば、PCB)内にパッケージ構造が部分的に埋め込まれることを可能にする構成を含む。パッケージ構造10内でPOLインターコネクトおよびI/O接続部を使用することにより、電気的および熱的機能性のために典型的に使用されるはずのワイアボンドおよび/または(DBC基板等のような)追加の多層基板に関する必要性をなくし、これによって、小さなインダクタンスループおよび磁束相殺ならびにインダクタンスを増加せることがあるワイアボンドおよび/またはより大きなリード/端子を削除することを提供することによって超低インダクタンスを有するパッケージを実現する。パッケージ構造10内にパワーデバイスをパッケージングする際にワイアボンドおよび多層基板をこのようになくすことは、システムの微細化がパッケージの電気的性能および信頼性性能を向上させることを可能にするように、高いデバイス密度を有する非常に小さな形状因子および小さなフットプリントを有するパッケージ構造10も可能にする。パッケージ構造のI/O接続部は、パッケージ構造が外部回路内に部分的に埋め込まれることを可能にし、(パッケージ構造の基板フットプリントを縮小させるために)PCBに対して立てて/垂直に、または(PCBアセンブリの総合的な高さを低くするために)PCBのリセス内部に横たえて、のいずれかでPCBのコネクタまたはリセス内にパッケージ構造を実装することを実現する本発明の実施形態を含む。

0035

それゆえ、本発明の一実施形態によれば、パッケージ構造は、第1の誘電体層と、第1の誘電体層に取り付けられた少なくとも1つの半導体デバイスと、それ自体の中に少なくとも1つの半導体デバイスを埋め込むように第1の誘電体層に付けられ、1つまたは複数の追加の誘電体層を含む、埋め込み材料とを含む。本パッケージ構造は、少なくとも1つの半導体デバイスに形成された第1の誘電体層内に形成された複数のビアと、少なくとも1つの半導体デバイスへの電気的相互接続部を形成するために、複数のビア内およびパッケージ構造の1つまたは複数の外側に面した表面に形成された金属インターコネクトと、外部回路への第2レベルの接続を可能にするために、パッケージ構造の一方の端部においてパッケージ構造の1つまたは複数の外側に面した表面に設置された入力/出力(I/O)接続部とをさらに含む。本パッケージ構造は、パッケージ構造の一方の端部のI/O接続部が外部回路への第2レベルの接続を形成するためにコネクタに電気的に接続された状態で、外部回路に垂直にパッケージを実装するために外部回路上に形成されたコネクタとインターフィットするように構成される。

0036

本発明の別の一実施形態によれば、半導体デバイスパッケージ構造を製造する方法は、接着剤によって第1の誘電体層に少なくとも1つの半導体デバイスを取り付けるステップと、少なくとも1つの半導体デバイスの付近に配置されるように第1の誘電体層に埋め込み材料を付けるステップと、埋め込み材料が少なくとも1つの半導体デバイスの周りに存在するすべての空隙を埋めるようにさせ、かつ埋め込み材料中に少なくとも1つの半導体デバイスを埋め込むためのラミネーションプロセスを実行するステップであって、第1の誘電体層がラミネーションプロセス中に溶融も流動もしない、ラミネーションプロセスを実行するステップとを含む。本方法は、少なくとも1つの半導体デバイスまで複数のビアを形成するステップと、少なくとも1つの半導体デバイスへの電気的相互接続部を形成するために、複数のビア内およびパッケージ構造の1つまたは複数の外側表面の少なくとも一部を覆って金属インターコネクトを形成するステップと、パッケージ構造の一方の端部にだけ、パッケージ構造の外側に面した表面のうちの1つまたは複数に入力/出力(I/O)接続部を形成するステップであって、I/O接続部が外部回路への第2レベルの接続を可能にする電気的リードを含む、I/O接続部を形成するステップも含む。

0037

本発明のさらに別の一実施形態によれば、パッケージ構造は、第1の誘電体層の少なくとも一部の上に付けられた接着剤を有する第1の誘電体層と、接着剤によって第1の誘電体層に取り付けられた1つまたは複数の半導体デバイスと、それ自体の中に1つまたは複数の半導体デバイスを埋め込むように1つまたは複数の半導体デバイスの付近の第1の誘電体層に配置された埋め込み材料と、少なくとも1つの半導体デバイスまで形成された複数のビアと、1つまたは複数の半導体デバイスへのおよびパッケージ構造内のすべての電気的および熱的相互接続部を形成するために複数のビア内に形成された金属インターコネクトと、外部回路への第2レベルの接続を可能にするためにパッケージ構造の少なくとも1つの外側表面に形成された入力/出力(I/O)接続部とを含み、I/O接続部は、パッケージ構造のI/O接続部をソケットまたはリセス内にインターフィットするときに、パッケージ構造が外部回路内に部分的に埋め込まれるように、外部回路内に形成されたソケットまたはリセスとインターフィットするように構成される。

0038

本発明を限られた数の実施形態だけに関連して詳細に説明してきているが、本発明がこのような開示した実施形態に限定されないことが容易に理解されるはずである。むしろ、本発明を、これまでに記述していない任意の数の変形形態代替形態置換形態、または等価な配置を組み込むように修正することが可能であり、しかしこれらは、本発明の要旨および範囲に相応する。加えて、本発明の様々な実施形態を説明してきているが、本発明の態様が説明した実施形態の一部だけを含み得ることを理解されたい。したがって、本発明は、上記の説明によって限定されるようには見なされるべきでなく、添付の特許請求の範囲の範囲によって限定されるだけである。

0039

10パッケージ構造
12半導体デバイス、パワー半導体デバイス
13 半導体デバイス
14 第1の誘電体層、ポリイミド層
16 第2の誘電体層、ポリイミド層
18 表面
20 裏面
22接着剤
24 埋め込み材料
26 誘電体層、誘電体シート
28 開口部/切欠き部
30ビア
32 表面
34 裏面
38 金属インターコネクト
39 追加の金属回路層
40 I/O接続部
42 端部
44リード
46はんだマスク
48プリント回路基板(PCB)
50ソケット
52ヒートシンク
52リセス
54熱インターフェース材料(TIM)
60 パッケージ構造
64 I/O接続部
66 端部
68スルービア
70 リード
72 はんだ
74 リード
76 ソケット

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

該当するデータがありません

関連する公募課題

該当するデータがありません

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 古河電気工業株式会社の「 ヒートシンク」が 公開されました。( 2020/10/29)

    【課題】本発明は、気相の作動流体の流通性を損なうことなく、大気圧に対する優れた耐圧性を有しつつ軽量化された熱輸送部材を備え、また、熱輸送部材の受熱部における入熱を均一化できるヒートシンクを提供する。【... 詳細

  • 古河電気工業株式会社の「 ヒートシンク」が 公開されました。( 2020/10/29)

    【課題】本発明は、ヒートシンクの設置スペースが制限される環境下、該設置スペースに禁止領域が存在していても、受熱部のドライアウトを防止しつつ放熱フィンの放熱性能を向上させることができ、また、受熱部におけ... 詳細

  • 日本精機株式会社の「 放熱構造」が 公開されました。( 2020/10/29)

    【課題・解決手段】熱伝導部材の位置ズレが抑制され、良好な放熱機能を得ることが可能な放熱構造を提供する。所定情報を表示する表示部11aを備えた表示素子11と表示素子11に照明光を供給する発熱電子部品とし... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

該当するデータがありません

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ