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技術 半導体装置及び電子機器

出願人 株式会社半導体エネルギー研究所
発明者 木村肇
出願日 2015年4月2日 (5年6ヶ月経過) 出願番号 2015-075919
公開日 2015年9月24日 (5年1ヶ月経過) 公開番号 2015-167361
状態 特許登録済
技術分野 パルスの操作 電子的スイッチ1 論理回路II
主要キーワード PチャネルMOS 補正用容量 電力消費抑制 ハイレベル入力 パルス入力信号 Nチャネル IN側 レベル電源電位
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図面 (20)

課題

トランジスタを用いたスイッチ回路を有するデジタル回路において、電源電圧入力信号振幅、トランジスタのしきい値電圧の関係に応じて適切に入力信号を補正し、好適な回路動作を可能とする。

解決手段

デジタル回路30は、電源電位DD、VSSが供給されるトランジスタ32、33を有するスイッチ回路31と、入力信号が印加される入力端INとトランジスタ32、33の制御端子ゲート)との間に接続された補正回路34、36とを有する。制御端子と入力端との間に接続された容量C2、C3と、該容量と制御端子との間のノードN5、N6と電源電位との間に設けられた、トランジスタ31、32と概ね同じしきい値を有するダイオード接続されたトランジスタ35、37と、トランジスタ35、37に直列に接続されたスイッチSW2、SW3とを有する。

概要

背景

従来、バイポーラトランジスタ電界効果トランジスタFET)などのトランジスタ
を用いたインバータ回路が広く用いられている。図36aに、トランジスタとしてMOS
FETを用いた従来のCMOSインバータ回路の典型的な例を示す。このCMOSインバ
タ回路200は、ハイレベル電源電位DDローレベル電源電位VSSとの間に直列
に接続された、しきい値電圧VTHPを有するP型MOSFET201としきい値電圧V
THNを有するN型MOSFET202とを有する(通常VTHPは負、VTHNは正)
。P型MOSFET201のソースはハイレベル電源電位VDDに接続され、N型MOS
FET202のソースはローレベル電源電位VSSに接続されている。両MOSFET2
01、202のドレインは互いに接続され、その接続点N(ノード)は出力端UTに接
続されている。また、これらMOSFET201、202のゲートは共に、ハイレベル入
電位INHとローレベル入力電位VINLの間で振幅する入力信号印加される入力
端INに接続されている。尚、本明細書において、特に断らない限り、回路素子の”接続
”は”電気的接続”を意味する。

このような構成を有するCMOSインバータ回路200の通常の動作を図36b及び図
36cに示す。尚、図36b及び図36cでは、MOSFET201、202のオン/オ
フ状態を示すためこれらMOSFET201、202をスイッチの記号で示した。図36
bに示すように、入力端INにハイレベル電源電位VDDからP型MOSFETのしきい
値電圧の絶対値|VTHP|を引いた値に等しいか或いはより高いハイレベル入力電位
INHが入力されるとP型MOSFET201はオフし、N型MOSFET202はオン
して出力端OUTにはローレベル電源電位VSSに概ね等しい電位が出力信号として供給
される。また、図36cに示すように、ローレベル電源電位VSSにN型MOSFETの
しきい値電圧の絶対値|VTHN|を加えた値と等しいか或いはより低いローレベル入力
電位VINLが入力端INに入力されるとP型MOSFET201はオンし、N型MOS
FET202はオフして出力端OUTにはハイレベル電源電位VDDに概ね等しい電位が
出力信号として供給される。

しかしながら、例えば動作電圧の低いIC等から入力信号が供給されるような場合、以
下の問題が生じ得る。図37aに示すように、入力端INに加えられるハイレベル入力
位VINHがハイレベル電源電位VDDからP型MOSFET201のしきい値電圧の絶
対値|VTHP|を引いた値より低い場合、P型MOSFET201においてゲート・ソ
ース間電圧VGS(=ゲート電位VG−ソース電位VS)<−|VTHP|となり、P型
MOSFET201はオフせず、その結果、両MOSFET201、202がオン状態
なり、出力端OUTにはP型MOSFET201とN型MOSFET202のオン状態抵
抗により分圧された電位が出力され、ローレベル電源電位VSSが出力されない。同様に
、入力端INに加えられるローレベル入力電位VINLがローレベル電源電位VSSにN
型MOSFET202のしきい値電圧の絶対値|VTHN|を加えた値より高い場合、N
型MOSFET202はオフせず、両MOSFET201、202がオン状態となり、出
力端OUTにハイレベル電源電位VDDが出力されない。このように入力電位VINH、
VINLと電源電位VDD、VSSとの間のレベルが異なることによりインバータ回路2
00のMOSFET201、202が確実にオン・オフせず、出力が所望の値とならない
場合、インバータ回路200の後段回路を駆動することができない、または、そのよう
な回路の動作が不確実になるといった問題が生じる。また、両MOSFET201、20
2が同時にオンしショート電流が流れることから、消費電力が増大するという問題も生じ
る。

上記したような問題を解決するため、第1の入力用インバータと第2の出力用インバー
タとを有するレベルシフタ回路において、容量(コンデンサ)とバイアス手段とによって
第1のインバータから第2のインバータへ入力される信号のDCレベルを変換することが
提案されている(特開平9−172367号公報参照)。しかしながらこの回路では、第
2のインバータを構成する各トランジスタのゲートと第1のインバータの出力との間に接
続されているDCレベル変換用容量はバイアス手段によって常にハイレベル電源電位また
はローレベル電源電位に接続されていることから、これら容量の充放電が回路の動特性
悪影響を与えたり(即ち回路動作速度の低下を招いたり)、或いは、これら容量の充放電
に伴う電力消費が無視できない程度に大きくなったりするという問題が生じ得る。また、
トランジスタのしきい値電圧にばらつきがあるような場合、各容量の静電容量を対応する
トランジスタに合わせることは困難であり、そのためDCレベル変換用容量の両端の電圧
が対応するトランジスタのしきい値電圧に整合せず、トランジスタのオン・オフを正確に
行うことができないという問題も発生し得る。

また、図36aに示したインバータ回路200では、例えば消費電力を抑制するため電
源電圧(VDD−VSS)が小さく、電源電圧がMOSFET201、202のしきい値
電圧の絶対値に対して十分大きくない場合、入力端INに印加される入力信号の振幅が電
源電圧と同じでも、MOSFET201、202に十分な電流を流して高速に駆動するこ
とができないという問題が生じることがある。これは、MOSFETを流れる電流に寄与
するのはゲート・ソース間電圧VGSではなく、VGS−VTHであることによる。例え
ば、図36aのインバータ回路200において、VDD=3.3V、VSS=0V(グラ
ンド)、P型MOSFET201のしきい値電圧VTHP=−2V、N型MOSFET2
02のしきい値電圧VTHN=3V、ハイレベル入力電位VINH=VDD=3.3V、
ローレベル入力電位VINL=VSS=0Vとする。入力端INにローレベル入力電位V
INLが加えられる場合、P型MOSFET201ではVGS−VTHP=−3.3−(
−2)=−1.3VとなりP型MOSFET201はオンし、N型MOSFET202で
はVGS−VTHP=0−3=−3VとなりN型MOSFET202はオフする。この場
合は、P型MOSFETのしきい値電圧(−2V)の絶対値が電源電圧(即ち入力信号の
振幅)に対して十分に小さいため、VGS−VTHPの絶対値を大きく(1.3V)とる
ことができ、問題は生じない。一方、入力端INにハイレベル入力電位VINHが加えら
れる場合、P型MOSFET201ではVGS−VTHP=0−(−2)=2VとなりP
型MOSFET201はオフし、N型MOSFET202ではVGS−VTHP=3.3
−3=0.3VとなりN型MOSFET202はオンするが、VGS−VTHPが0.3
Vと非常に小さいことから、流れる電流が小さくなり、N型MOSFET202を高速に
動作(オン)させることができない。勿論、電源電圧及び入力信号の振幅を大きくすれば
高速動作させることが可能となるが、消費電力が増大してしまう。

概要

トランジスタを用いたスイッチ回路を有するデジタル回路において、電源電圧、入力信号の振幅、トランジスタのしきい値電圧の関係に応じて適切に入力信号を補正し、好適な回路動作を可能とする。デジタル回路30は、電源電位VDD、VSSが供給されるトランジスタ32、33を有するスイッチ回路31と、入力信号が印加される入力端INとトランジスタ32、33の制御端子(ゲート)との間に接続された補正回路34、36とを有する。制御端子と入力端との間に接続された容量C2、C3と、該容量と制御端子との間のノードN5、N6と電源電位との間に設けられた、トランジスタ31、32と概ね同じしきい値を有するダイオード接続されたトランジスタ35、37と、トランジスタ35、37に直列に接続されたスイッチSW2、SW3とを有する。

目的

本発明は上記したような従来技術の問題点を解決するためのものであり、本発明の主な
目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であって、電源電圧、
入力信号の振幅、トランジスタのしきい値電圧の関係に応じて適切に入力信号を補正し、
好適な回路動作が可能なデジタル回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1乃至第5のトランジスタと、容量素子と、を有する半導体装置であって、前記第1のトランジスタのゲートは、前記容量素子の第1の端子電気的に接続され、前記第1のトランジスタの第1の端子は、第1の配線と電気的に接続され、前記第1のトランジスタの第2の端子は、前記第2のトランジスタの第1の端子と電気的に接続され、前記第2のトランジスタの第2の端子は、出力端子と電気的に接続され、前記容量素子の第1の端子は、前記第3のトランジスタの第1の端子と電気的に接続され、前記容量素子の第2の端子は、前記第4のトランジスタの第1の端子と電気的に接続され、前記容量素子の第2の端子は、前記第5のトランジスタの第1の端子と電気的に接続され、前記第4のトランジスタの第2の端子は、第2の配線と電気的に接続され、前記第5のトランジスタの第2の端子は、第3の配線と電気的に接続され、前記第4のトランジスタのゲートは、第4の配線と電気的に接続され、前記第5のトランジスタのゲートは、第5の配線と電気的に接続され、前記第1の配線は、電源電圧を供給することができる機能を有し、前記第2の配線は、信号を入力することができる機能を有し、前記第3の配線は、一定電圧を供給することができる機能を有し、前記第1乃至第5のトランジスタは、同じ極性を有することを特徴とする半導体装置。

請求項2

請求項1において、前記第1乃至第5のトランジスタは、Pチャネル型であることを特徴とする半導体装置。

請求項3

請求項1または請求項2に記載の半導体装置と、スイッチ、スピーカ、受像部、または、記憶媒体と、を有することを特徴とする電子機器

請求項4

を有することを特徴とする電子機器。

技術分野

0001

本発明は、トランジスタを用いたデジタル回路に関する。特に、入力信号振幅が電
電圧より小さい場合や、使用されているトランジスタのしきい値電圧に対して電源電圧
が十分大きくない場合に、入力信号のDCレベル補正して好適な回路動作を実現するた
めの補正回路を備えたデジタル回路に関する。

背景技術

0002

従来、バイポーラトランジスタ電界効果トランジスタFET)などのトランジスタ
を用いたインバータ回路が広く用いられている。図36aに、トランジスタとしてMOS
FETを用いた従来のCMOSインバータ回路の典型的な例を示す。このCMOSインバ
タ回路200は、ハイレベル電源電位DDローレベル電源電位VSSとの間に直列
に接続された、しきい値電圧VTHPを有するP型MOSFET201としきい値電圧V
THNを有するN型MOSFET202とを有する(通常VTHPは負、VTHNは正)
。P型MOSFET201のソースはハイレベル電源電位VDDに接続され、N型MOS
FET202のソースはローレベル電源電位VSSに接続されている。両MOSFET2
01、202のドレインは互いに接続され、その接続点N(ノード)は出力端UTに接
続されている。また、これらMOSFET201、202のゲートは共に、ハイレベル入
電位INHとローレベル入力電位VINLの間で振幅する入力信号が印加される入力
端INに接続されている。尚、本明細書において、特に断らない限り、回路素子の”接続
”は”電気的接続”を意味する。

0003

このような構成を有するCMOSインバータ回路200の通常の動作を図36b及び図
36cに示す。尚、図36b及び図36cでは、MOSFET201、202のオン/オ
フ状態を示すためこれらMOSFET201、202をスイッチの記号で示した。図36
bに示すように、入力端INにハイレベル電源電位VDDからP型MOSFETのしきい
値電圧の絶対値|VTHP|を引いた値に等しいか或いはより高いハイレベル入力電位
INHが入力されるとP型MOSFET201はオフし、N型MOSFET202はオン
して出力端OUTにはローレベル電源電位VSSに概ね等しい電位が出力信号として供給
される。また、図36cに示すように、ローレベル電源電位VSSにN型MOSFETの
しきい値電圧の絶対値|VTHN|を加えた値と等しいか或いはより低いローレベル入力
電位VINLが入力端INに入力されるとP型MOSFET201はオンし、N型MOS
FET202はオフして出力端OUTにはハイレベル電源電位VDDに概ね等しい電位が
出力信号として供給される。

0004

しかしながら、例えば動作電圧の低いIC等から入力信号が供給されるような場合、以
下の問題が生じ得る。図37aに示すように、入力端INに加えられるハイレベル入力
位VINHがハイレベル電源電位VDDからP型MOSFET201のしきい値電圧の絶
対値|VTHP|を引いた値より低い場合、P型MOSFET201においてゲート・ソ
ース間電圧VGS(=ゲート電位VG−ソース電位VS)<−|VTHP|となり、P型
MOSFET201はオフせず、その結果、両MOSFET201、202がオン状態
なり、出力端OUTにはP型MOSFET201とN型MOSFET202のオン状態抵
抗により分圧された電位が出力され、ローレベル電源電位VSSが出力されない。同様に
、入力端INに加えられるローレベル入力電位VINLがローレベル電源電位VSSにN
型MOSFET202のしきい値電圧の絶対値|VTHN|を加えた値より高い場合、N
型MOSFET202はオフせず、両MOSFET201、202がオン状態となり、出
力端OUTにハイレベル電源電位VDDが出力されない。このように入力電位VINH、
VINLと電源電位VDD、VSSとの間のレベルが異なることによりインバータ回路2
00のMOSFET201、202が確実にオン・オフせず、出力が所望の値とならない
場合、インバータ回路200の後段回路を駆動することができない、または、そのよう
な回路の動作が不確実になるといった問題が生じる。また、両MOSFET201、20
2が同時にオンしショート電流が流れることから、消費電力が増大するという問題も生じ
る。

0005

上記したような問題を解決するため、第1の入力用インバータと第2の出力用インバー
タとを有するレベルシフタ回路において、容量(コンデンサ)とバイアス手段とによって
第1のインバータから第2のインバータへ入力される信号のDCレベルを変換することが
提案されている(特開平9−172367号公報参照)。しかしながらこの回路では、第
2のインバータを構成する各トランジスタのゲートと第1のインバータの出力との間に接
続されているDCレベル変換用容量はバイアス手段によって常にハイレベル電源電位また
はローレベル電源電位に接続されていることから、これら容量の充放電が回路の動特性
悪影響を与えたり(即ち回路動作速度の低下を招いたり)、或いは、これら容量の充放電
に伴う電力消費が無視できない程度に大きくなったりするという問題が生じ得る。また、
トランジスタのしきい値電圧にばらつきがあるような場合、各容量の静電容量を対応する
トランジスタに合わせることは困難であり、そのためDCレベル変換用容量の両端の電圧
が対応するトランジスタのしきい値電圧に整合せず、トランジスタのオン・オフを正確に
行うことができないという問題も発生し得る。

0006

また、図36aに示したインバータ回路200では、例えば消費電力を抑制するため電
源電圧(VDD−VSS)が小さく、電源電圧がMOSFET201、202のしきい値
電圧の絶対値に対して十分大きくない場合、入力端INに印加される入力信号の振幅が電
源電圧と同じでも、MOSFET201、202に十分な電流を流して高速に駆動するこ
とができないという問題が生じることがある。これは、MOSFETを流れる電流に寄与
するのはゲート・ソース間電圧VGSではなく、VGS−VTHであることによる。例え
ば、図36aのインバータ回路200において、VDD=3.3V、VSS=0V(グラ
ンド)、P型MOSFET201のしきい値電圧VTHP=−2V、N型MOSFET2
02のしきい値電圧VTHN=3V、ハイレベル入力電位VINH=VDD=3.3V、
ローレベル入力電位VINL=VSS=0Vとする。入力端INにローレベル入力電位V
INLが加えられる場合、P型MOSFET201ではVGS−VTHP=−3.3−(
−2)=−1.3VとなりP型MOSFET201はオンし、N型MOSFET202で
はVGS−VTHP=0−3=−3VとなりN型MOSFET202はオフする。この場
合は、P型MOSFETのしきい値電圧(−2V)の絶対値が電源電圧(即ち入力信号の
振幅)に対して十分に小さいため、VGS−VTHPの絶対値を大きく(1.3V)とる
ことができ、問題は生じない。一方、入力端INにハイレベル入力電位VINHが加えら
れる場合、P型MOSFET201ではVGS−VTHP=0−(−2)=2VとなりP
型MOSFET201はオフし、N型MOSFET202ではVGS−VTHP=3.3
−3=0.3VとなりN型MOSFET202はオンするが、VGS−VTHPが0.3
Vと非常に小さいことから、流れる電流が小さくなり、N型MOSFET202を高速に
動作(オン)させることができない。勿論、電源電圧及び入力信号の振幅を大きくすれば
高速動作させることが可能となるが、消費電力が増大してしまう。

発明が解決しようとする課題

0007

本発明は上記したような従来技術の問題点を解決するためのものであり、本発明の主な
目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であって、電源電圧、
入力信号の振幅、トランジスタのしきい値電圧の関係に応じて適切に入力信号を補正し、
好適な回路動作が可能なデジタル回路を提供することである。

0008

本発明の第2の目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であ
って、入力信号の振幅が電源電圧(ハイレベル電源電位とローレベル電源電位の差)より
小さい場合でも、確実にトランジスタをオンオフさせることが可能なデジタル回路を提供
することである。

0009

本発明の第3の目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であ
って、入力信号の振幅が電源電圧より小さい場合でも、動特性を悪化させることなく、確
実にトランジスタをオンオフさせることが可能なデジタル回路を提供することである。

0010

本発明の第4の目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であ
って、入力信号の振幅が電源電圧より小さい場合でも、スイッチ回路に含まれるトラン
スタ制御端子に接続されたDCレベル変換用容量を対応するトランジスタのしきい値電
圧に応じた適切な値に充電してトランジスタを確実に動作させることが可能なデジタル
路を提供することである。

0011

本発明の第5の目的は、トランジスタを用いたスイッチ回路を有するデジタル回路であ
って、電源電圧がトランジスタのしきい値電圧の絶対値に対して十分大きくない場合でも
、トランジスタに十分な電流を流して高速動作をさせることが可能なデジタル回路を提供
することである。

課題を解決するための手段

0012

前記目的を達成するため、本発明に基づくと、入力端と出力端の間に接続されたスイッ
チ回路を有し、該スイッチ回路は、第1の端子と、第2の端子と、制御端子とを備え、第
1の端子に対する制御端子の電位を変えることでオン/オフ制御することが可能な第1の
トランジスタを含み、第1のトランジスタの第1の端子には、少なくとも通常動作におい
て第1の電源電位が印加され、第1のトランジスタのオン/オフ状態が前記出力端におけ
る信号に影響を与え得るデジタル回路であって、通常動作においては、第1のトランジス
タをオフするための第1の入力電位と第1のトランジスタをオンするための第2の入力電
位との間で振幅する入力信号が入力端に印加され、該デジタル回路は入力端と第1のトラ
ンジスタの制御端子との間に接続された補正回路を有し、この補正回路は、a)一方の端
子が入力端に接続され、他方の端子が第1のトランジスタの制御端子に接続された容量と
、b)通常動作に先立つ設定動作において、容量に蓄積される電荷をその両端の電圧が所
定の値となるように設定するための導電経路を定めるための少なくとも1つのスイッチと
を有し、通常動作において、少なくとも1つのスイッチの状態は容量の両端の電圧を保存
するよう設定されることを特徴とするデジタル回路が提供される。

0013

このような構成により、通常動作に先立つ設定動作において、電源電圧、入力信号の振
幅、第1のトランジスタのしきい値電圧等に応じて容量の両端の電圧を適切に設定するこ
とで、通常動作において入力信号のDCレベルを補正し、好適な回路動作を実現すること
ができる。通常動作においては、設定された容量の両端の電圧(または電荷)を保持する
ようにスイッチの設定がなされるため、容量がデジタル回路の動特性に悪影響を及ぼす(
即ち、動作速度を低下させる)心配がない。むしろ、容量はトランジスタの寄生容量に対
して直列に接続されトータルの容量を低下させることから、動特性の向上に寄与し得る。
さらに、設定動作を頻繁に行う必要もないため設定動作に伴う電力消費も僅かですむ。

0014

好ましくは、補正回路は、第1の端子と、第2の端子と、制御端子とを備え、第1の端
子に対する制御端子の電位を変えることでオン/オフ制御することが可能な、第1のトラ
ンジスタと同じ導電型で且つ概ね同じしきい値電圧を有する第2のトランジスタであって
、該第2のトランジスタの第1の端子は第1の電源電位に接続され、該第2のトランジス
タの第2の端子と制御端子は互いに接続され且つ前記した容量と第1のトランジスタの制
御端子との間のノードに接続された第2のトランジスタを更に有し、少なくとも1つのス
イッチは、第2のトランジスタに直列に接続された第1のスイッチを含み、通常動作では
、第1のスイッチはオフである。

0015

典型的には、第1及び第2のトランジスタはFETからなり、第1及び第2のトランジ
スタの第1の端子、第2の端子及び制御端子は、それぞれ、ソース、ドレイン及びゲート
からなる。電源電位としてハイレベル電源電位とローレベル電源電位が供給され、入力信
号がハイレベル入力電位とローレベル入力電位の間で振幅するとき、例えば第1のトラン
ジスタがP型MOSFETの場合、第1の電源電位はハイレベル電源電位、第1の入力電
位はハイレベル入力電位とすることができる。また、第1のトランジスタが例えばN型M
SFETの場合、第1の電源電位はローレベル電源電位、第1の入力電位はローレベル
入力電位とすることができる。

0016

本発明の一好適実施例によれば、入力信号の振幅が電源電圧より小さい場合でも、確実
に第1のトランジスタをオンオフさせるべく設定動作がなされる。即ち、設定動作におい
て、第1のスイッチがオンした状態で、第2のトランジスタがオフするまで容量の一方の
端子に第1の入力電位に概ね等しい電位が印加される。ここで、第2のトランジスタがオ
フするとは実質的にオフすることを意味し、必ずしも完全にオフする(即ち第2のトラン
ジスタを流れる電流が完全にゼロになる)必要はなく、第2のトランジスタを流れる電流
が十分小さくなっていればよい。このように設定動作において、第2の端子と制御端子が
互いに接続された(即ちダイオード接続された)第2のトランジスタを通じて第1のトラ
ンジスタの制御端子と入力端との間に接続された容量へと第2のトランジスタがオフする
まで若しくは電流値が非常に小さくなるまで電流を流すことで、容量をその両端の電圧が
第1の電源電位と第1の入力電位の差及び第1のトランジスタのしきい値電圧を反映した
適切な電圧となるように充電することができる。これにより、通常動作では、充電された
容量の電圧を入力信号に加えて、第1のトランジスタの制御端子に印加することにより、
第1のトランジスタを確実にオンオフすることが可能となる。第1のトランジスタのしき
い値電圧を容量の電圧に反映することができるのは、第1のトランジスタのしきい値電圧
と、第2のトランジスタのしきい値電圧とが概ね等しいことによる。尚、第1のトランジ
スタと第2のトランジスタのしきい値電圧は等しいことが望ましいが、多少異なっていて
も、設定動作において入力信号補正用の容量を適切に充電してデジタル回路を正常に動作
させることができればよい。また、トランジスタとしてFETを用いる場合、しきい値電
圧はN型がプラス、P型がマイナスの場合が多いが、しきい値電圧がそれ以外の値であっ
ても本発明を適用することが可能である。

0017

また、好適には、第2のトランジスタに並列に、且つ、その順方向が前記第2のトラン
ジスタの順方向と逆向きになるように整流素子が接続される。これにより、ダイオード
続された第1のトランジスタを逆バイアスするような電荷が例えばノイズ等により容量に
蓄積されていた場合でも、設定動作において第1のスイッチをオンしたとき、整流素子を
通って電流が流れることを可能にして、容量の両端の電圧を適切な値に収束させることが
できる。整流素子は、例えば第2のトランジスタと同じ導電型のダイオード接続されたト
ランジスタからなるものとすることができる。

0018

また、容量と第1のトランジスタの制御端子との間のノードが、第1の電源電位とは別
の電位に更なるスイッチを介して接続され、設定動作の前に更なるスイッチをオンするこ
とでノードの電位を所定の電位にすることが可能となっているとよい。ここで、所定の電
位は、ノードの電位を所定の電位にした後、更なるスイッチをオフにした状態でなされる
設定動作において第1のスイッチをオンしたとき第1の電源電位と所定の電位との電位差
により第2のトランジスタがオンするような電位である。このようにすることにより、例
えばノイズなどにより不所望に容量に電荷が溜まっている場合でも、設定動作に先立って
容量と第1のトランジスタの制御端子との間のノードの電位を適切な値とすることで、設
定動作を確実に行い、容量の両端の電圧を第1の電源電位と第1の入力電位との差及び第
1のトランジスタのしきい値電圧に対応した適切な値に収束させることができる。前記別
の電位を第1の電源電位とは異なる第2の電源電位とすると、別の電位を容易に提供する
ことができるため好適である。

0019

更に、容量の一方の端子が、第2のスイッチを介して入力端に接続されるとともに、第
3のスイッチを介して第1の入力電位に概ね等しい電位に接続されており、通常動作にお
いては、第2のスイッチはオン、第1及び第3のスイッチはオフであり、設定動作におい
ては、第2のスイッチはオフ、第1及び第3のスイッチはオンであるようにすることがで
きる。このようにすることにより、入力電位を制御する必要なく、スイッチを切り替え
だけで、設定動作を容易に行うことができる。また、例えば第1のトランジスタとして極
性の異なる2つのトランジスタを有している場合でも、これらトランジスタの設定動作を
同時に行うことができる。

0020

本発明の別の好適実施例によると、例えば電源電圧が低く、電源電圧がトランジスタの
しきい値電圧の絶対値に対して十分大きくない場合でも、トランジスタに十分な電流を流
して高速動作をさせるべく設定動作が可能なデジタル回路が提供される。そのようなデジ
タル回路では、容量と第1のトランジスタの制御端子との間のノードが第2のスイッチを
介して所定の電位に接続される。設定動作は第1の設定動作と第2の設定動作を含み、第
1の設定動作では、第2のスイッチをオンするとともに入力端に第1の入力電位を印加し
て容量を充電し、第2の設定動作では、入力端に第1の入力電位を印加しつつ第2のスイ
ッチをオフし且つ第1のスイッチをオンすることで第2のトランジスタを通じて容量を放
電する。第2のトランジスタを通じた容量の放電は、第2のトランジスタを流れる電流が
実質的にゼロになるまで、即ち、容量の両端の電圧が第2のトランジスタのしきい値電圧
に概ね等しくなるまでなされる。尚、前記した所定の電位は、第2の設定動作において第
1のスイッチをオンしたとき第2のトランジスタがオンするような電位であり、例えば第
1の電源電位とは異なる第2の電源電位とすることができる。また典型的には、第1の入
力電位は第1の電源電位に、第2の入力電位は第2の電源電位に等しい。

0021

上記したように容量の両端の電圧を設定することにより、通常動作において、第1の入
力電位が入力端に印加されたときには第1のトランジスタの制御端子と第1の端子との電
位差が第1のトランジスタのしきい値電圧に等しくなって第1のトランジスタはオフし、
第2の入力電位が印加されたときには容量の両端の電圧が第1のトランジスタのオンを促
進するように第2の入力電位に重畳され、第1のトランジスタに十分な電流を流して高速
にオンさせることが可能となる。

0022

また、容量の一方の端子が、第3のスイッチを介して入力端に接続されるとともに、第
4のスイッチを介して第1の入力電位に概ね等しい電位に接続されており、通常動作にお
いては、第3のスイッチはオン、第1、第2及び第4のスイッチはオフであり、第1の設
定動作においては、第2及び第4のスイッチはオン、第3のスイッチはオフであり、第2
の設定動作においては、第2及び第3のスイッチはオフ、第1及び第4のスイッチはオン
であるようにすることができる。このようにすることにより、入力電位を制御する必要な
く、スイッチを切り替えるだけで、設定動作を容易に行うことができる。また、例えば第
1のトランジスタとして極性の異なる2つのトランジスタを有している場合、これらトラ
ンジスタの設定動作を同時に行うことができる。

0023

スイッチ回路は、インバータ回路、クロックトインバータ回路、NANDNORのよ
うな論理回路、或いはレベルシフト回路トランスファーゲートなど、様々な形態をとり
得る。インバータ回路の場合、トランジスタと抵抗を用いたものとすることも、同じ極性
のトランジスタを用い一方をダイオード接続して抵抗として動作させるようにすることも
、あるいは極性の異なる2つのMOSFETを用いたCMOSインバータとすることもで
きる。クロックトインバータ回路の場合、補正回路が設けられるトランジスタは、インバ
ータ本体を構成するトランジスタであっても、クロック信号同期用のトランジスタであっ
ても、あるいはその両方のトランジスタであってもよい。

0024

上記したスイッチ(ダイオード接続された第2のトランジスタに直列に接続される第1
のスイッチなど)は、電気的スイッチでも機械的なスイッチでも、電流の流れを制御でき
るものなら何でも良い。トランジスタでもよいし、ダイオードでもよいし、それらを組み
合わせた論理回路でもよい。スイッチがMOSFETなどの半導体素子からなるものとす
ると、デジタル回路全体を半導体プロセスにより形成できるため好適である。尚、スイッ
チがトランジスタからなる場合、スイッチとして用いるだけなので、トランジスタの導電
型は特に限らない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の
極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、
LDD領域を設けているもの等がある。また、スイッチとして動作させるトランジスタの
ソース端子の電位が、低電位側電源(Vss、Vgnd、OV等)に近い状態で動作する
場合はnチャネル型を、反対に、ソース端子の電位が、高電位側電源(Vdd等)に近い
状態で動作する場合はpチャネル型を用いることが望ましい。なぜなら、ゲート・ソース
間電圧の絶対値を大きくできるためスイッチとして、動作しやすいからである。なお、n
チャネル型とpチャネル型の両方を用いて、CMOS型のスイッチにしてもよい。

0025

また、ノイズなどにより不所望に容量に溜まった電荷が設定動作において悪影響を及ぼ
すのを防止するため、容量に並列に更なるスイッチを接続してもよい。このスイッチを設
定動作に先立ってオンすることで、容量に溜まった電荷を放電することができる。

0026

上記したようなトランジスタを用いたスイッチ回路を有するデジタル回路を用いて、集
積回路や半導体表示装置に代表される様々な半導体装置(または電子機器)を好適に実現
することができる。そのような半導体装置には、例えば、液晶表示装置有機ELディ
プレイ発光素子を各画素に備えた自発光型表示装置DMD(Digital Micr
omirror Device)、PDP(Plasma Display Panel
)、FED(Field Emission Display)等があり、本発明のデジ
タル回路はそれらの駆動回路などに用いることができる。ガラス基板を用いて形成された
半導体装置に本発明のデジタル回路を適用することで、ICから入力される信号の振幅を
昇圧回路で制御しなくとも良いので、半導体装置を小型化し、装置自体コストを抑える
ことができる。

発明の効果

0027

本発明に基づくデジタル回路は、電源電位が供給されるMOSFETなどの第1のトラ
ンジスタを有するスイッチ回路と、入力信号が印加される入力端と第1のトランジスタの
制御端子(ゲート)との間に接続された補正回路とを有し、この補正回路が、a)第1の
トランジスタの制御端子と入力端との間に接続された容量と、b)通常動作に先立つ設定
動作において、容量に蓄積される電荷をその両端の電圧が所定の値となるように設定する
ための導電経路を定めるための少なくとも1つのスイッチとを有し、通常動作において、
少なくとも1つのスイッチの状態は容量の両端の電圧を保存するよう設定されるものとし
た。これにより、入力電位レベル電源電位レベルに差があり(例えば、ハイレベル入力
電位がハイレベル電源電位より低い)、補正回路がないとスイッチ回路が正常に動作しな
い場合、或いは、電源電圧がトランジスタのしきい値電圧に対して十分大きくなく(例え
ば電源電圧が3.3Vでトランジスタのしきい値電圧が3V)トランジスタの高速動作が
困難な場合、設定動作において容量の両端の電圧を適切に設定し、通常動作においてその
設定した電圧(または電荷)が保持されるようにすることで、入力信号のDCレベルを適
切に補正して好適な回路動作を実現することができる。通常動作において容量の電荷が保
持されるため、容量がデジタル回路の動特性に悪影響を及ぼす(即ち、動作速度を低下さ
せる)心配がない。むしろ、容量はトランジスタの寄生容量に対して直列に接続されトー
タルの容量を低下させることから、動特性の向上に寄与し得る。さらに、設定動作を頻繁
に行う必要もないため設定動作に伴う電力消費も僅かですむ。好適には、容量の電圧が対
応するトランジスタのしきい値電圧を反映し得るように、補正回路は、容量と第1のトラ
ンジスタの制御端子との間のノードと電源電位との間に設けられた、第1のトランジスタ
と概ね同じしきい値電圧を有するダイオード接続された第2のトランジスタと、ダイオ
ド接続された第2のトランジスタに直列に接続されたスイッチとを有する。

0028

本発明の特徴、目的及び作用効果は、添付図面を参照しつつ好適実施例について説明す
ることにより一層明らかとなるだろう。

図面の簡単な説明

0029

図1本発明の概略構成を示すブロック図である。
図2は、本発明に基づくデジタル回路の一実施例を示す回路図である。
図3aは図2に示したデジタル回路の設定動作を、図3bは通常動作を示している。
図4は、本発明に基づくデジタル回路の別の実施例を示す回路図である。
図5は、本発明をCMOSインバータ回路に適用して形成される、本発明に基づくデジタル回路の別の実施例を示す回路図である。
図6a及び図6bは、図5に示したデジタル回路の設定動作を示している。
図7は、図5に示したスイッチSW2、SW3をそれぞれP型MOSFET38、N型MOSFET39で具現したデジタル回路の回路図である。
図8は、図5に示したデジタル回路の変形実施例を示す回路図である。
図9は、図5に示したデジタル回路の別の変形実施例を示す回路図である。
図10は、図5に示したデジタル回路の更に別の変形実施例を示す回路図である。
図11a及び図11bは、図10に示したデジタル回路における初期化動作を示している。
図12は、図10に示したスイッチをMOSFETとして具現したデジタル回路を示す回路図である。
図13は、図5に示したデジタル回路の更に別の変形実施例を示す回路図である。
図14は、本発明を適用したクロックトインバータ回路の一実施例を示す回路図である。
図15は、図14に示したクロックトインバータ回路の変形実施例を示す回路図である。
図16は、図14に示した本発明に基づくクロックトインバータ回路の別の変形実施例を示す回路図である。
図17は、液晶ディスプレイなどで用いられるアクティブマトリックス装置ドライバ回路の要部を模式的に示すとともに、ドライバ回路のシフトレジスタにおける典型的な単位回路を示す図である。
図18は、図17に示したシフトレジスタの単位回路における左側のクロックトインバータに本発明を適用した実施例を示す回路図である。
図19は、図18に示したクロックトインバータ回路を含むシフトレジスタの初期化、設定動作及び通常動作における各部の信号(電位)を示すタイミングチャートである。
図20は、図18に示した実施例の変形実施例を示す回路図である。
図21は、図20に示したクロックトインバータ回路を含むシフトレジスタの初期化、設定動作及び通常動作における各部の信号(電位)を示すタイミングチャートである。
図22は、図18に示したクロックトインバータの別の実施例を示す回路図である。
図23は、図17に示した第1ラッチ回路における典型的な単位回路を示す回路図である。
図24は、図23に示した第1ラッチ回路のクロックトインバータに本発明を適用した実施例を示す回路図である。
図25は、図24に示したクロックトインバータの初期化動作、設定動作及び通常動作における各部の信号(電位)を示すタイミングチャートである。
図26aは帰線期間を、図26bはドライバ停止期間を模式的に示している。
図27は、本発明をNAND回路を構成するトランジスタに適用した実施例を示す回路図である。
図28は、本発明をNOR回路を構成するトランジスタに適用した実施例を示す回路図である。
図29は、本発明に基づくデジタル回路の更に別の変形実施例を示す回路図である。
図30a及び図30bは、図29に示したデジタル回路の設定動作を示している。
図31a及び図31bは、図29に示したデジタル回路の設定動作を示している。
図32a及び図32bは、図29に示したデジタル回路の通常動作を示している。
図33は、本発明に基づくデジタル回路の更に別の変形実施例を示す回路図である。
図34a及び図34bは、図33に示したデジタル回路の設定動作を示している。
図35は、図33に示したデジタル回路の通常動作を示す回路図である。
図36aは従来のCMOSインバータ回路の典型的な例を示す回路図であり、図36b及び図36cは、図36aに示したCMOSインバータ回路の通常の動作を示している。
図37a及び図37bは、図36に示したCMOSインバータ回路の問題点を説明するための図である。
図38a〜図38hは、本発明が適用される電子機器の図である。

実施例

0030

以下、本発明の好適実施例について図面を参照して説明する。

0031

図1は、本発明に基づくデジタル回路の概略構成を示すブロック図である。図示されて
いるように、本発明に基づくデジタル回路1は、入力端INと出力端OUTの間に接続さ
れ入力端に印加される入力信号の値に応じて出力端に異なる信号(例えばハイレベル電源
電位VDDまたはローレベル電源電位VSS)を出力する、MOSFETなどのトランジ
スタを有するスイッチ回路2と、入力端INとスイッチ回路2との間に接続された補正回
路3とを有する。

0032

図2は、本発明に基づくデジタル回路の一実施例を示す回路図である。このデジタル回
路10は、スイッチ回路として、1つのP型MOSFET11と抵抗R1とにより構成さ
れたインバータ回路12を有する。P型MOSFET11はしきい値電圧VTHPを有し
、そのソースはハイレベル電源電位VDDに接続され、ドレインは抵抗R1を介してロー
レベル電源電位VSS(例えばグランド電位VGND)に接続されている。P型MOSF
ET11の制御端子として働くゲートはハイレベル入力電位VINHとローレベル入力電
位VINLの間で振幅する入力信号が印加される入力端INに接続され、ドレインと抵抗
R1との間のノードN1が出力端OUTに接続されている。

0033

P型MOSFET11のゲートと入力端INとの間には補正回路13が接続されている
。この補正回路13は、P型MOSFET11のゲートと入力端INとの間に接続された
容量C1と、P型MOSFET11と同じくP型で且つ概ね同じしきい値電圧VTHPを
有する設定動作用のP型MOSFET14と、スイッチSW1とを有している。P型MO
SFET14のドレインは容量C1とP型MOSFET11のゲートとの間のノードN2
に接続され、ソースはハイレベル電源電位VDDにスイッチSW1を介して接続されてい
る。スイッチSW1はP型MOSFET14のドレインとノードN2との間に設けてもよ
く、P型MOSFET14に直列に接続されていればよい。更に、P型MOSFET14
はゲートとドレインが接続され、いわゆる”ダイオード接続”となっている。それにより
、P型MOSFET14のゲート・ソース間電圧VGSはソース・ドレイン間電圧VDS
と等しくなる。

0034

このように構成されたデジタル回路10の動作について以下に説明する。尚、説明のた
めこの実施例では、入力端INに印加される入力信号のハイレベル入力電位VINHはハ
イレベル電源電位VDDからしきい値電圧の絶対値|VTHP|を引いた値より低く(即
ち、従来回路では入力信号がハイレベル入力電位VINHのときP型MOSFET11が
オフしないような値)、ローレベル入力電位VINLはグランド電位VGNDに等しい(
即ち、P型MOSFET11をオンするのに十分低い値)ものとする。

0035

まず、設定動作において、図3aに示すように、スイッチSW1をオンし、その状態で
入力端INにハイレベル入力電位VINHを印加する。これにより、P型MOSFET1
4を通って図で矢印で示すように電流が流れ、容量C1が充電される。十分な時間がたつ
と容量C1の両端の電圧が上昇し、それによってP型MOSFET14のゲート・ソース
間電圧VGSの絶対値が小さくなり、最終的にはP型MOSFET14がオフし、電流が
止まる。このとき容量C1の両端の電圧はVDD−VINH−|VTHP|となる。

0036

こうして設定動作において適切に容量C1を充電した後、通常動作では、図3bに示す
ように、スイッチSW1をオフし、入力端INにハイレベル入力電位VINHとローレベ
ル入力電位VINLの間で振幅する入力信号を印加する。このときスイッチSW1がオフ
となっていることから、容量C1に蓄積された電荷は保存され、容量C1の両端の電圧は
一定に保たれる。従って、入力端INにハイレベル入力電位VINHが印加された場合、
それに容量C1の両端の電圧VDD−VINH−|VTHP|が加わって、P型MOSF
ET11のゲートの電位はVDD−|VTHP|となり、ゲート・ソース間電圧VGS=
−|VTHP|となることから、P型MOSFET11を漏れ電流なく確実にオフさせる
ことができる。これにより、出力端OUTにはグランド電位VGNDが出力される。尚、
設定動作は、P型MOSFET14が完全にオフになるまで(即ち、P型MOSFET1
4を流れる電流が完全にゼロになるまで)行なう必要はない。P型MOSFET14に電
流が僅かに流れていても、容量C1が通常動作において入力信号を適切に補正できる程度
に十分充電されれば(即ち、P型MOSFET14が実質的にオフすれば)、その時点で
設定動作を終了しても実動作上は問題ない。

0037

一方、入力端INにローレベル入力電位VINLが印加された場合、P型MOSFET
11のゲートの電位は、入力端INにハイレベル入力電位VINHが印加されたときより
下がり、VGS=−|VTHP|−(VINH−VINL)となり、従って、VGS<−
|VTHP|となって、P型MOSFET11はオン状態となり、出力端OUTの電位は
概ねハイレベル電源電位VDDとなる。尚、容量C1がP型MOSFET11のゲート容
量に対し十分大きくない場合、入力電圧(VINH、VINL)が容量C1とゲート容量
とによって分圧され、P型MOSFET11のゲートに十分な電圧がかからなくなってし
まう。よって、容量C1の大きさは、容量C1が接続されるP型MOSFET11等のト
ランジスタのゲート容量を考慮して定めることが望ましい。例えば、容量C1をP型MO
SFET11のゲート容量の5倍以上の大きさとすることが望ましい。

0038

このように、上記した実施例では、ハイレベル入力電位VINHが第1の電源電位とし
てのハイレベル電源電位VDDより低い場合でも、インバータ回路12を構成するP型M
OSFET11のゲートと入力端INとの間に接続した容量C1を、設定動作において、
P型MOSFET11と概ね同じしきい値電圧を有し且つダイオード接続された設定動作
用P型MOSFET14を通じて適切な電圧に充電しておくことにより、P型MOSFE
T11を確実にオフさせることができる。本発明によれば別途昇圧装置を設ける必要がな
いため、コスト削減や装置の小型化に貢献する。また、ガラス基板上に形成したデジタル
回路にICからの信号を入力する場合においても、昇圧回路を用いることがなく、直接デ
ジタル回路に信号を入力することができる。尚、上記実施例において、ハイレベル入力電
位VINHがハイレベル電源電位VDDに等しいかそれより大きい場合は、設定動作にお
いて容量C1は充電されないだけで、通常動作は正常に可能である。

0039

このようなデジタル回路10を複数個、例えば液晶ディスプレイや有機ELディスプレ
イの駆動装置に用いた場合、各インバータ回路12を構成する複数のP型MOSFET1
1を含むこととなり、例えば不純物濃度チャネル部分結晶状態などが異なること等に
よりそれらのしきい値電圧にばらつきが生じる場合がある。しかしながら、本発明によれ
ば、各P型MOSFET11に対応する補正回路13に含まれるダイオード接続されたP
型MOSFET14のしきい値電圧をインバータ回路12を構成するP型MOSFET1
1と概ね同じとすることにより、補正回路13に含まれるDCレベル変換用容量C1を対
応するP型MOSFET11のしきい値電圧に合った適切な電圧を供給するように充電す
ることができる。このようにインバータ回路12を構成するP型MOSFET11と設定
動作用P型MOSFET14のしきい値電圧を概ね同じ値とすることは、実際の半導体回
路において、これらP型MOSFET11、14を互いに近接して設け、不純物濃度の差
等が生じないようにすることにより実現することができる。また、レーザ照射によりチャ
ネル部分を結晶化させる製造工程を含む場合、P型MOSFET11とP型MOSFET
14のチャネル部分が同じパルスレーザビームスポットにより結晶化されると、しきい
値電圧をより近い値にすることが可能であるので望ましい。尚、概ね等しいしきい値電圧
を容易に実現するためには、P型MOSFET11、14のチャネル長Lやチャネル幅
等のサイズを概ね同じとすることが好ましいが、しきい値電圧が概ね同じであるならば、
P型MOSFET11とP型MOSFET14のサイズを異なるものとしてもよい。例え
レイアウト面積を抑制するべく、P型MOSFET14のチャネル長及び/またはチャ
ネル幅Wを小さくすることが可能である。或いは、P型MOSFET14のチャネル幅W
を大きくして、より短時間に設定動作ができるようにしてもよい。

0040

また、上記実施例では通常動作においてダイオード接続されたP型MOSFET14に
直列に接続されたスイッチSW1がオフ状態となるため、設定動作において補正回路13
の容量C1に蓄積された電荷は保存され、通常動作において容量C1がデジタル回路10
の動特性に悪影響を及ぼす(即ち、動作速度を低下させる)心配がない。むしろ、容量C
1はP型MOSFET11のゲートとドレインまたはソースとの間に形成される寄生容量
に対して直列に接続されトータルの容量を低下させることから、動特性の向上に寄与し得
る。設定動作は、容量C1に蓄積した電荷が漏れ、正常な動作が確保されなくなる前に行
えばよく、従って、設定動作を頻繁に行う必要もないため設定動作に伴う電力消費も僅か
ですむ。本デジタル回路10の入力側に接続される回路では、動作電圧(電源電圧や信号
電圧)を低くできるため、その点からも電力消費抑制に寄与する。

0041

図4は、スイッチ回路としてP型MOSFETを1つ使用したレベルシフト回路を含む
、本発明に基づくデジタル回路の別の実施例を示す回路図である。本図において、図2
同様の部分には同じ符号を付して詳しい説明を省略する。図3のデジタル回路20は、図
2に示したデジタル回路10と概ね同じ構成を有するが、P型MOSFET11のドレイ
ンがローレベル電源電位VSSとしてのグランド電位VGNDに接続され、ソースが抵抗
R1を介してハイレベル電源電位VDDに接続され、出力端OUTがP型MOSFET1
1のソースと抵抗R1の間のノードN3に接続され、それによりスイッチ回路としてレベ
ルシフト回路21を形成している点が異なる。説明は省略するが、この実施例でも、上記
実施例と同様の設定動作を行い容量C1を適切に充電しておくことで、通常動作において
P型MOSFET11を誤動作なく確実にオン/オフさせることが可能である。この例で
は、入力端INにハイレベル入力電位VINHが印加されるとP型MOSFET11がオ
フして出力端OUTにはハイレベル電源電位VDDが出力され、ローレベル入力電位VI
NLが印加されるとP型MOSFET11がオンして出力端OUTにはローレベル電源電
位VSSが出力される。このようにトランジスタのオン/オフ状態に応じて出力端OUT
に異なる信号が供給されるようにする様々な態様のスイッチ回路が考えられるが、スイッ
チ回路に含まれるトランジスタのオン/オフを確実に行うべくそれらに本発明を適用する
ことが可能であることを理解されたい。

0042

図5は、本発明に基づくデジタル回路の更に別の実施例として、本発明をCMOSイン
バータ回路に適用した例を示す回路図である。このデジタル回路30は、スイッチ回路と
してCMOSインバータ回路31を有している。CMOSインバータ回路31は、従来と
同様に、電源電位としてのハイレベル電源電位VDDとローレベル電源電位VSSとの間
に直列に接続された、しきい値電圧VTHPを有するP型MOSFET32としきい値電
圧VTHNを有するN型MOSFET33とを有する。P型MOSFET32のソースは
ハイレベル電源電位VDDに接続され、N型MOSFET33のソースはローレベル電源
電位VSS(この例ではグランド電位VGND)に接続されている。両MOSFET32
、33のドレインは互いに接続され、その接続点(ノード)N4は出力端OUTに接続さ
れている。また、これらMOSFET32、33のゲートは共に、ハイレベル入力電位V
INHとローレベル入力電位VINLとの間で振幅する入力信号が印加される入力端IN
に接続されている。

0043

本発明に基づき、補正回路34がP型MOSFET32のゲートと入力端INとの間に
接続されている。この補正回路34は、図2に示した実施例の補正回路13と同様に、P
型MOSFET32のゲートと入力端INとの間に接続された容量C2と、P型MOSF
ET32と同じ導電型で且つ概ね同じしきい値電圧VTHPを有する設定動作用のP型M
OSFET35と、スイッチSW2とを有している。P型MOSFET35のドレインは
容量C2とP型MOSFET32のゲートとの間のノードN5に接続され、ソースはハイ
レベル電源電位VDDにスイッチSW2を介して接続されている。更に、P型MOSFE
T35はゲートとドレインが接続され、ダイオード接続となっている。尚、スイッチSW
2は図2の場合と同様にP型MOSFET35と直列に接続されていれば良い。

0044

また、補正回路36がN型MOSFET33のゲートと入力端INとの間に接続されて
いる。補正回路36は、N型MOSFET33のゲートと入力端INとの間に接続された
容量C3と、N型MOSFET33と同じ導電型で且つ概ね同じしきい値電圧VTHNを
有する設定動作用のN型MOSFET37と、スイッチSW3とを有している。N型MO
SFET37のドレインは容量C3とN型MOSFET33のゲートとの間のノードN6
に接続され、ソースはローレベル電源電位VSSにスイッチSW3を介して接続されてい
る。更に、N型MOSFET37はゲートとドレインが接続され、ダイオード接続となっ
ている。尚、スイッチSW3は、N型MOSFET37とノードN6との間に設けられて
いても良い。

0045

このように構成されたデジタル回路30の動作について図6を参照しつつ以下に説明す
る。尚、説明のため、入力端INに印加される入力信号のハイレベル入力電位VINHは
VDDからP型MOSFET32のしきい値電圧の絶対値|VTHP|を引いた値より低
く、ローレベル入力電位VINLはローレベル電源電位VSS(VGND)にN型MOS
FET33のしきい値電圧の絶対値|VTHL|を加えた値より高いものとする。

0046

図6aに示すように、スイッチSW2をオンし、スイッチSW3をオフとした状態で、
入力端INにハイレベル入力電位VINHを加えると、ダイオード接続されたP型MOS
FET35を通じて矢印で示す向きに電流が流れて、P型MOSFET32のゲートに接
続された容量C2が充電され、容量C2の両端の電圧がVDD−VINH−|VTHP|
となったところでP型MOSFET35がオフし電流が止まる(Pチャネル設定動作)。
続いて、図6bに示すように、スイッチSW2をオフし、スイッチSW3をオンした状態
で、入力端INにローレベル入力電位VINLを加えると、ダイオード接続されたN型M
OSFET37を通じて矢印で示す向きに電流が流れてN型MOSFET33のゲートに
接続された容量C3が充電され、容量C3の両端の電圧がVSS−VINL+|VTHN
|となったところでN型MOSFET37がオフし電流が止まる(Nチャネル設定動作)

0047

こうして設定動作において適切に容量C2、C3を充電した後、通常動作では、スイッ
チSW2、SW3を共にオフし、入力端INにハイレベル入力電位VINHとローレベル
入力電位VINLとの間で振幅するパルス入力信号を印加する。このときスイッチSW2
、SW3がオフとなっていることから、容量C2、C3に蓄積された電荷は保存され、容
量C2、C3の両端の電圧は一定に保たれる。入力端INにハイレベル入力電位VINH
が印加された場合、P型MOSFET32のゲート電位はVDD−|VTHP|となり、
ゲート・ソース間電圧VGS=−|VTHP|となって、P型MOSFET32をオフさ
せることができる。このときN型MOSFET33はオン状態となるため、出力端OUT
にはローレベル電源電位VSS(グランド電位VGND)が出力される。一方、入力端I
Nにローレベル入力電位VINLが印加された場合、N型MOSFET33のゲート電位
はVSS+|VTHN|となり、ゲート・ソース間電圧VGS=|VTHN|となって、
N型MOSFET33をオフさせることができる。このときP型MOSFET32はオン
状態となるため、出力端OUTにはハイレベル電源電位VDDが出力される。尚、設定動
作はP型MOSFET35、N型MOSFET37が完全にオフになるまで行わなくても
、これらMOSFET35、37を通じて流れる電流が十分小さくなった時点で(即ち、
MOSFET35、37が実質的にオフした時点で)終了してもよい。また上記実施例で
は、P型MOSFET35の設定動作の後にN型MOSFET37の設定動作を行ったが
、この順序に限定されず、N型MOSFET37の設定動作を先に行ってもよいことは勿
論である。

0048

このように、CMOSインバータ回路31を構成する一対のP型MOSFET32とN
型MOSFET33に本発明を適用した場合、ハイレベル入力電位VINHがハイレベル
電源電位VDDより低く、ローレベル入力電位VINLがローレベル電源電位VSSより
高い場合でも、P型MOSFET32及びN型MOSFET33のゲートと入力端INと
の間に接続した容量C2、C3を設定動作においてMOSFET32、33のしきい値電
圧及び入力電位VINH、VINLと電源電位VDD、VSSの差に合った適切な電圧に
充電して、P型及びN型MOSFET32、33を確実にオン/オフさせ、正確な回路動
作を実現することができる。

0049

図7は、図5に示したスイッチSW2、SW3をそれぞれP型MOSFET38、N型
MOSFET39で具現したデジタル回路30の回路図である。尚、本図において図5
同様の部分には同じ符号を付した。P型MOSFET38のゲート及びN型MOSFET
39のゲートはそれぞれPチャネル制御信号ライン40、Nチャネル制御信号ライン41
に接続されている。Pチャネル設定動作では、これら制御信号ライン40、41の電位を
例えばローレベル電源電位VSSと等しくしてP型MOSFET38及びN型MOSFE
T39のゲートにローレベル電源電位VSSを加えることで、P型MOSFET38をオ
ン状態にするとともにN型MOSFET39をオフ状態とし、さらに入力端INにハイレ
ベル入力電位VINHを加える。Nチャネル設定動作では、制御信号ライン40、41の
電位を例えばハイレベル電源電位VDDに等しくしてP型MOSFET38及びN型MO
SFET39のゲートにハイレベル電源電位を加え、P型MOSFET38をオフ状態に
するとともにN型MOSFET39をオン状態とし、入力端INにローレベル入力電位V
INHを加える。これらの設定動作により、図6a、図6bを参照して説明したように、
容量C2、C3への電荷の蓄積が適切になされる。通常動作では、Pチャネル制御信号ラ
イン40の電位はハイレベル電源電位VDDに等しく、Nチャネル制御信号ライン41の
電位はローレベル電源電位VSSに等しくし、P型MOSFET38及びN型MOSFE
T39の両方をオフ状態とする。

0050

尚、容量C2、C3は、図7中に拡大図として示すように、1または複数のMOSFE
Tのゲートとソース及び/またはドレインとの間に形成される容量を用いて形成すること
ができる。尚、容量として用いるMOSFETを接続する際には、充電されたときそのM
OSFETがオンするような(即ちチャネルが形成されるような)向きに接続するとよい
。例えば図7の容量C2を1つのP型MOSFETで接続する際には、ゲート側端子を入
力端INに、ソース/ドレイン側端子をP型MOSFET32のゲートに接続するとよい
。また、容量として用いるMOSFETの導電型はN型でもP型でもどちらでもよいが、
しきい値電圧は0に近い方が望ましい。

0051

上記したデジタル回路30では、設定動作前においては容量C2、C3には電荷が蓄積
されていないものとして説明をしたが、例えばノイズなどにより容量C2、C3に電荷が
蓄積されることがある。そのような電荷により、設定動作に先立って例えば容量C2、C
3に図6bに示す極性で過大に充電されていた場合、設定動作でスイッチSW2、SW3
をオンしてもダイオード接続されたMOSFET35、37がオンせず、容量C2、C3
に蓄積された電荷(従って、容量C2、C3の両端の電圧)がそのまま維持され、容量C
2、C3の両端の電圧(またはMOSFET32、33のゲートの電位)を適切な値に収
束させることができないことがある。そこで、そのような不所望な電荷が容量C2、C3
に蓄積されている場合にも、容量C2、C3の両端の電圧を適切な値に設定するための対
策を施すことが望ましい。

0052

図8は、図5に示したデジタル回路30の変形実施例を示す回路図であり、本図におい
図5と同様の部分には同じ符号を付して詳しい説明を省略する。このデジタル回路30
aでは、ダイオード接続されたP型MOSFET35と並列に且つその順方向がP型MO
SFET35の順方向と逆向きになるように、ダイオード接続された別のP型MOSFE
T42が接続されている。同様に、ダイオード接続されたN型MOSFET37と並列に
且つ逆向きにダイオード接続された別のN型MOSFET43が接続されている。これに
より、例えば設定動作前にノイズ等の影響により、ダイオード接続されたP型及びN型M
OSFET35、37を逆バイアスし得るような電荷が容量C2、C3に蓄積されていた
場合に、設定動作においてスイッチSW2、SW3をオンしたとき図8において矢印で示
すように電流が流れることを可能にして、容量C2、C3の両端の電圧を概ね適切な値に
収束させることができる。ダイオード接続されたMOSFET42、43のしきい値電圧
がそれぞれMOSFET32、33のしきい値電圧VTHP、VTHNに等しい場合、P
型MOSFET32のゲートの電位(即ちノードN5の電位)はVDD+|VTHP|に
、N型MOSFET33のゲートの電位(即ちノードN6の電位)はVSS−|VTHN
|に収束する。ダイオード接続されたMOSFET42、43の代わりにダイオードなど
の別の整流素子を用いることも可能である。尚、P型MOSFET35と並列に接続され
るダイオード接続されたMOSFET42は、N型であっても良い。また、N型MOSF
ET37と並列に接続されるダイオード接続されたMOSFET43は、P型であっても
良い。

0053

図9は、図5に示したデジタル回路30の別の変形実施例を示す回路図であり、本図に
おいて図5と同様の部分には同じ符号を付して詳しい説明を省略する。このデジタル回路
30bでは、容量C2、C3に並列にスイッチSW4、SW5がそれぞれ設けられている
。これにより、例えばノイズ等の影響によって、不所望な電荷が容量C2、C3に蓄積さ
れていても、設定動作前にスイッチSW4、SW5をオンして容量C2、C3を放電する
ことができる。従って、設定動作においてスイッチSW2、SW3をオンしたときダイオ
ード接続されたMOSFET35、37が確実にオンし、容量C2、C3が適切に充電さ
れる。

0054

図10は、図5に示したデジタル回路30の更に別の変形実施例を示す回路図であり、
本図において図5と同様の部分には同じ符号を付して詳しい説明を省略する。このデジタ
ル回路30cでは、P型MOSFET32のゲートと容量C2との間のノードN5がスイ
ッチSW6を介してローレベル電源電位VSSに接続され、N型MOSFET33のゲー
トと容量C3との間のノードN6がスイッチSW7を介してハイレベル電源電位VDDに
接続されている。

0055

図11aに示すように、P型MOSFET32のゲートに接続された容量C2の設定動
作(Pチャネル設定動作)の前の初期化動作において、スイッチSW6をオンすると、例
えばノイズなどにより容量C2に不要な電荷が溜まってP型MOSFET32のゲートと
容量C2との間のノードN5の電位が不所望に高くなっていたとしても、ノードN5の電
位を概ねローレベル電源電位VSSまで下げることができる。このとき入力端INの電位
はハイレベル入力電位とすることが好ましいが、ローレベル入力電位であってもよい。ま
た、スイッチSW2はオン状態でもオフ状態でもよいが、オン状態の場合、図に点線の矢
印で示すように電流が流れ、ノードN5の電位を十分低い電位に下げにくくなるため、オ
フ状態とする方がより望ましい。

0056

同様に、図11bに示すように、N型MOSFET33のゲートに接続された容量C3
の設定動作(Nチャネル設定動作)の前の初期化動作においてスイッチSW7をオンする
と、例えばノイズなどにより容量C3に不要な電荷が溜まってN型MOSFET33のゲ
ートと容量C3との間のノードN6の電位が不所望に低くなっていたとしても、ノードN
6の電位を概ねハイレベル電源電位VDDまで上げることができる。このとき入力端IN
の電位はローレベル入力電位とすることが好ましいが、ハイレベル入力電位であってもよ
い。また、スイッチSW3はオン状態でもオフ状態でもよいが、オン状態の場合、図に点
線の矢印で示すように電流が流れ、ノードN6の電位を十分高い電位に上げにくくなるた
め、オフ状態とする方がより望ましい。

0057

設定動作では、スイッチSW6、SW7をオフし、図6a及び図6bを参照して説明し
たように、スイッチSW2またはSW3をオンする。上記したような初期化動作によって
設定動作に先立ってノードN5、N6の電位を適切な値にしておくことにより、設定動作
においてスイッチSW2、SW3をオンしたとき、ダイオード接続されたMOSFET3
5、37を順方向にバイアスして確実にオンさせ、これらMOSFET35、37を通じ
て電流を流し、容量C2、C3を適切に充電することができる。尚、図10及び11の実
施例では、初期化動作においてノードN5をローレベル電源電位VSSに、ノードN6を
ハイレベル電源電位VDDに接続したが、初期化動作の後の設定動作においてダイオード
接続されたMOSFET35、37が順方向バイアスされオンする限り、電源電位以外の
別の電位に接続してもよい。ただし、電源電位を用いると、そのような電位を容易に確保
することができるため好ましい。また、上記実施例ではPチャネル初期化動作とNチャネ
ル初期化動作を別々に行っているが、スイッチSW6、SW7を同時にオンすることで一
度に行うことも可能である。

0058

図12は、図10に示したスイッチSW2、SW3、SW6、SW7をMOSFET4
4、45、46、47として具現したデジタル回路30cを示す回路図である。MOSF
ET44はP型MOSFETであり、そのゲートはPチャネル制御信号ライン48に接続
されている。MOSFET45はN型MOSFETであり、そのゲートはNチャネル制御
信号ライン49に接続されている。MOSFET46はN型MOSFETであり、そのゲ
ートはPチャネル初期化信号ライン50に接続されている。そして、MOSFET47は
P型MOSFETであり、そのゲートはNチャネル初期化信号ライン51に接続されてい
る。制御信号ライン48、49及び初期化信号ライン50、51の電位を適切に制御する
ことで、MOSFET44〜47を適切にオンオフして、上記したような初期化、設定、
通常動作を行わせることが可能である。このように、各スイッチを適切な半導体素子で実
現することができる。

0059

図13は、図5に示したデジタル回路30の更に別の変形実施例を示す回路図である。
本図において図5に示したのと同様の部分には同じ符号を付して詳しい説明を省略する。
このデジタル回路30dでは、容量C2のP型MOSFET32のゲートに接続されたの
とは反対側の端子が、スイッチSW8を介して入力端INに接続されるとともに、スイッ
チSW9を介して通常動作において入力端INに加えられる入力信号のハイレベル入力電
位VINHと概ね同じ電位VHに接続されている。同様に、容量C3のN型MOSFET
33のゲートに接続されたのと反対側の端子が、スイッチSW10を介して入力端INに
接続されるとともに、スイッチSW11を介して通常動作において入力端INに加えられ
る入力信号のローレベル入力電位VINLに概ね同じ電位VLに接続されている。

0060

この実施例では、スイッチSW2、SW3、SW9、SW11をオン、スイッチSW8
、SW10をオフとすることにより、容量C2、C3の設定動作を同時に、かつ、入力端
INの電位に依存せずに行うことができる。通常動作では、スイッチSW2、SW3、S
W9、SW11をオフ、スイッチSW8、SW10をオンとし、入力端INにハイレベル
/ローレベル入力電位VINH、VINLの間で振幅する入力信号が印加される。

0061

ところで、CMOSインバータにおいて、インバータを構成するP型及びN型MOSF
ETに直列にMOSFETを接続し、これらMOSFETをクロック信号(またはそれと
逆位相クロックバー信号などの同期信号)によりオン/オフすることで、インバータの
出力をクロック信号などの同期信号に同期させることが知られている。そのようなインバ
ータを、クロックトインバータという。本発明は、クロックトインバータにおいて、CM
OSインバータを構成するP型及びN型MOSFETに直列に接続されたクロック信号同
期用MOSFETにも適用することが可能であり、そのような実施例を図14に示す。

0062

図14に示したクロックトインバータ回路(デジタル回路)60は、CMOSインバー
タを構成するP型及びN型MOSFET61、62を有しており、これらMOSFET6
1、62のゲートは入力端INに接続され、共通のドレインに出力端OUTが接続されて
いる。また、P型MOSFET61のソースはクロック同期用のP型MOSFET63を
介してハイレベル電源電位VDDに接続され、N型MOSFET62のソースはクロック
同期用のN型MOSFET64を介してローレベル電源電位VSS(この例ではグランド
電位VGND)に接続されている。P型MOSFET63のゲートはクロックバー信号を
供給するクロックバー信号ライン65に、N型MOSFET64のゲートはクロック信号
を供給するクロック信号ライン66に接続されている。クロック信号及びクロックバー信
号は、ハイレベル電源電位VDDより低いハイレベル電位VCHと、ローレベル電源電位
VSSより高いローレベル電位VCLとの間で振幅するものとする。尚、本実施例では、
入力端INに印加される入力信号はハイレベル電源電位VDDとローレベル電源電位VS
Sの間で振幅するものとするが、入力信号の振幅が小さい場合、上記した実施例と同様に
、インバータを構成するMOSFET61、62に対して補正回路を設けることが可能で
ある。尚、P型MOSFET61はP型MOSFET63と電源電位VDDとの間に接続
されていても良いし、N型MOSFET62はN型MOSFET64と電源電位VSSと
の間に接続されていても良い。
P型MOSFET63のゲートとクロックバー信号ライン65との間には、本発明に基
づき、補正回路67が接続されている。この補正回路67は、P型MOSFET63のゲ
ートとクロックバー信号ライン65との間に接続された容量C4と、P型MOSFET6
3と概ね同じしきい値電圧を有するダイオード接続されたP型MOSFET68と、スイ
ッチSW12とを有しており、P型MOSFET68のドレインは容量C4とP型MOS
FET63のゲートとの間のノードN7に接続され、ソースはハイレベル電源電位VDD
にスイッチSW12を介して接続されている。

0063

同様に、N型MOSFET64のゲートとクロック信号ライン66との間には、補正回
路69が接続されている。この補正回路69は、N型MOSFET64のゲートとクロ
ク信号ライン66との間に接続された容量C5と、N型MOSFET64と概ね同じしき
い値電圧を有するダイオード接続されたN型MOSFET70と、スイッチSW13とを
有しており、N型MOSFET70のドレインは容量C5とN型MOSFET64のゲー
トとの間のノードN8に接続され、ソースはローレベル電源電位VSSにスイッチSW1
3を介して接続されている。

0064

尚、この実施例において、クロック信号、クロックバー信号は、対象となっているMO
SFET63、64から見た場合、本発明における入力信号と言うことができる。また、
P型MOSFET63と補正回路67とによって或いはN型MOSFET64と補正回路
69とによって本発明のデジタル回路が形成されているということができ、その場合、P
型MOSFET63及びN型MOSFET64のドレインを出力端とみなすことができる

0065

設定動作においては、まずスイッチSW12及びスイッチSW13を共にオンした状態
で、クロックバー信号としてハイレベル電位VCHを印加する(このときクロック信号は
ローレベル電位VCLとなる)。ハイレベル電位VCHはハイレベル電源電位VDDより
低いため、ダイオード接続されたP型MOSFET68が順方向バイアスされてオン状態
となり、電流が流れて容量C4が充電される。電流は容量C4の両端の電圧がP型MOS
FET68をオフさせるのに十分な大きさとなるまで流れる。またこのとき、クロック信
号としてローレベル電源電位VSSより高いローレベル電位VCLを印加しているので、
ダイオード接続されたN型MOSFET70が順方向バイアスされてオンし、電流が流れ
て容量C5が充電される。容量C5の両端の電圧が十分な大きさになると、N型MOSF
ET70はオフし、電流は停止する。このように、この実施例では2つの補正回路67、
69内の容量C4、C5の設定動作を同時に行うことができる。

0066

通常動作では、スイッチSW12、SW13を両方ともオフし、クロック信号、クロッ
クバー信号及び入力信号を印加する。この場合も、容量C4、C5がP型MOSFET6
3、N型MOSFET64のしきい値電圧に合った適度な電圧に充電されクロック信号、
クロックバー信号が適切にバイアスされてP型MOSFET63及びN型MOSFET6
4のゲートに加えられるため、P型MOSFET63及びM型MOSFET64を確実に
オン・オフして、出力信号のクロック信号への同期を行うことができる。

0067

図15は、図14に示したクロックトインバータ回路60の変形実施例を示す回路図で
ある。本図において図14と同様の部分には同じ符号を付して詳しい説明を省略する。図
15のクロックトインバータ回路60aは、図10の実施例と同様に、容量C4、C5と
対応するMOSFET63、64のゲートとの間のノードN7、N8をローレベル電源電
位VSS及びハイレベル電源電位VDDに選択的に接続するためのスイッチSW14、S
W15を有している。これにより、設定動作に先立ってスイッチSW14、SW15をオ
ンすることで補正用容量C4、C5を初期化することができ、ノイズ等によって容量C4
、C5に不所望な電荷が蓄積されていたとしても、それによりMOSFET68、70が
悪影響を受けることがない。

0068

図16は、図14に示した本発明に基づくクロックトインバータ回路60の別の変形実
施例を示す回路図である。本図において図14と同様の部分には同じ符号を付して詳しい
説明を省略する。図16のクロックトインバータ回路60bでは、図13の実施例と同様
に、容量C4のP型MOSFET63のゲートに接続されたのと反対側の端子が、スイッ
チSW16を介してクロックバー信号ライン65に接続されるとともに、スイッチSW1
7を介してクロックバー信号のハイレベル電位VCHと概ね同じ電位VH′に接続されて
いる。同様に、容量C5のN型MOSFET64のゲートに接続されたのと反対側の端子
が、スイッチSW18を介してクロック信号ライン66に接続されるとともに、スイッチ
SW19を介してクロック信号のローレベル電位VCLに概ね同じ電位VL′に接続され
ている。

0069

この実施例では、スイッチSW12、SW13、SW17、SW19をオンし、スイッ
チSW16、SW18をオフした状態とすることにより、容量C4、C5の設定動作を同
時に、かつ、クロック信号やクロックバー信号の電位に依存せずに行うことができる。通
常動作では、スイッチSW12、SW13、SW17、SW19をオフし、スイッチSW
16、SW18をオンした状態で、クロック信号及びクロックバー信号が容量C4、C5
を通じてP型MOSFET63、N型MOSFET64のゲートに加えられるとともに、
入力端INにハイレベル入力電位VINHとローレベル入力電位VINLの間で振幅する
入力信号が印加される。

0070

図17は、例えば液晶ディスプレイや有機ELディスプレイなどで用いられるアクティ
マトリックス装置のドライバ回路の要部を模式的に示すとともに、ドライバ回路のシフ
トレジスタにおける典型的な単位回路を示している。ドライバ回路80はクロック信号と
クロックバー信号に同期して選択信号を順次出力するためのシフトレジスタ81と、シフ
トレジスタ81からの選択信号に基づきビデオ信号ラッチする第1ラッチ回路82と、
第1ラッチ回路82から転送されたデータをラッチする第2ラッチ回路83とを有する。
シフトレジスタ81は複数の単位回路84を有し、各単位回路84は2つのクロックト
ンバータ85、86と1つのインバータ87とを有し、例えばクロック信号がハイレベル
電位VCHとなったとき入力信号を取り込み(このとき出力信号が変化し得る)、クロッ
ク信号がローレベルとなったときは、出力信号を保持するように動作する。1つの単位回
路84と隣接する単位回路84とではクロック信号とクロックバー信号が逆になっている
ため、ある単位回路84で入力信号を取り込んでいるときは隣接する単位回路84は出力
信号を保持し、ある単位回路84で出力信号を保持しているときは隣接する単位回路84
で入力信号の取り込みがなされる。このようなシフトレジスタ81の構成及び動作につい
ては本分野ではよく知られている。シフトレジスタ81のクロックトインバータ85、8
6に印加されるクロック信号(またはクロックバー信号)の振幅は、電源電圧(ハイレベ
ル電源電位VDD−ローレベル電源電位VSS)に比べて小さいとする。その場合、これ
らクロックトインバータ85、86を誤動作なく確実にオフさせるための対策を講じるこ
とが好ましい。本発明をこれらクロックトインバータ85、86に適用することにより、
そのような目的を動作速度を低下させることなく好適に達成することができる。

0071

図18は、図17に示したシフトレジスタ81の単位回路84における左側のクロック
トインバータ85に本発明を適用した実施例を示す回路図である。本図において他のクロ
クトインバータ86及びインバータ87は図示を省略した。

0072

図18の左側のクロックトインバータ85a(図17における左側の単位回路84内の
クロックトインバータ85に対応する)は、CMOSインバータを構成するべくドレイン
同士が接続されて直列接続されたP型MOSFET91及びN型MOSFET92を有し
、P型MOSFET91はクロック同期用P型MOSFET93を介してハイレベル電源
電位VDDに接続され、N型MOSFET92はクロック同期用N型MOSFET94を
介してローレベル電源電位VSS(例えばVGND)に接続されている。

0073

P型MOSFET93のゲートは補正回路97を介してクロックバー信号ライン95に
接続され、N型MOSFET94のゲートは補正回路98を介してクロック信号ライン9
6に接続されている。補正回路97は、P型MOSFET93のゲートとクロックバー信
号ライン95との間に接続された容量C6と、P型MOSFET93と概ね同じしきい値
電圧を有するダイオード接続されたP型MOSFET99と、選択的に設定動作を行うた
めのスイッチとして働くP型MOSFET100とを有し、P型MOSFET99とP型
MOSFET100は、容量C6とP型MOSFET93のゲートとの間のノードN9と
ハイレベル電源電位VDDとの間に直列に接続されている。同様に、補正回路98は、N
型MOSFET94のゲートとクロック信号ライン96との間に接続された容量C7と、
N型MOSFET94と概ね同じしきい値電圧を有するダイオード接続されたN型MOS
FET101と、選択的に設定動作を行うためのスイッチとして働くN型MOSFET1
02とを有し、N型MOSFET101とN型MOSFET102は、容量C7とN型M
OSFET94のゲートとの間のノードN10とローレベル電源電位VSSとの間に直列
に接続されている。P型MOSFET100のゲートはインバータ103を介して第1制
御信号ライン104に接続され、N型MOSFET102のゲートは直接第1制御信号
イン104に接続されている。

0074

更に、容量C6とP型MOSFET93のゲートとの間のノードN9は、N型MOSF
ET106を介してローレベル電源電位VSSに接続され、容量C7とN型MOSFET
94のゲートとの間のノードN10は、P型MOSFET107を介してハイレベル電源
電位VDDに接続されており、N型MOSFET106及びP型MOSFET107を選
択的にオンオフすることで、容量C6、C7を初期化することができるようになっている
。N型MOSFET106のゲートは直接初期化信号ライン108に接続され、P型MO
SFET107のゲートはインバータ109を介して初期化信号ライン108に接続され
、これらMOSFET106、107のゲートには極性が逆の信号が入力されるようにな
っている。

0075

図18の右側のクロックトインバータ85b(図17における右側の単位回路84内の
クロックトインバータ85に対応する)は、左側のクロックトインバータ85aと同じ構
造を有するが、P型MOSFET93のゲートが容量C6を介してクロック信号ライン9
6に接続され、N型MOSFET94のゲートが容量C7を介してクロックバー信号ライ
ン95に接続され、P型MOSFET100及びN型MOSFET102のゲートが第2
制御信号ライン105に接続されている点が異なる。尚、図18には、2つのクロックト
インバータ85a、85bしか示していないが、実際の回路では、これらが交互に複数個
配置されていることを理解されたい。

0076

このように構成したシフトレジスタ81のクロックトインバータ85a、85bの初期
化、設定動作及び通常動作における各部の好適な信号(電位)変化を図19のタイミン
チャートに示す。

0077

初期化動作では、クロック信号ライン96の電位はハイレベル、クロックバー信号ライ
ン95の電位はローレベル、そして第1制御信号ライン104及び第2制御信号ライン1
05の電位はローレベルの状態で、初期化信号ライン108の電位がハイレベルとなる。
これにより、各クロックトインバータ85a、85bのN型MOSFET106及びP型
MOSFET107がオン状態となり、補正回路97、98内の容量C6、C7の初期化
がなされる。初期化信号ライン108の電位がローレベルとなると、初期化動作は終了す
る。尚、この実施例では、初期化動作が左側及び右側クロックトインバータ85a、85
bに対して同時になされるため、初期化動作において、一方の(この例では右側)クロッ
クトインバータ85bでは、P型MOSFET93のゲートに接続された容量C6にハイ
レベル電位VCHを印加するとともにN型MOSFET94のゲートに接続された容量C
7にローレベル電位VCLを印加することができるが、他方の(この例では左側)クロッ
クトインバータ85aでは、P型MOSFET93のゲートに接続された容量C6にロー
レベル電位VCLが印加され、N型MOSFET94のゲートに接続された容量C7にハ
イレベル電位VCHが印加される。

0078

設定動作は、図18の左側のクロックトインバータ85aの容量C6、C7への電荷蓄
積を行う第1設定動作と、図18の右側のクロックトインバータ85bの容量C6、C7
への電荷蓄積を行う第2設定動作からなる。第1設定動作では、フェーズIにおいて、第
1制御信号ライン104及びクロックバー信号ライン95の電位がハイレベルとなり、第
2制御信号ライン105及びクロック信号ライン96の電位がローレベルとなる。これに
より、左側のクロックトインバータ85aではP型MOSFET100及びN型MOSF
ET102がオンとなり、容量C6、C7の設定動作がなされ、容量C6、C7が適切に
充電される。右側のクロックトインバータ85bではP型MOSFET100及びN型M
OSFET102がオフ状態であるため、設定動作はなされない。フェーズIIでは、第
1制御信号ライン104の電位がローレベルとなり、MOSFET100及び102がオ
フとなるため、左側のクロックトインバータ85aにおける設定動作は終了する。

0079

続いて第2設定動作では、フェーズIにおいて、第2制御信号ライン105及びクロッ
ク信号ライン96の電位がハイレベルとなるとともに、クロックバー信号ライン95の電
位がローレベルとなる。これにより、右側のクロックトインバータ85bのP型MOSF
ET100及びN型MOSFET102がオンとなり、容量C6、C7の設定動作がなさ
れる。フェーズIIでは第2制御信号ライン105の電位がローレベルとなり右側のクロ
ックトインバータ85bにおける設定動作が終了する。そうして通常動作では、第1及び
第2制御信号ライン104、105の電位をローレベルに保って各クロックトインバータ
85a、85bの容量C6、C7に蓄積された電荷を保存した状態で、クロック信号及び
クロックバー信号ライン96、95にクロック信号が供給される。

0080

図20は、図18に示したクロックトインバータ85a、85bを含むシフトレジスタ
81の変形実施例を示す回路図である。本図において図18と同様の箇所には同じ符号を
付した。図20の実施例では、初期化信号ライン108(第1初期化信号ラインという)
に加えて第2初期化信号ライン108aが設けられ、右側のクロックトインバータ85b
初期化用MOSFET106、107のゲートが第2初期化信号ライン108aに接続
され、左側のクロックトインバータ85aと右側のクロックトインバータ85bにおける
初期化動作を別個に行えるようになっている点が図18の実施例と異なる。

0081

図21は、図20の実施例における初期化、設定動作及び通常動作における各部の好適
な信号(電位)変化を示すタイミングチャートである。図示されているように、この実施
例では、図20の左側のクロックトインバータ85aの容量C6、C7への電荷の蓄積を
行う第1設定動作の前に第1初期化動作がなされ、右側のクロックトインバータ85bの
容量C6、C7への電荷の蓄積を行う第2設定動作の前に第2初期化動作がなされる。

0082

第1初期化動作では、クロック信号ライン96の電位はローレベル、クロックバー信号
ライン95の電位はハイレベル、そして第1制御信号ライン104及び第2制御信号ライ
ン105の電位はローレベルの状態で、第1初期化信号ライン108の電位がハイレベル
となる。これにより、クロックトインバータ85aのN型MOSFET106及びP型M
OSFET107がオン状態となり、補正回路97、98内の容量C6、C7の初期化が
なされる。第1設定動作については図19を参照して説明したので、ここでは説明を省略
する。

0083

第2初期化動作では、クロック信号ライン96の電位はハイレベル、クロックバー信号
ライン95の電位はローレベル、そして第1制御信号ライン104及び第2制御信号ライ
ン105の電位はローレベルの状態で、第2初期化信号ライン108aの電位がハイレベ
ルとなる。これにより、クロックトインバータ85bのN型MOSFET106及びP型
MOSFET107がオン状態となり、補正回路97、98内の容量C6、C7の初期化
がなされる。第2設定動作については図19を参照して説明したので、ここでは説明を省
略する。

0084

上記実施例では、初期化動作が第1初期化動作と第2初期化動作の2つに分かれている
ため、各初期化動作において、クロック信号ライン96及びクロックバー信号ライン95
の電位を適切に制御して、P型MOSFET93のゲートに接続された容量C6にはハイ
レベル電位VCHを、N型MOSFET94のゲートに接続された容量C7にはローレベ
ル電位VCLを印加することができる。

0085

図22は、図18に示したクロックトインバータ85a(85b)の別の実施例を示す
回路図である。本図において図18と同様の部分には同じ符号を付して詳しい説明を省略
する。このクロックトインバータ85cでは、容量C6のP型MOSFET93のゲート
に接続されたのと反対側の端子がP型MOSFET110を介してクロックバー信号ライ
ン95に接続されるとともに、P型MOSFET111を介してクロックバー信号のハイ
レベル電位VCHと概ね同じ電位VH′に接続されている。同様に、容量C7のN型MO
SFET94のゲートに接続されたのと反対側の端子がN型MOSFET112を介して
クロック信号ライン96に接続されるとともに、N型MOSFET113を介してクロッ
ク信号のローレベル電位VCLと概ね同じ電位VL′に接続されている。MOSFET1
00、111及び112のゲートはインバータ114を介して制御信号ライン115に接
続され、MOSFET102、110及び113のゲートは制御信号ライン115に直接
接続されている。これにより、制御信号ライン115の電位がハイレベルになると、MO
SFET100、111、102及び113がオン状態となり、MOSFET110、1
12がオフ状態となって、容量C6及びC7への電荷の蓄積(設定動作)がなされる。一
方、制御信号ライン115の電位がローレベルの場合、MOSFET100、111、1
02及び113がオフ状態となり、MOSFET110、112がオン状態となって、ク
ロックバー信号及びクロック信号が充電された容量C6、C7を介してP型MOSFET
93及びN型MOSFET94のゲートに供給される。このような図22の実施例は、図
16に示したクロックトインバータ回路60bのスイッチSW12、SW13、SW16
〜SW19をMOSFET100、102、110〜113によって具現したものという
ことができる。尚、この実施例は、図18に示したような容量C6、C7初期化用のMO
SFET106、107を有していないが、必要ならば設けてもよいことは勿論である。

0086

図23は、図17に示した第1ラッチ回路82における典型的な単位回路を示す回路図
である。この単位回路120は、2つのインバータ121、122と2つのクロックトイ
ンバータ123、124を有し、シフトレジスタ81からの選択信号に応答して、デジタ
ル化されたビデオ信号をラッチする働きをする。ビデオ信号のハイレベル電位がハイレベ
ル電源電位VDDより低い場合及び/またはビデオ信号のローレベル電位がローレベル電
源電位VSSより高い場合、ビデオ信号が入力信号として供給されるクロックトインバー
タ123に本発明を適用するとよい。

0087

図24は、図23に示した第1ラッチ回路32のクロックトインバータ123に本発明
を適用した実施例を示す回路図である。図22では、クロック信号同期用MOSFETに
補正回路を用いたクロックトインバータ85cを示したが、図24では、入力信号が入力
されるMOSFETに補正回路を用いたクロックトインバータを示す。このクロックトイ
ンバータ123は、CMOSインバータを構成するべくドレインが共に出力端OUTに接
続されて直列接続されたP型MOSFET131及びN型MOSFET132を有し、こ
れらMOSFET131、132のゲートはともに入力信号としてビデオ信号が入力され
る入力端INに接続されている。P型MOSFET131のソースはP型MOSFET1
33を介してハイレベル電源電位VDDに接続され、N型MOSFET132のソースは
N型MOSFET134を介してローレベル電源電位VSS(この例ではVGND)に接
続されている。P型MOSFET133及びN型MOSFET134のゲートにはシフト
レジスタからの選択信号が入力されるが、P型MOSFET133のゲートにはインバー
タ135が設けられているため、これらMOSFET133、134に入力される信号は
極性が逆となる。

0088

P型MOSFET131及びN型MOSFET132のゲートと入力端INの間には補
正回路136、137がそれぞれ接続されている。補正回路136は、P型MOSFET
131のゲートと入力端INとの間に接続された容量C8と、P型MOSFET131と
概ね同じしきい値電圧を有するダイオード接続されたP型MOSFET138と、選択的
に設定動作を行うためのスイッチとして働くP型MOSFET139とを有し、P型MO
SFET138とP型MOSFET139は、容量C8とP型MOSFET131のゲー
トとの間のノードN11とハイレベル電源電位VDDとの間に直列に接続されている。同
様に、補正回路137は、N型MOSFET132のゲートと入力端INとの間に接続さ
れた容量C9と、N型MOSFET132と概ね同じしきい値電圧を有するダイオード接
続されたN型MOSFET140と、選択的に設定動作を行うためのスイッチとして働く
N型MOSFET141とを有し、N型MOSFET140とN型MOSFET141は
、容量C9とN型MOSFET132のゲートとの間のノードN12とローレベル電源電
位VSSとの間に直列に接続されている。この実施例では、P型MOSFET139のゲ
ートはPチャネル制御信号ライン142に、N型MOSFET141のゲートはNチャネ
ル制御信号ライン143に接続されているが、図16図22のようにP型MOSFET
とN型MOSFETとで設定動作を平行して行える場合は、図18に示した実施例と同様
に、P型MOSFET139のゲートまたはN型MOSFET141のゲートのいずれか
にインバータを設けることで、共通の1つの制御信号ラインのみを用いることも可能であ
る。

0089

更に、容量C8とP型MOSFET131のゲートとの間のノードN11は、N型MO
SFET144を介してローレベル電源電位VSSに接続され、容量C9とN型MOSF
ET132のゲートとの間のノードN12は、P型MOSFET145を介してハイレベ
ル電源電位VDDに接続されている。N型MOSFET144は直接初期化信号ライン1
46に接続され、P型MOSFET145のゲートはインバータ147を介して初期化信
号ライン146に接続され、これらMOSFET144、145のゲートには位相が逆の
信号が入力されるようになっている。尚、図12のように、初期化信号ラインを別々に配
置しても良い。

0090

このように構成したラッチ回路のクロックトインバータ123の初期化、設定動作及び
通常動作における各部の好適な信号(電位)変化を図25のタイミングチャートに示す。
図示されているように、初期化動作、Nチャネル設定動作(容量C9の設定動作)、Pチ
ャネル設定動作(容量C8の設定動作)、通常動作の順に実行され、Nチャネル設定動作
及びPチャネル設定動作はそれぞれ2つのフェーズからなる。Nチャネル設定動作とPチ
ャネル設定動作の順番入れ替えても良いことは勿論である。

0091

初期化動作では、入力信号(ビデオ信号)、選択信号、Nチャネル制御信号(143)
はローレベル、Pチャネル制御信号(142)はハイレベルの状態で、初期化信号(14
6)がハイレベルとなる。Pチャネル制御信号がハイレベル、Nチャネル制御信号がロー
レベルであることから、P型MOSFET139及びN型MOSFET141はオフ状態
である。初期化信号がハイレベルとなると、MOSFET144、145がオンして、容
量C8、C9の初期化がなされる(即ち、ノードN11の電位はローレベル電源電位VS
Sに下げられ、ノードN12の電位はハイレベル電源電位VDDへと上げられる)。初期
化信号がローレベルとなると、初期化動作は終了する。

0092

NチャネルMOSFET132のゲートに接続された容量C9への電荷の蓄積を行うN
チャネル設定動作では、フェーズIにおいてビデオ信号(IN)はローレベルのままNチ
ャネル制御信号(143)がハイレベルとなる。それにより、N型MOSFET141が
オンして、入力端INからローレベル電源電位VSSへと電流が流れ容量C9の充電がな
される。Nチャネル制御信号は容量C9の両端の電圧が適切な値となりN型MOSFET
141がオフ状態となるのに十分な時間ハイレベルを保つ。フェーズIIではNチャネル
制御信号がローレベルとなり、Nチャネル設定動作は終了する。

0093

PチャネルMOSFET131のゲートに接続された容量C8への電荷の蓄積を行うP
チャネル設定動作では、フェーズIにおいてビデオ信号(IN)がハイレベルになるとと
もにPチャネル制御信号(142)がローレベルとなる。これにより、P型MOSFET
139がオンして、ハイレベル電源電位VDDから入力端INへと電流が流れ、容量C8
の充電がなされる。Pチャネル制御信号は容量C8の両端の電圧が適切な値となりP型M
OSFET139がオフ状態となるのに十分な時間ローレベルを保った後、フェーズII
においてハイレベルに戻る。そうして、ビデオ信号がローレベルとなると、通常動作が開
始可能となる。図示されているように、通常動作ではPチャネル制御信号はハイレベル、
Nチャネル制御信号はローレベルの状態で、ビデオ信号及び選択信号が印加される。この
ように、図5図7のように容量が入力端INに直接つながっているタイプと、図13
図16のようにスイッチを介してつながっているタイプとがある。これらの2つのタイプ
を組み合わせることで、様々な回路を構成することが可能である。そして各回路の構成に
合わせて、設定動作のタイミングを適宜変更することができる。

0094

上記した本発明に基づく様々な実施例において、補正回路に含まれる容量の設定動作を
行った後は容量と電源電位(VDDまたはVSS)との間に接続されたスイッチがオフ状
態となるため原理的には容量に蓄積された電荷は保存されるが、実際には多少の漏れ電流
があるため、適切な間隔で設定動作を行うことが好ましい。例えば液晶ディスプレイのア
クティブマトリクス回路のシフトレジスタにおけるトランジスタに本発明を適用した場合
、入力されるビデオ信号の帰線期間ではシフトレジスタは動作していないため、その期間
に設定動作を行うとよい(図26a参照)。

0095

また、1フレーム期間内において複数の異なる発光期間E1、E2、E3...を選択
的に組み合わせることで各画素の1フレームにおける発光状態にあるトータルの期間を変
化させて階調を得る時間階調方式ディスプレイが知られている(例えば、4ビットの場
合、最小の発光期間をE1としたとき、E2=2×E1、E3=4×E1、E4=8×E
1とすることで、E1〜E4を組み合わせて16階調を得ることができる)。このような
時間階調方式のディスプレイでは、例えば発光期間E3に対し発光を行うか否かを示す情
報のメモリへの書き込みを各画素について行った後、発光期間E4に対する同様の書き込
みを開始するまでの期間や、発光期間E4に対し発光を行うか否かを示す情報のメモリへ
の書き込みを終了した後のように、ドライバ回路が動作していない期間がある(図26
参照)。このようなドライバ回路の停止期間に、上記した補正回路の設定動作を行うこと
も可能である。尚、設定動作は全ての補正回路について同時に行う必要はなく、補正回路
毎に異なるタイミングで行ってもよい。また、図17図18に示すようなシフトレジ
タでは、信号が順次シフトして転送されてくる。従って、数段前の信号を用いて自段の補
正回路の設定動作を行っても良い。

0096

本発明は、NAND回路、NOR回路やトランスファーゲートなどのような論理回路に
も用いることができる。図27は、例として、本発明をNAND回路を構成するトランジ
スタに適用した実施例を示す回路図であり、図28は本発明をNOR回路を構成するトラ
ンジスタに適用した実施例を示す回路図である。

0097

図27に示したデジタル回路150は、2つの並列接続されたP型MOSFET151
、152と2つの直列接続されたN型MOSFET153、154とを有し、これら4つ
のMOSFET151〜154によってNAND回路が形成されている。詳述すると、P
型MOSFET151及びN型MOSFET153のゲートは第1入力端IN1に接続さ
れ、P型MOSFET152及びN型MOSFET154のゲートは第2入力端IN2に
接続されている。また、P型MOSFET151、152のソースは共にハイレベル電源
電位VDDに接続され、ドレインは共にN型MOSFET154のドレインに接続される
とともに出力端OUTに接続されている。N型MOSFET154のソースはN型MOS
FET153のドレインに接続され、N型MOSFET153のソースはローレベル電源
電位VSS(この例では、グランド電位VGND)に接続されている。このようなNAN
D回路は本分野ではよく知られている。

0098

本発明に基づき、MOSFET151〜154に対し補正回路155〜158がそれぞ
れ設けられている。上記した実施例と同様に、各補正回路155〜158は対応するMO
SFETのゲートに接続された容量と、対応するMOSFETと同じ極性で且つ概ね同じ
しきい値電圧を有するダイオード接続されたMOSFETと、ダイオード接続されたMO
SFETに直列に接続されたスイッチとを有している。このような補正回路155〜15
8の動作及び作用効果は上記した実施例について説明したのと同様であるので、説明を省
略する。

0099

図28に示すデジタル回路は、2つの直列接続されたP型MOSFET161、162
と2つの並列接続されたN型MOSFET163、164とを有し、これら4つのMOS
FET161〜164によってNOR回路が形成されている。詳述すると、P型MOSF
ET161及びN型MOSFET163のゲートは第1入力端IN1に接続され、P型M
OSFET162及びN型MOSFET164のゲートは第2入力端IN2に接続されて
いる。また、P型MOSFET161のソースはハイレベル電源電位VDDに接続され、
ドレインはP型MOSFET162のソースに接続されている。P型MOSFET162
のドレインは、N型MOSFET163、164のドレインに接続されるとともに、出力
端OUTに接続されている。そして、N型MOSFET163、164のソースは共にロ
ーレベル電源電位VSS(この例では、グランド電位VGND)に接続されている。この
ようなNOR回路は本分野ではよく知られている。

0100

本発明に基づき、MOSFET161〜164に対し補正回路165〜168がそれぞ
れ設けられている。上記した実施例と同様に、各補正回路165〜168は対応するMO
SFETのゲートに接続された容量と、対応するMOSFETと同じ極性で且つ概ね同じ
しきい値電圧を有するダイオード接続されたMOSFETと、ダイオード接続されたMO
SFETに直列に接続されたスイッチとを有している。このような補正回路165〜16
8の動作及び作用効果は上記した実施例について説明したのと同様であるので、説明を省
略する。

0101

上記において、入力信号の振幅が電源電圧(ハイレベル電源電位とローレベル電源電位
の差)より小さい場合でも、確実にトランジスタをオンオフさせることが可能な、トラン
ジスタを用いたスイッチ回路を有するデジタル回路の好適実施例について説明してきたが
、上記実施例は、設定動作を適切に変更することで、電源電圧がトランジスタのしきい値
電圧の絶対値に対して十分大きくない場合にトランジスタの動作速度を向上させることが
望まれる場合にも対応することができる。図29に、そのような設定動作が可能なデジタ
ル回路の別の変形実施例を示す。尚、この実施例で図5の実施例と同様の箇所には同じ符
号を付して詳しい説明を省略する。

0102

図29のデジタル回路(インバータ回路)30eでは、P型MOSFET32のゲート
と容量C2との間のノードN5がスイッチSW20を介してローレベル電位VL″に接続
され、N型MOSFET33のゲートと容量C3との間のノードN6がスイッチSW21
を介してハイレベル電位VH″に接続されている。ローレベル電位VL″はローレベル電
源電位VSSに等しくすることができ、また、ハイレベル電位VH″は例えばハイレベル
電源電位VDDに等しくすることができるが、その場合デジタル回路30eは、図10
示したデジタル回路30cと同じになる。

0103

このように構成されたデジタル回路30eの設定及び通常動作について以下に説明する
。ここで、ローレベル入力電位VINLはローレベル電源電位VSS(この例ではVGN
D)に等しく、ハイレベル入力電位VINHはハイレベル電源電位VDDに等しいものと
する。

0104

図30aに示すように、容量C2に対する第1の設定動作において、スイッチSW2、
SW3及びSW21はオフの状態で、SW20をオンし入力端INにハイレベル入力電位
VINHを印加すると、図の矢印の向きに電流が流れて、容量C2は入力端IN側がハイ
、P型MOSFET32のゲート側がローとなる向きに充電される。続いて図30bに示
すように、第2の設定動作において、入力端INにハイレベル入力電位VINHを印加し
たままでスイッチSW20をオフし、スイッチSW2をオンすると、容量C2が放電して
図において矢印で示すように電流が流れ、容量C2の両端の電圧がP型MOSFET35
のしきい値電圧VTHPに等しくなったところで電流が停止する。尚、第1の設定動作に
おいてスイッチSW2をオンしておいてもよい。またローレベル電位VL″は、第1の設
定動作において容量C2がP型MOSFET35の(即ちP型MOSFET32の)しき
い値電圧VTHPより大きな電圧で充電できるような値であればよく、必ずしもVSSに
等しくなくてもよい。第1の設定動作を初期化動作と言うこともできる。

0105

同様に、図31aに示すように、容量C3に対する第1の設定動作において、スイッチ
SW2、SW3及びSW20はオフの状態で、SW21をオンし入力端INにローレベル
入力電位VINLを印加すると、図の矢印の向きに電流が流れて、容量C3は入力端IN
側がロー、N型MOSFET33のゲート側がハイとなる向きに充電される。続いて第2
の設定動作において、入力端INにローレベル入力電位VINLを印加したままでスイッ
チSW21をオフし、スイッチSW3をオンすると、容量C3が放電して図31bにおい
て矢印で示すように電流が流れ、容量C3の両端の電圧がP型MOSFET37のしきい
値電圧VTHNに等しくなったところで電流が停止する。尚、第1の設定動作においてス
イッチSW3をオンしておいてもよい。またハイレベル電位VL″は、第1の設定動作に
おいて容量C3がN型MOSFET37の(即ちN型MOSFET33の)しきい値電圧
VTHNより大きな電圧で充電できるような値であればよく、必ずしもVDDに等しくな
くてもよい。

0106

このように容量C2、C3を充電した後、通常動作では、スイッチSW2、SW3、S
W20及びSW21をオフし、入力端INにハイレベル入力電位VINHとローレベル入
力電位VINLとの間で振幅する入力信号が加えられる。ハイレベル入力電位VINHが
印加されたときには、図32aに示すように、P型MOSFET32のゲート電位はVI
NH−|VTHP|=VDD−|VTHP|となり、従って、P型MOSFET32のゲ
ート・ソース間電圧VGS=−|VTHP|となって、P型MOSFET32はオフする
。一方、N型MOSFET33のゲート電位はVINH+|VTHN|=VDD+|VT
HN|となり、従ってN型MOSFET33のゲート・ソース間電圧VGSからVTHN
を差し引いた電圧はVDDに等しく、N型MOSFET33に大きな電流を流して高速に
オンさせるのに十分な電圧を確保できる。

0107

同様に、入力端INにローレベル入力電位VINLが印加されたときには、図32bに
示すように、N型MOSFET33のゲート電位はVINL+|VTHN|=VGND+
|VTHN|となり、従って、N型MOSFET33のゲート・ソース間電圧VGS=|
VTHN|となって、N型MOSFET33はオフする。一方、P型MOSFET32の
ゲート電位はVINL−|VTHP|=VGND−|VTHP|となり、従ってP型MO
SFET32のゲート・ソース間電圧VGSからVTHPを差し引いた電圧は−VDDに
等しく、P型MOSFET32に大きな電流を流して高速にオンさせるのに十分な電圧(
絶対値)を確保できる。

0108

このように、図29図32を参照して説明した実施例では、設定動作において、補正
回路の容量C2、C3を、対応するMOSFET32、33のオン動作速度を高めるべく
入力信号のDCレベルを補正するように充電することが可能である。従って、回路の動作
速度を落とすことなく、電源電圧を小さくして消費電力の低減を図ることができる。尚、
上記説明ではローレベル入力電位VINLはローレベル電源電位VSS(この例ではVG
ND)に等しく、ハイレベル入力電位VINHはハイレベル電源電位VDDに等しいもの
としたが、本発明はそれに限定されるものではない。上記回路では、一般に、設定動作後
の容量C2の電圧の絶対値は|VTHP|−(VDD−VINH)、設定動作後の容量C
3の電圧の絶対値は|VTHN|−(VINL−VSS)となり、オフ状態ではP型MO
SFET32、N型MOSFET33のいずれでもVGS=しきい値電圧となりぎりぎり
でオフするが、オン状態では|VGS|=|しきい値電圧|+VINH−VINLとなる
ことが理解されるだろう。

0109

図29のデジタル回路30eでは、P型MOSFET32のゲートに接続された容量C
2とN型MOSFET33のゲートに接続された容量C3の設定動作を入力端INに印加
される入力信号の電位を変えて別々に行ったが、これらを同時できると好ましい。そのよ
うなデジタル回路を図33に示す。尚、この実施例は、図13に示したデジタル回路30
dを応用したものであり、本図において図13及び図29に示したのと同様の箇所には同
じ符号を付して詳しい説明を省略する。

0110

図33のデジタル回路30fでは、容量C2のP型MOSFET32のゲートに接続さ
れたのとは反対側の端子が、スイッチSW8を介して入力端INに接続されるとともに、
スイッチSW9を介してハイレベル電源電位VDDに接続されている。同様に、容量C3
のN型MOSFET33のゲートに接続されたのと反対側の端子が、スイッチSW10を
介して入力端INに接続されるとともに、スイッチSW11を介してローレベル電源電位
VSSに接続されている。

0111

このように構成されたデジタル回路30fの設定及び通常動作について以下に説明する
。ここでもデジタル回路30eの動作についての説明と同様に、ローレベル入力電位VI
NLはローレベル電源電位VSS(この例ではVGND)に等しく、ハイレベル入力電位
VINHはハイレベル電源電位VDDに等しいものとする。

0112

図34aに示すように、第1の設定動作では、スイッチSW2、SW3、SW8及びS
W10をオフ、スイッチSW9、SW11、SW20及びSW21をオンとする。すると
電流が図の矢印の向きに流れ、容量C2は入力端IN側がハイ、P型MOSFET32の
ゲート側がローとなる向きに、容量C3は入力端IN側がロー、N型MOSFET33の
ゲート側がハイとなる向きに充電される。第1の設定動作を初期化動作と言うこともでき
る。

0113

図34bに示すように、第2の設定動作では、スイッチSW2、SW3、SW9及びS
W11をオン、スイッチSW8、SW10、SW20及び21をオフとする。これにより
、容量C2、C3が放電し、図において矢印で示す向きに電流が流れ、容量C2の両端の
電圧がP型MOSFET35のしきい値電圧に等しくなり、容量C3の両端の電圧がN型
MOSFET37のしきい値電圧に等しくなったところでそれぞれの電流が停止する。

0114

容量C2、C3の設定が終了した後、通常動作では、図35に示すように、スイッチS
W2、SW3、SW9、SW11、SW20及びSW21をオフ、スイッチSW8及びS
W10をオンし、入力端INに入力信号を加える。この場合のMOSFET32、33に
おける動作は図32a、図32bにおいて説明したのと同じなので、ここでは説明を省略
する。尚、この実施例では、ローレベル入力電位VINLはローレベル電源電位VSSに
等しく、ハイレベル入力電位VINHはハイレベル電源電位VDDに等しいものとしたた
め、容量C2、C3はそれぞれスイッチSW9、SW11を介してハイレベル電源電位V
DD、ローレベル電源電位VSSに接続されるものとしたが、そうでない場合には、容量
C2、C3はそれぞれスイッチSW9、SW11を介してハイレベル入力電位VINHに
概ね等しい電位、ローレベル入力電位VINLに概ね等しい電位に接続することができる

0115

以上、本発明を実施例に基づいて詳細に説明したが、これらの実施例はあくまでも例示
であって本発明は実施例によって限定されるものではない。当業者であれば特許請求の範
囲によって定められる本発明の技術的思想を逸脱することなく様々な変形若しくは変更が
可能であることは言うまでもない。

0116

例えば、上記実施例ではローレベル電源電位VSSをグランド電位VGNDとし、ハイ
レベル電源電位VDDをVGNDより高い電位としたが、例えばハイレベル電源電位VD
Dをグランド電位VGNDとし、ローレベル電源電位VSSをグランド電位VGNDより
低い電位とするように、他の電位とすることもできる。また、上記実施例ではトランジス
タとしてMOSFETについて説明したが、バイポーラトランジスタや他のタイプのFE
Tなど、別のトランジスタを用いることも可能である。トランジスタはどのような構造、
材料、製造方法によるものであってもよい。通常の単結晶基板を用いたものでも良いし、
SOI(silicon on insulator)基板を用いたものでも良い。また
アモルファスシリコンポリシリコンなどを用いた薄膜トランジスタ(TFT)であっ
ても良いし、有機半導体を用いたトランジスタであっても、カーボンナノチューブを用い
たトランジスタであっても良い。またトランジスタは、ガラス基板、石英基板、プラスチ
ック基板またはその他の基板上に形成されていても良い。

0117

本発明を適用可能な電子機器として、デスクトップ、床置き、または壁掛け型ディスプ
レイ、ビデオカメラデジタルカメラゴーグル型ディスプレイ(ヘッドマウントディス
プレイ)、ナビゲーションシステム音響再生装置カーオーディオオーディオコンポ
等)、ノート型パーソナルコンピュータゲーム機器携帯情報端末モバイルコンピュ
ータ、携帯電話携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置
具体的にはDigital Versatile Disc(DVD)等の記録媒体に記
録された映像静止画再生し、それを表示しうるディスプレイを備えた装置)などが挙
げられる。それらの電子機器の具体例を図38a〜図38hに示す。

0118

図38aはデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体1300
1、支持台13002、表示部13003、スピーカー部13004、ビデオ入力端子
3005等を含む。本発明は表示部13003を構成する電気回路に用いることができる
。このようなディスプレイは、パソコン用、TV放送受信用広告表示用など任意の情報
表示用表示装置として用いることができる。

0119

図38bはデジタルスチルカメラであり、本体13101、表示部13102、受像部
13103、操作キー13104、外部接続ポート13105、シャッター13106等
を含む。本発明は、表示部13102を構成する電気回路に用いることができる。

0120

図38cはノート型パーソナルコンピュータであり、本体13201、筐体13202
、表示部13203、キーボード13204、外部接続ポート13205、ポインティ
マウス13206等を含む。本発明は、表示部13203を構成する電気回路に用いる
ことができる。

0121

図38dはモバイルコンピュータであり、本体13301、表示部13302、スイッ
チ13303、操作キー13304、赤外線ポート13305等を含む。本発明は、表示
部13302を構成する電気回路に用いることができる。

0122

図38eは記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であ
り、本体13401、筐体13402、第1表示部13403、第2表示部13404、
記録媒体(DVD等)読み込み部13405、操作キー13406、スピーカー部134
07等を含む。第1表示部13403は主として画像情報を表示し、第2表示部B134
04は主として文字情報を表示するが、本発明は、第1及び第2表示部13403、13
404を構成する電気回路に用いることができる。なお、記録媒体を備えた画像再生装置
には家庭用ゲーム機器なども含まれる。

0123

図38fはゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体13
501、表示部13502、アーム部13503を含む。本発明は、表示部13502を
構成する電気回路に用いることができる。

0124

図38gはビデオカメラであり、本体13601、表示部13602、筐体13603
、外部接続ポート13604、リモコン受信部13605、受像部13606、バッテリ
ー13607、音声入力部13608、操作キー13609等を含む。本発明は、表示部
13602を構成する電気回路に用いることができる。

0125

図38hは携帯電話であり、本体13701、筐体13702、表示部13703、音
声入力部13704、音声出力部13705、操作キー13706、外部接続ポート13
707、アンテナ13708等を含む。本発明は、表示部13703を構成する電気回路
に用いることができる。

0126

上記したような電子機器の表示部は、例えば各画素にLEDや有機ELなどの発光素子
を用いた自発光型とすることも、或いは、液晶ディスプレイのようにバックライトなど別
光源を用いたものとすることもできるが、自発光型の場合、バックライトが必要なく、
液晶ディスプレイよりも薄い表示部とすることができる。

0127

また、上記電子機器はインターネットCATVケーブルテレビ)などの電子通信
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。表示部が自発光型の場合、有機EL等の発光材料の応答速度は液晶に比べ
て非常に速いため、そのような動画表示に好適である。将来的に発光材料の発光輝度が高
くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア
型のプロジェクターに用いることも可能となる。

0128

自発光型の表示部では発光している部分が電力消費するため、発光部分が極力少なく
なるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響
再生装置のような文字情報を主とする表示部を自発光型とする場合には、非発光部分を背
景として文字情報を発光部分で形成するように駆動することが望ましい。

0129

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。

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