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技術 回路規模最適化装置及び回路規模最適化方法

出願人 東芝情報システム株式会社
発明者 須田貴史
出願日 2014年3月4日 (6年10ヶ月経過) 出願番号 2014-041359
公開日 2015年9月24日 (5年3ヶ月経過) 公開番号 2015-166967
状態 拒絶査定
技術分野 CAD
主要キーワード 各回路要素 最適化装置 ALU 入力出力 修正ステップ プロセッサ回路 使用ビット 設計手法
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重要な関連分野

この項目の情報は公開日時点(2015年9月24日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (7)

課題

プロセッサを構成する回路要素ソフトウエア適合させて最適化する。

解決手段

演算のために用いられる回路要素を含んで構成されるプロセッサ10に対し、プログラムを実行させるプログラム実行制御手段20と、前記プロセッサ10が前記プログラムを実行したときに回路要素の入力出力値の履歴を取得する実行結果取得手段30と、前記入力出力値の履歴に基づき回路要素が使用した少なくとも出力ビットを検出するビット使用状態検出手段40と、前記ビット使用状態検出手段40により検出された回路要素の使用ビットに基づき回路規模修正情報を出力する修正情報出力手段50とを具備する。

概要

背景

従来は、プロセッサハードウエア)が備える固定的な回路規模を有する演算装置ALU)群やレジスタ群などの回路要素に対応するようにソフトウエアコンパイル、生成する手法が採られている。この手法によれば、ソフトウエアの規模が小さくなるとプロセッサ内の回路要素が長大となり、無駄な構成が生じる。また、要求される能力に応じて機能を追加可能なプロセッサも存在するが、大きな機能毎の追加となることから、ソフトウエア規模の縮小の場合には無駄な部分が生じてしまう。

また、プロセッサ回路の改善や統合を行うために、マイクロコードビット冗長情報などを用いる回路設計手法も行われている(特許文献1参照)。この設計手法は、回路の統合を行うものであるが、ソフトウエア規模の変動に対応するものとはなっていない。

概要

プロセッサを構成する回路要素をソフトウエアに適合させて最適化する。演算のために用いられる回路要素を含んで構成されるプロセッサ10に対し、プログラムを実行させるプログラム実行制御手段20と、前記プロセッサ10が前記プログラムを実行したときに回路要素の入力出力値の履歴を取得する実行結果取得手段30と、前記入力出力値の履歴に基づき回路要素が使用した少なくとも出力ビットを検出するビット使用状態検出手段40と、前記ビット使用状態検出手段40により検出された回路要素の使用ビットに基づき回路規模の修正情報を出力する修正情報出力手段50とを具備する。

目的

本発明は上記のような回路規模最適化における現状に鑑みなされたもので、その目的は、プロセッサを構成する回路要素をソフトウエアに適合させて最適化することが可能な回路規模最適化装置及び回路規模最適化方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

演算のために用いられる回路要素を含んで構成されるプロセッサに対し、プログラムを実行させるプログラム実行制御手段と、前記プロセッサが前記プログラムを実行したときに回路要素の入力出力値の履歴を取得する実行結果取得手段と、前記入力出力値の履歴に基づき回路要素が使用した少なくとも出力ビットを検出するビット使用状態検出手段と、前記ビット使用状態検出手段により検出された回路要素の使用ビットに基づき回路規模修正情報を出力する修正情報出力手段とを具備することを特徴とする回路規模最適化装置

請求項2

回路要素には、少なくとも演算装置と、レジスタとを含むことを特徴とする請求項1に記載の回路規模最適化装置。

請求項3

ビット使用状態検出手段は、入力出力値の履歴について、出力値の履歴のみを用いて回路要素が使用した出力ビットを検出することを特徴とする請求項1または2に記載の回路規模最適化装置。

請求項4

演算のために用いられる回路要素を含んで構成されるプロセッサに対し、プログラムを実行させるプログラム実行ステップと、前記プログラムを実行したときに回路要素の入力出力値の履歴を取得する実行結果取得ステップと、前記入力出力値の履歴に基づき回路要素が使用した少なくとも出力ビットを検出するビット使用状態検出ステップと、前記ビット使用状態検出ステップにおいて検出された回路要素の使用ビットに基づき回路規模の修正情報を出力する回路規模修正ステップとを具備することを特徴とする回路規模最適化方法

請求項5

回路要素には、少なくとも演算装置と、レジスタとを含むことを特徴とする請求項4に記載の回路規模最適化方法。

請求項6

ビット使用状態検出ステップでは、入力出力値の履歴について、出力値の履歴のみを用いて回路要素が使用した出力ビットを検出することを特徴とする請求項4または5に記載の回路規模最適化方法。

技術分野

0001

この発明は、演算のために用いられる回路要素を含んで構成されるプロセッサ回路規模最適化装置及び回路規模最適化方法に関するものである。

背景技術

0002

従来は、プロセッサ(ハードウエア)が備える固定的な回路規模を有する演算装置ALU)群やレジスタ群などの回路要素に対応するようにソフトウエアコンパイル、生成する手法が採られている。この手法によれば、ソフトウエアの規模が小さくなるとプロセッサ内の回路要素が長大となり、無駄な構成が生じる。また、要求される能力に応じて機能を追加可能なプロセッサも存在するが、大きな機能毎の追加となることから、ソフトウエア規模の縮小の場合には無駄な部分が生じてしまう。

0003

また、プロセッサ回路の改善や統合を行うために、マイクロコードビット冗長情報などを用いる回路設計手法も行われている(特許文献1参照)。この設計手法は、回路の統合を行うものであるが、ソフトウエア規模の変動に対応するものとはなっていない。

先行技術

0004

特開2001−142928号公報

発明が解決しようとする課題

0005

本発明は上記のような回路規模最適化における現状に鑑みなされたもので、その目的は、プロセッサを構成する回路要素をソフトウエアに適合させて最適化することが可能な回路規模最適化装置及び回路規模最適化方法を提供することである。

課題を解決するための手段

0006

本発明に係る回路規模最適化装置は、演算のために用いられる回路要素を含んで構成されるプロセッサに対し、プログラムを実行させるプログラム実行制御手段と、前記プロセッサが前記プログラムを実行したときに回路要素の入力出力値の履歴を取得する実行結果取得手段と、前記入力出力値の履歴に基づき回路要素が使用した少なくとも出力ビットを検出するビット使用状態検出手段と、前記ビット使用状態検出手段により検出された回路要素の使用ビットに基づき回路規模の修正情報を出力する修正情報出力手段とを具備することを特徴とする。

0007

本発明に係る回路規模最適化装置では、回路要素には、少なくとも演算装置と、レジスタとを含むことを特徴とする。

0008

本発明に係る回路規模最適化装置では、ビット使用状態検出手段は、入力出力値の履歴について、出力値の履歴のみを用いて回路要素が使用した出力ビットを検出することを特徴とする

0009

本発明に係る回路規模最適化方法は、演算のために用いられる回路要素を含んで構成されるプロセッサに対し、プログラムを実行させるプログラム実行ステップと、前記プログラムを実行したときに回路要素の入力出力値の履歴を取得する実行結果取得ステップと、前記入力出力値の履歴に基づき回路要素が使用した少なくとも出力ビットを検出するビット使用状態検出ステップと、前記ビット使用状態検出ステップにおいて検出された回路要素の使用ビットに基づき回路規模の修正情報を出力する回路規模修正ステップとを具備することを特徴とする。

0010

本発明に係る回路規模最適化方法では、回路要素には、少なくとも演算装置と、レジスタとを含むことを特徴とする。

0011

本発明に係る回路規模最適化方法は、ビット使用状態検出ステップでは、入力出力値の履歴について、出力値の履歴のみを用いて回路要素が使用した出力ビットを検出することを特徴とする。

発明の効果

0012

本発明によれば、演算のために用いられる回路要素を含んで構成されるプロセッサに対し、プログラムを実行させ、実行したときに回路要素の入力出力値の履歴を取得し、上記入力出力値の履歴に基づき回路要素が使用した少なくとも出力ビットを検出し、検出された回路要素の使用ビットに基づき回路規模の修正情報を出力するので、プロセッサを構成する回路要素をソフトウエアに適合させて最適化することが可能である。

図面の簡単な説明

0013

本発明に係る回路規模最適化装置の実施形態の構成図。
本発明に係る回路規模最適化装置の実施形態の動作を説明するためのフローチャート
本発明に係る回路規模最適化装置の実施形態により最適化される回路要素の一例を示すブロック図。
本発明に係る回路規模最適化装置の実施形態により得られる回路要素の入力出力値の履歴の一例を示す図。
本発明に係る回路規模最適化装置の実施形態により得られる回路要素のビットの使用状態の一例を示す図。
本発明に係る回路規模最適化装置の実施形態により最適化された後の回路要素の一例を示すブロック図。

実施例

0014

以下添付図面を参照して、本発明に係る回路規模最適化装置及び回路規模最適化方法の実施形態を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図1には、本発明に係る回路規模最適化装置の実施形態の構成図が示されている。符号10は、回路規模適正化対象のプロセッサを示すものである。このプロセッサ10は、演算のために用いられる回路要素を含むものである。ここでは、回路要素として、演算装置11〜15、及びレジスタ21〜25が備えられたものを示している。なお、図1はプロセッサ10が備える回路要素を例示したもので、これらに限定されるものではなく、勿論、回路要素の数や配置は実際のものではない。

0015

上記プロセッサ10に対して、プログラムを実行させるプログラム実行制御手段20が設けられている。プロセッサ10の動作を監視するための実行結果取得手段30がプロセッサ10に付設されている。実行結果取得手段30は、プロセッサ10が上記プログラムを実行したときに回路要素の入力出力値の履歴を取得するものである。

0016

つまり、実行結果取得手段30は、回路要素としての演算装置11〜15及びレジスタ21〜25のそれぞれについて入力と出力の値を監視するものである。なお、レジスタ21〜25においては、入力と出力とは同一である。上記の実行結果取得手段30は、それぞれについて入力と出力の値を監視するプログラムにより実現することができる。

0017

上記実行結果取得手段30には、ビット使用状態検出手段40が接続されている。ビット使用状態検出手段40は、上記実行結果取得手段30により取得された入力出力値の履歴に基づき回路要素が使用した少なくとも出力ビットを検出するものである。ビット使用状態検出手段40は、例えばカバレッジ(回路活性化率)を集計するプログラムにより実現することができる。

0018

ビット使用状態検出手段40には、修正情報出力手段50が接続されている。この修正情報出力手段50は、上記ビット使用状態検出手段40により検出された回路要素の使用ビットに基づき回路規模の修正情報を出力するものである。この修正情報出力手段50も使用ビットの最上限ビットを求めて出力するなどの処理を行うプログラムにより実現することが可能である。

0019

以上の回路規模最適化装置の実施形態は、図2に示されるフローチャートのプログラムによって回路規模最適化を行うので、このフローチャートに基づき動作説明を行う。スタートとなり、まず、プログラム実行制御手段20がプロセッサ10に対して、プログラムAを実行させる(S11)。

0020

ここで、回路要素としての演算装置11〜15の内の一つが例えば、図3に示される加算器の回路1であるとする。この回路1は一方の入力Aが8ビットであり、他方の入力Bが8ビットであり、出力Yは9ビットであるとする。以下の説明では、プログラムAがプロセッサにおいて実行されたとき、上記の回路1の動作についての処理を説明する。

0021

上記ステップS11におけるプログラム実行制御に続き、実行結果を収集する(S12)。プログラムAにおいて図4(a)のように動作が進むものとし、これに対応する実行結果が図4(b)のように収集される。

0022

次のステップS13においては、プログラムAにおいて図4(a)のように動作が進み、これに対応する実行結果が図4(b)のようであったとき(履歴が得られたとき)、回路1のビットの使用状態を検出する。ここでは、カバレッジを得るため、Synopsys社のツール名VCSを用いて図5のような結果を得た。

0023

この結果によれば、出力Yにおいて0から7までのビットは使用されているが、最上位ビット8は不活性であることが検出されている。これに基づき、未使用のビットがあるかについて判断が行われ(S14)、YESとなると未使用ビットがなくなるように回路規模適正化情報が出力される(S15)。上記の例では、最上位ビット8は未使用であり、最上位ビット8を削減することを求める修正情報が出力される。

0024

上記の修正情報に基づきプロセッサ10の回路規模適正化が行われ、図6に示されるように出力Yにおいて最上位ビットが削除され、8ビット出力の回路1に変更される。これにより、プログラムに合わせた回路規模適正化がなされることになる。

0025

一方、上記ステップS14においてNOへ分岐すると、最適な状態と判断され、最適な旨の出力がなされる。この図2のフローチャートに対応する処理が各回路要素について行われ、それぞれの回路要素について適正化を実行することができる。

0026

なお、上記では、出力について未使用が検出される場合を示したが、入力についても不要な冗長性がある場合には、回路規模の適正化を実行することができる。

0027

10プロセッサ
11-15演算装置
20プログラム実行制御手段
21-25レジスタ
30 実行結果取得手段
40ビット使用状態検出手段
50修正情報出力手段

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