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技術 メモリシステムのクロックモード決定

出願人 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッド
発明者 ピータービーギリンガムグラハムアラン
出願日 2015年5月15日 (5年7ヶ月経過) 出願番号 2015-099688
公開日 2015年9月17日 (5年3ヶ月経過) 公開番号 2015-165448
状態 特許登録済
技術分野 メモリシステム リードオンリーメモリ
主要キーワード 民生電子装置 アクティブ値 直列モード 電力供給レベル 内部クロック回路 直列クロック 蓄積密度 クロック出力ポート
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図面 (17)

課題

高速動作が可能なメモリシステム装置アーキテクチャを提供する。

解決手段

メモリシステムは、互いに直列に接続されたメモリ装置を含み、各メモリ装置は、クロック信号を受け取る。クロック信号は、全てのメモリ装置に並列か、あるいはメモリ装置からメモリ装置に共通のクロック入力を介して直列に提供され得る。各メモリ装置のクロックモード構成回路は、並列クロック信号を受け取る並列モード、および前のメモリ装置からソース同期クロック信号を受け取る直列モードに設定される。設定された動作モードに応じて、データ入力回路は、対応するデータ信号フォーマットに構成され、かつ対応するクロック入力回路は、イネーブルまたはディスエーブルされる。並列モードおよび直列モードは、各メモリ装置に提供された基準電圧電圧レベル感知することにより設定される。

概要

背景

フラッシュメモリは、ディジタルカメラポータブルディジタル音楽プレイヤなどの民生電子装置の大量記憶としての広汎の不揮発性メモリタイプに広く使用されている。現在利用可能なフラッシュメモリコンポーネント集積度は、2つの積層されたダイから構成され、最大32Gbits(4GB)であることができ、1つのフラッシュコンポーネントのサイズが小さいので一般的なUSBフラッシュ装置の使用に適している。

メガ(800万)画素のディジタルカメラや、音楽ビデオ機能があるポータブルディジタルエンターテイメント装置出現は、大量データ蓄積するための超高容量の要求を促しているが、これは、単一のフラッシュメモリ装置によって応じることができない。それゆえ、多数のフラッシュメモリ装置がメモリシステムに共に組み込まれ、利用可能な蓄積容量を効果的に増加させる。例えば、20GBのフラッシュメモリの蓄積密度がこのようなアプリケーションに要求され得る。

図1は、ホストシステム12が集積された従来技術のメモリシステム10のブロック図である。フラッシュメモリシステム10は、ホストシステム12と通信するメモリコントローラ14と、複数の不揮発性メモリ装置16とを含む。ホストシステム12は、マイクロコントローラマイクロプロセッサ、もしくはコンピュータシステムのような処理装置を含む。図1のフラッシュメモリ装置10は、1つのチャンネル18を含むよう構成され、メモリ装置16は、チャンネル18に並列に接続される。当業者であれば、メモリシステム10は、チャンネル18に接続される4つより多くのあるいはそれより少ないメモリ装置を有することを理解するであろう。

チャンネル18は、一組の共通のバスを含み、共通のバスは、すべての対応するメモリ装置に接続されたデータと制御の線を含む。各々のメモリ装置は、メモリコントローラ14によって提供された各チップ選択信号CE#1、CE#2、CE#3およびCE#4でイネーブルディスエーブルされる。"#"は、信号がアクティブ低論理レベル信号であることを示す。メモリコントローラ14は、ホストシステム12の動作に基づき選択されたメモリ装置にチャンネル18を介してコマンドおよびデータを発することに責任がある。メモリ装置から読み出されたデータは、チャンネル18を介してメモリコントローラ14およびホストシステム12に転送される。フラッシュメモリシステム10の動作は、非同期型であることも同期型であることも可能である。図1は、クロックCLKを使用する同期型システムの一例を示し、クロックCLKは、並列に各々のメモリ装置16に提供される。フラッシュメモリシステム10は、概してマルチドロップ構成として参照され、メモリ装置16は、チャンネル18に対し並列に接続される。

フラッシュメモリシステム10では、不揮発性メモリ装置16は、実質的に互いに同一であることができ(必ずしもそうである必要はない)、典型的にはNANDフラッシュメモリ装置として実施される。当業者であれば、フラッシュメモリが複数のバンクに構成され、各々のバンクは、複数のブロックに構成され、ブロック消去を容易にすることを理解するであろう。市販で入手されるたいていのNANDフラッシュメモリ装置は、2つのメモリバンクを持つよう構成される。

システムの性能に逆に影響する特有の問題がある。フラッシュメモリシステム10の構成は、物理的な性能の限界を強いる。システムを横断して延在する多数の並列信号によって、それらが搬送する信号のインテグリティは、クロストークシグナルスキュー、および同時のスイッチングノイズSSN)によって劣化されるであろう。このような構成の消費電力は、フラッシュコントローラとフラッシュメモリ装置間の各信号トラック信号送信のために頻繁に充電されたり放電されたりするので、問題となる。システムクロック周波数の増加で、消費電力は増加するであろう。

1つのメモリ装置の駆動能力は、長い信号トラックの負荷に比べて小さいので、チャンネルに並列に接続され得るメモリ装置の数に実用上の制限がある。さらに、メモリ装置の数が増えるにつれ、より多くのチップイネーブル信号(CE#)が要求され、さらにクロック信号CKは、追加のメモリ装置へ配線される必要が生じるであろう。広範囲クロック分配によるクロック性能の問題は、従来より良く知られており、解決されることが必要である。それゆえ、多くのメモリ装置を有するメモリシステムに対応するためには、より多くのチャンネルを有するコントローラが使用されなければならないか、それに加えてあるいはそうではなくシステムがより低い周波数でクロックされる必要がある。複数のチャンネルと追加のチップイネーブル信号を持つように構成されたコントローラは、メモリシステムのコストを増大させる。そうでなければ、メモリシステムは、少ない数のメモリ装置に制限される。

それゆえ、高速動作が可能なメモリシステム装置アーキテクチャを提供し、他方、互いに並列に接続されたメモリ装置を有する従来のメモリシステムに関する問題を克服することが望まれる。

概要

高速動作が可能なメモリシステム装置アーキテクチャを提供する。メモリシステムは、互いに直列に接続されたメモリ装置を含み、各メモリ装置は、クロック信号を受け取る。クロック信号は、全てのメモリ装置に並列か、あるいはメモリ装置からメモリ装置に共通のクロック入力を介して直列に提供され得る。各メモリ装置のクロックモード構成回路は、並列クロック信号を受け取る並列モード、および前のメモリ装置からソース同期クロック信号を受け取る直列モードに設定される。設定された動作モードに応じて、データ入力回路は、対応するデータ信号フォーマットに構成され、かつ対応するクロック入力回路は、イネーブルまたはディスエーブルされる。並列モードおよび直列モードは、各メモリ装置に提供された基準電圧電圧レベル感知することにより設定される。C

目的

半導体装置は、クロックとデータ入力との一致する(同時に発生する)エッジを受け取る第1のモードで動作可能な、構成可能な(configurable)入力回路を含み、さらに入力データをサンプリングするために、データ有効ウィンドー内に位置されたシフトされたクロックエッジを提供する

効果

実績

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牽制数
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請求項1

メモリ装置であって、a)モード選択信号を提供するモード選択回路であって、当該メモリ装置は、前記メモリ装置が予め定められたメモリコントローラの型と整合するように定められるモード選択信号が第1の論理レベルであることにより決定されたとき高速動作するよう構成され、かつモード選択信号が第2の論理レベルにあることにより決定されたとき低速動作するよう構成される、前記モード選択回路と、b)入力基準電圧レベルを受け取る基準電圧入力端子と、c)書き込みデータ入力信号を受け取るデータ入力端子と、d)前記データ入力端子と前記基準電圧入力端子とに結合されたコンパレータ回路を含むデータ入力バッファとを含み、さらにi)前記モード選択信号が第1の論理レベルにあるとき、前記データ入力バッファは、前記書き込みデータ入力信号を前記入基準電圧レベルと比較するよう構成され、バッファされたデータ入力信号を提供し、ii)前記モード選択信号が第2の論理レベルにあるとき、前記データ入力バッファは、前記入力基準電圧レベルとは無関係に前記バッファされたデータ入力信号を提供するよう構成される、メモリ装置。

請求項2

前記データ入力バッファはさらに、前記データ入力端子に結合された単一の入力を有するバッファ回路を含む、請求項1に記載のメモリ装置。

請求項3

前記モード選択回路は、モード選択入力端子で受け取られた電圧レベルに基づいて前記モード選択信号の状態を決定するよう構成され、前記モード選択入力端子は前記基準電圧入力端子である、請求項1に記載のメモリ装置。

請求項4

前記データ入力端子は、コマンド信号を受け取るよう構成される、請求項1に記載のメモリ装置。

請求項5

前記書き込みデータ入力信号は、ダブルデータレート信号である、請求項1に記載のメモリ装置。

請求項6

前記書き込みデータ入力信号は、高速動作モードにおけるSSTL信号である、請求項1に記載のメモリ装置。

請求項7

前記書き込みデータ入力信号は、高速動作モードにおけるHSTL信号である、請求項1に記載のメモリ装置。

請求項8

前記書き込みデータ入力信号は、低速動作モードにおけるLVTTL信号もしくは終端されない低電圧CMOS信号である、請求項1に記載のメモリ装置。

請求項9

前記モード選択回路は、モード選択入力端子で受け取られた電圧レベルに基づいて前記モード選択信号の状態を決定するよう構成される、請求項1に記載のメモリ装置。

背景技術

0001

フラッシュメモリは、ディジタルカメラポータブルディジタル音楽プレイヤなどの民生電子装置の大量記憶としての広汎の不揮発性メモリタイプに広く使用されている。現在利用可能なフラッシュメモリコンポーネント集積度は、2つの積層されたダイから構成され、最大32Gbits(4GB)であることができ、1つのフラッシュコンポーネントのサイズが小さいので一般的なUSBフラッシュ装置の使用に適している。

0002

メガ(800万)画素のディジタルカメラや、音楽ビデオ機能があるポータブルディジタルエンターテイメント装置出現は、大量データ蓄積するための超高容量の要求を促しているが、これは、単一のフラッシュメモリ装置によって応じることができない。それゆえ、多数のフラッシュメモリ装置がメモリシステムに共に組み込まれ、利用可能な蓄積容量を効果的に増加させる。例えば、20GBのフラッシュメモリの蓄積密度がこのようなアプリケーションに要求され得る。

0003

図1は、ホストシステム12が集積された従来技術のメモリシステム10のブロック図である。フラッシュメモリシステム10は、ホストシステム12と通信するメモリコントローラ14と、複数の不揮発性メモリ装置16とを含む。ホストシステム12は、マイクロコントローラマイクロプロセッサ、もしくはコンピュータシステムのような処理装置を含む。図1のフラッシュメモリ装置10は、1つのチャンネル18を含むよう構成され、メモリ装置16は、チャンネル18に並列に接続される。当業者であれば、メモリシステム10は、チャンネル18に接続される4つより多くのあるいはそれより少ないメモリ装置を有することを理解するであろう。

0004

チャンネル18は、一組の共通のバスを含み、共通のバスは、すべての対応するメモリ装置に接続されたデータと制御の線を含む。各々のメモリ装置は、メモリコントローラ14によって提供された各チップ選択信号CE#1、CE#2、CE#3およびCE#4でイネーブルディスエーブルされる。"#"は、信号がアクティブ低論理レベル信号であることを示す。メモリコントローラ14は、ホストシステム12の動作に基づき選択されたメモリ装置にチャンネル18を介してコマンドおよびデータを発することに責任がある。メモリ装置から読み出されたデータは、チャンネル18を介してメモリコントローラ14およびホストシステム12に転送される。フラッシュメモリシステム10の動作は、非同期型であることも同期型であることも可能である。図1は、クロックCLKを使用する同期型システムの一例を示し、クロックCLKは、並列に各々のメモリ装置16に提供される。フラッシュメモリシステム10は、概してマルチドロップ構成として参照され、メモリ装置16は、チャンネル18に対し並列に接続される。

0005

フラッシュメモリシステム10では、不揮発性メモリ装置16は、実質的に互いに同一であることができ(必ずしもそうである必要はない)、典型的にはNANDフラッシュメモリ装置として実施される。当業者であれば、フラッシュメモリが複数のバンクに構成され、各々のバンクは、複数のブロックに構成され、ブロック消去を容易にすることを理解するであろう。市販で入手されるたいていのNANDフラッシュメモリ装置は、2つのメモリバンクを持つよう構成される。

0006

システムの性能に逆に影響する特有の問題がある。フラッシュメモリシステム10の構成は、物理的な性能の限界を強いる。システムを横断して延在する多数の並列信号によって、それらが搬送する信号のインテグリティは、クロストークシグナルスキュー、および同時のスイッチングノイズSSN)によって劣化されるであろう。このような構成の消費電力は、フラッシュコントローラとフラッシュメモリ装置間の各信号トラック信号送信のために頻繁に充電されたり放電されたりするので、問題となる。システムクロック周波数の増加で、消費電力は増加するであろう。

0007

1つのメモリ装置の駆動能力は、長い信号トラックの負荷に比べて小さいので、チャンネルに並列に接続され得るメモリ装置の数に実用上の制限がある。さらに、メモリ装置の数が増えるにつれ、より多くのチップイネーブル信号(CE#)が要求され、さらにクロック信号CKは、追加のメモリ装置へ配線される必要が生じるであろう。広範囲クロック分配によるクロック性能の問題は、従来より良く知られており、解決されることが必要である。それゆえ、多くのメモリ装置を有するメモリシステムに対応するためには、より多くのチャンネルを有するコントローラが使用されなければならないか、それに加えてあるいはそうではなくシステムがより低い周波数でクロックされる必要がある。複数のチャンネルと追加のチップイネーブル信号を持つように構成されたコントローラは、メモリシステムのコストを増大させる。そうでなければ、メモリシステムは、少ない数のメモリ装置に制限される。

0008

それゆえ、高速動作が可能なメモリシステム装置アーキテクチャを提供し、他方、互いに並列に接続されたメモリ装置を有する従来のメモリシステムに関する問題を克服することが望まれる。

図面の簡単な説明

0009

クロックモード回路の実施例は、添付図面を参照して、単なる例示によって説明される。
図1は、従来技術のフラッシュメモリシステムのブロック図である。
図2Aは、クロック信号を並列に受け取るシリアルメモリシステムの一般的なブロック図である。
図2Bは、クロック信号を直列に受け取るシリアルメモリシステムの一般的なブロック図である。
図3Aは、1つの実施例による、クロック信号を直列に受け取るシリアルメモリシステムのブロック図である。
図3Bは、図3Aのメモリシステムの動作を表すタイミング図である。
図3Cは、別の実施例による、クロック信号を並列に受け取るシリアルメモリシステムのブロック図である。
図3Dは、図3Cのメモリシステムの動作を表すタイミング図である。
図4は、図3Aおよび図3Bのシリアルメモリシステムの使用に適した、ネイティブコアおよびシリアル入力出力インターフェースを有するメモリ装置のブロック図である。
図5は、図3Aおよび図3Cのシリアルメモリシステムで利用可能な、構成可能な入力回路例を例示するブロック図である。
図6は、図5モードセッターの回路図の例である。
図7は、図6のモードセッターの動作を例示するシーケンス図である。
図8Aは、図5に示された構成可能な入力回路の例である。
図8Bは、図8Aの回路の動作を表すタイミング図である。
図9は、動的に構成可能なシリアルメモリシステムの例のブロック図である。
図10は、図9で示されたメモリ装置で使用されるもう1つのクロックスイッチ回路の例である。
図11は、メモリ装置のクロック動作モードを構成する方法のフローチャートである。

実施例

0010

第1の態様では、クロックと入力データとを受け取る半導体装置が提供される。半導体装置は、クロックとデータ入力との一致する(同時に発生する)エッジを受け取る第1のモードで動作可能な、構成可能な(configurable)入力回路を含み、さらに入力データをサンプリングするために、データ有効ウィンドー内に位置されたシフトされたクロックエッジを提供する。構成可能な入力回路は、第2のモードで動作可能であり、入力データをサンプリングするために、クロックと入力データとの一致しないエッジを受け取る。本態様の例では、半導体装置はさらに、第1モードおよび第2モードを設定するため、構成可能な入力回路に電圧を提供する入力ピンを含む。入力ピンは、第2のモードを設定するため低い電力供給レベルと高い電力供給レベルのうちの1つに設定される基準電圧ピンを含み、さらに当該ピンは、第1のモードに設定するための基準電圧レベルに設定される。基準電圧レベルは、低い電力供給レベルと高い電力供給レベルとの間にあることができ、基準電圧レベルは、入力データの論理レベル感知するため、構成可能な入力回路によって使用される。

0011

本態様のさらなる実施例では、構成可能な入力回路は、シングルエンド入力バッファ差動入力バッファとを含む。シングルエンドの入力バッファは、入力データを受け取るデータ入力ピンに結合され、かつ第2のモードでイネーブル(動作可能)され、第1のモードでディスエーブル(非動作)される。差動入力バッファは、入力データを受け取るデータ入力ピンに結合され、かつ第1のモードでイネーブルされ、電圧に対する入力データの論理レベルを感知する。あるいは、構成可能な入力回路は、クロックに応答してシフトされたクロックエッジを提供する。クロックシンセサイザは、遅延同期回路(Delay locked loop)および位相同期回路(phase locked loop)のうちの一つを含み、また、クロックシンセサイザは、第2モードでディスエーブルされることができる。

0012

第2の態様では、本発明は、構成可能なメモリ装置を提供する。構成可能なメモリ装置は、モードセッター(モードを設定するもの)、クロックスイッチ、および構成可能なデータ入力/出力バッファとを含む。モードセッターは、基準電圧入力ポート電圧レベルを感知し、さらに感知した電圧レベルに対応するモード選択信号を提供する。クロックスイッチは、並列の相補的なクロック信号と直列の相補的なクロック信号のうちの少なくとも1つを受け取るクロック入力ポートに結合される。クロックスイッチは、モード選択信号の第1の論理状態に応答して並列の相補的なクロック信号に対応する相補的な内部クロック信号を発生し、もしくは、モード選択信号の第2の論理状態に応答して直列の相補的なクロック信号に対応する相補的な内部クロック信号を発生する。構成可能なデータ入力/出力バッファは、データ入力ポートと基準電圧入力ポートとに接続され、モード選択信号の第2の論理状態に応答して、電圧レベルに対し、データ入力ポートで受け取られたデータを感知する。本態様の実施例では、モードセッターは、感知回路ラッチとを含む。感知回路は、電圧レベルをプリセットされた基準電圧と比較し、プリセットされた基準電圧に対する電圧レベルに対応する感知出力を提供する。ラッチは、感知出力をラッチし、第1の論理状態および第2の論理状態のうちの1つを有するモード選択信号を提供する。

0013

この実施例では、感知回路は、基準電圧回路コンパレータとを含む。基準電圧回路は、プリセットされた基準電圧を提供し、コンパレータは、電圧レベルとプリセットされた基準電圧とに応答して感知出力を提供する。基準電圧回路は、VDDVSDとの間に接続された分圧器と、予め決定された時間期間の後に分圧器を通る電流遮断する電力遮断装置を含む。モードセッターは、リセット信号インアクティブな論理状態に駆動されたとき、予め決められた時間期間の後に、電力遮断装置をオフする遅延回路を含む。遅延回路は、リセット信号がインアクティブの論理状態にあるときイネーブルされ、最上位ビットをアクティブな論理状態に駆動する、nビットカウンタを含む。最上位ビットは、クロック信号の2nのアクティブなエッジがカウントされたとき、アクティブな論理状態に駆動され、nは、1よりも大きな整数値であり、遅延回路は、最上位ビットがアクティブな論理状態にあることに対応するディスエーブル信号を発生し、電力遮断装置をオフさせる。

0014

本態様のさらに他の実施例では、クロックスイッチは、クロック入力バッファクロック発生器、およびクロック出力バッファを含む。クロック入力バッファは、モード選択信号の第1の論理状態に応答して、バッファされた並列の相補的なクロック信号を提供し、さらにモード選択信号の第2の論理状態に応答して直列の相補的なクロック信号に対応する感知されたクロック信号を提供する。クロック発生器は、モード選択信号が第1の論理状態にあるときのバッファされた並列の相補クロック信号か、モード選択信号が第2の論理状態にあるときの感知されたクロック信号のいずれかに応答して相補的な内部クロック信号を発生する。クロック出力バッファは、モード選択信号が第2の論理状態にあるとき、クロック出力ポートを介して相補的な内部クロック信号を駆動する。クロック入力バッファは、コンパレータと一対のバッファを含む。コンパレータは、第2の論理状態のモード選択信号に応答してイネーブルされ、直列の相補クロック信号に応答して感知されたクロック信号を提供する。一対のバッファは、第2の論理状態のモード選択信号に応答してイネーブルされ、並列の相補クロック信号に応答してバッファされた並列の相補クロック信号を提供する。クロック出力バッファは、第2の論理状態のモード選択信号に応答してイネーブルされる一対のドライバを含み、クロック出力ポートを介して相補的な内部クロック信号を駆動する。

0015

さらなる実施例では、クロック発生器は、クロックシンセサイザとスイッチ回路とを含む。クロックシンセサイザは、感知したクロック信号に応答して、第1のクロック信号と、第1のクロック信号に対して180度にシフトされた第2のクロック信号を提供する。スイッチ回路は、モード選択回路が第2の論理状態にあるときに、相補的な内部クロック信号として、第1クロック信号と第2クロック信号を通過させる。スイッチ回路は、モード選択回路が第2の論理状態にあるときに、相補的な内部のクロック信号として、バッファされた並列の相補的なクロック信号を通過させる。クロックシンセサイザは、フェーズロックループまたは遅延ロックループのうちの1つであることができる。クロックシンセサイザは、第3のクロック信号と第4のクロック信号を提供し、第3のクロック信号は、第1のクロック信号に対して90度シフトされ、第4のクロック信号は、第3のクロック信号に対して180度シフトされる。クロック発生器はさらに、相補的な内部クロック信号か、第3および第4のクロック信号のいずれかを、クロック出力バッファに選択的に与える位相選択回路を含む。

0016

他の実施例によると、構成可能なデータ入力/出力バッファは、データと電圧レベル間の比較から生じる感知されたデータか、データに対応するバッファされたデータかのいずれかに対応する入力データを、モード選択信号に応答して選択的に提供するデータ入力バッファを含む。データ入力バッファは、コンパレータとバッファを含む。コンパレータは、モード選択信号が第2論理状態にあるときイネーブルされ、電圧レベルとデータの電圧とに応答して入力データを提供する。バッファは、モード選択信号が第1の論理状態にあるときにイネーブルされ、バッファされたデータを提供する。構成可能なデータ入力/出力バッファはさらに、入力データとローカルリードデータのうちの1つを選択的にデータ出力バッファに送るデータスイッチを含む。

0017

第3の態様では、本発明は、入力データを感知するための基準電圧を受け取るメモリ装置のクロック動作モードを構成する方法を提供する。この方法は、基準電圧レベルを設定すること;基準電圧とプリセットされた電圧と比較し、プリセットされた基準電圧に対する基準電圧に対応するモード選択信号を発生させ;そして、モード選択信号に応じて、並列の相補的なクロック信号か、直列の相補的なクロック信号かのいずれかを受け取るようにクロック入力バッファを構成することを含む。本態様の実施例では、比較するステップは、モード選択信号をラッチすることを含み、さらに比較するステップは、予め決められた遅延の後に、基準電圧をプリセットされた基準電圧と比較するために使用される感知回路をディスエーブルすることを含む。予め決められた遅延は、リセット信号の非アサート(deasserting)した後に、2nのクロックエッジをカウントすることにより決定され、プリセットされた基準電圧は、リセット信号がアサートされている間、電圧供給フロートする。

0018

本態様のさらに他の実施例では、構成するステップは、モード選択信号の第1の論理状態に応答して、直列の相補的なクロック信号を受け取るコンパレータをイネーブルすること、および並列の相補的なクロック信号を受け取るバッファをディスエーブルすることを含む。イネーブルするステップは、コンパレータからの感知されたクロック信号に応答して、第1のクロック信号と、第1クロック信号に対して180度シフトされた第2のクロック信号を発生するクロックシンセサイザをイネーブルすることを含む。クロックシンセサイザをイネーブルするステップは、モード選択信号に応答して、第1クロック信号および第2クロック信号と並列の相補的なクロック信号に対応するバッファされた並列の相補的なクロック信号とのうちの1つを内部クロック信号として提供することを含む。クロックシンセサイザは、第3のクロック信号と第4のクロック信号を発生し、第3のクロック信号は、第1のクロックシグナルに対して90度シフトされ、第4のクロック信号は、第3のクロック信号に対して180度シフトされる。構成するステップは、位相選択信号に応答して、内部のクロック信号と第3および第4のクロック信号とのうちの1つを選択的に通過させることを含む。

0019

第4の態様では、本発明は、並列クロック信号と直列クロック信号のうちの1つで動作するように構成可能であるメモリシステムを提供する。メモリシステムは、メモリコントローラと、少なくとも1つの直列に接続されたメモリ装置とを含む。少なくとも1つのメモリ装置は、クロック入力ポート、基準電圧入力ポート、モードセッター、およびクロックスイッチ回路を含む。クロック入力ポートは、並列クロック信号と直列クロック信号のうちの1つを受け取る。基準電圧入力ポートは、予め決められた電力レベルと電力供給レベルのうちの1つに設定された基準電圧を受け取る。モードセッターは、基準電圧を予め決められた電圧レベルと比較し、比較の結果に対応するモード選択信号を発する。クロックスイッチ回路は、クロック入力ポートに接続され、モード選択信号に応答して、並列のクロック信号と直列の相補的なクロック信号のうちの1つに対応する相補的な内部クロック信号を発生する。

0020

図1のフラッシュメモリシステム10の多くの性能の問題を解決するメモリシステムは、直列に接続されたメモリシステムであり、そこでは、メモリ装置は、リングトポロジー構成(ring topology configuration)で互いにメモリ装置とメモリコントローラに直列に接続される。図2A図2Bは、シリアルメモリシステムの概念的な本質を例示するブロック図である。図2Aは、並列クロック信号を受け取るシリアルメモリシステムのブロック図であり、他方、図2Bは、ソース同期型クロック信号を受け取る図2Aと同一のシリアルメモリシステムのブロック図である。

0021

図2Aでは、シリアルメモリシステム20は、少なくとも1つのシリアルチャンネル出力ポートSoutおよびシリアルチャンネル入力ポートSinを有するメモリコントローラ22と、直列に接続されたメモリ装置24、26、28および30とを含む。入力および出力ポートは、メモリ装置をシステムにインターフェースする物理的なピンまたは接続に対応し、メモリ装置はシステムに一体化または集積化される。ひとつの実施例では、メモリ装置は、フラッシュメモリ装置であることができる。あるいは、メモリ装置は、DRAM、SRAM、もしくは他のタイプのメモリ装置であることができ、メモリ装置は、コマンドを実行し、あるいはコマンドおよびデータを次のメモリ装置へ渡すために、特定のコマンド構造互換性のあるシリアル入力/出力インターフェースを有している。図2Aの現在の例は、4つのメモリ装置を含んでいるが、他の例は、単一のメモリ装置、あるいはいずれかの数のメモリ装置を含むことができる。従って、もし、メモリ装置24が、Soutに接続されるようなシリアルメモリシステム100の最初の装置であるならば、メモリ装置30は、Sinへ接続されるようなN番目もしくは最後のメモリ装置であり、Nは0よりも大きな整数である。メモリ装置26から28は、それゆえ、最初のメモリ装置と最後のメモリ装置との間に介在する直列に接続されたメモリ装置である。各々のメモリ装置は、システムのパワーアップ初期化後識別可能識別(ID)番号もしくは装置アドレス(DA)を前提とし、その結果、それらは個々にアドレス可能である。共同所有された米国特許出願番号第11/622,828号、発明の名称"混合タイプ相互接続された装置のためにIDSの生成する装置およびその方法"、米国特許出願番号第11/750,649号、発明の名称"直列に相互接続された装置のために装置識別子確立する装置およびその方法"、米国特許出願番号第11/692,452号"、発明の名称"混合タイプの直列に相互接続された装置のために装置識別子を生成する装置およびその方法"、米国特許出願番号第11/692,446号"、発明の名称"直列相互接続の混合された装置に関係なく識別子を生成する装置およびその方法"、米国特許出願番号第11/692,326号、発明の名称"直列に相互接続された装置の装置タイプを識別するための装置およびその方法"、米国特許出願番号第11/771,023号、発明の名称"混合タイプの直列に相互接続されたメモリ装置のアドレス割当ておよびタイプ認識"は、メモリシステムの直列に接続されたメモリ装置のために装置アドレスを発生する方法を記載しており、これらの全ては、参照することによって全体がここに含まれる。

0022

メモリ装置24から30は、直列に接続されたメモリ装置であると考えられ、これは、1つのメモリ装置のデータ入力は、前のメモリ装置のデータ出力に接続され、これにより、チェーンの最初と最後のメモリ装置を除いて、直列接続の構成を形成するからである。メモリコントローラ22のチャンネルは、データ、アドレス、コマンド、および制御情報を含み、個々のピンまたは同一のピンによって提供される。例えば、適切なデータ幅を有するデータチャンネルは、コマンド、データ、およびアドレス情報を搬送し、他方で、制御チャンネルは、制御信号データを搬送する。図2Aの実施例は、1つのチャンネルを含み、1つのチャンネルは、Soutポートと対応するSinポートとを含む。しかしながら、メモリコントローラ22は、個々のメモリ装置のチェーンに適応するように多数のチャンネルを含むことができる。図2Aの例では、メモリコントローラ22は、クロック信号CLKを提供し、クロック信号CLKは、すべてのメモリ装置に並列に接続される。

0023

一般的な動作では、メモリコントローラ22は、Soutポートを介してコマンドを発し、コマンドは、オペレーションコードオペコード)、装置アドレス、読み書きのためのアドレス情報、およびプログラムのためのデータを含む。コマンドは、シリアルビットストリームパケットとして発行され、パケットは、論理的に予め決められた大きさのセグメント、例えば1バイトのように分割されることができる。ビットストリームは、時間上で提供されるビットのシーケンスもしくは連続である。コマンドは、最初のメモリ装置24によって受け取られ、最初のメモリ装置24は、装置アドレスを割当てられたアドレスと比較する。もし、アドレスが一致するならば、メモリ装置24はコマンドを実行する。そうでなければ、コマンドは、それ自身の出力ポートを通して次のメモリ装置26へ渡され、ここで、同様の手続が繰り返される。最終的に、一致する装置アドレスを有するメモリ装置(以下、選択されたメモリ装置)は、コマンドにより指示された動作を実行するであろう。もし、コマンドがデータを読み出すものであるならば、選択されたメモリ装置は、読み出されたデータを出力ポートを介して出力し、このリードデータは、メモリコントローラ22のSinポートに至るまで、介在するメモリ装置を直列に通過する。コマンドおよびデータは、シリアルビットストリームで提供されるので、クロックは、各々のメモリ装置によって、内部のメモリ装置の動作と同期しかつシリアルビットをクロックインまたはクロックアウトするために使用される。このクロックは、シリアルメモリシステム20内のすべてのメモリ装置によって使用される。

0024

シリアルメモリシステム20の性能は、図1に示された並列メモリシステムの性能よりも優れている。並列に分配されたクロックラインは、比較的緩和されたクロック周波数を提供することができ、それゆえ、メモリシステム20は、低電圧CMOS終端されないフル振幅の信号送信を使用することができ、堅牢データ通信を提供する。これはまた、LVTTL信号送信として言及される。例えば、66MHzのクロックが使用され、かつシリアルメモリシステム20が4つのメモリ装置を含むと仮定すると、ダブルデータレート(DDR)信号送信を用いる直列に接続されたメモリ装置のうちの1つのピンのデータレートは、おおよそ133Mbpsである。

0025

図2Bのシリアルメモリシステム40は、ソース同期型クロック信号CLKを提供するように構成された代わりのメモリコントローラ42から各メモリ装置にクロック信号CLKが直列に提供される点を除き、図2Aのシリアルメモリシステム20と類似している。各メモリ装置44、46、48および50は、ソース同期型クロックCLKを受け取りかつ転送するよう構成される。シリアルメモリシステム40の実用的な実施では、クロック信号CLKは、1つのメモリ装置から他のメモリ装置へ短い信号ラインを介して通過される。それゆえ、並列クロック再分スキームに関連したクロック性能の問題はなく、CLKは、高い周波数で動作可能である。従って、シリアルメモリシステム40は、図2Aのシリアルメモリシステム20よりもはるかに高速で動作することができる。例えば、高速トランシーバ論理(high speed transceiver logic:HSTL)の信号送信は、高性能なデータ通信を提供するために使用することができる。HSTL信号送信フォーマットでは、各々のメモリ装置は、到来するデータ信号の論理状態を決定するために使用される基準電圧を受け取る。他の類似する信号送信フォーマットは、SSTL信号送信フォーマットである。従って、シリアルメモリシステム20および40のメモリ装置のデータおよびクロック入力回路は、互いに異なるように構成される。

0026

高速のシリアルメモリシステムがより新しい演算装置に適している一方で、高速動作を要求していないが、シリアルメモリシステムの高いメモリ容量から依然として利益を享受することができる既存の演算システムがあり得る。例えば、シリアルメモリシステムは、共同で所有された米国特許出願番号第11/843,440号で開示されるように、モジュラーであることができ、追加のメモリ装置は、合計のメモリ容量を拡張する目的でメモリシステムに追加することができる。一方、既存のより遅い速度のシリアルメモリシステムを高速のメモリシステムに取り替えることは、費用効果的ではないかもしれない。それゆえ、双方のタイプのメモリ装置は、双方のタイプのシリアルメモリシステムのアップグレード、もしくはアッセンブリのために利用可能であるべきであろう。しかし、当業者であれば、1つのタイプがメモリコントローラ22にインターフェースするよう構成され、もう1つのタイプがメモリコントローラ42にインターフェースするよう構成される、2つの異なるタイプのメモリ装置を製造することが費用効果的でないことを理解るであろう。

0027

それゆえ、構成可能なメモリ装置のためのクロックモード構成回路は、構成可能なメモリ装置が、並列クロックされるメモリシステムと直列クロックされるメモリシステムの双方で使用できるようにするために提供される。このようなメモリシステムは、互いに直列に接続された構成可能なメモリ装置を含み、各構成可能なメモリ装置は、クロック信号を受け取る。クロック信号は、すべての構成可能なメモリ装置に並列か、あるいは1つのメモリ装置から他のメモリ装置に同一のクロック入力を介して直列に提供され得る。各構成可能なメモリ装置内のクロックモード構成回路は、並列クロック信号を受け取る並列モードに設定され、かつ前のメモリ装置またはメモリコントローラからソース同期クロック信号を受け取る直列モードに設定され得る。設定動作モードに依存して、データ入力回路は、対応するデータ信号フォーマットのために構成され、かつ対応するクロック入力回路は、イネーブルまたはディスエーブルされる。並列モードおよび直列モードは、各メモリ装置に提供された基準電圧レベルを感知することによって設定される。

0028

図3A図3Cは、クロックモード構成回路の例を含む同じタイプのメモリ装置を用いたシリアルメモリシステムのブロック図であり、クロックモード構成回路の詳細は後述される。図3Aのシリアルメモリシステムのメモリ装置は、クロックを直列に受け取り、他方、図3Cのシリアルメモリシステムのメモリ装置は、クロックを並列に受け取る。図3Aおよび図3Cのメモリシステムの例では、4つのメモリ装置が示され、これらは、メモリコントローラを有するリングトポロジー構成で直列に接続されているが、任意の数のメモリ装置をいずれのシリアルメモリシステムに含ませることができる。図3Aおよび図3Cのシリアルメモリシステムは、同一のタイプのメモリ装置が、並列クロックされるシステムと直列ソース同期のクロックされるシステムの双方において使用可能であることを例示し、メモリ装置は、クロックモード構成回路を有している。

0029

図3Aでは、シリアルメモリシステム100は、メモリコントローラ102と、4つのメモリ装置104、106、108および110とを含む。メモリコントローラ102は、制御信号をメモリ装置に並列に提供する。これらは、チップイネーブル信号CE#とリセット信号RST#を含む。CE#の1つの使用例では、メモリ装置は、CE#が低論理レベルにあるときイネーブルされる。一旦、メモリ装置がプログラムまたは消去動作を開始すると、CE#は、アサート(主張)されなくなるか、または高論理レベルに駆動される。RSTの1つの使用例では、メモリ装置は、RST#が低論理レベルにあるとき、リセットモードへ設定される。リセットモードでは、電力は安定化され、装置は、すべての有限状態マシン初期化し、かつ構成および状態レジスタデフォルト状態リセットすることによって、それ自身を動作のために準備させる。メモリコントローラ102は、相補的なクロック信号CKおよびCK#を提供するクロック出力ポートCKO#およびCKOと、システムの最後のメモリ装置から相補的なクロック信号を受け取るクロック入力ポートCKI#およびCKIとを含む。各メモリ装置は、受け取られたクロックのフェーズ位相)を発生させるため、DLLPLLのようなクロックシンセサイザを含むであろう。ある位相は、信頼性のある動作を内部的に保証するため、クロックエッジを入力データ有効ウィンドー内に集めるために使用されるだろう。各メモリ装置は、相補的なクロック信号を次のメモリ装置のクロック入力ポートへ渡すためのクロック出力ポートCKO#およびCKOと、メモリコントローラ102または前のメモリ装置のいずれかからの相補的なクロック信号を受け取るためのクロック入力ポートCKIおよびCKI#とを有する。最後のメモリ装置110は、クロック信号をメモリコントローラ102へ戻す。

0030

メモリコントローラ102のチャンネルは、データ出力ポートQnおよびデータ入力ポートDnから成るデータチャンネルと、コマンドストローブ入力CSI、コマンドストローブ出力CSO(CSIのエコー)、データストローブ入力DSI、およびデータストローブ出力DSO(DSIのエコー)から成る制御チャンネルとを含む。出力ポートQnと入力ポートDnは、所望の構成に依存して、1ビットの幅か、もしくはnビットの幅であることができ、ここで、nは0ではない整数である。例えば、もし、nが1ならば、1バイトのデータは、8つのデータをラッチするクロックのエッジ後に受け取られる。データをラッチするクロックエッジは、シングルデータレート(SDR)動作では、例えば立ち上がりクロックエッジであることができ、ダブルデータレート(DDR)動作では、例えば立ち上がり立下りのクロックエッジの双方であることができる。もし、nが2ならば、1バイトのデータは、4つのラッチするクロックエッジの後に受け取られる。もし、nが4ならば、1バイトのデータは、2つのラッチするクロックエッジの後に受け取られる。メモリ装置は、QnおよびDnの幅について静的または動的に構成されることができる。それ故、nが1よりも大きい構成では、メモリコントローラは、並列のビットストリームでデータを提供する。CSIは、入力ポートDnに現れるコマンドと書き込みデータをラッチするために使用され、CSIは、受け取られたコマンドデータの長さに対応するパルス持続時間を有する。より具体的には、コマンドと書き込みデータは、クロックサイクルの数によって測定された持続時間を有し、CSI信号のパルス持続時間は、対応する持続時間を有する。DSIは、リードデータを出力するよう出力ポートQnバッファをイネーブルするために使用され、DSIは、要求されているリードデータの長さに対応するパルス持続時間を有する。

0031

図3Aの例は、高速動作を意図しており、例えばHSTL信号送信フォーマットのような高速信号送信フォーマットが使用されるだろう。従って、基準電圧VREFは、各メモリ装置に提供され、これは、Dn、CSIおよびDSI入力ポートに受け取られた信号の論理レベルを決定するために各メモリ装置によって使用される。基準電圧VREFは、例えば、プリント回路基板上の他の回路によって発生されることができ、基準電圧VREFは、HSTL信号の電圧振幅に基づき予め決定された電圧レベルに設定される。例えば、VREFは、HSTL信号の最大電圧レベル中間電圧に設定されることができる。本実施例によれば、VREFを前述の予め決定された電圧レベルに設定することは、入力回路がHSTL入力信号を受け取るように設定されかつ適切な内部クロック回路が発生される第1動作モードにクロックモード構成回路を設定する。第1の動作モードは、高速動作モードとして言及され得る。

0032

図3Aの実施例の実用的な実施では、各々のメモリ装置は、入力ポートと出力ポートとの間の距離および信号トラックが最小化されるようにプリント回路基板上に位置決めされる。これとは別に、4つのメモリ装置は、信号トラックの長さをさらに最小化するシステムインパッケージモジュールSIP)内に実施することができる。メモリ装置は、多数のSIPモジュールとして実施されることもできる。メモリコントローラ102とメモリ装置104ないし110とは、リングトポロジーを形成するよう直列に接続され、つまり、最後のメモリ装置110は、出力をメモリコントローラ102へ戻すように提供する。当業者であれば、メモリ装置110とメモリコントローラ102間の距離は容易に最小化されることを理解すべきである。

0033

図3Bは、シリアルメモリシステム100の各メモリ装置についての入力信号と出力信号との間の概略のタイミング関係を示すタイミング図であり、いくつかの内部信号も同様に示されている。実際のシステムでは、著しい遅延が調整され、かつ機能的に影響を及ぼすことはないけれども、この図では内部ゲートの遅延は、最小であると仮定される。受け取られた入力クロックCKIおよびCKI#、入力データDn、出力クロックCKOおよびCKO#、出力データQnについての信号トレース図3Bに示され、受け取られた入力クロックの90度、180度、270度および360度の位相を内部的に発生させる。各々のメモリ装置は、ダブルデータレートで動作するので、受け取られたデータは、内部のシングルデータレートの偶数データストリームD_Eと、内部のシングルデータレートの奇数データストリームD_Oにバッファされる。図3Bの例では、データ"A"、"B"、"C"、"D"および"E"は、メモリ装置のDn入力上に直列に提供され、各々は、CKIもしくはCKI#の立ち上がりおよび立ち下がりエッジに対応するデータ入力有効ウィンドーを有する。換言すれば、入力データとクロックエッジとは、互いに一致する。データ"A"、"C"および"E"は、内部の90度のクロックの各立ち上がりエッジでラッチされ、D_Eデータストリームに提供される。データ"B"と"D"は、内部の270度のクロックの各立ち上がりエッジでラッチされ、D_Oデータストリームに提供される。Dnに受け取られた入力データが単にそのQn出力に渡されると仮定し、ダブルデータレート出力データQnは、270度のクロック出力の各立ち上がりエッジでラッチされた偶数のD_Eデータと、90度のクロック出力の各立ち上がりエッジでラッチされた奇数のO_Dデータとから発生される。図3Bで示されるように、CKOは、270度のクロック出力に対応し、他方、CKO#は、90度のクロック出力に対応する。

0034

ここに示された図3Cの実施例では、各々のメモリ装置は、同一のシリアル入力/出力インターフェースを有し、これは、メモリコントローラ102から対応する信号を受け取るためのRST#、CE#、CKI#およびCKI入力ポートを含む。シリアル入力/出力インターフェースはさらに、データ入力ポートDn、データ出力ポートQn、およびCSI、DSI、CSO、DSOポートを含む。図3Cで示されるように、各々のメモリ装置のDn、CSIおよびDSI入力ポートは、前のメモリ装置のQn、CSOおよびDSO出力ポートにそれぞれ接続される。従って、各々がチェーン内の次のメモリ装置にコマンドおよびリードデータを渡すことができるように、メモリ装置が互いに直列に接続されたと考えられる。

0035

図3Cでは、シリアルメモリシステム200は、メモリコントローラ202と、図3Aと同一のメモリ装置104、106、108および110とを含む。メモリコントローラ202は、クロック信号が並列に提供されていることを除いて、図3Aのメモリコントローラ102と同一の機能を提供するよう構成され、それゆえ、各メモリ装置のクロック出力ポートCKO#とCKOは、接続されていない。さらに、データおよびストローブ信号のための信号送信フォーマットは、例えば、フルスイングの終端しないLVTTL信号送信フォーマットのように異なるであろう。より低いクロック周波数でのLVTTL信号送信フォーマットは、基準電圧VREFの使用を要求せず、従って、VREFは、図3Aの実施例で使用された予め決定されたレベル以外の電圧レベルに設定されることができる。例えば、VREFは、VDDかVSSのいずれかに設定され得る。本実施例によれば、VREFを、VSSもしくは、前述の予め決定された電圧レベル以外の電圧に設定することは、クロックモード構成回路を第2の動作モードに設定し、第2の動作モードでは、入力回路は、LVTTL入力信号を受け取るように設定され、かつ適切な内部クロック回路が発生される。第2の動作モードは、低速動作モードとして言及することができる。従って、クロックモード構成回路の動作モードを設定するためにメモリ装置の既存のVREF入力を使用することの利点は、メモリ装置を構成するためにメモリコントローラに追加のピンおよび対応する論理が要求されないことである。各メモリ装置は、VREFの電圧レベルに基づき自ら構成し、それゆえ、メモリコントローラの設計コストを低減する。さらに、同一のクロック入力ポートCKIおよびCKI#は、並列クロック信号または直列クロック信号のいずれかを受け取ることができ、これは、メモリ装置のピン数を最小化する。

0036

図3Dは、シリアルメモリシステム200の各メモリ装置の入力信号と出力信号間の概略的なタイミング関係を示すタイミング図であり、いくつかの内部信号もまた示されている。実際のシステムでは、大きな遅延は調整され、機能には影響を及ぼさないけれども、この図では、内部ゲートの遅延は最小であると仮定される。受け取られた入力クロックCKIおよびCKI#、入力データDn、および出力データQnの信号トレースが図3Dに示される。メモリ装置は、内部クロックシンセサイザを有しておらず、出力クロックCKOおよびCKO#は、提供されない。各々のメモリ装置は、ダブルデータレートで動作し、それゆえ、受け取られたデータは、シングルデータレートの偶数データストリームD_Eと、シングルデータレートの奇数データストリームD_Oにバッファされる。図3Dの例では、データ"A"、"B"、"C"、"D"および"E"は、メモリ装置のDn入力に直列に提供され、CKIおよびCKI#の立ち上がりエッジおよび立ち下がりエッジは、各データ入力有効ウィンドーの中心に集められる。この例では、内部リードデータ"Ci"および"Di"は、メモリ装置によって受け取られたリードコマンドに応答して、RD_EとRD_Oを経由して、メモリ装置の出力回路に提供される。従って、RD_EおよびRD_Oからの内部リードデータか、D_EおよびD_Oからの外部データかのいずれかをQn出力に提供する、偶数出力データストリームQ_Eと奇数出力データストリームQ_Oとがある。より詳細には、RD_EとRD_Oからのデータは、高論理レベルのイネーブル信号EN_EおよびEN_Oに応答して、Q_EおよびQ_Oに提供される。

0037

データ"A"、"C"および"E"は、CKIの各々の立ち上がりエッジでラッチされ、D_Eデータストリームに提供される。データ"B"および"D"は、CKI#の各々の立ち上がりエッジでラッチされ、D_Oデータストリームに提供される。EN_EおよびEN_Oは、インアクティブの低論理レベルにある間、データ"A"および"B"は、CKIおよびCKI#の立ち上がりエッジでラッチされ、それぞれ、D_EおよびD_Oに提供される。CKI#の立ち上がりエッジで、D_E上のデータ"A"はラッチされ、Q_Eに提供され、一方で、D_O上のデータ"B"は、CKIの立ち上がりエッジでラッチされ、Q_Oに提供される。データ"A"および"B"は、それから、CKI#およびCKIの立ち上がりエッジでQn出力にそれぞれ提供される。EN_Eが高のとき、RD_Eのデータ"Ci"がラッチされ、CKI#の立ち上がりエッジでQ_E上に提供される。その後、EN_Oがハイの間、RD_Oのデータ"Di"がラッチされ、CKIの立ち上がりエッジでQ_O上に提供される。データ"Ci"と"Di"は、それから、CKI#およびCKIの立ち上がりエッジでQn出力にそれぞれ提供される。EN_EとEN_Oが低論理レベルへ低下するとき、外部データ"E"がQ_E上にラッチされ、Qn上に渡される。装置の出力パス、次の装置への内部接続、および次の装置の入力パスを介しての遅延は、Qnデータストリームをシフトさせ、その結果、次の装置のCKIの立ち上がりエッジは、受け取られたDnデータストリームビットA、CiおよびE内に落ち、かつ次の装置のCKI#の立ち上がりエッジは、受け取られたDnデータストリームビットBおよびDi内に落ちる。当業者であれば、シリアル出力Qnからシリアル入力Dnまでの遅延は、クロック周期の半分よりも小さいことを確信するであろう。

0038

本実施例によると、メモリ装置104、106、108および110は、他のメモリ装置と直列相互接続するよう設計されたシリアル入力/出力インターフェースを有するあらゆるタイプのメモリ装置であることができる。メモリ装置104、106、108および110は、フラッシュメモリ装置として実行されることができる一方で、それらのメモリ装置は、DRAM、SRAM、もしくは、他の適切なタイプの揮発性または不揮発性メモリ装置であることもできる。より明確には、他のメモリタイプは、シリアル入力/出力インターフェースで動作するよう適合され、かつ、LVTTL入力信号もしくはHSTL入力信号を受け取るように構成されることができる。

0039

図4は、図3Aおよび図3Cのシリアルメモリシステムの使用に適した、ネイティブコアとシリアル入力/出力インターフェースを有する概略的なメモリ装置の概念的な構成を例示するブロック図である。メモリ装置300は、ネイティブメモリコアを含み、これは、メモリアレイバンク302および304と、メモリアレイバンク302および304をアクセスするネイティブ制御およびI/O回路306とを含む。当業者であれば、メモリアレイが単一のメモリバンクか、2つより多くのメモリバンクとして構成され得ることを理解するであろう。ネイティブメモリコアは、例えば、DRAM、SRAM、NANDフラッシュ、もしくはNORフラッシュメモリベースとすることができる。もちろん、適切な新生のメモリおよびその対応する制御回路が使用され得る。従って、ネイティブメモリコアのタイプに依存して、回路ブロック306は、誤り訂正論理、高電圧発生器リフレッシュ論理、およびメモリタイプ特有の動作を実行するために要求される他の回路ブロックを含むことができる。

0040

典型的に、メモリ装置は、内部制御信号をアサートすることにより受け取られたコマンドに応答して、関連する回路を初期化するコマンドデコーダを使用する。メモリ装置はまた、データ、コマンドおよびアドレスを受け取り、ラッチする周知のI/O回路を含む。本実施例によれば、既存のI/O回路は、シリアルインターフェースおよび制御論理ブロック308に置き換えられる。本例では、シリアルインターフェースおよび制御論理ブロック308は、RST#、CE#、CK#、CK、CSI、DSI、およびDn入力を受け取り、Qn、CSO、DSO、CKO、およびCKO#出力を提供する。

0041

シリアルインターフェースおよび制御論理ブロック308は、様々な機能に対して責任があり、これは、米国特許出願番号第11/324,023号に説明されている。シリアルインターフェースおよび制御論理ブロック308の例示的な機能は、装置識別番号を設定すること、次の直列に接続されたメモリ装置へデータを渡すこと、ならびに、受け取られたコマンドをデコードしネイティブ動作を実行することを含む。この回路は、コマンドを直列に受け取るように構成され、かつ、コア回路を制御する特有の既存のネイティブコマンドに加えて、メモリ装置のシリアル動作に特有の付加的なコマンドを含むよう構成され得る。メモリ装置が直列に接続されたとき、コマンドセットは、メモリコントローラによって使用可能な特徴を実行するように拡張されることができる。例えば、状態レジスタ情報は、メモリ装置の状態を評価ために要求され得る。

0042

それゆえ、図3Aおよび図3Cシリアルメモリ装置は、各々がより大きなシステムのために種々の利点を提供する複数のメモリ装置のタイプの混合を含むことができる。これらの構成の更なる詳細は、共同で所有された米国特許出願番号第11/771,023号、発明の名称『混合タイプの直列に相互接続されたメモリ装置のアドレス割当ておよびタイプ認識』(ADDRESS ASSIGNMENTAND TYPE RECOGNITION OF SERIALLY INTERCONNECTEDMEMORY DEVICES OFMIXED TYPE)と、共同で所有された米国特許出願番号第11/771,241号、発明の名称『混合タイプのメモリ装置を動作するシステムおよびその方法』(SYSTEMAND METHODOF OPERATING MEMORY DEVICES OF MIXED TYPE)に開示され、これらの内容は、参照としてここに含まれる。例えば、高速のDRAMメモリは、動作をキャッシュするため使用されることができ、他方で、不揮発性のフラッシュメモリは、低電力の大量データストレージのために使用されることができる。使用されるメモリ装置のタイプに関わらず、各々のメモリ装置は、コマンドで動作するよう個々にアドレス可能であり、シリアルインターフェースおよび制御論理ブロック308が予め決定されたプロトコルによるコマンドを受け取るように構成されるからである。1つの実施例によると、前述のクロックモード構成回路は、シリアルインターフェースおよび制御論理ブロック308内で実行される。

0043

図5は、1つの実施例によるクロックモード構成回路を例示するブロック図であり、これは、構成可能な入力/出力バッファの例によって使用されるべき信号を発生する。クロックモード構成回路と構成可能な入力バッファの双方が、前述のシリアルインターフェースおよび制御論理ブロック308で使用されることができる。クロックモード構成回路は、モードセッター400と、クロックスイッチ回路402を含む。モードセッター400は、基準電圧VREFの電圧レベルに応答して高論理レベルまたは低論理レベルのいずれかを有するモード信号MODEを発生する。前述したように、VREFは、メモリ装置によって使用され、HSTL信号送信フォーマットを使用するときのように、高速入力信号の論理レベルを決定する。本実施例では、VREFは、例えばHSTL信号送信のためのVDD/2のような、高い電圧供給レベルと低い電圧供給レベルの間の予め決められた電圧レベルに設定される。もし、LVTTL信号送信フォーマットを使用するときのように、より低速な入力信号が使用され得るならば、VREF電圧は必要とされず、VREFピンは、供給電圧レベルであるVDDかVSSのいずれかに接続され得る。この点から、HSTLおよびLVTTL信号送信フォーマットは、本実施例の動作を説明するために使用され、メモリ装置がLVTTL信号を受け取ることができるとき、VREFは、VSSに設定される。クロックスイッチ回路402は、モードセッター400により提供されたモード信号MODEに応答して、並列クロック信号またはソース同期直列クロック信号の1つに基づく内部クロック信号の発生をイネーブルする責任がある。クロックスイッチ回路402の構成のさらなる説明は、後述される。

0044

図5の構成可能な入力/出力バッファは、構成可能なデータ入力/出力バッファ404として実施され、それは、HSTLもしくはLVTTL入力信号を感知し、受け取られた入力信号またはメモリ装置からの内部データを出力ポートQnへ渡す。構成可能なデータ入力/出力バッファ404は、選択された入力信号送信フォーマットに従い同期した動作を維持するため、クロックスイッチ回路402によって提供された内部で発生されたクロック信号を使用する。1つの構成可能な入力/出力バッファのみが図5で示されているが、当業者であれば、同様に入力信号DSIおよびCSIのための1つの構成可能な入力/出力バッファが存在することを理解するであろう。

0045

この例示的な実施例では、予め決められた電圧のVREFは、典型的にVDD/2であり、シリアルクロックモード動作に対応し、他方、VSS電圧レベルのVREFは、並列クロックモード動作に対応する。すなわち、メモリシステムのアッセンブリ中に、もし、各々のメモリ装置が、図3Aのようなクロック信号を直列に受け取るならば、VREFは、予め決められた電圧レベルに設定される。従って、HSTL信号送信フォーマットが使用されるであろう。他方、もし、各々のメモリ装置が、図3Cのようにクロック信号を並列に受け取るならば、VREFは、VSSに設定される。その場合は、LVTTL信号送信フォーマットが代わりに使用されるであろう。それゆえ、VREFは、モードセッター400によって感知され、信号MODEを、シリアルクロックモード動作に対応する第1の論理状態、または並列クロックモード動作に対応する第2の論理状態に設定させる。

0046

MODE信号の理解を持ってクロックスイッチ回路402に再び注目すると、クロックスイッチ回路402は、クロック入力バッファ406、クロック発生器408、およびクロック出力バッファ410を含む。クロック入力バッファ406は、クロック入力ポートCKおよびCK#に接続され、モード信号MODEの論理状態に応答して、2つの差分クロック入力CKおよびCK#に基づくシングルエンドされたクロック信号か、個別にバッファされたCKおよびCK#のバージョンのいずれかを発生する。例えば、シングルエンドのクロック信号は、MODEが第1の論理状態にあるときに発生される。クロック発生器408は、シングルエンドされたクロック信号か、バッファされたCKとCK#のバージョンのいずれかを受け取り、内部動作のためと適切な出力タイミングを発生させるために使用される2つの内部クロック位相を提供する。内部クロック信号CKIおよびCKI#は、メモリ装置の内部回路と構成可能な入力/出力バッファに分配される。クロック出力バッファ410は、内部クロック信号CKIおよびCKI#を受け取り、MODEが第1の論理状態にあるとき、それらの信号をCKOおよびCKO#出力ポートを介して駆動する。MODEが、並列モード動作に対応する第2の論理状態にあるとき、シリアルクロックを次のメモリ装置へ提供する必要がないので、クロック出力バッファ410は、ディスエーブルされる。

0047

構成可能なデータ入力/出力バッファ404は、データ入力バッファ412、データスイッチ414、およびデータ出力バッファ416を含む。データ入力バッファ412は、入力データDnと基準電圧VREFとを受け取り、これは、MODEが第1の論理レベルにあるときに使用される。バッファされた入力信号Dinは、それからデータスイッチ414へ提供され、データスイッチ414は、Dinか、メモリ装置からのネイティブなデータのいずれかを、データ出力バッファ416へ渡す。本例におけるネイティブデータは、偶数データRD_eおよび奇数データRD_oとを含む。なぜなら、データは、クロック信号の立ち上がりエッジと立ち下がりエッジの双方で提供されるからである。信号EN_oおよびEN_eは、Dinか、RD_eおよびRD_oの双方のいずれかを選択してデータ出力バッファ416へ渡すために使用される。さらに、シリアルデータDnは、クロック信号の立ち上がりエッジと立ち下がりエッジの双方で提供されることに留意すべきである。どちらのデータを渡すかという選択は、メモリ装置によって受け取られたコマンドに依存する。いずれにしても、データは、内部クロック信号CKIおよびCKI#に同期され、偶数データDout_eおよび奇数データDout_oとしてそれぞれデータ出力バッファへ送信される。データ出力バッファ416は、クロックに応答して、Dout_eとDout_oのビットデータをインターリーブし、それをQnデータ出力ポートを介して駆動する。

0048

図5のクロックモード構成回路によって提供された利点は、VREFが2つの異なる目的のために使用されるので、追加のパッケージピンが必要とされないことである。もし、各々のメモリ装置が個々にパッケージされるならば、パッケージの大きさは、必要とされるピンの数を減少することによって最小化される。当業者であれば、メモリシステムが一体化または集積化されたより小さなパッケージサイズは、必要とされるプリント回路基板の領域を最小化することを理解するであろう。これとは別に、図3Aおよび図3Cで示されたシリアルメモリシステムのメモリ装置は、システムインパッケージ(SIP)のように一緒にパッケージされることができる。繰り返すが、減少されたピンの数は、パッケージサイズを最小化する。VREF入力ポートに接続されたモードセッター400は、このような効果を提供する。さらなる利点は、詳しく後述するように、単一のメモリコンポーネントが、高い性能のソース同期クロック構成で、および低減された電力消費でのより低い性能の並列クロック構成で、正確に動作することができることである。

0049

図6は、1つの実施例による、モードセッター400の回路図である。モードセッター400は、VREFの電圧レベルを感知し、信号MODEを第1の論理レベルか第2の論理レベルのいずれかに駆動する。この特定の例では、第1および第2の論理レベルは、それぞれVDDおよびVSSに対応することができる。モードセッター400は、感知回路500、ラッチ502、およびディジタル遅延回路504を含む。感知回路500は、抵抗素子506、508、VDDとVSSとの間に直列に接続された電力遮断装置510、およびコンパレータ512を含む。この例では、電力遮断装置510は、イネーブル信号ENを受け取るゲート端子を有するnチャンネルトランジスタとして実行される。抵抗素子506および508の共有端子は、コンパレータ512の1つの入力へ接続され、コンパレータ512の第2の入力は、基準電圧VREFを受け取る。抵抗素子506および508は、基準電圧回路を形成する。抵抗素子506および508のレシオ比率)は、検出されるべきVREFの値に依存して設定され得る。例えば、もし、VREFの安定した電圧レベルがVDD/2であるならば、抵抗素子506は、3Rに設定され、他方、抵抗素子508は、Rに設定されることができる。従って、共有された端子"x"は、おおよそVDD/4になるであろう。コンパレータ512は、あらゆる公知の回路によって実施されることができ、本例では、コンパレータ512は、イネーブル信号ENを受け取る任意のイネーブル入力を含む。

0050

ラッチ502は、公知の回路によって実施されることができ、本例では、ラッチ502は、任意にイネーブル信号ENを受け取る。ラッチイネーブル入力がハイであるとき、D入力に現れる信号は、Q出力に提供される。ラッチイネーブル入力がハイからローに遷移するとき、D入力の状態がラッチされ、出力Qに提供される。ディジタル遅延回路504は、カウンタ514、NOR論理ゲート516、およびインバータ518を含む。カウンタ514は、nビットカウンタであり、nは、1よりも大きな整数であり、カウンタ514は、インバータ518の入力に接続された最上位ビット(MSB)の出力のみを有する。カウンタは、リセットされ、つまり、RST#が低論理レベルにあるときに、MSB出力を含めたすべてのビットが0(VSS)に設定される。MSBはまた、NOR論理ゲート516の1つの入力に接続され、他方、他の入力は、クロック信号CKを受け取る。それゆえ、リセットされたとき、本例ではMSBはVSSにある。RST#が高論理レベルに設定されて解放されたとき、カウンタは、クロックCKの各々の立ち上がりエッジもしくは立ち下がりエッジでカウントをインクリメントすることが許可される。MSBが1(VDD)へ切り替えられたとき、電力遮断装置510は、インバータ518を介してオフされ、コンパレータ512は、電力を節約するためにオフされ、MODE出力がラッチされ、そしてカウンタ514のクロック入力は、NORゲートを介してディスエーブルされ、カウンタ514をフリーズさせる。カウンタによって提供された遅延の後に、MODEは、VDDかVSSのいずれかに安定的に設定される。

0051

モードセッター400の動作は、図7のシーケンス図を参照して説明される。時間t1では、RST#は、VDDにあり、カウンタ514は、MSBをVDDに駆動する。ENは、それから、インバータ518によってVSSに駆動され、これは、電力遮断装置510をオフさせ、ノード"x"をVDDへフロートさせる。回路がディスエーブルされる間にノード"x"をVDDにフロートさせることの利点は、VREFの値とは無関係に、コンパレータ512とラッチ502がイネーブルされたとき、MODEが即座にVSSにデフォルトすることであり、これは、ノード"x"が常にVREFよりも大きいためである。これは、即座に、メモリ装置を並列クロックモードの動作に設定し、通常のメモリ動作が遅延なしで開始されることができる。時間t2では、RST#は、VSSにパルスされ、MSBをVSSにリセットする。RST#がハイに戻りカウンタ514を解放し、クロック信号CKの所定の数のエッジをカウントさせ、たとえもしRST#の低レベルのパルスが短くとも、VREFピンのレベルを落ち着かせかつそれを正確に決定ために十分な時間を回路のアナログ部分に与える。MSBがVSSに降下するとき、ENは、インバータによってVDDに駆動され、抵抗分割器、コンパレータ512、およびラッチ502をイネーブルし、VREFピンのレベルを評価し、動作のMODEを決定する。ノード"x"は、現在VDDにフロート(変動)しているので、イネーブルされたコンパレータ512は、低論理出力を駆動し、これは、ラッチ502に送信され、MODEを低論理レベルへ設定する。

0052

本例では、VREFはおおよそVDD/2であるように構成され、かつ抵抗素子506/508のレシオは3R/Rに構成されると仮定される。回路がイネーブルされている間、ノード"x"の電圧は、それ故、おおよそVDD/4のレベルへ落ち着くであろう。最終的に、ノード"x"の電圧は、図7の時間t3で示すように、安定したVDD/4のレベルに固定されるであろう。もし、VREFがVSSに設定されたならば、コンパレータ512には変化は生じず、MODEをVSSに維持する。他方、もし、VREFがVDD/2に設定された場合には、コンパレータ512は、その出力をVDDに駆動し、これは、時間3のあたりで、ラッチ502にMODEをVDDへ駆動させる。最終的に、カウンタ514は、時間t4でMSBをVDDにセットし、ENをVSSに駆動する。VDDにあるMSBは、NOR論理ゲート516に低論理レベル信号を出力させ、カウンタ514によるカウントを効果的に終了させ、これにより、カウンタ514を"フリーズ"させる。ENがVSSへ一旦下降すると、電力遮断装置510がターンオフされ、ノード"x"は、最終的にVDDへフロートする。しかしながら、VSSにあるENは、ここでコンパレータ512をディスエーブルし、ラッチ502は、D入力上のあらゆる変化する出力信号をラッチすることを妨げられる。それゆえ、電力は、感知回路500をオフすることによってセーブされる。ソース同期モードの動作では、通常のメモリ動作は、PLLもしくはDLLの同期の後にのみ開始することができる。この時間は、ノード"x"の電圧が同期化の期間中に正確な値に落ち着くので、浪費されない。

0053

それゆえ、MSBをVDDへ切り替えるためのカウンタ514の時間に対応する時間遅延は、ノード"x"とVREFがコンパレータ512によって感知されるために安定化されることを保証するには、十分に長い。一例ではあるが、1msの時間遅延は、ディジタル遅延回路504によって提供される十分な時間遅延であることができる。従って、MSBがVDDに切り替えられた後に電力遮断装置510をオフすることによって、VDDから抵抗素子506および508を介してVSSに至るまでの電流通路は遮断され、これにより、メモリ装置の動作中に電力を保存する。この時間遅延は、与えられるクロック周波数とカウンタ514のビット数に基づき選択することができる。

0054

図8Aは、図5のクロックスイッチ回路402および構成可能なデータ入力/出力バッファ404の回路例である。双方の回路は、構成可能な入力回路として言及されることでき、なぜなら、1つは、入力クロックを受け取り、もう1つは、少なくとも1つの入力データポートから入力データを受け取るからである。クロックスイッチ回路402は、モード信号MODEの論理状態に応答して、並列もしくはシリアルのクロックモードで動作するように構成することができ、他方、構成可能なデータ入力/出力バッファ404は、MODEの論理状態に応答して、HSTLまたはLVTTLのいずれかの信号送信フォーマットで入力データを受け取るように構成することができる。Dn入力がメモリコントローラから書き込みデータとコマンドの双方を受け取ることができることを留意すべきである。図8Aの回路図の簡略化のため、コマンドデータパスおよび入力書き込みデータパスは示されていない。図8Aにある同一の参照番号は、概して図5で説明されている。

0055

クロックスイッチ回路402の詳細は、次のようである。クロック入力バッファ406は、クロック入力ポートCKIおよびCKI#から相補クロック信号を受け取るコンパレータ700と、クロック入力ポートCKIからクロック信号を受け取る第1のバッファ回路702と、クロック入力ポートCKI#から相補的なクロック信号を受け取る第2のバッファ回路704とを含む。コンパレータ700は、MODEの1つの状態によってイネーブルされ、他方、第1および第2のバッファ702、704の双方は、MODEの反対の状態によってイネーブルにされる。従って、コンパレータ700とバッファ702および704のうちの1つだけが、MODEのいずれかの信号論理状態でアクティブされるであろう。しかしながら、コンパレータ700とバッファ702および704との出力は、クロック発生器408に並列に結合されている。ここに述べられた実施例では、モードセッター400は、MODEを、シリアルクロックモードの動作に対応する第1の論理状態に、ならびに、並列クロックモードの動作に対応する第2の論理状態にセットし、第1の論理状態のMODEは、コンパレータ700をイネーブルする。従って、第2の論理状態のMODEは、第1および第2のバッファ702、704をイネーブルにする。

0056

クロック発生器408は、MODEが第1の論理状態にあるときイネーブルされる位相同期回路(PLL)706を含む。イネーブルされたとき、PLL回路706は、REF入力で受け取られたクロック信号に対して、90度、180度、270度および360度だけシフトされたクロック出力を発生し、REF入力は、コンパレータ700の出力に接続される。これらのシフトされたクロック出力は、90、180、270、360とラベルされた端子から提供される。シリアルクロックモードの動作では、受け取られた入力クロックの遷移および受け取られた入力データの遷移は同時に起こる。PLL回路706は、信頼性のあるデータ捕捉のため、内部クロック信号のエッジを入力データ有効ウィンドー内に置くために使用される。フィードバック入力FBは、360度シフトされたクロック出力を受け取り、クロック信号のロックを容易にする。当業者であれば、PLL回路の動作に精通し、かつクロックはいくつかのクロックサイクルの後にロックされ安定した動作を保証するに精通しているであろう。PLLの代わりに、遅延ロックループ(DLL)回路が、PLL回路706の代わりに使用されることができる。PLLおよびDLLは、両方とも、クロックシンセサイザの例であり、ここに開示された実施例で使用することができる。90度および270度のクロック出力は、2−1のマルチプレクサ708および710の第1の入力に提供され、両マルチプレクサは、MODEによって制御される。マルチプレクサ708および710の第2の入力は、バッファ702とバッファ704の出力をそれぞれ受け取る。並列クロックモードの動作では、受け取られた入力クロックの遷移は、入力データ有効ウィンドー内にあり、その結果、位相シフトされたクロックは全く要求されない。それゆえ、マルチプレクサ708と708は、集合的にスイッチ回路を形成し、MODEに応答して、PLL回路706からの90度と270度のクロック出力と、バッファ702および704からのバッファされたクロック信号とのうちの1つを選択的に通過させる。本実施例では、MODEが第1の論理レベルにあるとき、PLL回路706は、イネーブルされ、マルチプレクサ708および710は、内部クロック信号CKおよびCK#として、90度および270度のクロック出力を通過させるように制御される。他方、MODEが第2の論理レベルにあるとき、PLL回路706は、ディスエーブルされ、マルチプレクサ708および710は、内部クロック信号CKおよびCK#として、バッファ702および704からのクロック信号を通過させるように制御される。従って、使用されていないPLLをターンオフすることは、消費電力を減少させる。

0057

図8Aには明確に示されていないが、相補的な内部クロック信号CKおよびCK#は、メモリ装置内の他の回路へ分配される。クロック発生器408の任意の特徴は、マルチプレクサ712および714を含む位相選択回路である。マルチプレクサ712および714の第1の入力は、内部クロック信号CK#およびCKをそれぞれ受け取り、他方、第2の入力は、PLL回路706から360度と180度のクロック出力を受け取る。マルチプレクサ712と714との双方は、信号PHASEによって制御され、信号PHASEは、メモリ装置のコマンドデコーダによって提供される。位相選択回路の目的は、出力ポートQnに提供される出力データとともに、出力ポートCKOおよびCKO#に提供される出力クロック信号を集めることである。直列に接続されたメモリシステムでは、この特徴は、システムの最後のメモリ装置内でイネーブルされる。この利点は、リング内の最後のメモリ装置からデータを確実に受け取るためPLLもしくはDLLを必要としないので、メモリコントローラの設計が単純化され得ることである。さらに、メモリシステムのこの特徴の適用の詳細は後述される。クロック出力バッファ410は、1対のドライバ716および718を含み、マルチプレクサ712および714によって提供されたクロック信号を出力ポートCKOおよびCKO#に駆動する。MODEが、例えば、シリアルクロックモードを表す第1の論理レベルにあるとき、ドライバ716と718の両方は、MODEによってイネーブルされる。

0058

それゆえ、MODEに応答して、クロックスイッチ回路402は、直列に提供されたソース同期クロック信号、または並列クロック信号に対応する内部クロック信号を発生するよう構成される。メモリ装置は、高速のソース同期クロック信号に応答して高速で動作するため、このモードは、高速モード動作として言及され得る。他方、並列クロック信号は、ソース同期クロックよりも低い周波数であるため、このモードは、低電力モード動作として言及され、コンパレータ700、PLL706、およびドライバ716と718のような回路がオフされ、かつより低い周波数動作は、メモリ装置が高周波数で動作するときに比べて、全体の電力消費を減少させる。どちらの動作のモードにおいても、内部クロック信号CKおよびCK#は、データ入力バッファ412、データスイッチ414およびデータ出力バッファ416から成る構成可能なデータ入力/出力バッファのようなメモリ装置の他の回路による使用のために発生される。

0059

データ入力バッファ412は、コンパレータ720、バッファ回路722、およびデータ入力セレクタ724を含み、データ入力セレクタ724は、2−1のマルチプレクサとして実施される。コンパレータ720は、入力ポートDnに接続された1つの入力と、基準電圧入力ポートVREFに接続された第2の入力とを有する。バッファ回路722もまた入力ポートDnに接続される。コンパレータ720は、VREFに対するDnの電圧レベルに対応する論理出力を発生し、他方、バッファ回路722は、それが受け取るものに対応する論理レベルを駆動する。すべての3つの回路は、MODEによって制御され、ここで述べられた例では、第1の論理レベルのMODEは、高速モードの動作に対応し、コンパレータ720がイネーブルされ、バッファ722がディスエーブルされ、そしてデータ入力セレクタ724がコンパレータ720の出力を通過させるように制御される。データ入力セレクタ724の出力は、以下、Dinとして参照される。

0060

本実施例のメモリ装置は、互いに直列に接続されるので、Dn入力ポートに到来する外部データは、メモリ装置を介して、指定されたもしくはアドレスされたメモリ装置へ選択的に転送または通過され得る。しかしながら、各々のメモリ装置は、転送されるべきローカルリードデータを、介在するメモリ装置を介してメモリコントローラへ提供することもできる。データスイッチ414の目的は、外部のDnデータか、ローカルリードデータのいずれかを、出力ポートQnに選択的に通過させることである。データスイッチ414は、外部データ入力ラッチ726と728、データ出力セレクタ730と732、および出力ラッチ734と736を含む。本実施例では、データは、内部クロックCKの両エッジでラッチされる。それゆえ、ラッチ726と728は、CKとCK#をそれぞれ受け取る。データ出力セレクタ730は、選択信号EN_eに応答して、データ入力ラッチ726からのラッチされた外部データまたはローカル偶数リードデータRD_eのうちの1つを通過させる。同様に、データ出力セレクタ732は、選択信号EN_oに応答して、データ入力ラッチ728からのラッチされた外部データまたはローカル奇数リードデータRD_oのうちの1つを通過させる。セレクト信号EN_eとEN_oは、メモリ装置のコマンドデコーダによって提供される。

0061

データ出力ラッチ734と736は、内部クロック信号CK#およびCKのアクティブなエッジに応答して、出力セレクタ730および732の出力をそれぞれラッチする。データスイッチ414の動作は、ダブルデータレート動作に精通した当業者によって十分に理解される。データ出力バッファ416は、2−1のマルチプレクサとして実施されるデータ出力セレクタ738と、ドライバ740とを含む。データ出力セレクタ738は、CKに応答して、データ出力ラッチ734および736の出力を交互に通過させ、これは、次いでドライバ740によって出力ポートQnに提供される。要約すると、MODEが設定されたとき、データ入力バッファ412は、対応するデータ信号フォーマットを受け取るように自動的に構成され、適切な内部クロック信号が、データスイッチ414とデータ出力バッファ416による使用のためにクロックスイッチ回路402によって自動的に発生される。

0062

それゆえ、メモリコントローラを有するリングトポロジーで直列に接続された同一のメモリ装置は、図3Aおよび図3Cに示されるように、データ信号電圧レベルを感知するために使用される基準電圧に応答して、並列クロックか直列のソース同期クロックのいずれかを受け取るよう構成されることができる。さらに、データ入力回路は、並列クロックとソース同期クロックに対応する信号送信フォーマットを有するデータ信号を受け取るように自動的に構成される。図に示されていないが、出力バッファの駆動強度もまた、MODEの設定に基づき構成されることができ、マルチドロップバスとポイントツーポイントのリングトポロジーにおける性能と電力を最適化する。

0063

前述したように、各々のメモリ装置は、図8Aに示されたマルチプレクサ712および714を含む任意の位相選択回路を含むことができる。例えば、図3Aのメモリシステムによる使用では、最後のメモリ装置110のみが、PLL706からの180度および360度のクロック出力を通過させる論理レベルに設定されたPHASEを有するであろう。例えば、リング内の最後のメモリ装置を除くすべてのメモリ装置は、90度および270度のクロックを出力し、それらのクロックは、出力データの遷移を発生させるために使用される同一のクロックである。それゆえ、出力クロックエッジおよび出力データエッジは同時に起こり、かつ次のメモリ装置の入力サンプリング段階と完全に互換性がある。もし、コントローラが、入力クロックエッジを入力データ有効ウィンドーの中間にシフトさせるためのPLLもしくはDLLを有していないならば、PHASEビットは、データ有効ウィンドーの中間にすでに位置された出力クロック遷移を提供するよう設定されることができ、その結果、コントローラは、受け取られたクロック信号で受け取られたデータを直接的にサンプルすることができる。本実施例では、これらは、180度および360度のクロック出力であろう。信号PHASEは、メモリ装置によって受け取られたコマンドからシングルビットレジスタにロードすることによって設定され得る。これは、メモリシステムのパワーアップシーケンスの間に設定されるだろうし、これは、各メモリ装置にアドレスを割当てるアルゴリズムを実行するメモリコントローラ202で開始するであろう。このようなアルゴリズムは、前述の共有の米国特許出願において開示された、メモリシステム内のメモリ装置のためにID番号を発生するものを含む。

0064

ID番号の割当て中に、すべてのメモリ装置は、同時に生じるクロックとデータのエッジを出力するように設定されたPHASEビットを有する。例えば、本実施例では、これは、PHASEのデフォルト状態に対応することができ、その状態は、90度および180度のクロックが出力である。もし、メモリコントローラがPLLもしくはDLLを持たないならば、最後のメモリ装置のPHASEが適切にプログラムされるまで、適切にデータを受け取ることができないであろう。しかしながら、それらの装置アドレスが割当てられるまで、装置は、データ遷移を全く出力しないので、メモリコントローラは、最後のメモリ装置が装置アドレスでプログラムされたことの指示として、データ入力上の遷移を認識する。一旦、システム内の最後のメモリ装置がメモリコントローラによって認識されると、PHASEのデフォルト状態を180度および360度のクロック出力を通過させる状態に変更する前述のシングルビットレジスタを設定するためにコマンドが発行される。この設定が効果を生じた後に、リングの完全なコミュニケーションが生じ得る。

0065

図8Bは、図8Aの回路の動作を示すタイミング図である。特に、図8Bのタイミング図は、CKIおよびCKI#のクロック遷移の連続的なシーケンス中のMODEとPHASEの種々の設定に応答して内部で発生されたクロック信号を示す。同時に、Qn出力ポート上の仮想データが示され、MODEとPHASEの異なる論理レベルに応答して、出力データ有効ウィンドーに対するタイミングの差を対比させている。このタイミング図は、図8Aの回路の動作の単なる例示である。当業者であれば、データは、実際の使用中に、MODEおよびPHASEの遷移に近似して提供されないことを理解するであろう。MODEおよびPHASEの動的な遷移は、メモリシステムの初期化もしくはリセット期間中に実行されるであろう。図8Bは、MODE、PHASE、CKIおよびCKI#、クロックシンセサイザからの内部で発生された90度、180度、270度、360度のクロック信号、CKおよびCK#、CKOおよびCKO#のトレースを含む。

0066

時間t1とt2の間の時間期間において、MODEが低論理レベルにあるとき、回路は、並列クロックモードで動作している。MODEは低論理レベルにあるので、PLL回路706はオフされ、90度、180度、270度および360度のクロック出力は低論理レベルに設定される結果となる。それゆえ、内部クロックCKとCK#は、それぞれCKIとCKI#のバッファされたバージョンである。図8Aで示された回路を使用したとき、入力Dn(図示しない)とQnとの間のデータ転送動作は、ラッチ動作がCKIとCKI#に直接応答する代わりにCKおよびCK#に応答してことを除き、図3Dで示されたのと同じシーケンスに従う。低論理レベルのMODEによって、クロック出力バッファ410は、ディスエーブルされ、低論理レベルのCKOおよびCKO#を維持する。

0067

時間t2とt4間の時間期間において、MODEが高論理レベルにあるとき、回路はシリアルクロックモードで動作している。MODEは、高論理レベルにあるので、PLL回路706は、ターンオンされ、90度、180度、270度および360度のクロック出力を発生させる。現在のタイミング図は、モードリセットとPLLロッキングは即座であると仮定する。高論理レベルのMODEで、内部クロックCKおよびCK#は、90度および270度のクロック出力に対応し、クロック出力バッファ410は、イネーブルされ、CKOおよびCKO#をCKおよびCK#クロックで駆動する。図8Aで示された回路を使用したとき、入力Dn(図示しない)とQnとの間のデータ転送動作は、ラッチ動作が、90度および270度のクロック出力に直接応答するのではなく、その代わりにCKおよびCK#に応答することを除き、図3Bで表されたものと同じシーケンスに従う。

0068

時間t3で、PHASEは、高論理レベルになるが、実際の使用では、PHASEは、メモリ動作の通常動作の前に、高論理レベルか低論理レベルのいずれかに設定される。図8Bに示された遷移は、PHASEの異なる論理レベル間で、Qnの出力データに対するCKOおよびCKO#の立ち上がりエッジと立ち下がりエッジ間の関係を単に対比するものである。高論理レベルに設定されたPHASEで、マルチプレクサ712および714は、180度および360度のクロック出力をクロック出力バッファ410に渡す。従って、CKOおよびCKO#は、180度および360度のクロック出力に対応し、これによりデータ有効ウィンドー内にクロックエッジが集められる。

0069

図3Aおよび図3Cのシステムの実施例は静的であり、すなわち、一旦、使用のために製造され、またはアッセンブリされると、それらは、変更されることができない。他の実施例によると、メモリシステムは、メモリ装置が並列クロックもしくは直列のソース同期クロックのいずれかを受け取るように動的に変更されることができる。図9は、動的に構成可能なシリアルメモリ装置の実施例であり、ここでは、メモリコントローラは、並列クロックとソース同期クロックの双方とクロックのタイプに対応する信号送信フォーマットのデータ信号を提供する。メモリ装置は、並列クロック信号とソース同期のクロック信号の双方を受け取るためのマイナーな変更を有する、図8Aで表されたものと同一の回路を含む。

0070

図9では、構成可能なシリアルメモリシステム800は、メモリコントローラ802と、4つの動的にクロックを構成可能なメモリ装置804,806、808および810とを含む。メモリコントローラ802は、メモリコントローラ102や202と同一の制御信号およびデータ信号を提供するが、ここでは、メモリコントローラ802は、クロック出力ポートCK1およびCK1#を介して並列の相補的なクロックと、クロック出力ポートCK2およびCK2#を介して相補的なソース同期クロックとを提供する。メモリコントローラ802はさらに、Qn、CSOおよびDSO出力ポートを介して、並列クロックに対応する信号送信フォーマットおよびソース同期クロックに対応するもう1つの信号送信フォーマットのデータとストローブ信号を動的に提供するように構成される。例えば、LVTTL信号送信は、並列クロックで使用されることができ、他方、HSTL信号送信は、ソース同期クロックで使用されることができる。メモリコントローラ802はさらに、最後のメモリ装置からソース同期クロックを受け取るためのシリアルクロック入力ポートCKIとCKI#とを含む。各々のメモリ装置は、各々が並列入力クロックポートCK1およびCK1#と、直列入力クロックポートCKIおよびCKI#を含むことを除き、図3Aおよび図3Cに示されたメモリ装置と同様に構成される。VREFのレベルに従って、各々のメモリ装置は、並列クロックかソース同期クロックかのいずれかを選択的に使用する。

0071

図10は、もう1つの実施例によるクロックスイッチ回路402の詳細を示す図である。このクロックスイッチ回路は、図8Aで示されたクロックスイッチ回路に対する変更を示しており、同一の構成は、同一の参照番号を共有する。図8Aの実施例との唯一の違いは、クロック入力バッファ406が、図8Aのコンパレータ700、第1のバッファ回路702および第2のバッファ回路704を差し替えるコンパレータ900、第1のバッファ回路902、および第2のバッファ回路904を含むことである。コンパレータ900は、相補的なソース同期クロック信号を受け取るように向けられたクロック入力ポートCKIおよびCKI#に接続された入力を有する。第1のバッファ回路902および第2のバッファ回路904は、相補的な並列クロック信号を受け取るように向けられたクロック入力ポートCK1#およびCK1に接続される。各々のメモリ装置は、並列クロックとソース同期クロックの双方に同時に物理的に接続されることができる。VREFの電圧レベルは、どのクロック入力が使用されるべきかを決定する。図9および図10のメモリシステムの実施例では、VREFは、メモリコントローラによって制御されることができ、あるいは、予め決められた電圧レベルかいずれかの供給電圧にVREFを駆動するために制御可能である、メモリコントローラから分離された適切な回路によって制御されることができる。それゆえ、図9および図10に例示されたメモリシステムは、動的にスイッチされ、高速動作のためのソース同期クロック、または低電力消費動作が望まれる並列クロックで動作される。

0072

図11は、動作モードを設定するための、図3A図3Cおよび図9で示されたメモリシステムのメモリコントローラとメモリ装置の双方によって実行される概略的なアルゴリズムを要約するフローチャートである。当該方法は、メモリシステムがパワーアップされるか、リセット信号RST#をアサートすることによりリセットされる、ステップ1000で始まる。ステップ1002で、メモリコントローラは、装置ID番号をメモリシステム内の各メモリ装置へ割当てるためのアルゴリズムであるような、スタートアップアルゴリズムを実行する。パワーアップもしくはリセットで、VREFは、電力供給電圧か、予め決められた電圧レベルに設定される。当業者であれば、他のスタートアップアルゴリズムがメモリコントローラおよびメモリ装置自身によって実行されることが可能であることを理解されよう。各メモリ装置は、それからステップ1004で、図8Aで示されたクロック入力バッファ406のような各クロック入力バッファを介してVREFのレベルを感知する。次いで、ステップ1006で、VREFのレベルが決定され、もし、それが基準電圧でない場合には、それはVDDかVSSの電圧供給のいずれかであるべきであり、MODEは、ステップ1008で第1の論理レベルに設定される。そうでなければ、VREFは、予め決められた基準電圧レベルであり、MODEは、ステップ1010で第2の論理レベルに設定される。

0073

MODEが一旦設定されると、すべてのメモリ装置は、ステップ1012で、クロックスイッチ回路402および構成可能なデータ入力/出力バッファ404のようなクロックスイッチ回路および構成可能なデータ入力/出力バッファを、前述した方法で自動的に構成する。メモリ装置が、MODEに対応するクロックおよびデータ信号を受け取るように構成されると、任意のステップとして、メモリコントローラは、最後のメモリ装置のPHASEを、デフォルト値からアクティブレベル切替えるコマンドを発することができる。図8Aを参照すると、メモリ装置のスタートアップもしくはリセット時のPHASEのデフォルト値は、CKIおよびCKI#を通過させるような低論理レベルであることができ、他方、アクティブ値は、PLL706の180度および360度のクロック出力を送るためのVDDであることができる。

0074

前述のいくつかの実施例は、シリアルメモリ装置に対するものであるが、それらは、並列または直列に提供されたクロックで動作するあらゆる半導体装置に適用することができる。

0075

上記の記載では、説明の目的のため、多数の詳細が発明の実施例の完全な理解を提供するために述べられている。しかしながら、当業者には、発明の特定の実施例の代わりに、発明の実施例を実施するためにすべての詳細の説明が必要でないことは明らかであろう。いくつかの例では、周知の電気的構成および回路が、本発明をあいまいにしないようにブロック図で示されている。例えば、具体的な詳細は、ここで述べられた発明の実施例が、ソフトフェアルーチンハードウェア回路ファームウェア、もしくはそれらの組合せとして実施されるかどうかに関しては提供されるものではない。

0076

説明された実施例の適応および修正を成し得ることができる。それゆえ、上記の実施例は、例示的なものであり、限定的なものではないとみなされる。

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