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技術 FET並列回路セルおよび疑似高電圧FETモジュール

出願人 ローム株式会社
発明者 大嶽浩隆柳達也古久保雄二平井敦彦
出願日 2014年2月28日 (5年5ヶ月経過) 出願番号 2014-038129
公開日 2015年9月7日 (3年11ヶ月経過) 公開番号 2015-162845
状態 特許登録済
技術分野 電子的スイッチ1 縦型MOSトランジスタ 電力変換一般
主要キーワード ピーク電界強度 樹脂ボックス オンディレー FETモジュール 大電流スイッチ ドレインパルス 複数段直列接続 サージ吸収回路
関連する未来課題
重要な関連分野

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図面 (14)

課題

解決手段

FET並列回路セル101〜108は、並列接続された複数のSiC−MISFETと、複数のSiC−MISFETのゲートにそれぞれ接続された複数のゲートドライブ回路と、ゲートドライブ回路にゲート駆動信号を供給するOE変換器と、ゲートドライブ回路とOE変換器に電源を供給する絶縁型DC/DC変換器とを備え、疑似高電圧FETモジュール1は、複数のFET並列回路セル101〜108を直列接続したスイッチング回路4と、複数のFET並列回路セルに光ファイバーケーブル181〜188を介して接続されるEO変換器221〜228と、EO変換器に接続され、複数のFET並列回路セルを実質的に同時にオンオフ制御可能なパルスディレー回路241〜248とを備える。

概要

背景

現在多くの研究機関において、シリコンカーバイド(SiC:Silicon Carbide)デバイス研究開発が行われている。SiCパワーデバイスの特徴として、従来のSiパワーデバイスよりも優れた低オン抵抗高速スイッチングおよび高温動作などを挙げることができる(例えば、特許文献1および特許文献2参照。)。

SiCは、絶縁破壊電界がSiと比較して非常に大きい。したがって、耐圧を持たせるためのドリフト層膜厚を相対的に薄く形成し、また、キャリア濃度を相対的に濃く形成しても破壊しない。

そのため、従来のシリコン金属絶縁物半導体電界効果トランジスタ(Si−MISFET:Metal Insulator Semiconductor Field Effect Transistor)と比較して、SiC−MISFETでは、非常に小さいオン抵抗を実現できる。

一方、高繰り返し運転を行う高電圧パルス発生電源には半導体スイッチ素子が使われるが、耐圧を確保しつつ、大電流を流すためには、直列並列接続させた回路を構成して使用する(例えば、非特許文献1参照。)。

概要

SiC−MISFET並列回路セルおよび大電流をMHz級の周波数スイッチング可能な疑似高電圧FETモジュールを提供する。FET並列回路セル101〜108は、並列接続された複数のSiC−MISFETと、複数のSiC−MISFETのゲートにそれぞれ接続された複数のゲートドライブ回路と、ゲートドライブ回路にゲート駆動信号を供給するOE変換器と、ゲートドライブ回路とOE変換器に電源を供給する絶縁型DC/DC変換器とを備え、疑似高電圧FETモジュール1は、複数のFET並列回路セル101〜108を直列接続したスイッチング回路4と、複数のFET並列回路セルに光ファイバーケーブル181〜188を介して接続されるEO変換器221〜228と、EO変換器に接続され、複数のFET並列回路セルを実質的に同時にオンオフ制御可能なパルスディレー回路241〜248とを備える。

目的

本発明の目的は、SiC−MISFET並列回路セルおよびこのFET並列回路セルを複数段直列化した、大電流をMHz級の周波数でスイッチング可能な疑似高電圧FETモジュールを提供する

効果

実績

技術文献被引用数
1件
牽制数
1件

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請求項1

並列接続された複数のSiC−MISFETと、複数の前記SiC−MISFETのゲートにそれぞれ接続された複数のゲートドライブ回路と、複数の前記ゲートドライブ回路にゲート駆動信号を供給するOE変換器と、複数の前記ゲートドライブ回路と前記OE変換器に電源を供給する絶縁型DC/DC変換器とを備えることを特徴とするFET並列回路セル

請求項2

前記SiC−MISFETと並列接続され、サージ電圧を吸収するサージ吸収回路を備えることを特徴とする請求項1に記載のFET並列回路セル。

請求項3

前記絶縁型DC/DC変換器は、発振回路と、前記発振回路に接続された1次側コイルと、前記1次側コイルと沿面距離離隔して配置され、前記1次側コイルからワイヤレス給電可能な2次側コイルと、前記2次側コイルに接続された整流回路とを備えるることを特徴とする請求項1または2に記載のFET並列回路セル。

請求項4

前記整流回路の出力と前記ゲートドライブ回路の入力間に接続された蓄電回路と、前記整流回路の出力に第1アノードが接続され、前記ゲートドライブ回路の入力に第1カソードが接続された第1突合せダイオードと、前記蓄電回路を介して第2アノードが前記整流回路の出力に接続され、前記ゲートドライブ回路の入力に第2カソードが接続された第2突合せダイオードとを備えることを特徴とする請求項3に記載のFET並列回路セル。

請求項5

前記蓄電回路は、リチウムイオン電池スーパーキャパシタ、もしくは電気重槽キャパシタのいずれかを備えることを特徴とする請求項4に記載のFET並列回路セル。

請求項6

前記発振回路と前記1次側コイルを内蔵し、前記絶縁型DC/DC変換器の絶縁耐圧を制御可能な収納器を備えることを特徴とする請求項3〜5のいずれか1項に記載のFET並列回路セル。

請求項7

前記収納器は、樹脂もしくはセラミックスで形成されていることを特徴とする請求項6に記載のFET並列回路セル。

請求項8

請求項1〜7のいずれか1項に記載のFET並列回路セルを複数段直列接続したスイッチング回路と、前記スイッチング回路を構成する複数の前記FET並列回路セルにそれぞれに光ファイバーケーブルを介して接続される複数のEO変換器と、複数の前記EO変換器にそれぞれ接続され、前記スイッチング回路を構成する複数の前記FET並列回路セルを実質的に同時にオンオフ制御可能な複数のパルスディレー回路とを備えることを特徴とする疑似高電圧FETモジュール

請求項9

m行n列に配置するm×n個のSiC−MISFETの立ち上がり特性を測定して、立ち上がり時間が最も速いSiC−MISFETからm番目に速いSiC−MISFETまでを抽出し、最も速いSiC−MISFETからm番目に速いSiC−MISFETまでをそれぞれ異なるm個のFET並列回路セルに配置することを特徴とする請求項8に記載の疑似高電圧FETモジュール。

請求項10

並列接続された複数のSiC−MISFETAC負荷回路と、複数の前記SiC−MISFETAC負荷回路のゲートにそれぞれ接続された複数のゲートドライブ回路と、複数の前記ゲートドライブ回路にゲート駆動信号を供給するOE変換器と、複数の前記ゲートドライブ回路と前記OE変換器に電源を供給する絶縁型DC/DC変換器とを備えることを特徴とするMISリレー回路セル。

請求項11

前記SiC−MISFETAC負荷回路は、第1のSiC−MISFETと、前記第1のSiC−MISFETと直列に接続され、前記第1のSiC−MISFETの第1ソースと第2ソースが接続され、前記第1のSiC−MISFETの第1ゲートと第2ゲートが共通に接続された第2のSiC−MISFETと、前記第1のSiC−MISFETの主電極間逆並列接続された第1ダイオードと、前記第2のSiC−MISFETの主電極間に逆並列接続された第2ダイオードとを備え、前記第1のSiC−MISFETの第1ドレインと前記第2のSiC−MISFETの第2ドレイン間のAC電流を制御可能であることを特徴とする請求項10に記載のMIS型リレー回路セル。

請求項12

前記絶縁型DC/DC変換器は、発振回路と、前記発振回路に接続された1次側コイルと、前記1次側コイルと沿面距離離隔して配置され、前記1次側コイルからワイヤレス給電可能な2次側コイルと、前記2次側コイルに接続された整流回路とを備えるることを特徴とする請求項10または11に記載のMIS型リレー回路セル。

請求項13

前記整流回路の出力と前記ゲートドライブ回路の入力間に接続された蓄電回路と、前記整流回路の出力に第1アノードが接続され、前記ゲートドライブ回路の入力に第1カソードが接続された第1突合せダイオードと、前記蓄電回路を介して第2アノードが前記整流回路の出力に接続され、前記ゲートドライブ回路の入力に第2カソードが接続された第2突合せダイオードとを備えることを特徴とする請求項12に記載のMIS型リレー回路セル。

請求項14

前記蓄電回路は、リチウムイオン電池、スーパーキャパシタ、もしくは電気二重槽キャパシタのいずれかを備えることを特徴とする請求項13に記載のMIS型リレー回路セル。

請求項15

前記発振回路と前記1次側コイルを内蔵し、前記絶縁型DC/DC変換器の絶縁耐圧を制御可能な収納器を備えることを特徴とする請求項12〜14のいずれか1項に記載のMIS型リレー回路セル。

請求項16

前記収納器は、樹脂もしくはセラミックスで形成されていることを特徴とする請求項15に記載のMIS型リレー回路セル。

請求項17

請求項10〜16のいずれか1項に記載のMIS型リレー回路セルを複数段直列接続したスイッチング回路と、前記スイッチング回路を構成する複数の前記MIS型リレー回路セルにそれぞれに光ファイバーケーブルを介して接続される複数のEO変換器と、複数の前記EO変換器にそれぞれ接続され、前記スイッチング回路を構成する複数の前記MIS型リレー回路セルを実質的に同時にオン/オフ制御可能な複数のパルスディレー回路とを備えることを特徴とする疑似高電圧FETモジュール。

技術分野

0001

本発明は、FET並列回路セルおよび疑似高電圧FETモジュールに関し、特に、高電圧パルススイッチング電源に適用可能なFET並列回路セルおよび疑似高電圧FETモジュールに関する。

背景技術

0002

現在多くの研究機関において、シリコンカーバイド(SiC:Silicon Carbide)デバイス研究開発が行われている。SiCパワーデバイスの特徴として、従来のSiパワーデバイスよりも優れた低オン抵抗高速スイッチングおよび高温動作などを挙げることができる(例えば、特許文献1および特許文献2参照。)。

0003

SiCは、絶縁破壊電界がSiと比較して非常に大きい。したがって、耐圧を持たせるためのドリフト層膜厚を相対的に薄く形成し、また、キャリア濃度を相対的に濃く形成しても破壊しない。

0004

そのため、従来のシリコン金属絶縁物半導体電界効果トランジスタ(Si−MISFET:Metal Insulator Semiconductor Field Effect Transistor)と比較して、SiC−MISFETでは、非常に小さいオン抵抗を実現できる。

0005

一方、高繰り返し運転を行う高電圧パルス発生電源には半導体スイッチ素子が使われるが、耐圧を確保しつつ、大電流を流すためには、直列並列接続させた回路を構成して使用する(例えば、非特許文献1参照。)。

0006

特開2005−183463号公報
特開2007−305962号公報

先行技術

0007

八井 浄、江 偉華著、“電気学会大学講座パルス電磁エネルギー工学”、第3章、3.6 高繰返し高電圧パルスパワー発生装置、pp.52−57、2002年3月15日(電気学会)

発明が解決しようとする課題

0008

従来の600V以上のSi−MISFETをスイッチ素子として使用するパルス電源高速応答繰り返し周波数高周波化に適しているが、オン抵抗が高く大電流が流せない。一方、絶縁ゲートバイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)は立ち上がり時間は速いためパルス電源に用いることができるが、立ち下がり時間が遅いため繰り返し周波数は高くできない。

0009

したがって、オン抵抗が小さく耐圧の高いMISFETの導入ができれば高周波大電流スイッチができるようになり、加速器半導体リソグラフィ用EUV(Extreme Ultraviolet)光源などの高出力化が可能になったり、直列・並列接続させる素子数を低減できると考えられる。

0010

しかし、オン抵抗の低いSiC−MISFETを導入しようとした場合、1素子当たり数10Aから数100A以上の大電流が瞬間的に流れるようになるため、特に直列接続されたスイッチ素子群間のタイミングを合わせることが課題となる。

0011

Si−MISFETではオン抵抗が高いため回路パターンの調整以上の特段のタイミング合わせは行っていないが、このような従来の制御方法では、タイミングがずれた場合に直列接続されたスイッチ素子群の中で分圧バランス崩れることで局所的に高電圧が印加され、スイッチ素子が破壊する危険があった。

0012

本発明の目的は、SiC−MISFET並列回路セルおよびこのFET並列回路セルを複数段直列化した、大電流をMHz級の周波数スイッチング可能な疑似高電圧FETモジュールを提供することにある。

課題を解決するための手段

0013

上記目的を達成するための本発明の一態様によれば、並列接続された複数のSiC−MISFETと、複数の前記SiC−MISFETのゲートにそれぞれ接続された複数のゲートドライブ回路と、複数の前記ゲートドライブ回路にゲート駆動信号を供給するOE変換器と、複数の前記ゲートドライブ回路と前記OE変換器に電源を供給する絶縁型DC/DC変換器とを備えるFET並列回路セルが提供される。

0014

本発明の他の態様によれば、上記のFET並列回路セルを複数段直列接続したスイッチング回路と、前記スイッチング回路を構成する複数のFET並列回路セルにそれぞれ接続され、複数のFET並列回路セルを実質的に同時にオンオフ制御可能なパルスディレー回路とを備える疑似高電圧FETモジュールが提供される。

0015

本発明の他の態様によれば、並列接続された複数のSiC−MISFETAC負荷回路と、複数の前記SiC−MISFET AC負荷回路のゲートにそれぞれ接続された複数のゲートドライブ回路と、複数の前記ゲートドライブ回路にゲート駆動信号を供給するOE変換器と、複数の前記ゲートドライブ回路と前記OE変換器に電源を供給する絶縁型DC/DC変換器とを備えるMISリレー回路セルが提供される。

0016

本発明の他の態様によれば、上記のMIS型リレー回路セルを複数段直列接続したスイッチング回路と、前記スイッチング回路を構成する複数の前記MIS型リレー回路セルにそれぞれ接続され、複数の前記MIS型リレー回路セルを実質的に同時にオン/オフ制御可能なパルスディレー回路とを備える疑似高電圧FETモジュールが提供される。

発明の効果

0017

本発明によれば、SiC—MISFET並列回路セルおよびこのFET並列回路セルを複数段直列化した、大電流をMHz級の周波数でスイッチング可能な疑似高電圧FETモジュールを提供することができる。

図面の簡単な説明

0018

基本技術に係るFET並列回路セルの模式的回路構成図。
基本技術に係る疑似高電圧FETモジュールの模式的回路ブロック構成図。
第1の実施の形態に係るFET並列回路セルの模式的回路構成図。
第1の実施の形態に係る疑似高電圧FETモジュールの模式的回路ブロック構成図。
第2の実施の形態に係るFET並列回路セルの模式的回路構成図。
トランス絶縁型DC/DC変換器を適用した第3の実施の形態に係るFET並列回路セルの模式的ブロック構成図。
ワイヤレス給電型DC/DC変換器を適用した第3の実施の形態に係るFET並列回路セルの模式的ブロック構成図。
ワイヤレス給電型DC/DC変換器を適用した第3の実施の形態の変形例に係るFET並列回路セルの模式的ブロック構成図。
第4の実施の形態に係るMIS型リレー回路セルの模式的回路構成図。
第4の実施の形態に係るMIS型リレー回路セルのFETAC負荷回路の回路構成例、(b)別の回路構成例。
第4の実施の形態に係る疑似高電圧FETモジュールの模式的回路ブロック構成図。
実施の形態に係る疑似高電圧FETモジュールに適用可能な半導体デバイスの例であって、SiC DIMISFET模式的断面構造図
実施の形態に係る疑似高電圧FETモジュールに適用可能な半導体デバイスの例であって、SiC TMISFETの模式的断面構造図。

実施例

0019

次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

0020

また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

0021

[基本技術]
基本技術に係るFET並列回路セル10Aは、図1に示すように、並列接続された複数のSi−MISFETQM1、QM2、QM3、…、QM6と、複数のSi−MISFETQM1、QM2、QM3、…、QM6のゲートにそれぞれ接続された複数のゲートドライブ回路121A、122A、123A、…、126Aと、複数のゲートドライブ回路121A、122A、123A、…、126Aにゲート駆動信号を供給するOE変換器14Aと、複数のゲートドライブ回路121A、122A、123A、…、126AとOE変換器14Aに電源を供給する絶縁型DC/DC変換器16Aとを備える。OE変換器14Aには、光ファイバーケーブル18Aを介してON/OFF信号が供給され、一方、絶縁型DC/DC変換器16Aには、ゲートドライブ電圧供給線20Aを介して、例えば、+24VのDC電圧が供給される。Si−MISFETQM1、QM2、QM3、…、QM6のドレインは、正側電力端子P(+)に共通接続され、Si−MISFETQM1、QM2、QM3、…、QM6のソースは、負側電力端子N(−)に共通接続されている。

0022

また、基本技術に係る疑似高電圧FETモジュール1Aは、図2に示すように、上記のFET並列回路セル10Aを複数段直列接続したスイッチング回路4Aと、スイッチング回路4Aを構成する複数のFET並列回路セル101A、102A、103A、…、108Aにそれぞれ光ファイバーケーブル181A、182A、183A、…、188Aを介して接続されたEO変換器221A、222A、223A、…、228Aとを備える。光ファイバーケーブル181A、182A、183A、…、188Aは、光ファイバーケーブル束180Aとしてバンドル化可能である。

0023

複数段直列接続したスイッチング回路4Aは、FET並列回路セル101Aのドレイン側においてグローバルドレイン端子D(+)に接続され、FET並列回路セル108Aのソース側においてグローバルソース端子S(−)に接続される。また、EO変換器221A、222A、223A、…、228Aの電気的入力側は、バッファ回路21Aを介して、グローバルゲート端子Gに接続される。

0024

基本技術に係る疑似高電圧FETモジュール1Aにおいては、図1図2に示すように、Si−MISFETQM1、QM2、QM3、…、QM6の多直列回路が構成されている。すなわち、
並列のSi−MISFETQM1、QM2、QM3、…、QM6を備えるFET並列回路セル101A、102A、103A、…、108Aを8直列に接続して、疑似高電圧FETモジュール1Aを実現する。

0025

ここで、基本技術に係る疑似高電圧FETモジュール1Aにおいて、Si−MISFETQM1、QM2、QM3、…、QM6として、定格スイッチング電圧700V、定格スイッチング電流100AのSi−MISFETを適用した場合、定格スイッチング電圧5.6kV、定格スイッチング電流600Aのスイッチング性能を実現可能である。

0026

[第1の実施の形態]
(FET並列回路セル)
第1の実施の形態に係るFET並列回路セル10は、図3に示すように、並列接続された複数のSiC−MISFETQS1、QS2、QS3、…、QS6と、複数のSiC−MISFETQS1、QS2、QS3、…、QS6のゲートにそれぞれ接続された複数のゲートドライブ回路121、122、123、…、126と、複数のゲートドライブ回路121、122、123、…、126にゲート駆動信号を供給するOE変換器14と、複数のゲートドライブ回路121、122、123、…、126とOE変換器14に電源を供給する絶縁型DC/DC変換器16とを備える。OE変換器14には、光ファイバーケーブル18を介してON/OFF信号が供給され、一方、絶縁型DC/DC変換器16には、ゲートドライブ電圧供給線20を介して、例えば、+24VのDC電圧が供給される。SiC−MISFETQS1、QS2、QS3、…、QS6のドレインは、正側電力端子P(+)に共通接続され、SiC−MISFETQS1、QS2、QS3、…、QS6のソースは、負側電力端子N(−)に共通接続されている。

0027

OE変換器14は、光電変換素子であり、例えば、フォトカプラファイバーカプラなどを適用可能である。

0028

ここで、適用可能なSiC−MISFETQS1、QS2、QS3、…、QS6の性能としては、例えば、一般の仕様書上での定格ドレイン・ソース間電圧1200V、定格ドレインパルス電流80Aである。また、ドレイン・ソース間オン抵抗RDS(on)は、例えば、ゲート・ソース間電圧VGS=18V、ドレイン電流ID=10Aにおいて、約80mΩである。

0029

SiC−MISFETは定格ドレイン・ソース間電圧に対するアバランシェ降伏マージンが大きい。例えば、1200VのSiC−MISFETでは、パルス状の電圧については、1700V程度までアバランシェ降伏が起きることなく動作する。

0030

同様に、例えば、3300VのSiC−MISFETでは、パルス状の電圧については、4000V程度までアバランシェ降伏が起きることなく動作する。

0031

SiC−MISFETにおいて、アバランシェ降伏電圧が高く設定されている理由は以下の通りである。SiCを酸化したSiO2で形成されるゲート絶縁膜(132:図12図13参照)を形成する過程で、炭素(C)原子の一部がSiC/SiO2界面に残留して界面準位密度を低下させる。このため、ゲート絶縁膜(SiO2)の厚膜化が難しい。一方、継続・断続的に例えば1200V耐圧デバイスに対して1700Vが掛かることはゲート絶縁膜の信頼性上避けなければならないが、異常動作時に瞬間的に掛かることに対してはゲート絶縁膜の耐量が得られる。したがって、ゲート絶縁膜に継続・断続的に掛かる電界強度を抑制することを目的としてドリフト層(126・126N:図12図13参照)の膜厚・キャリア濃度を設計したため、SiC−MISFETは定格ドレイン・ソース間電圧に対するマージンが大きく設定されている。

0032

(疑似高電圧FETモジュール)
第1の実施の形態に係る疑似高電圧FETモジュール1は、図4に示すように、上記のFET並列回路セル10を複数段直列接続したスイッチング回路4と、スイッチング回路4を構成する複数のFET並列回路セル101、102、103、…、108にそれぞれ光ファイバーケーブル181、182、183、…、188を介して接続される複数のEO変換器221、222、223、…、228と、複数のEO変換器221、222、223、…、228にそれぞれ接続され、スイッチング回路4を構成する複数のFET並列回路セル101、102、103、…、108を実質的に同時にオン/オフ制御可能な複数のパルスディレー回路241、242、243、…、248とを備える。光ファイバーケーブル181、182、183、…、188は、光ファイバーケーブル束180としてバンドル化可能である。パルスディレー回路241、242、243、…、248は、例えば、FPGA(Field Programmable Gate Array)回路などで構成可能である。

0033

複数のFET並列回路セル101、102、103、…、108を複数段直列接続したスイッチング回路4は、FET並列回路セル101のドレイン側においてグローバルドレイン端子D(+)に接続され、FET並列回路セル108のソース側においてグローバルソース端子S(−)に接続される。また、パルスディレー回路241、242、243、…、248の入力側は、バッファ回路21を介して、グローバルゲート端子Gに接続される。

0034

ここで、より一般化して、m行n列に配置するm×n個のSiC−MISFETの立ち上がり特性を測定して、立ち上がり時間が最も速いSiC−MISFETからm番目に速いSiC−MISFETまでを抽出し、最も速いSiC−MISFETからm番目に速いSiC−MISFETまでをそれぞれ異なるm個のFET並列回路セルに配置することが望ましい。スイッチング回路4を構成する複数のFET並列回路セル101、102、103、…、10mの立ち上がり時間を実質的に略均一化するためである。

0035

第1の実施の形態においては、図3図4に示すように、SiC−MISFETQS1、QS2、QS3、…、QS6による複数のFET並列回路セル101、102、103、…、108を直列接続して、疑似高電圧FETモジュール1を実現している。

0036

SiC−MISFETは、Si−MISFETに比べて規格化オン抵抗が1/10以下と小さく、各FET並列回路セル101、102、103、…、108を実質的に同時にオン/オフさせるためには特別の注意対策を行う必要がある。もしもFET並列回路セル101、102、103、…、108のスイッチングのタイミングが異なる場合には、分圧のバランスが崩れ、特定のFET並列回路セルに過大電圧が発生するからである。

0037

第1の実施の形態においては、図4に示すように、各FET並列回路セル101、102、103、…、108毎にパルスディレー回路241、242、243、…、248を設置して、オンディレー時間とオフディレー時間を調整することによって、各FET並列回路セル101、102、103、…、108をプラスマイナス数ns以内、例えば、プラスマイナス1ns以内でオン/オフさせることができる。このため、各FET並列回路セル101、102、103、…、108を実質的に同時にオン/オフさせることができる。

0038

ここで、第1の実施の形態において、SiC−MISFETQM1、QM2、QM3、…、QM6として、定格ドレイン・ソース間電圧1200V、定格ドレインパルス電流80AのSiC−MISFETを適用した場合、定格スイッチング電圧9.6kV、定格スイッチング電流480Aの疑似高電圧FETモジュール1を実現可能である。さらにSiCはSiと比較して200℃以上でもオフ状態が保持できるため、従来と同じ放熱システムのまま繰り返し周波数を高くすることができる。

0039

第1の実施の形態によれば、このFET並列回路セルを複数段直列化したスイッチング回路のFET並列回路セルを実質的に同時にオン/オフ制御可能であり、FET並列回路セルの分圧バランスを良好に保持可能で、大電流をMHz級の周波数でスイッチング可能な疑似高電圧FETモジュールを提供することができる。

0040

[第2の実施の形態]
(FET並列回路セル)
第2の実施の形態に係るFET並列回路セル10は、図5に示すように、SiC−MISFETQS1、QS2、QS3、…、QS6と並列接続され、サージ電圧を吸収するサージ吸収回路26を備える。ここで、サージ吸収回路26は、定電圧素子アバランシェダイオード(ABD:Avalanche Breakdown Diode)などを備えていても良い。その他の構成は、第1の実施の形態に係るFET並列回路セル10と同様である。

0041

(疑似高電圧FETモジュール)
第2の実施の形態においても、図4と同様に、SiC−MISFETQS1、QS2、QS3、…、QS6およびサージ吸収回路26を備える複数のFET並列回路セル101、102、103、…、108を直列接続して、疑似高電圧FETモジュール1を実現可能である。SiC−MISFETQS1、QS2、QS3、…、QS6として、定格ドレイン・ソース間電圧1200V、定格ドレインパルス電流80AのSiC−MISFETを適用した場合、定格スイッチング電圧9.6kV、定格スイッチング電流480Aの疑似高電圧FETモジュール1を実現可能である。

0042

SiC−MISFETは定格ドレイン・ソース間電圧に対するマージンが大きい。例えば、1200V耐圧のSiC−MISFETでは、パルス状の電圧については、1700V程度までアバランシェ降伏が起きることなく動作する。

0043

同様に、例えば、3300VのSiC−MISFETでは、パルス状の電圧については、4000V程度までアバランシェ降伏が起きることなく動作する。

0044

SiC−MISFETにおいて、アバランシェ降伏電圧が高く設定されている理由は前述の通りである。

0045

第2の実施の形態に係る疑似高電圧FETモジュールにおいても各FET並列回路セル101、102、103、…、108毎にパルスディレー回路241、242、243、…、248を設置して、オンディレー時間とオフディレー時間を調整することによって、各FET並列回路セル101、102、103、…、108を実質的に略同時にオン/オフさせる回路構成とすることができる。また、第2の実施の形態においては、FET並列回路セル101、102、103、…、108に、例えば、ABD(avalanche breakdown diode)などによるサージ吸収回路26を設置することで、各並列FET回路セル101、102、103、…、108が突発的に完全に同時にオン/オフしなくても、プラスマイナス数10ns以内、例えば、プラスマイナス20ns以内でオン/オフさせることで、正常動作可能な疑似高電圧FETモジュール1を実現可能である。

0046

サージ吸収回路26には、降伏電圧350V程度のABDを4個直列接続して、SiC−MISFETに1400Vを超える過大電圧が印加されることを回避可能である。

0047

同様に、降伏電圧370V程度のABDを10個直列接続して、SiC−MISFETに3700Vを超える過大電圧が印加されることを回避可能である。

0048

第2の実施の形態によれば、ABDによってアバランシェ降伏電圧以上の電圧サージを吸収可能なFET並列回路セルを提供することができる。

0049

SiC—MISFETを使ったFET並列回路セルを構築する際、ABDを並列接続すると単位FET並列回路セル当たりが受け持てる電圧値がABDのアバランシェ降伏電圧によって規定される。このため、ABDのアバランシェ降伏電圧をSiC−MISFETの定格ドレイン・ソース間電圧以上で、かつSiC−MISFETのアバランシェ降伏電圧以下になるように設計すると良い。このように設計することで、単位FET並列回路セル当たりが受け持てる電圧値を増加させ、擬似高電圧FETモジュールに必要な電圧を確保するために直列接続するFET並列回路セルの数を低減させることができる。結果として、疑似高電圧FETモジュールの小型化、低コスト化が可能になる。

0050

また、第2の実施の形態によれば、このFET並列回路セルを複数段直列化したスイッチング回路のFET並列回路セルを実質的に略同時にオン/オフ制御可能であり、FET並列回路セルの分圧バランスを良好に保持可能で、大電流をMHz級の周波数でスイッチング可能な疑似高電圧FETモジュールを提供することができる。

0051

[第3の実施の形態]
(FET並列回路セル)
絶縁型DC/DC変換器16には、トランス絶縁型DC/DC変換器、或いはワイヤレス給電型の絶縁型DC/DC変換器を適用可能である。

0052

トランス絶縁型DC/DC変換器28Aを適用した第3の実施の形態に係るFET並列回路セル34Aの模式的ブロック構成は、図6に示すように表される。

0053

FET並列回路セル34Aは、トランス絶縁型DC/DC変換器28Aと、トランス絶縁型DC/DC変換器28Aに接続されたSiC−MISFET駆動回路30Aと、SiC−MISFET駆動回路30Aに接続された6並列SiC−MISFET回路32Aとを備える。トランス絶縁型DC/DC変換器28Aは、SiC−MISFET駆動回路30Aに対して直流電圧DDを供給し、SiC−MISFET駆動回路30Aは、6並列SiC−MISFET回路32Aに対してゲート駆動信号FDを供給する。

0054

SiC−MISFET駆動回路30Aは、図1図3図5に示された複数のゲートドライブ回路121、122、123、…、126に対応している。また、6並列SiC−MISFET回路32Aは、図1図3図5に示され、並列接続されたSiC−MISFETQS1、QS2、QS3、…、QS6に対応している。トランス絶縁型DC/DC変換器では、最大で数10kVの絶縁耐圧VBMとなる。

0055

ワイヤレス給電型の絶縁型DC/DC変換器28を適用した第3の実施の形態に係るFET並列回路セル34の模式的ブロック構成は、図7に示すように表される。

0056

第3の実施の形態に係るFET並列回路セル34は、図7に示すように、ワイヤレス給電型の絶縁型DC/DC変換器28と、絶縁型DC/DC変換器28に接続されたSiC−MISFET駆動回路30と、SiC−MISFET駆動回路30に接続された6並列SiC−MISFET回路32とを備える。絶縁型DC/DC変換器28は、SiC−MISFET駆動回路30に対して直流電圧VDDを供給し、SiC−MISFET駆動回路30は、6並列SiC−MISFET回路32に対してゲート駆動信号FDを供給する。

0057

SiC−MISFET駆動回路30は、図1図3図5に示された複数のゲートドライブ回路121、122、123、…、126に対応している。また、6並列SiC−MISFET回路32は、図1図3図5に示され、並列接続されたSiC−MISFETQS1、QS2、QS3、…、QS6に対応している。

0058

ワイヤレス給電型の絶縁型DC/DC変換器28は、図7に示すように、発振回路38と、発振回路38に接続された1次側コイルL1と、1次側コイルL1からワイヤレス給電可能な2次側コイルL2と、2次側コイルL2に接続された整流回路40とを備える。

0059

ここで、1次側コイルL1と2次側コイルL2は、沿面距離LSだけ離隔して配置される。絶縁破壊電界の値に応じて、1次側コイルL1と2次側コイルL2間の沿面距離LSが設定される。

0060

また、発振回路38と1次側コイルL1を内蔵し、絶縁型DC/DC変換器28の絶縁耐圧VBSを制御可能な収納器36を備えていても良い。収納器36は、樹脂もしくはセラミックスで形成されていても良い。樹脂もしくはセラミックスの厚さで絶縁耐圧値を制御することができる。例えば、ポリエチレン樹脂を使用する場合には、絶縁破壊電界は、約50kV/mmである。

0061

ワイヤレス給電型の絶縁型DC/DC変換器28において、絶縁耐圧VBSの値は、最大数100kV以上である。

0062

収納器36として樹脂ボックスを使用し、絶縁破壊電界1MV/8mm、約120kV/mm以上を得ることも可能である。樹脂としては、例えば、テフロン登録商標)、ポリエチレンなどを適用可能である。

0063

(疑似高電圧FETモジュール)
第3の実施の形態においても、第1〜第2の実施の形態と同様に、複数のFET並列回路セルを直列接続して、疑似高電圧FETモジュールを実現可能である。

0064

第3の実施の形態に係る疑似高電圧FETモジュールにおいては、ワイヤレス給電回路を用いて超高耐圧の絶縁型DC/DC変換器を実装することで数100kV以上の定格スイッチング電圧を有する疑似高電圧FETモジュールを実現可能である。

0065

第3の実施の形態によれば、このFET並列回路セルを複数段直列化したスイッチング回路のFET並列回路セルを実質的に略同時にオン/オフ制御可能であり、FET並列回路セルの分圧バランスを良好に保持し、大電流をMHz級の周波数でスイッチング可能な超高耐圧用の疑似高電圧FETモジュールを提供することができる。

0066

また、第3の実施の形態において、ABDがFET並列回路セルに接続されている場合、アバランシェ降伏電圧以上の電圧サージを吸収可能な超高耐圧のFET並列回路セルを提供することができる。

0067

(変形例)
(FET並列回路セル)
ワイヤレス給電型の絶縁型DC/DC変換器28を適用した第3の実施の形態の変形例に係るFET並列回路セル34の模式的ブロック構成は、図8に示すように表される。

0068

第3の実施の形態の変形例に係るFET並列回路セル34は、図8に示すように、ワイヤレス給電型の絶縁型DC/DC変換器28と、絶縁型DC/DC変換器28に接続されたSiC−MISFET駆動回路30と、SiC−MISFET駆動回路30に接続された6並列SiC−MISFET回路32とを備える。

0069

SiC−MISFET駆動回路30は、図1図3図5に示された複数のゲートドライブ回路121、122、123、…、126に対応している。また、6並列SiC−MISFET回路32は、図1図3図5に示され、並列接続されたSiC−MISFETQS1、QS2、QS3、…、QS6に対応している。

0070

絶縁型DC/DC変換器28は、SiC−MISFET駆動回路30に対して直流電圧VDDを供給し、SiC−MISFET駆動回路30は、6並列SiC−MISFET回路32に対してゲート駆動信号FDを供給する。

0071

ワイヤレス給電型の絶縁型DC/DC変換器28は、図8に示すように、発振回路38と、発振回路38に接続された1次側コイルL1と、1次側コイルL1からワイヤレス給電可能な2次側コイルL2と、2次側コイルL2に接続された整流回路40とを備える。

0072

さらに、第3の実施の形態の変形例に係るFET並列回路セル34は、図8に示すように、整流回路40の出力とSiC−MISFET駆動回路30の入力間に接続された蓄電回路42を備える。ここで、蓄電回路42には、リチウムイオン電池スーパーキャパシタ、もしくは電気二重槽キャパシタ(EDLC:Electric Double-Layer Capacitor)などを適用可能である。

0073

さらに、第3の実施の形態の変形例に係るFET並列回路セル34は、図8に示すように、整流回路40の出力に第1アノードが接続され、SiC−MISFET駆動回路30の入力に第1カソードが接続された第1突合せダイオードDT1と、蓄電回路42を介して第2アノードが整流回路40の出力に接続され、SiC−MISFET駆動回路30の入力に第2カソードが接続された第2突合せダイオードDT2とを備えていても良い。

0074

ここで、1次側コイルL1と2次側コイルL2は、沿面距離LSだけ離隔して配置される。その他の構成は、第3の実施の形態に係るFET並列回路セル34と同様である。

0075

(疑似高電圧FETモジュール)
第3の実施の形態の変形例に係るFET並列回路セル34は、蓄電回路42を設けることで、DC+24V電源喪失時においても各FET並列回路セルが同時にオフできるようになる。DC+24V電源喪失時においても回路内のSiC−MISFETが異常電圧によって破壊されることを回避可能であるため、信頼性の高い疑似高電圧FETモジュールを実現可能である。

0076

第3の実施の形態の変形例に係るFET並列回路セルを適用した疑似高電圧FETモジュールにおいては、ワイヤレス給電回路を用いて超高耐圧の絶縁型DC/DC変換器を実装することで絶縁耐圧VBSとして最大数100kV以上の定格スイッチング電圧を有する疑似高電圧FETモジュールを実現可能である。

0077

また、第3の実施の形態の変形例によれば、このFET並列回路セルを複数段直列化したスイッチング回路のFET並列回路セルを実質的に略同時にオン/オフ制御可能であり、FET並列回路セルの分圧バランスを良好に保持し、大電流をMHz級の周波数でスイッチング可能な超高耐圧用の疑似高電圧FETモジュールを提供することができる。

0078

また、第3の実施の形態の変形例において、ABDがFET並列回路セルに接続されている場合、アバランシェ降伏電圧以上の電圧サージを吸収可能な超高耐圧のFET並列回路セルを提供することができる。

0079

[第4の実施の形態]
(MIS型リレー回路セル)
第1〜第3の実施の形態に係るFET並列回路セルを構成するSiC−MISFETは、AC負荷をスイッチング可能なバイポーラ型であっても良い。

0080

第4の実施の形態に係るMIS型リレー回路セル44は、図9に示すように、並列接続された複数のSiC−MISFETAC負荷回路QA1、QA2、QA3、…、QA6と、複数のSiC−MISFET AC負荷回路QA1、QA2、QA3、…、QA6のゲートにそれぞれ接続された複数のゲートドライブ回路121、122、123、…、126と、複数のゲートドライブ回路121、122、123、…、126にゲート駆動信号を供給するOE変換器14と、複数のゲートドライブ回路121、122、123、…、126とOE変換器14に電源を供給する絶縁型DC/DC変換器16とを備える。

0081

OE変換器14には、光ファイバーケーブル18を介してON/OFF信号が供給され、一方、絶縁型DC/DC変換器16には、ゲートドライブ電圧供給線20を介して、例えば、+24VのDC電圧が供給される。

0082

SiC−MISFETAC負荷回路QA1、QA2、QA3、…、QA6の一方のドレインは、正側AC端子TAに共通接続され、SiC−MISFET AC負荷回路QA1、QA2、QA3、…、QA6の他方のドレインは、負側AC端子TBに共通接続されている。

0083

また、第4の実施の形態に係るMIS型リレー回路セル44のSiC−MISFETAC負荷回路QA1、QA2、QA3、…、QA6の回路構成例は、図10(a)に示すように表され、別の回路構成例は、図10(b)に示すように表される。

0084

例えば、図10(a)に示すように、2個のSiC−MOSFETをソース共通で直列化接続することで、AC負荷をスイッチング可能な双方向スイッチを実現可能である。

0085

SiC−MISFETAC負荷回路QAは、図10(a)に示すように、第1のSiC−MISFETQSAと、第1のSiC−MISFETQSAと直列に接続され、第1のSiC−MISFETQSAの第1ソースと第2ソースが共通に接続され、第1のSiC−MISFETQSAの第1ゲートと第2ゲートが共通に接続された第2のSiC−MISFETQSBと、第1のSiC−MISFETQSAの主電極間逆並列接続された第1ダイオードD1と、第2のSiC−MISFETQSBの主電極間に逆並列接続された第2ダイオードD2とを備える。SiC−MISFET AC負荷回路QAは、第1のSiC−MISFETQSAの第1ドレインと第2のSiC−MISFETQSBの第2ドレイン間のAC電流を制御可能である。2個のSiC−MOSFETQSA・QSBのゲートを共通化し、2個のSiC−MOSFETQSA・QSBを同時にオンさせる場合、AC電流は並列ダイオードD1・D2ではなく主に低オン抵抗を有するSiC−MOSFETQSA・QSBを導通する。すなわち、SiC−MISFET AC負荷回路QAは、AC端子TA・TB間のAC電流をスイッチング制御可能である。

0086

第4の実施の形態に係るMIS型リレー回路セル44のSiC−MISFETAC負荷回路は、図10(b)に示すように、第1のSiC−MISFETQ1と第1のSiC−MISFETQ1に直列接続された第1のダイオードD1からなる第1の逆阻止型スイッチ501と、第2のSiC−MISFETQ2と第2のSiC−MISFETQ2に直列接続された第2のダイオードD2からなる第2の逆阻止型スイッチ502とを備えていても良い。この構成にすると、第1のSiC−MISFETQ1と第1のダイオードD1、および第2のSiC−MISFETQ2と第2のダイオードD2の間の電流経路寄生インダクタンスを低減することができ、よりサージノイズの少ない回路を形成することができる。図10(b)に示すSiC−MISFET AC負荷回路QAは、AC端子TA・TB間のAC電流をスイッチング制御可能である。

0087

ここで、SiC−MISFETAC負荷回路QA1、QA2、QA3、…、QA6に適用可能なSiC−MISFETQSA、QSB、Q1、Q2の性能としては、例えば、定格ドレイン・ソース間電圧1200V、定格ドレインパルス電流80Aである。また、ドレイン・ソース間オン抵抗RDS(on)は、例えば、VGS=18V、ID=10Aにおいて、約80mΩである。

0088

絶縁型DC/DC変換器16には、トランス絶縁型DC/DC変換器、或いはワイヤレス給電型の絶縁型DC/DC変換器を適用可能である。トランス絶縁型DC/DC変換器では、最大で数10kVの絶縁耐圧VBMとなる。ワイヤレス給電型の絶縁型DC/DC変換器において、絶縁耐圧VBSの値は、最大数100kV以上である。

0089

ワイヤレス給電型の絶縁型DC/DC変換器28は、図7と同様に、発振回路38と、発振回路38に接続された1次側コイルL1と、1次側コイルL1からワイヤレス給電可能な2次側コイルL2と、2次側コイルL2に接続された整流回路40とを備える。ここで、1次側コイルL1と2次側コイルL2は、沿面距離LSだけ離隔して配置される。

0090

また、ワイヤレス給電型の絶縁型DC/DC変換器28は、図7と同様に、発振回路38と1次側コイルL1を内蔵し、絶縁型DC/DC変換器28の絶縁耐圧VBSを制御可能な収納器36を備えていても良い。収納器36は、樹脂もしくはセラミックスで形成されていても良い。樹脂もしくはセラミックスの厚さで絶縁耐圧値を制御することができる。例えば、ポリエチレン樹脂を使用する場合には、絶縁破壊電界は、約50kV/mmである。

0091

収納器36として樹脂ボックスを使用し、絶縁破壊電界1MV/8mm、約120kV/mm以上を得ることも可能である。樹脂としては、例えば、テフロン(登録商標)、ポリエチレンなどを適用可能である。

0092

さらに、第4の実施の形態に係るMIS型リレー回路セル44は、図8と同様に、整流回路40の出力と複数のゲートドライブ回路121、122、123、…、126の入力間に接続された蓄電回路42を備えていても良い。ここで、蓄電回路42には、リチウムイオン電池、スーパーキャパシタ、もしくは電気二重槽キャパシタ(EDLC)などを適用可能である。

0093

さらに、第4の実施の形態に係るMIS型リレー回路セル44は、図8と同様に、整流回路40の出力に第1アノードが接続され、SiC−MISFET駆動回路30の入力に第1カソードが接続された第1突合せダイオードDT1と、蓄電回路42を介して第2アノードが整流回路40の出力に接続され、SiC−MISFET駆動回路30の入力に第2カソードが接続された第2突合せダイオードDT2とを備えていても良い。

0094

(疑似高電圧FETモジュール:疑似高電圧MIS型リレーモジュール
第4の実施の形態に係る疑似高電圧FETモジュール2は、図11に示すように、上記のMIS型リレー回路セル44を複数段直列接続したスイッチング回路8と、スイッチング回路8を構成する複数のMIS型リレー回路セル441、442、443、…、448にそれぞれ光ファイバーケーブル181、182、183、…、188を介して接続される複数のEO変換器221、222、223、…、228と、複数のEO変換器221、222、223、…、228にそれぞれ接続され、スイッチング回路4を構成する複数のMIS型リレー回路セル441、442、443、…、448を同時にオン/オフ制御可能な複数のパルスディレー回路241、242、243、…、248とを備える。光ファイバーケーブル181、182、183、…、188は、光ファイバーケーブル束180としてバンドル化可能である。パルスディレー回路241、242、243、…、248は、例えば、FPGA回路などで構成可能である。

0095

複数のMIS型リレー回路セル441、442、443、…、448を複数段直列接続したスイッチング回路4は、MIS型リレー回路セル441の一方のドレイン側においてグローバルAC端子T1に接続され、MIS型リレー回路セル448の他方のドレイン側においてグローバルAC端子T2に接続される。また、パルスディレー回路241、242、243、…、248の入力側は、バッファ回路21を介して、グローバルゲート端子Gに接続される。

0096

第4の実施の形態においては、図9図11に示すように、SiC−MISFETAC負荷回路QA1、QA2、QA3、…、QA6による複数のMIS型リレー回路セル441、442、443、…、448を直列接続して、疑似高電圧FETモジュール2を実現している。

0097

第4の実施の形態においては、図11に示すように、各MIS型リレー回路セル441、442、443、…、448毎にパルスディレー回路241、242、243、…、248を設置して、オンディレー時間とオフディレー時間を調整することによって、各MIS型リレー回路セル441、442、443、…、448をプラスマイナス数ns以内、例えば、プラスマイナス1ns以内でオン/オフさせることができる。このため、各MIS型リレー回路セル441、442、443、…、448を略同時にオン/オフさせることができる。

0098

ここで、第4の実施の形態において、定格ドレイン・ソース間電圧1200V、定格ドレインパルス電流80AのSiC−MISFETを適用した場合、定格スイッチング電圧9.6kV、定格スイッチング電流480Aの疑似高電圧FETモジュール2を実現可能である。

0099

また、第4の実施の形態の変形例によれば、このFET並列回路セルを複数段直列化したスイッチング回路のMIS型リレー回路セルを実質的に略同時にオン/オフ制御可能であり、MIS型リレー回路セルの分圧バランスを良好に保持可能な高速スイッチング性能の疑似高電圧FETモジュール(疑似高電圧MIS型リレーモジュール)を提供することができる。

0100

また、第4の実施の形態において、ABDがFET並列回路セルに接続されている場合、アバランシェ降伏電圧以上の電圧サージを吸収可能なMIS型リレー回路セルを提供することができる。

0101

(半導体デバイスの構成例)
—SiC DIMISFET—
第1〜第4の実施の形態に係る疑似高電圧FETモジュール1・2に適用可能な半導体デバイス100の例であって、SiC DI(Double Implanted)MISFETの模式的断面構造は、図12に示すように表される。

0102

第1〜第4の実施の形態に係る疑似高電圧FETモジュール1・2に適用可能なSiC DIMISFETは、図12に示すように、n+SiC基板124と、n+SiC基板124上にエピタキシャル成長されたn-ドリフト層126と、n-ドリフト層126の表面側に形成されたpボディ領域128と、pボディ領域128の表面に形成されたn+ソース領域130と、pボディ領域128間のn-ドリフト層126の表面上に配置されたゲート絶縁層132と、ゲート絶縁層132上に配置されたゲート電極138と、n+ソース領域130およびpボディ領域128に電気的に接続されたソース電極134と、n+SiC基板124の、n-ドリフト層126と反対側の表面に電気的に接続されたドレイン電極136とを備える。

0103

図12では、半導体デバイス100は、pボディ領域128と、pボディ領域128の表面に形成されたn+ソース領域130が、ダブルイオン注入(DI)で形成され、ソースパッド電極SPは、n+ソース領域130およびpボディ領域128に接続されたソース電極134に接続される。ゲートパッド電極GP(図示省略)は、ゲート絶縁層132上に配置されたゲート電極138に接続される。また、ソースパッド電極SP・ソース電極134およびゲートパッド電極GP(図示省略)は、図12に示すように、半導体デバイス100の表面を覆うパッシベーション用の層間絶縁膜144上に配置される。

0104

—SiC TMISFET—
第1〜第4の実施の形態に係る疑似高電圧FETモジュール1・2に適用可能な半導体デバイス100の例であって、SiC TMISFETの模式的断面構造は、図13に示すように表される。

0105

第1〜第4の実施の形態に係る疑似高電圧FETモジュール1・2に適用可能なSiC TMISFETは、図13に示すように、n+SiC基板124と、n+SiC基板124上にエピタキシャル成長されたn-ドリフト層126Nと、n-ドリフト層126Nの表面側に形成されたpボディ領域128と、pボディ領域128の表面に形成されたn+ソース領域130と、pボディ領域128を貫通し、n-ドリフト層126Nまで形成されたトレンチの内にゲート絶縁層132および層間絶縁膜144U・144Bを介して形成されたトレンチゲート電極138TGと、ソース領域130およびpボディ領域128に接続されたソース電極134と、n+SiC基板124の、n-ドリフト層126Nと反対側の表面に電気的に接続されたドレイン電極136とを備える。

0106

図13では、半導体デバイス100は、pボディ領域128を貫通し、半導体基板126Nまで形成されたトレンチ内にゲート絶縁層132および層間絶縁膜144U・144Bを介して形成されたトレンチゲート電極138TGが形成され、ソースパッド電極SPは、ソース領域130およびpボディ領域128に接続されたソース電極134に接続される。ゲートパッド電極GP(図示省略)は、ゲート層132上に配置されたゲート電極138に接続される。また、ソースパッド電極SP・ソース電極134およびゲートパッド電極GP(図示省略)は、図13に示すように、半導体デバイス100の表面を覆うパッシベーション用の層間絶縁膜144U上に配置される。

0107

SiC−TMISFETはドレイン電流経路にpボディ領域128から伸張するジャンクション抵抗が存在しないため、SICDMISFETと比較してさらに低オン抵抗のFETを提供することが可能であり、1素子当たりに100A以上のドレインパルス電流を許容することも可能になる。

0108

また、第1〜第4の実施の形態に係る疑似高電圧FETモジュール1・2に適用可能な半導体デバイス100には、SiC系MISFETの代わりに、GaN系FETなどを適用することもできる。

0109

SiCデバイスは、高絶縁破壊電界(例えば、約3MV/cmであり、Siの約3倍)であることから、Siに比べてドリフト層の膜厚を薄くし、かつキャリア濃度を高く設定しても耐圧が確保できる。絶縁破壊電界の違いから、SiC−MISFETのピーク電界強度は、Si−MISFETのピーク電界強度よりも高く設定可能である。

0110

SiC−MISFETにおいては、必要なn-ドリフト層126・126Nの膜厚が薄く、キャリア濃度と膜厚の双方のメリットによって、n-ドリフト層126・126Nの抵抗値を低減し、オン抵抗Ronを低くすることができ、チップ面積縮小化(小チップ化)可能である。さらにユニポーラデバイスであるMISFET構造のままで、Si IGBTに比肩し得る耐圧を実現可能であることから、高耐圧でかつ高速スイッチングできるとされ、スイッチング損失の低減が期待できる。

0111

以上説明したように、本発明によれば、SiC—MISFET並列回路セルおよびこのFET並列回路セルを複数段直列化した、大電流をMHz級の周波数でスイッチング可能な疑似高電圧FETモジュールを提供することができる。

0112

[その他の実施の形態]
上記のように、第1〜第4の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

0113

また、FETの高速化動作、もしくは誤動作回避を目的として、ゲートオフ時のゲート・ソース間電圧を負電圧側に引いても良い。

0114

このように、本発明はここでは記載していない様々な実施の形態などを含む。

0115

本発明のFET並列回路セルおよび疑似高電圧FETモジュールは、パワーSiC−MISFETを用いた高電圧高速スイッチを有するパルスパワー発生装置、高繰り返し高電圧パルスパワー発生装置など幅広応用分野に適用可能である。

0116

1、1A、2…疑似高電圧FETモジュール
4、8…スイッチング回路
10、101、102、103、…、108、34、34A…FET並列回路セル
12、121、122、123、…、126…ゲートドライブ回路
14…OE変換器
16、28、28A…絶縁型DC/DC変換器
18、181、182、183、…、188…光ファイバーケーブル
20…ゲートドライブ電圧供給線
21…バッファ回路
22、221、222、223、…、226…EO変換器
241、242、243、…、246…パルスディレー回路
26…サージ吸収回路
30、30A…SiC−MISFET駆動回路
32、32A…6並列SiC−MISFET回路
36…樹脂ボックス
38…発振回路
40…整流回路
44、441、442、443、…、446…MIS型リレー回路セル
501、502…逆阻止型スイッチ
100、QSA、QSB、Q1、Q2…半導体デバイス(SiC−MISFET)
124…n+SiC基板
126、126N…n-ドリフト層
128…pボディ領域
130…ソース領域
132…ゲート絶縁膜
134…ソース電極
136…ドレイン電極
138、138TG…ゲート電極
144、144U、144B…層間絶縁膜
180、180A…光ファイバーケーブル束
QS1、QS2、QS3、…、QS6…SiC−MISFET
QM1、QM2、QM3、…、QM6…Si−MISFET
QA1、QA2、QA3、…、QA6…SiC−MISFET AC負荷回路
G…グローバルゲート端子
D(+)…グローバルドレイン端子
S(−)…グローバルソース端子
DT1、DT2…突合せダイオード
D1、D2…ダイオード
P(+)…正側電力端子
N(−)…負側電力端子
TA、TB・・・AC端子
T1、T2・・・グローバルAC端子
L1…1次側コイル
L2…2次側コイル
LS…沿面距離

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