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技術 冗長クロック切替

出願人 アナログ・デバイシズ・インコーポレーテッド
発明者 ダンチュールーベンパスカルネルソンイーワン
出願日 2015年2月9日 (5年10ヶ月経過) 出願番号 2015-023019
公開日 2015年9月3日 (5年3ヶ月経過) 公開番号 2015-159536
状態 特許登録済
技術分野 計算機・クロック パルスの操作 発信器の安定化、同期、周波数シンセサイザ
主要キーワード 局部振動 状態素子 プログラマブル遅延素子 低論理値 パルス幅比 最小位相差 仕様外 プログラマブルフィルタ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2015年9月3日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (9)

課題

異なるクロック間切替を提供する。

解決手段

切替制御回路110aは、第1の基準クロック信号と第2の基準クロック信号との間の相対位相差示度を発生するように構成される位相誤差検出器410と、相対位相差の示度を受信し、相対位相差が事前に設定された閾値を満たす時を判定するように構成される位相整合検出器420と、位相整合検出器420が、相対位相差が事前に設定された閾値を満たすと判定することに応じて、第1の基準クロッククロックシステム基準信号として提供することから第2の基準クロックをクロックシステム基準信号として提供することへ移行するように構成される選択回路115とを備える。

概要

背景

電子ステムは、クロック信号を発生するように構成されるタイミング回路を含み得る。そのようなタイミング回路は、出力信号位相基準信号の位相で固定する位相固定ループを含み得る。基準信号は、石英水晶体または多結晶質セラミック水晶体等の、水晶体を用いて発生させることができる。水晶振動子は、非常に正確な周波数を有する電気信号を発生することができる。

多くのネットワーク適用では、クロックシステム基準として局部水振動子を使用している。クロックシステム基準は、正常なネットワーク動作を確保するように、ある誤り範囲内で周波数について安定であることが一般に要求される。局部水晶振動子は、経年変化の自然特質を有しており、局部水晶振動子の周波数は、時間の経過により動作時にドリフトするかもしれない。そうした経年変化により、局部水晶振動子の周波数が、所要の範囲外にドリフトする可能性がある。

概要

異なるクロック間切替を提供する。切替制御回路110aは、第1の基準クロック信号と第2の基準クロック信号との間の相対位相差示度を発生するように構成される位相誤差検出器410と、相対位相差の示度を受信し、相対位相差が事前に設定された閾値を満たす時を判定するように構成される位相整合検出器420と、位相整合検出器420が、相対位相差が事前に設定された閾値を満たすと判定することに応じて、第1の基準クロックをクロックシステム基準信号として提供することから第2の基準クロックをクロックシステム基準信号として提供することへ移行するように構成される選択回路115とを備える。

目的

選択回路は、位相整合検出器が、相対位相差が事前に設定された閾値を満たすと判定することに応じて、第1の基準クロックをクロックシステム基準信号として提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

第1の基準クロック信号と第2の基準クロック信号との間の相対位相差示度を発生するように構成される位相誤差検出器と、前記相対位相差の前記示度を受信し、前記相対位相差が事前に設定された閾値を満たす時を判定するように構成される位相整合検出器と、前記位相整合検出器が、前記相対位相差が前記事前に設定された閾値を満たすと判定することに応じて、前記第1の基準クロッククロックシステム基準信号として提供することから前記第2の基準クロックを前記クロックシステム基準信号として提供することへ移行するように構成される選択回路と、を備える、装置。

請求項2

第1の水晶振動子であって、前記第1の基準クロック信号は前記第1の水晶振動子を用いて発生される、第1の水晶振動子と、第2の水晶振動子であって、前記第2の基準クロック信号は前記第2の水晶振動子を用いて発生される、第2の水晶振動子と、を更に備える、請求項1に記載の装置。

請求項3

前記位相誤差検出器と、前記位相整合検出器と、前記選択回路とを備える集積回路であって、前記第1の基準クロック信号を受信するように構成される第1の接点と、前記第2の基準クロック信号を受信するように構成される第2の接点とを更に備える、集積回路を更に備え、前記第1の水晶振動子の第1の水晶体および前記第2の水晶振動子の第2の水晶体は、前記集積回路の外部に存在する、請求項2に記載の装置。

請求項4

前記第1の基準クロック信号は、第2の基準クロック信号の第2の周波数とは異なる第1の周波数を有し、前記第1の基準クロック信号および前記第2の基準クロック信号は互いに非同期である、請求項1〜3のいずれか一項に記載の装置。

請求項5

前記相対位相差の前記示度は、前記相対位相差に比例する時間量に対してアサートされる、請求項1〜4のいずれか一項に記載の装置。

請求項6

前記選択回路は、前記クロックシステム基準信号を提供するように構成されるマルチプレクサを備える、請求項1〜5のいずれか一項に記載の装置。

請求項7

位相固定ループを更に備え、該位相固定ループは、前記選択回路から前記システム基準クロック信号を受信するように構成される、請求項1〜6のいずれか一項に記載の装置。

請求項8

前記位相誤差検出器および前記位相整合検出器は、デジタル回路により実装される、請求項1〜7のいずれか一項に記載の装置。

請求項9

前記位相誤差検出器は、立上りエッジおよび立下りエッジのうちの少なくとも1つに応じて、前記相対位相差の前記示度を発生するように構成される、請求項1〜8のいずれか一項に記載の装置。

請求項10

前記位相整合検出器は遅延素子を備え、前記遅延素子は前記事前に設定された閾値を設定するように構成される、請求項1〜9のいずれか一項に記載の装置。

請求項11

前記遅延素子は調整可能な遅延を有し、該調整可能な遅延を調整することにより前記事前に設定された閾値を変更する、請求項10に記載の装置。

請求項12

前記位相整合検出器は、前記遅延素子の出力に応じて、前記相対位相差の前記示度の状態を取り込むように構成されるフリップフロップを備える、請求項10または11に記載の装置。

請求項13

第1の基準クロックと第2の基準クロックとの間の相対位相差が事前に設定された閾値を満たすことを検出することに応じて、クロック選択信号トグル切替えるように構成される切替制御回路であって、前記第1の基準クロック信号および前記第2の基準クロック信号は互いに非同期である、切替制御回路と、前記切替制御回路と通信する選択回路であって、前記クロック選択信号をトグルで切替える前記切替制御信号に応じて、前記第1の基準クロック信号をクロックシステム基準信号として提供することから前記第2の基準クロック信号を前記クロックシステム基準信号として提供することへ移行するように構成される、選択回路と、を備える、装置。

請求項14

前記切替制御回路は、前記第1の基準クロック信号が特定の誤り範囲外にあるという示度に応じて有効化される、請求項13に記載の装置。

請求項15

前記切替制御回路は、前記相対位相差に比例する時間量に対してアサートされる位相誤差パルスを発生し、かつ前記事前に設定された閾値を満たす時間量に応じて、前記クロック選択信号をトグルで切替えるように構成される、請求項13〜14のいずれか一項に記載の装置。

請求項16

冗長クロック切替の電子実装方法であって、異なる周波数を有する2つの冗長クロック信号を同時に受信することと、前記2つの冗長クロック間の相対位相差が事前に設定された閾値を満たす時を判定することと、前記判定に応じて、前記2つの冗長クロック信号のうちの一方をクロックシステム基準信号として使用することから前記2つの冗長クロック信号のうちの他方を前記クロックシステム基準信号として使用することへ切替えることと、を含む、方法。

請求項17

前記2つの冗長クロック信号のうちの一方を、前記2つの冗長クロック信号のうちの他方が特定の誤り範囲外にあるという示度に応じて、アクティブ化させることを更に含む、請求項16に記載の方法。

請求項18

異なる水晶振動子を用いて前記2つの冗長クロックの各々を発生させることを更に含む、請求項16〜17のいずれか一項に記載の方法。

請求項19

前記事前に設定された閾値を調整することを更に含む、請求項16〜18のいずれか一項に記載の方法。

技術分野

0001

関連出願の相互参照
本出願は、「REDUNDANTCLOCKSWITCHOVER」の題名で2014年2月10日に出願された米国仮出願第61/938、013号についての非仮出願であり、米国特許法第119条(e)によるその利益を主張するもので、その全開示は参照により本明細書に含まれる。

0002

開示する技術は、電子工学に関し、特に異なるクロック間切替に関する。

背景技術

0003

電子ステムは、クロック信号を発生するように構成されるタイミング回路を含み得る。そのようなタイミング回路は、出力信号位相基準信号の位相で固定する位相固定ループを含み得る。基準信号は、石英水晶体または多結晶質セラミック水晶体等の、水晶体を用いて発生させることができる。水晶振動子は、非常に正確な周波数を有する電気信号を発生することができる。

0004

多くのネットワーク適用では、クロックシステム基準として局部水振動子を使用している。クロックシステム基準は、正常なネットワーク動作を確保するように、ある誤り範囲内で周波数について安定であることが一般に要求される。局部水晶振動子は、経年変化の自然特質を有しており、局部水晶振動子の周波数は、時間の経過により動作時にドリフトするかもしれない。そうした経年変化により、局部水晶振動子の周波数が、所要の範囲外にドリフトする可能性がある。

課題を解決するための手段

0005

本開示の一態様は装置であって、位相誤差検出器位相整合検出器、および選択回路を含む。位相誤差検出器は、第1の基準クロック信号と第2の基準クロック信号との間の相対位相差示度を発生するように構成される。位相整合検出器は、相対位相差の示度を受信し、相対位相差が事前に設定された閾値を満たす時を判定するように構成される。選択回路は、位相整合検出器が、相対位相差が事前に設定された閾値を満たすと判定することに応じて、第1の基準クロックをクロックシステム基準信号として提供することから第2の基準クロックをクロックシステム基準信号として提供することへと移行するように構成される。

0006

第1の基準クロック信号は、第2の基準クロック信号の第2の周波数とは異なる第1の周波数を有することができ、第1の基準クロック信号および第2の基準クロック信号は互いに非同期であり得る。

0007

位相誤差検出器は、立上りエッジまたは立下りエッジのいずれかに応じて、相対位相差の示度を発生することができる。あるいは、位相誤差検出器は、立上りエッジおよび立下りエッジの両方に応じて、相対位相差の示度を発生することができる。相対位相差の示度は、相対位相差に比例する時間量に対してアサートされる。

0008

位相整合検出器は、事前に設定された閾値を設定するように構成される遅延素子を含み得る。遅延素子は調整可能な遅延を有することができ、該調整可能な遅延を調整することにより事前に設定された閾値を変更する。あるいはまたは加えて、位相整合検出器は、遅延素子の出力に応じて、相対位相差の示度の状態を取り込むように構成されるフリップフロップを備え得る。

0009

位相誤差検出器および位相整合検出器は、デジタル回路により実装され得る。

0010

選択回路は、クロックシステム基準信号を提供するように構成されるマルチプレクサを含み得る。装置は、また、選択回路からシステム基準クロック信号を受信するように構成される該位相固定ループを含み得る。

0011

装置は、第1の水晶振動子であって、第1の基準クロック信号は第1の水晶振動子を用いて発生される、第1の水晶振動子と、第2の水晶振動子であって、第2の基準クロック信号は第2の水晶振動子を用いて発生される、第2の水晶振動子とを含み得る。一部の実施形態では、位相誤差検出器、位相整合検出器、および選択回路は、集積回路上に含めることができ、集積回路の第1の接点は第1の基準クロック信号を受信することができ、集積回路の第2の接点は第2の基準クロック信号を受信することができる。

0012

本開示の別の態様は装置であって、該装置は切替制御回路および選択回路を含む。切替制御回路は、第1の基準クロックと第2の基準クロックとの間の相対位相差が事前に設定された閾値を満たすことを検出することに応じて、クロック選択信号トグルで切替えるように構成される。第1の基準クロックおよび第2の基準クロック信号は互いに非同期である。選択回路は、切替制御回路と通信する。選択回路は、クロック選択信号をトグルで切替える切替制御信号に応じて、第1の基準クロック信号をクロックシステム基準信号として提供することから第2の基準クロック信号をクロックシステム基準信号として提供することへ移行するように構成される。

0013

切替制御回路は、第1の基準クロック信号が特定の誤り範囲外にあるという示度に応じて、有効化され得る。あるいはまたは加えて、切替制御回路は、相対位相差に比例する時間量に対してアサートされる位相誤差パルスを発生し、かつ事前に設定された閾値を満たす時間量に応じて、クロック選択信号をトグルで切替えるように構成される。

0014

本開示の更に別の態様は、冗長クロック切替の電子的実装方法である。方法は、異なる周波数を有する2つの冗長クロック信号を同時に受信することを含む。方法は、2つの冗長クロック間の相対位相差が事前に設定された閾値を満たす時を判定することも含む。方法は、相対位相差が事前に設定された閾値を満たす時を判定することに応じて、2つの冗長クロック信号のうちの一方をクロックシステム基準信号として使用することから2つの冗長クロック信号のうちの他方をクロックシステム基準信号として使用することへ切替えることを更に含む。

0015

方法は、また、2つの冗長クロック信号のうちの一方を、2つの冗長クロック信号のうちの他方が特定の誤り範囲外にあるという示度に応じて、アクティブ化させることと、異なる水晶振動子を用いて2つの冗長クロックの各々を発生させることと、または事前に設定された閾値を調整することとの動作のうちの1つ以上を含み得る。

0016

本開示を要約する目的のために、本発明のある態様、利点、および新規な特長を本明細書中に説明した。そのような利点の必ずしも全部が本発明の任意の特定の実施形態により達成されなくても構わないことを理解すべきである。したがって、本発明は、本明細書で教示または示唆するような他の利点を必ずしも達成する必要はなく、本明細書に教示したような1つの利点または利点のグループを達成または最適化するような仕方具現化または実行されればよい。
例えば、本発明は、以下の項目を提供する。
(項目1)
第1の基準クロック信号と第2の基準クロック信号との間の相対位相差の示度を発生するように構成される位相誤差検出器と、
記相対位相差の前記示度を受信し、前記相対位相差が事前に設定された閾値を満たす時を判定するように構成される位相整合検出器と、
前記位相整合検出器が、前記相対位相差が前記事前に設定された閾値を満たすと判定することに応じて、前記第1の基準クロックをクロックシステム基準信号として提供することから前記第2の基準クロックを前記クロックシステム基準信号として提供することへ移行するように構成される選択回路と、を備える、装置。
(項目2)
第1の水晶振動子であって、前記第1の基準クロック信号は前記第1の水晶振動子を用いて発生される、第1の水晶振動子と、
第2の水晶振動子であって、前記第2の基準クロック信号は前記第2の水晶振動子を用いて発生される、第2の水晶振動子と、を更に備える、上記項目に記載の装置。
(項目3)
前記位相誤差検出器と、前記位相整合検出器と、前記選択回路とを備える集積回路であって、前記第1の基準クロック信号を受信するように構成される第1の接点と、前記第2の基準クロック信号を受信するように構成される第2の接点とを更に備える、集積回路を更に備え、
前記第1の水晶振動子の第1の水晶体および前記第2の水晶振動子の第2の水晶体は、前記集積回路の外部に存在する、上記項目のいずれか一項に記載の装置。
(項目4)
前記第1の基準クロック信号は、第2の基準クロック信号の第2の周波数とは異なる第1の周波数を有し、前記第1の基準クロック信号および前記第2の基準クロック信号は互いに非同期である、上記項目のいずれか一項に記載の装置。
(項目5)
前記相対位相差の前記示度は、前記相対位相差に比例する時間量に対してアサートされる、上記項目のいずれか一項に記載の装置。
(項目6)
前記選択回路は、前記クロックシステム基準信号を提供するように構成されるマルチプレクサを備える、上記項目のいずれか一項に記載の装置。
(項目7)
位相固定ループを更に備え、該位相固定ループは、前記選択回路から前記システム基準クロック信号を受信するように構成される、上記項目のいずれか一項に記載の装置。
(項目8)
前記位相誤差検出器および前記位相整合検出器は、デジタル回路により実装される、上記項目のいずれか一項に記載の装置。
(項目9)
前記位相誤差検出器は、立上りエッジまたは立下りエッジのいずれかに応じて、前記相対位相差の前記示度を発生するように構成される、上記項目のいずれか一項に記載の装置。
(項目10)
前記位相誤差検出器は、立上りエッジおよび立下りエッジの両方に応じて、前記相対位相差の前記示度を発生するように構成される、上記項目のいずれか一項に記載の装置。
(項目11)
前記位相整合検出器は遅延素子を備え、前記遅延素子は前記事前に設定された閾値を設定するように構成される、上記項目のいずれか一項に記載の装置。
(項目12)
前記遅延素子は調整可能な遅延を有し、該調整可能な遅延を調整することにより前記事前に設定された閾値を変更する、上記項目のいずれか一項に記載の装置。
(項目13)
前記位相整合検出器は、前記遅延素子の出力に応じて、前記相対位相差の前記示度の状態を取り込むように構成されるフリップフロップを備える、上記項目のいずれか一項に記載の装置。
(項目14)
第1の基準クロックと第2の基準クロックとの間の相対位相差が事前に設定された閾値を満たすことを検出することに応じて、クロック選択信号をトグルで切替えるように構成される切替制御回路であって、前記第1の基準クロック信号および前記第2の基準クロック信号は互いに非同期である、切替制御回路と、
前記切替制御回路と通信する選択回路であって、前記クロック選択信号をトグルで切替える前記切替制御信号に応じて、前記第1の基準クロック信号をクロックシステム基準信号として提供することから前記第2の基準クロック信号を前記クロックシステム基準信号として提供することへ移行するように構成される、選択回路と、を備える、装置。
(項目15)
前記切替制御回路は、前記第1の基準クロック信号が特定の誤り範囲外にあるという示度に応じて有効化される、上記項目のいずれか一項に記載の装置。
(項目16)
前記切替制御回路は、前記相対位相差に比例する時間量に対してアサートされる位相誤差パルスを発生し、かつ前記事前に設定された閾値を満たす時間量に応じて、前記クロック選択信号をトグルで切替えるように構成される、上記項目のいずれか一項に記載の装置。
(項目17)
冗長クロック切替の電子的実装方法であって、
異なる周波数を有する2つの冗長クロック信号を同時に受信することと、
前記2つの冗長クロック間の相対位相差が事前に設定された閾値を満たす時を判定することと、
前記判定に応じて、前記2つの冗長クロック信号のうちの一方をクロックシステム基準信号として使用することから前記2つの冗長クロック信号のうちの他方を前記クロックシステム基準信号として使用することへ切替えることと、を含む、方法。
(項目18)
前記2つの冗長クロック信号のうちの一方を、前記2つの冗長クロック信号のうちの他方が特定の誤り範囲外にあるという示度に応じて、アクティブ化させることを更に含む、上記項目のいずれか一項に記載の方法。
(項目19)
異なる水晶振動子を用いて前記2つの冗長クロックの各々を発生させることを更に含む、上記項目のいずれか一項に記載の方法。
(項目20)
前記事前に設定された閾値を調整することを更に含む、上記項目のいずれか一項に記載の方法。
摘要
本開示の態様は、基準の切替に関する。一実施形態では、装置は、位相誤差検出器、位相整合検出器、および選択回路を含む。位相誤差検出器は、第1の基準クロック信号と第2の基準クロック信号との間の相対位相差の示度を発生するように構成される。位相整合検出器は、相対位相差の示度を受信し、相対位相差が事前に設定された閾値を満たす時を判定するように構成される。選択回路は、位相整合検出器が、相対位相差が事前に設定された閾値を満たすと判定することに応じて、第1の基準クロック信号をクロックシステム基準信号として提供することから第2の基準クロック信号をクロックシステム基準信号として提供することへ移行するように構成される。

図面の簡単な説明

0017

図1は、実施形態による、局部水晶振動子と切替制御回路とを含む説明的電子システムの概略図である。

0018

図2は、実施形態による、基準の切替のタイミングを示すタイミング図である。

0019

図3は、実施形態による、ブロック図と、基準の切替を説明する関連するタイミング図とを含む。

0020

図4は、実施形態による、説明的切替制御回路と選択回路との概略ブロック図である。

0021

図5Aは、実施形態による、説明的位相誤差検出器と説明的位相整合検出器との概略図である。
図5Bは、図5Aの位相誤差検出器と位相整合検出器とに関するタイミング図である。
図5Cは、図5Aの位相整合検出器に関するタイミング図である。

0022

図6は、別の実施形態による、説明的位相誤差検出器と説明的位相整合検出器との概略図である。

実施例

0023

ある実施形態の以下の詳細な説明は、特定の実施形態についての種々の説明を提供する。しかし、本明細書において説明する発明は、例えば、特許請求の範囲により定義付けられ包含されるような、多数の異なる方法で具現化され得る。本明細書では、図面への参照を行うが、同様な参照番号は同一または機能的に類似の構成要素を示し得る。図面に示した構成要素は必ずしも正確な縮尺率で描かれているわけではないことが理解されるだろう。

0024

前述のように、局部水晶振動子は、例えば、周波数経年変化の自然特質により、特定の誤り範囲外へ徐々にドリフトする周波数を有し得る。このような局部振動子の緩速の経時変化の問題を克服し、かつ高価なクロックシステム基板仕様外の局部水晶振動子基準への置換を回避するために、冗長局部水晶振動子を使用することができる。第2の局部水晶振動子を無効とする一方で、第1の局部水晶振動子を有効化してクロックシステム基準として使用できる。第1の局部水晶振動子周波数が特定の誤り範囲(例えば、約100百万分率(ppm))外に判定されると、第2の局部水晶振動子が有効化され、クロックシステム基準として第1の局部水晶振動子に取って替わる。この過程を、基準の切替と呼ぶことができる。基準の切替により、クロックシステム盤の寿命を、修理の必要無しに延長させることができる。

0025

別個の局部水晶振動子の非同期性により、第1および第2の局部水晶振動子の間の位相関係不定であるかもしれない。同時に、これらの局部水晶振動子の周波数は、相対的に互いに近似しているかもしれない。例えば、第1および第2の局部振動子周波数間周波数差は、約20ppm〜100ppmの範囲内で選択される値未満であるかもしれない。ある適用では、第1および第2の局部振動子周波数間の周波数の変動は、約10ppmに過ぎないかもしれない。一部の場合には、第1および第2の局部水晶振動子間の周波数差は、ほぼ局部水晶振動子の仕様により拘束され得る。

0026

第1および第2の局部水晶振動子が実質上互いに位相外のときに基準の切替が起こり得るので、介在する位相制御機構が無ければ、基準の切替には、選択したクロックシステム基準へ比較的大きな位相/周波数のジャンプまたは不連続性が導入され得る。このことは、特にクロックシステム基準がクロックシステム内の位相固定ループに対して使用される場合に、ネットワーク適用でのネットワークサービス中断等の、問題を生じる可能性がある。

0027

本開示の態様は、クロックシステム基準を切替える時を制御することに関する。このことは、選択されたクロックシステム基準への位相/周波数のジャンプを減少および/または最小化できる。2個の別個の局部水晶振動子を同時に有効化できる。これらの局部水晶振動子は相対的に近似するが異なる(例えば、おおよそ数ppmまたは数10ppmの差異)周波数を有する。これらの2個の局部水晶振動子間の初期位相差は不定である。時間の進展に伴い、2個の局部水晶振動子間の位相差は、位相差の全範囲周期的にたどるに違いない。2個の局部振動子からの信号は、異なる局部振動子により発生される信号のエッジが互いに整合するエッジ位置で、最小位相差を有する。この特性は、基準の切替の制御に使用できる。例えば、位相差が閾値未満であるという判定に応じて、システムは、クロックシステム基準として、第1の局部水晶振動子の使用から第2の局部水晶振動子の使用に移行することができる。したがって、システムは、ほぼ最小の位相/周波数の外乱しか受け得ない。本開示では、水晶振動子に関連して基準の切替について述べるが、本明細書で検討するいかなる原理および利点も、いかなる安定した基準クロック信号間の切替に対しても適用され得る。

0028

図1は、実施形態による、局部水晶振動子102、104および切替制御回路110を含む実施例の電子システム100を示す。電子システム100は、マルチプレクサ等の、選択回路115、および位相固定ループも含み得る。位相固定ループは、位相周波数検出器122、チャージポンプ124、ループフィルタ126、電圧制御振動子128、および周波数分割器130を含み得る。一実施例として、電子システム100は、ネットワーク適用において実装できる。図1に示す破線内の構成要素は、集積回路上に具現化できる。したがて、切替制御回路110および選択回路115は、同一集積回路上に実装できる。図示のように、第1および第2の局部水晶振動子102、104は、そのような集積回路の外部に存在する。局部水晶振動子102、104の各々の少なくとも一部は、ある実施形態によるそのような集積回路の外部に存在し得る。局部水晶振動子102、104の水晶体は、例えば、回路基板上に実装することができる。電子システム100には、図1に示すよりも、より多数または少数の構成要素を含ませることができる。

0029

切替制御回路110は、位相誤差検出器、およびパルス幅比較器等の、位相整合検出器を含み得る。位相誤差検出器は、局部水晶振動子102、104間の相対位相差を検出できる。位相誤差検出器は、局部水晶振動子102および104によりそれぞれ発生された基準クロック信号間の相対位相差の示度を発生できる。位相整合検出器は、相対位相差が事前に設定された閾値を満たす時を判定できる。例えば、位相整合検出器は、相対位相差が所望量に過ぎない時を検出できる。一実装例では、事前に設定された閾値は、CMOSバッファ伝播遅延に対応させてもよい。例えば、0.18μmの処理工程では、約200ピコ秒(ps)の検出閾値を実装して、約200ps未満の位相外乱を検出できる。他の適当な検出閾値も実装可能である。事前に設定された閾値は、クロック周波数と独立とし得る。検出された相対位相差が事前に設定された閾値未満のとき、位相整合検出器は、システム基準クロック信号として、第1の基準クロック信号の使用と第2の基準クロック信号の使用との間で移行する出力信号を、発生することができる。基準の切替が、例えば次のクロックエッジで、次いで生じる。切替制御回路110は、クロック選択信号を、図1にマルチプレクサとして示す選択回路115に提供して、選択回路115の出力として、第1の局部水晶振動子102の出力または第2の局部水晶振動子104の出力を、提供するか選択させることができる。図1に示すように、選択回路115の出力は、位相固定ループに提供できる。

0030

図示の位相固定ループは、位相周波数検出器122、チャージポンプ124、ループフィルタ126、電圧制御振動子128、および周波数分割器130を含む。電圧制御振動子128の出力は、1個以上の周波数分割器により周波数分割され得る。図1に示すように、第1の周波数分割器132は、電圧制御振動子128の出力の周波数を係数M1だけ減少させることができ、第2の周波数分割器134は、電圧制御振動子128の出力の周波数を係数M1とは異なる係数M2だけ減少させることができる。周波数分割された電圧制御振動子128の信号は、集積回路の出力接点に提供され得る。図1に示すように、第1および第2の周波数分割器132および134の出力は、バッファ136および138によりそれぞれ保留させることができる。バッファ136および138の出力は、集積回路の、ピン等の、接点に提供でき、この集積回路は、切替制御回路110と、選択回路115と、位相固定ループとを含んでいる。加えて、選択回路115による基準クロック出力は、バッファ140により保留させて、集積回路の接点に提供できる。

0031

図2は、基準の切替が本明細書に開示された回路で生じ得る、時間を示すタイミング図である。本図面は、比例的にはなっていないかもしれない。図1の第1の局部水晶振動子102等の、第1の振動子の出力は、図2ではCLK0と標記されている。図1の第2の局部水晶振動子104等の、第2の振動子の出力は、図2ではCLK1と標記されている。CLK0およびCLK1のXOR論理関数は、CLK0とCLK1との間の位相誤差を示す信号を発生し得る。CLK0とCLK1との論理XORは、図示したようなあるいは立下りエッジに代わる立上りエッジ等の、CLK0とCLK1とのうちの一方のエッジに対して検出され得る。CLK0とCLK1との論理XORにより発生されたパルスが事前に設定された閾値未満の時間量に対してアサートされたことの検出に応じて、クロック選択信号CLK_SELは移行を行える。図2に示すように、位相固定ループ基準PLL_REFは、基準の切替が生じるまではCLK0をたどり、次いで基準の切替が生じた後はCLK1をたどる。基準の切替は、クロック選択信号CLK_SELが移行した後の次のクロック位相またはクロックサイクルにおいて生じ得る。

0032

図3は、実施形態による基準の切替を示す、関連するタイミング図付のブロック図300を含む。論理XORは、図1の局部水晶振動子102および104等の、2つの基準クロックの出力に対して遂行できる。図示のように、XOR回路302は、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との論理XORを遂行できる。XOR回路302は、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1とが同一の論理レベルを有するとき、低論理レベルを出力できる。逆に、XOR回路302は、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1とが異なる論理レベルを有するとき、高論理レベルを出力できる。第1の基準クロック信号CLK0と第2の基準クロック信号CLK1とが異なる位相にある時間量は、これらの基準クロック間の相対位相差を示し得る。XOR回路302の出力はパルス信号でもよく、このパルス信号は基準クロック間の相対位相差に対応する時間量に対してアサートされる。パルス信号はアサートされると、当該信号はアクティブな論理状態で存在し得る。アクティブな論理状態は、回路実装にしたがって、低論理状態または高論理状態で存在し得る。図3で、XOR回路302からのパルス信号出力は、高論理状態に対してアサートされる。

0033

基準クロック信号間の位相誤差を示すパルスは、立下りエッジ等の一方のクロックエッジに対するパルスを検出するように、フィルタ処理をされ得る。図3に示すフィルタ304は、そのようなフィルタ処理を実装できる。図3のタイミング図で、フィルタ304の出力はk1と標記されている。一方のクロックエッジに対するパルスは、遅延素子306により遅延させることができる。遅延素子306は、1個以上の否定回路を含み得る。図3に示す遅延素子306は、T_delayの遅延を有するバッファである。図3のタイミング図で、遅延素子306の出力はk2と標記されている。

0034

パルスと遅延させたパルスとの論理ANDは、パルス幅が遅延T_delay未満であるかを検出でき、事前に設定された閾値を実装できる。AND回路308は、パルスと遅延させたパルスとの論理AND関数を遂行できる。図3のタイミング図で、AND回路308の出力はk3で標記されている。パルスと遅延させたパルスとの両方がアサートされると、AND回路308は、図3のタイミング図に示すようにより短いパルスを発生する。パルスと遅延させたパルスとがクロックサイクル中の同一時にアサートされないとき、AND回路308の出力は当該クロックサイクル中アサートされないままとなる。このことは、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との間の相対位相差が、事前に設定された閾値未満であることを示す。

0035

紛失パルス検出器310は、パルス幅が事前に設定された閾値未満である時を検出できる。応じて、クロック選択信号CLK_SELがアサートされ得る。図3のタイミング図で、紛失パルス検出器310の出力はk4で標記されている。紛失パルス検出器310の出力は、フリップフロップ等の状態素子により取り込まれ、フリップフロップの出力がクロック選択信号CLK_SELを提供し得る。クロック選択信号CLK_SELは、図1に示したマルチプレクサ等の選択回路に提供され得る。クロック選択信号CLK_SELをアサートすることにより、システムを、クロックシステム基準として、第1の基準クロック信号CLK0を使用することから第2の基準クロック信号CLK1を使用することへ移行させることができる。

0036

他の論理的に等価の回路でも、図3に示す位相誤差検出と位相整合検出とを実装し得る。回路実装により、図3に示す論理関数を異なる順序で遂行できおよび/または等価回路を用いて論理関数を組合せることができる。

0037

図4は、実施形態による切替制御回路110aおよび選択回路115の実施形態を示す。切替制御回路110aは、位相誤差検出器410と位相整合検出器420とを含み得る。図示の切替制御回路110aは、例えば、図1の切替制御回路110を実装できる。

0038

位相誤差検出器410は、基準切替信号REF_SWをイネーブル信号として受信できる。基準切替信号REF_SWは、特定の誤り範囲外のクロックシステム基準として提供されている基準クロックに応じて、位相誤差検出器410を有効化できる。位相誤差検出器410は、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との間の位相誤差を示す位相誤差パルスを発生することができる。第1の基準クロック信号CLK0および第2の基準クロック信号CLK1は互いに非同期であり得る。位相誤差パルスは、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との論理XORまたは論理XNORであり得る。位相誤差パルスは、ある実施形態によれば、立上りエッジ等の2つのクロックエッジのうちの一方で、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との相対位相差に対応させることができる。他のいくつかの実施形態では、位相誤差パルスは、立上りおよび立下りのクロックエッジの両方で、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との間の相対位相差に対応させることができる。位相誤差パルスは、同一クロックサイクル内の第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との立上りエッジ間の時間量に対応する時間量に対してアサートさせることができる。したがって、位相誤差パルスは、第1の基準クロック信号CLK0と第2の基準クロックCLK1との間の相対位相差に対応する時間量に対してアサートさせることができる。一部の実施形態によれば、位相誤差検出器410は、相対位相差を示す信号を異なる方法で発生できる。例えば、位相誤差検出器410は、実施形態では、異なる基準クロック間の相対位相差を示す信号レベルを有する信号を発生できる。

0039

位相整合検出器420は、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1とのクロックエッジが事前に設定された閾値以内で整合される時を検出できる。位相整合検出器420は、相対位相差の示度を位相誤差検出器410から受信し、相対位相差が事前に設定された閾値を満たす時を検出することができる。

0040

位相整合検出器420はパルス幅比較器であってもよく、位相誤差パルスが僅か事前に設定された閾値に対してアサートされる時を検出する。位相整合検出器は遅延素子を含むことができ、事前に設定された閾値は遅延素子の遅延に対応させることができる。ある実施形態では、遅延素子は調整可能な遅延を有することができ、調整可能な遅延を調整することにより事前に設定された閾値を変更できる。位相整合検出器420は、遅延素子の出力に応じて、位相誤差検出器410の出力の状態を取り込むように構成されたフリップフロップを含むこともできる。

0041

位相誤差パルス等の、位相誤差検出器の出力が、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との間の相対位相差が事前に設定された閾値未満であることを示すとき、位相整合検出器420は、クロック選択信号CLK_SELをトグルで切替えることができる。クロック選択信号CLK_SELのトグル切替に応じて、選択回路115は、第1の基準クロック信号CLK0の代わりに、第2の基準クロック信号CLK1を基準クロック信号CK_REFとして提供できる。基準クロック信号CK_REFは、一部の実施形態では、図1のクロックシステム基準PLL_REFに対応させることができる。位相誤差検出器410と位相整合検出器420とにより提供される基準の切替制御は、基準クロック信号CK_REFを用いる電子システムを実質的に妨害することなく、基準の切替を実装できる。

0042

図5Aは、位相誤差検出器410aと位相整合検出器420aとの実施形態を示す。図4の位相誤差検出器410は、図5Aの位相誤差検出器410aの特長の任意の組合せを含み得る。同様に、図4の位相整合検出器420は、図5Aの位相整合検出器420aの特長の任意の組合せを実装し得る。位相誤差検出器410aおよび位相整合検出器420aは、図5Aに示すようなデジタル回路により実装できる。図示の位相整合検出器420aはパルス幅比較器であり、位相誤差検出器410aからの位相誤差パルスは、遅延素子により実装される事前に設定された閾値に極めて近い時間に対してアサートされる時を検出できる。図5Bは、図5Aの位相誤差検出器410aおよび位相整合検出器420aの内部の信号のタイミング図である。図5Cは、図5Aの位相整合検出器420a内の信号のタイミング図である。

0043

位相誤差検出器410aは、フリップフロップ502および504、NANDゲート506、遅延素子508、XNORゲート510、およびORゲート512を含み得る。第1のフリップフロップ502は第1の基準クロック信号CLK0をクロック入力部で受信でき、第2のフリップフロップ504は第2の基準クロック信号CLK1をクロック入力部で受信できる。図示のフリップフロップ502および504は、高論理状態に対応する値に設定されたD入力部付のD形フリップフロップである。フリップフロップ502および504の出力pfdo_0およびpfdo_1は、それぞれ、NANDゲート506に提供される。NANDゲート506の出力fb_rbは、遅延素子508に提供される。遅延素子508は、1個以上の否定回路、または図5Aに示すバッファ等の、他のゲートを含み得る。遅延素子508は、フリップフロップ502および504の入力をリセットするためのリセット信号fb_rb_delを提供する。NANDゲート506および遅延素子508は、フリップフロップ502および504の出力pfdo_0およびpfdo_1を、それぞれ、これらの出力の高まりの瞬間に応じて、デアサートさせる。NANDゲート506と遅延素子508とを介した伝播遅延は、フリップフロップ502および504の出力pfdo_0およびpfdo_1を、それぞれ、どの程度の長さアサートさせるかを判定できる。

0044

XNORゲート510は、フリップフロップ502および504の出力に対して論理XNORを遂行できる。論理XNOR関数は、入力信号同一状態の時には高論理値を、かつ入力信号が異なる状態の時には低論理値を有する出力を発生する。XNORゲート510の出力pfdo_XNORは誤りパルスでもよく、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との間の相対位相差に対応する時間量に対してアサートされる。図5Bに示すように、XNORゲート510の出力pfdo_XNORは、入力信号が異なる状態のとき、低論理状態でアサートされる。NANDゲート506と遅延素子508との機能性は、XNORゲート510が図5Aの実施形態における立上りエッジ等の、クロックエッジの一タイプに対して発生される位相誤差パルスを発生するように、フリップフロップ502および504をリセットできる。

0045

図示の位相整合検出器420aは、プログラマブル遅延素子520およびフリップフロップ522を含む。プログラマブル遅延素子520は調整可能な遅延を有する。プログラマブル遅延素子520は、ORゲート512の出力pdfo_ORを遅延させ、かつ遅延させたORゲート512の出力をフリップフロップ522のクロック入力部に提供することができる。ある実施形態では、直列一連のフリップフロップにより、フリップフロップ522の機能性を実装できる。このことにより、一部の適用で起こり得る準安定性問題を克服できる。図示のフリップフロップ522は、D形フリップフロップであり、XNORゲート510の出力pfdo_XNORをD形入力部で受信する。したがって、フリップフロップ522は、クロック選択信号CLK_SELを発生することができる。クロック選択信号CLK_SELは、図1および/または4の選択回路115に提供され得る。クロック選択信号CLK_SELのトグル切替に応じて、基準の切替が生じ得る。

0046

図5Bに示すように、ORゲート512の出力pfdo_ORは、Xだけ遅延され、該量はCLK0/CLK1のエッジスキュー閾値と等しく設定できる。遅延Xは、図5Aに示すようにプログラマブルとし得る。遅延させた信号pfdo_OR_delを図5Aのフリップフロップ522等の、状態素子へのクロック入力として使用することは、XNORゲート510の出力pfdo_XNORを、状態素子を用いて、サンプリングすることを可能にする。CLK0/CLK1のエッジスキューがXより大きいとき、遅延させた信号pfdo_OR_delの立上りエッジは誤りパルスpfdo_XNORの低状態以内にあり、状態素子は論理0値を格納する。このことは、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との間の相対位相差がエッジスキュー閾値を満たさないことを示す。他方、クロック信号CLK0/CLK1のエッジスキューがXより小さいとき、遅延させた信号pfdo_OR_delの立上りエッジは誤りパルスpfdo_XNORの低状態の外側にあり、状態素子は論理1値を格納する。このことは、第1の基準クロック信号CLK0と第2の基準クロック信号CLK1との間の相対位相差がエッジスキュー閾値を満たすことを示す。図5Aに示す回路では、論理1値は相対位相整合を検出するためのフラグである。

0047

図5Cは、位相整合検出器420aに対するタイミング図を示す。クロック選択信号CLK_SELは、遅延させた信号pfdo_OR_delと、同時に高である出力pfdo_XNORとの重複に応じて、トグル切替を行う。より具体的には、XNORゲート510の出力pfdo_XNORが、遅延させた信号pfdo_OR_delayの立上りエッジ時に高であるとき、クロック選択信号CLK_SELはトグル切替を行う。

0048

図6は、位相誤差検出器410bと位相整合検出器420aとの実施形態を示す。図4の位相誤差検出器410は、図6の位相誤差検出器410bの特長の任意の組合せを含み得る。図示の位相整合検出器420bはパルス幅比較器である。位相整合検出器420aは、図5A〜5Cに関して述べたと同じ機能性を実装できる。

0049

図6の位相誤差検出器410bは、図5Aの位相誤差検出器410aと比べて、追加の回路を含む。追加の回路は、位相誤差が2πラジアンの全サイクルに近づくのを防止するための位相誤差キャッピング回路601を含み得る。位相誤差は、遅れ側クロックの立上りエッジと、これに対応する先行側クロックの立上りエッジとの間の時間を表し得る。位相誤差キャッピング回路601は、位相誤差が先行側クロックのサイクルの2分の1より大きい時を検出できる。位相誤差が先行側クロックのサイクルの2分の1より大きいことの検出に応じて、位相誤差キャッピング回路601は、いずれのクロックが先行側クロックであるかを変更することにより、位相誤差極性を変更できる。このことにより、次のクロックサイクルに対する位相誤差がクロックサイクルの半分未満に確実になるはずである。したがって、位相誤差キャッピング回路601は位相誤差が2πラジアンの全サイクルに近づくのを防止するはずである。

0050

位相誤差キャッピング回路601は、第1および第2の基準クロックCLK0およびCLK1を、それぞれ、反転させるための否定回路602および604を含み得る。第1の基準クロック信号CLK0に関する第1の信号経路を、以下に説明する。第1の信号経路は、否定回路602、フリップフロップ606および608、否定回路614、およびNANDゲート616を含み得る。第2の基準クロック信号CLK1に関する第2の信号経路は、第2の信号経路が異なる入力および出力部に結合されることを除いて、第1の信号経路と実質的に同じとし得る。図示のように、第2の信号経路は、否定回路604、フリップフロップ610および612、否定回路618、およびNANDゲート620を含み得る。

0051

反転された第1の基準クロックは、フリップフロップ606に提供され得る。そのため、フリップフロップ502の出力は、第1の基準クロック信号CLK0の立下りエッジに応じて、フリップフロップ606を用いて、サンプリングされ得る。フリップフロップ608は、反転された第1の基準クロックを用いて前回の状態のフリップフロップ606のサンプリングを行える。フリップフロップ606および608は、アクティブ低イネーブル信号Enableをリセット入力部で受信できる。フリップフロップ608の出力は、図示のように、否定回路614を用いて反転され得る。あるいは、フリップフロップ608は、アクティブ低出力を提供できる。NANDゲート616は、フリップフロップ606からのサンプリングされた値Det0と、フリップフロップ608によるサンプリングされた値の(例えば、図示の否定回路614の出力により提供されるような)反転したものとに対して、NAND機能を遂行できる。NANDゲート616の出力は、第1の基準クロックのクロックサイクルの半分未満である位相誤差に応じて、高論理値であるはずである。NANDゲート616の出力は、第1の基準クロックのクロックサイクルの半分より大きい位相誤差に応じて、低論理値であるはずである。NANDゲート616の出力は、例えば、フリップフロップ502が図示のようにD形フリップフロップである場合、D入力部に提供されることによりフリップフロップ502によりサンプリングされ得る。

0052

サンプリングされた値Det0が低論理値であるとき、位相誤差は、本実施例での先行側クロックである、第1の基準クロックの第1の半サイクル未満である。低論理値を有するサンプリングされた値Det0は、NANDゲート616を介してフリップフロップ502に高論理入力を提供できる。この場合、位相誤差検出器410bの位相誤差検出は、図5Aの位相誤差検出器410aと同様に機能し得る。

0053

他方、サンプリングされた値Det0が高論理値を有するとき、位相誤差が第1の基準クロックの第1の半サイクルより大きい可能性がある。サンプリングされた値Det0と共に、フリップフロップ606の前回の状態の反転されたものは、共同で、フリップフロップ502の入力を1サイクルの間、低論理レベルに設定し得る。例えば、NANDゲート616は、図示のフリップフロップ502のD入力部に低論理レベルを、1サイクルの間、提供できる。したがって、第2の基準クロック信号CLK1は、位相誤差検出器410bにおいて位相誤差を判定するための先行側クロックとなり得る。

0054

図6に示したフリップフロップ606および610は、ある実装例による直列鎖状フリップフロップ(例えば、3個のフリップフロップの直列鎖)として、各々実装され得る。一部の場合、直列鎖状フリップフロップは、潜在的な準安定性問題を克服し得る。同様に、位相整合検出器420aのフリップフロップ522も、直列鎖状フリップフロップにより実装され得る。前述したように、否定回路604、フリップフロップ610、等に関する第2の信号経路は、第1の信号経路と実質的に同様に動作し得る。

0055

上述の実施形態では、基準の切替のための装置、システム、および方法を、特定の実施形態との関連で説明した。しかし、実施形態の原理および利点は、円滑な基準の切替が必要な他のいかなるシステム、装置、または方法に対しても使用可能である。ある実施形態を局部水晶振動子に関して説明したが、本明細書に説明した原理および利点は、他の振動子により発生される信号に対しても適用可能であることが理解されるであろう。開示した実施形態は2つの冗長クロックに関して説明してもよいのだが、本明細書で述べた原理および利点は3つ以上の冗長クロックのシステムにも適用可能である。しかも、一部の論理回路は説明目的で提供されたが、他の論理的に等価の回路を代替的に実装して本明細書に説明した機能性を達成させることもできる。

0056

本明細書で説明した原理および利点は、種々の装置において実装し得る。そのような装置の実施例には、家庭用電化製品、家庭用電化製品の部品、電子試験設備等を含み得るが、これらに限定されない。家庭用電化製品の部品の実施例には、クロッキング回路、アナログデジタル変換器増幅器整流器プログラマブルフィルタ減衰器可変周波数回路等を含み得る。電子デバイスの実施例には、メモリチップメモリモジュール光ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路も含み得る。家庭用電化製品には、無線デバイス携帯電話(例えば、スマートフォン)、セルラ基地局電話機テレビジョンコンピユータモニタ、コンピユータ、携帯コンピユータ、タブレットコンピユータ、ラップトップコンピユータ、携帯情報端末(PDA)、マイクロ波冷凍機ステレオシステム、カセットレコーダまたはプレイヤDVDプレイヤCDプレイヤデジタルビデオレコーダ(VDR)、VCR、MP3プレイヤ、ラジオカムコーダカメラデジタルカメラ携帯メモリチップ洗濯機乾燥機、洗濯機/乾燥機、複写機ファクシミリ装置スキャナ多機能周辺装置腕時計時計等を含み得るが、これらに限定されない。更に、装置には、未製品を含み得る。

0057

文脈上他に明らかに要求されない限り、本明細書および特許請求の範囲を通して、「備える」、「備えている」、「含む」、「含んでいる」等の語は、排他的または網羅的意味とは対照的に、包含的意味に、すなわち、「含むが、限定はされない」意味に解釈されるべきである。「結合される」または「接続される」の語は、本明細書で一般的に使用される場合、直接接続されるか、または1個以上の中間構成要素を経由して接続されるかのずれかで構わない2個以上の要素を指す。加えて、「本明細書で」、「以上に」、「以下に」、および同様のインポートの語は、本出願で使用される場合、本出願を全体として指すのであって、本出願の特定部分を指すのではない。文脈上許容される場合、単数または複数を用いた詳細な説明中の語は、複数または単数もまた、それぞれ、含み得る。2個以上のアイテムリストに関する「または」の語は、リスト中のアイテム、リスト中の全てのアイテム、およびリスト中のアイテムの任意の組合せ、の語の解釈の全てに及ぶように意図されている。本明細書において提供される全ての数値は、測定誤り以内の類似値を含むように意図されている。

0058

しかも、とりわけ、「〜することができる」、「〜することができるだろう」、「〜かもしれない」、「〜してもよい」、「例えば(e.g.)」、「例えば(for example)」等の、本明細書で使用される条件付の語は、他で特に述べていない限り、あるいは使用される文脈の範囲内で理解される限り、ある実施形態が、他の実施形態は含まない、ある特長、構成要素および/または状態を含むことを伝えるように一般に意図されている。

0059

本明細書で提供される発明の教示は、必ずしも上述のシステムではない他のシステムにも適用され得る。上述の種々の実施形態の構成要素および行為は、組み合わされて更なる実施形態を提供し得る。本明細書で述べた方法の行為は、適当な方法で、任意の順序で遂行され得る。しかも、本明細書で述べた方法の行為は、適当な方法で、連続的にまたは並行に遂行され得る。

0060

本発明のある実施形態を説明したが、これらの実施形態は実施例として提供されるに過ぎず、本開示の範囲を限定することを意図するものではない。実際、本明細書で説明した新規な方法およびシステムは、種々の他の形態で具現化させてもよい。更に、本開示の精神から逸脱しない限り、本明細書で説明した方法およびシステムの形態に様々な省略、置換、および変更を行ってもよい。添付の特許請求の範囲およびそれらの均等物は、本開示の範囲および精神内に収まるであろうように、そのような形態または変更例を網羅することが意図されている。したがって、本発明の範囲は、特許請求の範囲を参照することによって定義される。

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