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技術 シリアル/パラレル変換方法および装置

出願人 新日本無線株式会社
発明者 矢嶋昭
出願日 2014年2月12日 (6年10ヶ月経過) 出願番号 2014-024259
公開日 2015年8月24日 (5年3ヶ月経過) 公開番号 2015-154135
状態 特許登録済
技術分野 圧縮、伸長・符号変換及びデコーダ
主要キーワード 後縁エッジ ラッチ信号発生回路 一定パルス幅 DFF回路 ビットデータ信号 パラレルデータ信号 充電待機状態 立ち下りエッジ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2015年8月24日)のものです。
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図面 (7)

課題

1本のシリアルデータ信号を入力するのみでシリアルパラレル変換を実現すること。

解決手段

シリアルデータ信号DINに含まれるパルス信号立ち上がりエッジを起点として時間Tpw内に2個のパルスを受信したときは、該2個目のパルスの立ち下りエッジラッチ信号NLT1を生成させる。時間Tpw内に2個のパルスをパルスを受信しないときは、時間Tpw経過時のタイミングの立ち上がりエッジをもつシフトクロック信号NSCLKを生成させる。

概要

背景

従来より、マイクロコンピュータ等の汎用出力ポートを持つ半導体装置において、出力ポート数不足を補うために、出力ポート数を拡張する1つの手段として、シリアルパラレル変換装置が使用されている。

一般的な8ビットのシリアル/パラレル変換装置200では、図4(a)に示すように、シリアルデータ信号DINの入力端子1、シフトクロック信号SCLKの入力端子2、および入力するシリアルデータ信号DINを最終的にパラレルデータ出力信号に反映させるために使用するラッチ信号LTの入力端子3の合計で3つの入力端子を有している。

10は8個のDFF回路11〜18で構成されシフトクロック信号SCLKによりシリアルデータ信号DINをシフトするシフトレジスタ回路、20は8ビット分のデータがシフトレジスタ回路10にセットされたときその内容をラッチ信号LTによりラッチする8個のラッチ21〜28で構成されたラッチ回路である。ラッチ回路20からの出力パラレルデータは、8ビットの出力端子4に出力される。

このシリアル/パラレル変換装置200では、図4(b)に示すように、シフトクロック信号SCLKの立ち上がりエッジサンプリングしたシリアルデータ信号DINがシフトレジスタ回路10に取り込まれ、8ビット分が取り込まれた後に、ラッチ信号LTによってラッチ回路20にラッチされて、出力端子4に出力される。

ところが、このシリアル/パラレル変換装置200を、出力ポートの拡張を図る汎用出力ポートを持つ半導体装置50に接続しようとするときは、図6に示すように、半導体装置50の3つの出力ポートP2〜P4を制御端子として割り当てなくてはならず、非効率である。

そこで、シリアル/パラレル変換装置に必要な制御端子の数を削減する方策が提案されている。図5(a)は入力端子を1個削除した別の例のシリアル/パラレル変換装置300を示す図である(例えば特許文献1参照)。このシリアル/パラレル変換装置300は、入力端子として、シリアルデータ信号DINの入力端子1とシフトクロック信号SCLKの入力端子2のみを有している。つまり、ラッチ信号LTの入力端子を削除している。

シフトクロック信号SCLKに基づいてシリアルデータ信号DINを順次シフトレジスタ回路10に取り込む動作は、図4(a),(b)で説明したシリアル/パラレル変換装置200の動作と同じである。取り込んだ8ビットのシリアルデータをラッチ回路20に取り込むためのラッチ信号NLT2は、入力されるシリアルデータ信号DINをクロック信号として扱い、シフトクロック信号SCLKをデータ信号として処理することで、DFF回路5で生成している。なお、このDFF回路5を追加したことで、シフトレジスタ回路10にも前段にDFF回路19を追加している。

このように、シフトクロック信号SCLKが“H”のときにシリアルデータ信号DINがに立ち上がるように、シリアルデータ信号DINの8ビットのデータ到来の後のシリアルデータ信号DINの波形とシフトクロック信号SCLKの波形の関係を予め設定しておくと、8ビットデータの受信を完了したラッチタイミングで“H”のラッチ信号NLT2が生成する。図5(b)にその動作波形図を示した。

概要

1本のシリアルデータ信号を入力するのみでシリアル/パラレル変換を実現すること。シリアルデータ信号DINに含まれるパルス信号の立ち上がりエッジを起点として時間Tpw内に2個のパルスを受信したときは、該2個目のパルスの立ち下りエッジでラッチ信号NLT1を生成させる。時間Tpw内に2個のパルスをパルスを受信しないときは、時間Tpw経過時のタイミングの立ち上がりエッジをもつシフトクロック信号NSCLKを生成させる。

目的

本発明の目的は、シリアルデータ信号を入力する1個の入力端子のみを備えるようにし、汎用出力ポートを持つ半導体集積回路の1つの出力ポートのみを使用できるようにしたシリアル/パラレル変換装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

1本の信号線から入力するシリアルデータ信号に基づいてシフトクロック信号ラッチ信号を生成し、前記シフトクロック信号により前記シリアルデータ信号をmビット分(mは2以上の整数)だけシフトし、該mビット分のシフトの後に前記ラッチ信号によって前記mビットのパラレル信号を出力するシリアルパラレル変換方法であって、前記ラッチ信号は、前記シリアルデータ信号に含まれるパルス信号前縁エッジを起点として一定時間内にn個(nは2以上の整数)のパルスを受信したときに、該n個目の前記パルスの後縁エッジで生成し、前記シフトクロック信号は、前記一定時間内に前記n個のパルスを受信しないときに、前記一定時間経過時のタイミングの有効エッジをもつように生成する、ことを特徴とするシリアル/パラレル変換方法。

請求項2

請求項1に記載のシリアル/パラレル変換方法において、前記シリアルデータ信号は、前記前縁エッジから前記一定期間が経過したとき後縁エッジを生成するパルスを含む区間を第1のデータとし、前記前縁エッジから前記一定時間の経過内に1個の後縁エッジを生成するパルスを含む区間を前記第1のデータと論理が逆の第2のデータとし、前記前縁エッジから前記一定期間が経過する以前にn個の後縁エッジを生成するn個のパルスを含む区間を制御データとする信号であり、前記第1のデータと前記第2のデータによりmビットのデータが構成されていることを特徴とするシリアル/パラレル変換方法。

請求項3

シリアルデータ信号が入力される入力端子と、該入力端子から入力された前記シリアルデータ信号の前縁エッジをトリガとして一定パルス幅を持ったシフトクロック信号を出力するワンショットパルス発生回路と、該ワンショットパルス発生回路から出力された前記シフトクロック信号の後縁エッジで前記シリアルデータ信号を順次シフトするmビット(mは2以上の整数)のシフトレジスタ回路と、前記ワンショットパルス発生回路から出力されたシフトクロック信号の前記一定パルス幅の期間中に前記シリアルデータ信号の後縁エッジの数を監視し、n個(nは2以上)の後縁エッジが確認されたときにラッチ信号を出力するラッチ信号発生回路と、前記シフトレジスタ回路から出力される前記mビットのパラレル信号を前記ラッチ信号よってラッチして出力するmビットのラッチ回路と、を備えたことを特徴とするシリアル/パラレル変換装置。

技術分野

0001

本発明は、シリアル信号パラレル信号に変換するシリアルパラレル変換方法および装置に係り、特に1本の信号線にてデータの受信を行うシリアル/パラレル変換方法および装置に関する。

背景技術

0002

従来より、マイクロコンピュータ等の汎用出力ポートを持つ半導体装置において、出力ポート数不足を補うために、出力ポート数を拡張する1つの手段として、シリアル/パラレル変換装置が使用されている。

0003

一般的な8ビットのシリアル/パラレル変換装置200では、図4(a)に示すように、シリアルデータ信号DINの入力端子1、シフトクロック信号SCLKの入力端子2、および入力するシリアルデータ信号DINを最終的にパラレルデータ出力信号に反映させるために使用するラッチ信号LTの入力端子3の合計で3つの入力端子を有している。

0004

10は8個のDFF回路11〜18で構成されシフトクロック信号SCLKによりシリアルデータ信号DINをシフトするシフトレジスタ回路、20は8ビット分のデータがシフトレジスタ回路10にセットされたときその内容をラッチ信号LTによりラッチする8個のラッチ21〜28で構成されたラッチ回路である。ラッチ回路20からの出力パラレルデータは、8ビットの出力端子4に出力される。

0005

このシリアル/パラレル変換装置200では、図4(b)に示すように、シフトクロック信号SCLKの立ち上がりエッジサンプリングしたシリアルデータ信号DINがシフトレジスタ回路10に取り込まれ、8ビット分が取り込まれた後に、ラッチ信号LTによってラッチ回路20にラッチされて、出力端子4に出力される。

0006

ところが、このシリアル/パラレル変換装置200を、出力ポートの拡張を図る汎用出力ポートを持つ半導体装置50に接続しようとするときは、図6に示すように、半導体装置50の3つの出力ポートP2〜P4を制御端子として割り当てなくてはならず、非効率である。

0007

そこで、シリアル/パラレル変換装置に必要な制御端子の数を削減する方策が提案されている。図5(a)は入力端子を1個削除した別の例のシリアル/パラレル変換装置300を示す図である(例えば特許文献1参照)。このシリアル/パラレル変換装置300は、入力端子として、シリアルデータ信号DINの入力端子1とシフトクロック信号SCLKの入力端子2のみを有している。つまり、ラッチ信号LTの入力端子を削除している。

0008

シフトクロック信号SCLKに基づいてシリアルデータ信号DINを順次シフトレジスタ回路10に取り込む動作は、図4(a),(b)で説明したシリアル/パラレル変換装置200の動作と同じである。取り込んだ8ビットのシリアルデータをラッチ回路20に取り込むためのラッチ信号NLT2は、入力されるシリアルデータ信号DINをクロック信号として扱い、シフトクロック信号SCLKをデータ信号として処理することで、DFF回路5で生成している。なお、このDFF回路5を追加したことで、シフトレジスタ回路10にも前段にDFF回路19を追加している。

0009

このように、シフトクロック信号SCLKが“H”のときにシリアルデータ信号DINがに立ち上がるように、シリアルデータ信号DINの8ビットのデータ到来の後のシリアルデータ信号DINの波形とシフトクロック信号SCLKの波形の関係を予め設定しておくと、8ビットデータの受信を完了したラッチタイミングで“H”のラッチ信号NLT2が生成する。図5(b)にその動作波形図を示した。

先行技術

0010

特開平8−265168号公報

発明が解決しようとする課題

0011

しかしながら、図5で説明したシリアル/パラレル変換装置300は、汎用出力ポートを持つ図6で説明した半導体装置50の出力ポートに接続しようとすると1つの出力ポートのみで接続できないという課題があった。

0012

本発明の目的は、シリアルデータ信号を入力する1個の入力端子のみを備えるようにし、汎用出力ポートを持つ半導体集積回路の1つの出力ポートのみを使用できるようにしたシリアル/パラレル変換装置を提供することである。

課題を解決するための手段

0013

上記目的を達成するために、請求項1にかかる発明は、1本の信号線から入力するシリアルデータ信号に基づいてシフトクロック信号とラッチ信号を生成し、前記シフトクロック信号により前記シリアルデータ信号をmビット分(mは2以上の整数)だけシフトし、該mビット分のシフトの後に前記ラッチ信号によって前記mビットのパラレル信号を出力するシリアル/パラレル変換方法であって、前記ラッチ信号は、前記シリアルデータ信号に含まれるパルス信号前縁エッジを起点として一定時間内にn個(nは2以上の整数)のパルスを受信したときに、該n個目の前記パルスの後縁エッジで生成し、前記シフトクロック信号は、前記一定時間内に前記n個のパルスを受信しないときに、前記一定時間経過時のタイミングの有効エッジをもつように生成する ことを特徴とする。

0014

請求項2にかかる発明は、請求項1に記載のシリアル/パラレル変換方法において、前記シリアルデータ信号は、前記前縁エッジから前記一定期間が経過したとき後縁エッジを生成するパルスを含む区間を第1のデータとし、前記前縁エッジから前記一定時間の経過内に1個の後縁エッジを生成するパルスを含む区間を前記第1のデータと論理が逆の第2のデータとし、前記前縁エッジから前記一定期間が経過する以前にn個の後縁エッジを生成するn個のパルスを含む区間を制御データとする信号であり、前記第1のデータと前記第2のデータによりmビットのデータが構成されていることを特徴とする。

0015

請求項3にかかる発明は、シリアルデータ信号が入力される入力端子と、該入力端子から入力された前記シリアルデータ信号の前縁エッジをトリガとして一定パルス幅を持ったシフトクロック信号を出力するワンショットパルス発生回路と、該ワンショットパルス発生回路から出力された前記シフトクロック信号の後縁エッジで前記シリアルデータ信号を順次シフトするmビット(mは2以上の整数)のシフトレジスタ回路と、前記ワンショットパルス発生回路から出力されたシフトクロック信号の前記一定パルス幅の期間中に前記シリアルデータ信号の後縁エッジの数を監視し、n個(nは2以上)の後縁エッジが確認されたときにラッチ信号を出力するラッチ信号発生回路と、前記シフトレジスタ回路から出力される前記mビットのパラレル信号を前記ラッチ信号よってラッチして出力するmビットのラッチ回路と、を備えたことを特徴とする。

発明の効果

0016

本発明によれば、汎用出力ポートを持つ半導体装置の出力ポートにシリアル/パラレル変換装置を接続する際に、そのシリアル/パラレル変換装置用として1つの出力ポートを割り当てれば接続できるという利点がある。

図面の簡単な説明

0017

本発明の1つの実施例のシリアル/パラレル変換回路とその動作波形を示す説明図である。
図1のシリアル/パラレル変換回路を構成するワンショットパルス発生回路の回路とその動作波形を示す説明図である。
図1のシリアル/パラレル変換回路を構成するラッチ信号発生回路とその動作波形を示す説明図である。
従来のシリアル/パラレル変換回路とその動作波形を示す説明図である。
別の従来のシリアル/パラレル変換回路とその動作波形を示す説明図である。
図4のシリアル/パラレル変換回路を汎用出力ポートをもつ半導体装置に接続した回路図である。

実施例

0018

図1に本発明の1つの実施例の8ビットのシリアル/パラレル変換装置100の回路とその動作波形を示す。1はシリアルデータ信号DINの入力端子、4はパラレル8ビットデータ信号の出力端子である。10はシフトレジスタ回路であり、8個のDFF回路11〜18で構成され、“L”パルスのシフトクロック信号NSCLKによってシリアルデータ信号DINをシフトする。20はラッチ回路であり、8個のラッチ21〜28で構成され、8ビット分のシリアルデータ信号がシフトレジスタ回路10にセットされたときその内容をラッチ信号NLT1によってラッチする。30はワンショットパルス発生回路であり、シリアルデータ信号DINの立ち上がりエッジを検出して“L”パルスのシフトクロック信号NSCLKを生成するが、“L”パルスの出力中に再度シリアルデータ信号DINの立ち上がりエッジが入力されてもそのエッジは無効となる。40はラッチ信号発生回路であり、ワンショットパルス発生回路30で生成されたシフトクロック信号NSCLKが“L”の期間中にシリアルデータDINの立ち下りエッジを2回検出すると“H”のラッチ信号NLT1を生成する。

0019

図2(a)に図1(a)におけるワンショットパルス発生回路30の具体例を示す。図2(a)において、31はシリアルデータ信号DINが入力する入力端子、32はDFF回路である。このDFF回路32は、CK端子に入力するシリアルデータ信号DINが“H”に立ち上がる毎に出力端子Qを“H”にするが、リセット端子RBが“L”になると出力端子Qを“L”にする。INV1〜INV4はインバータであり、そのうちのインバータINV2はPMOSトランジスタMP4とNMOSトランジスタMN3で構成されている。33はインバータINV2に定電流Iaを供給する定電流回路であり、PMOSトランジスタMP1,MP2,MP3、NMOSトランジスタMN1,MN2、および抵抗R1で構成されている。定電流Iaの値は抵抗R1で設定される。インバータINV3,INV4はキャパシタC1を介して逆並列接続されている。

0020

このワンショットパルス発生回路30では、DFF回路32のリセット端子RBが“H”のとき、シリアルデータ信号DINが“H”に立ち上がると、DFF回路32の出力端子Qが“H”に立ち上がり、それがインバータINV1で反転されるので、出力端子34から“L”に立ち下がるシフトクロック信号NSCLKが出力する。この信号NSCLKはインバータINV2に入力するので、トランジスタMP4がONして定電流回路33から定電流IaがキャパシタC1に流れ込み、そのキャパシタC1の定電流充電が開始される。

0021

これにより、キャパシタC1の充電電圧がインバータINV3の閾値Vth3に達すると、そのインバータINV3が反転してその出力が“L”に立ち下がる。インバータINV3の出力が“L”に立ち下がると、DFF回路32のリセット端子RBが“L”となって、DFF回路32がリセットされ、その出力端子Qが“L”になる。これにより、インバータINV1の出力が“H”となり、NCSCLK=“H”に復帰する。また、インバータINV2のトランジスタMN3がONしてキャパシタC1の電荷放電が開始される。

0022

そして、キャパシタC1の電圧がインバータINV3の閾値Vth3よりも低下すると、インバータINV3の出力が“H”となり、DFF回路32はリセットが解除され、シリアルデータDINを受け付け可能となる。また、インバータINV4の出力が“L”となり、キャパシタC1が充電待機状態となる。

0023

インバータINV1の出力が“L”になってから“H”に復帰するまでの時間は、定電流Iaの値とインバータINV3の閾値Vth3の選定によって、Twpに設定されている。

0024

図2(b)にこのワンショットパルス発生回路30の動作波形を示す。シリアルデータ信号DINが“H”に立ち上がる毎に、出力端子34からパルス幅がTwpの“L”のシフトクロック信号NSCLKが出力するが、そのパルス幅Twpの“L”のパルスが終了する以前はDFF回路31の端子Qがすでに“H”になっているので、シリアルデータ信号DINが再度“H”に立ち上がっても、そのエッジは無視される。

0025

図3(a),(b)にラッチ信号発生回路40の具体例とその動作波形を示す。41はシリアルデータ信号DINが入力する入力端子、42はシフトクロック信号NSCLKがイネーブル信号ENBとして入力するイネーブル端子、43はラッチ信号NLT1が出力する出力端子、44,45はDFF回路、INV5,INV6はインバータである。

0026

このラッチ信号発生回路40では、イネーブル信号ENB(=NSCLK)が“H”になってからその“H”が継続する間に、シリアルデータ信号DINの“L”への立ち下りが2回行われると、後段のDFF回路45のQ出力が“H”となり、出力端子43から“H”パルスのラッチ信号NLT1が出力する。

0027

本実施例では、ワンショットパルス発生回路30から出力するシフトクロック信号NSCLKの“L”パルスのパルス幅をTpwとしたとき、入力するシリアルデータ信号DINの“1”を示すデータは、その“H”パルスのパルス幅Tw1が、

を満たせばよい。

0028

また、入力するシリアルデータ信号DINの“0”を示すデータは、その“H”パルスのパルス幅Tw0が、


の式(2)、(3)を満たせば良い。Toffは、“L”期間のパルス幅である。

0029

次に、図1(a)のシリアル/パラレル変換装置100の動作を図1(b)に示すシリアルデータDINを入力した場合について説明する。データ区間であるビット区間(1)〜(8)までは、各区間でのシリアルデータ信号DINの立ち上がりエッジをトリガーとして、ワンショットパルス発生回路30からパルス幅Tpwの“L”パルスのシフトクロック信号NSCLKが出力され、このシフトクロック信号NSCLKの立ち上がりエッジによって、シリアルデータ信号DINのレベルがシフトレジスタ回路10に順次に取り込まれる。入力端子1より受信した8ビットのシリアルデータは、“10111101”である。

0030

区間(8)におけるシフトクロック信号NSCLKの立ち上がり時に、シフトレジスタ回路20にデータ“10111101”がストアされる。区間(9)は制御データである。この区間(9)でも、シリアルデータ信号DINの最初の立ち上がりで立ち下がるシフトクロック信号NSCLKが出力されるが、この区間(9)では、シフトクロック信号NSCLKのパルス幅Tpwの期間内にシリアルデータ信号DINの2回目立ち下がりエッジが入力されるため、ラッチ信号発生回路40より“H”パルスのラッチ信号NLT1が出力され、これを受けてシフトレジスタ回路10の内容がラッチ回路20に取り込まれ、出力端子4にパラレル出力として“10111101”が出力される。よって、1本のシリアルデータ信号DINを入力するのみでシリアル/パラレル変換が実現できたことになる。

0031

以上のように、本実施例のシリアル/パラレル変換装置100では、1本のシリアルデータ信号DINを入力するのみでシリアル/パラレル変換が実現できるので、図6で説明した汎用出力ポートを持つ半導体装置50にこのシリアル/パラレル変換装置100を接続する際に、その半導体装置50に1つの出力ポートを割り当てればよいという利点がある。

0032

1:シリアルデータ信号DINの入力端子
2:シフトクロックSCLKの入力端子
3:ラッチ信号LTの入力端子
4:パラレルデータ信号の出力端子
10:シフトレジスタ回路、11〜19:DFF回路
20:ラッチ回路、21〜29:ラッチ
30:ワンショットパルス発生回路、31:入力端子、32:DFF回路、33:定電流回路、34:出力端子
40:ラッチ信号発生回路、41:入力端子、42:イネーブル端子、43:出力端子、44、45:DFF回路
50:半導体装置

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