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技術 負荷制御用バックアップ信号発生回路

出願人 矢崎総業株式会社
発明者 渡和久
出願日 2014年2月17日 (6年9ヶ月経過) 出願番号 2014-027593
公開日 2015年8月24日 (5年3ヶ月経過) 公開番号 2015-151043
状態 特許登録済
技術分野 車両用電気・流体回路
主要キーワード バックアップ制御信号 バックアップ信号 瞬断発生 常時通電状態 ウォッチドッグ信号 デジタル比較器 計数状態 クロックパルス入力端
関連する未来課題
重要な関連分野

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図面 (8)

課題

マイクロコンピュータ故障した場合に、負荷の制御をするためのバックアップ制御信号を短時間で出力すると共に、電源瞬断に起因する誤動作を防止する。

解決手段

正常時に定期的に出力されるウォッチドッグ信号を入力するウォッチドッグ入力端子21と、周期が一定のクロックパルス計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部23と、前記パルスカウント部の計数出力が所定の条件を満たした時に前記バックアップ制御信号を生成するバックアップ信号出力部25と、前記所定の条件を複数の選択肢の中から選択する信号選択部26とを備える。

概要

背景

例えば、車両に搭載される様々な電子制御装置(ECU:Electronic Control Unit)には所定のプログラムに従って動作する制御用マイクロプロセッサ、すなわちマイクロコンピュータ(CPU:Control Processing Unit)が内蔵されている。

このようなマイクロコンピュータは、通常は予め用意されたプログラムの内容にしたがって予定されたとおりに様々な制御を実施する。しかし、例えば外部から侵入した電磁ノイズの影響を受けた場合、マイクロコンピュータが故障した場合、プログラム自体に含まれる欠陥バグ)の影響により予期しない動作が生じた場合等に、マイクロコンピュータが暴走状態になる場合がある。

マイクロコンピュータが暴走状態になると、電子制御装置の全体が制御不能の状態になる。したがって、様々な電子制御装置のシステムにおいては、マイクロコンピュータに異常が発生したか否かを監視し、異常の発生を検知した場合には、正常な状態に復帰させる必要がある。

そのため、従来より、様々な電子制御装置においては、マイクロコンピュータがウォッチドッグ信号と呼ばれるパルスを定期的に外部に出力するように制御している。そして、マイクロコンピュータの外部に監視回路を接続し、この監視回路がマイクロコンピュータから出力されるウォッチドッグ信号を常時監視している。マイクロコンピュータに異常が発生すると、ウォッチドッグ信号が現れなくなる。監視回路は、ウォッチドッグ信号が一定時間現れない状態を検出するとマイクロコンピュータの動作を初期化する。

特許文献1の車載電子制御装置は、図1に示されたメインCPU10が暴走してウォッチドッグ信号WDSのパルス幅が過大になると、これを電源制御回路113が検出してリセットパルス信号RSTを発生する。

また、特許文献2の車両用電子制御システムにおいても、電源制御IC23に内蔵されているウォッチドッグタイマ24が、CPU1から送出されるウォッチドッグ信号に基づきCPU1の動作状態を監視し、異常発生時にはリセットパルス信号RSTを送出する。

概要

マイクロコンピュータが故障した場合に、負荷の制御をするためのバックアップ制御信号を短時間で出力すると共に、電源瞬断に起因する誤動作を防止する。正常時に定期的に出力されるウォッチドッグ信号を入力するウォッチドッグ入力端子21と、周期が一定のクロックパルス計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部23と、前記パルスカウント部の計数出力が所定の条件を満たした時に前記バックアップ制御信号を生成するバックアップ信号出力部25と、前記所定の条件を複数の選択肢の中から選択する信号選択部26とを備える。

目的

本発明は、上述した事情に鑑みてなされたものであり、その目的は、マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を短時間で出力すると共に、電源の瞬断に起因する誤動作を防止することが可能な負荷制御用バックアップ信号発生回路を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御バックアップ信号発生回路であって、前記制御用プロセッサから定期的に出力されるウォッチドッグ信号を入力するウォッチドッグ入力端子と、周期が一定のクロックパルス計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部と、バックアップ信号出力部が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビット計数出力信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部と、を備えたことを特徴とする負荷制御用バックアップ信号発生回路。

請求項2

請求項1に記載の負荷制御用バックアップ信号発生回路であって、前記信号選択部は、前記パルスカウント部が出力する複数ビットの計数出力信号の中からいずれか1ビットの計数出力信号を選択し、選択した計数出力信号を前記バックアップ信号出力部に与える、ことを特徴とする負荷制御用バックアップ信号発生回路。

請求項3

請求項1または2に記載の負荷制御用バックアップ信号発生回路であって、前記信号選択部は、前記所定の条件に相当する基準値を保持する基準値保持部と、前記パルスカウント部が出力する複数ビットの計数出力信号と、前記基準値とを比較するデジタル比較器と、を有し、前記デジタル比較器の出力信号を前記バックアップ信号出力部に与える、ことを特徴とする負荷制御用バックアップ信号発生回路。

請求項4

請求項1から3のいずれか1項に記載の負荷制御用バックアップ信号発生回路であって、前記ウォッチドッグ信号を停止した状態で、前記パルスカウント部の実際の計数状態を計測し、計測の結果を反映するように、前記信号選択部の選択状態を自動的に調整する選択状態自動調整部、を更に備えることを特徴とする負荷制御用バックアップ信号発生回路。

技術分野

0001

本発明は、所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対して、バックアップ制御信号を供給するための、負荷制御バックアップ信号発生回路に関する。

背景技術

0002

例えば、車両に搭載される様々な電子制御装置(ECU:Electronic Control Unit)には所定のプログラムに従って動作する制御用マイクロプロセッサ、すなわちマイクロコンピュータ(CPU:Control Processing Unit)が内蔵されている。

0003

このようなマイクロコンピュータは、通常は予め用意されたプログラムの内容にしたがって予定されたとおりに様々な制御を実施する。しかし、例えば外部から侵入した電磁ノイズの影響を受けた場合、マイクロコンピュータが故障した場合、プログラム自体に含まれる欠陥バグ)の影響により予期しない動作が生じた場合等に、マイクロコンピュータが暴走状態になる場合がある。

0004

マイクロコンピュータが暴走状態になると、電子制御装置の全体が制御不能の状態になる。したがって、様々な電子制御装置のシステムにおいては、マイクロコンピュータに異常が発生したか否かを監視し、異常の発生を検知した場合には、正常な状態に復帰させる必要がある。

0005

そのため、従来より、様々な電子制御装置においては、マイクロコンピュータがウォッチドッグ信号と呼ばれるパルスを定期的に外部に出力するように制御している。そして、マイクロコンピュータの外部に監視回路を接続し、この監視回路がマイクロコンピュータから出力されるウォッチドッグ信号を常時監視している。マイクロコンピュータに異常が発生すると、ウォッチドッグ信号が現れなくなる。監視回路は、ウォッチドッグ信号が一定時間現れない状態を検出するとマイクロコンピュータの動作を初期化する。

0006

特許文献1の車載電子制御装置は、図1に示されたメインCPU10が暴走してウォッチドッグ信号WDSのパルス幅が過大になると、これを電源制御回路113が検出してリセットパルス信号RSTを発生する。

0007

また、特許文献2の車両用電子制御システムにおいても、電源制御IC23に内蔵されているウォッチドッグタイマ24が、CPU1から送出されるウォッチドッグ信号に基づきCPU1の動作状態を監視し、異常発生時にはリセットパルス信号RSTを送出する。

先行技術

0008

特開2010−13988号公報
特開2011−98593号公報

発明が解決しようとする課題

0009

特許文献1及び特許文献2に示されているように、マイクロコンピュータが出力するウォッチドッグ信号を監視することにより、マイクロコンピュータの動作の異常を検出することが可能である。また、ウォッチドッグ信号を監視する回路は、異常を検出するとマイクロコンピュータに対してリセット信号を与える。リセット信号を与えると、マイクロコンピュータは電源投入時と同じように、ハードウェアの状態を初期化してプログラムの実行を先頭位置からやり直すことになる。

0010

したがって、例えば電磁ノイズの入力などの一時的な要因によりマイクロコンピュータが暴走した場合には、リセット信号を与えることによりマイクロコンピュータの動作を正常な状態に復帰させることができる。

0011

しかしながら、マイクロコンピュータの内部で継続的な故障が発生した場合には、リセット信号を与えてもマイクロコンピュータの動作を正常な状態に復帰させることができない。また、負荷の通電オンオフを制御する電子制御装置においてマイクロコンピュータの故障が発生した場合には、ウォッチドッグ信号を監視する回路を搭載している場合であっても、負荷の通電のオンオフができなくなってしまう。

0012

そのため、車載電子制御装置などにおいては、マイクロコンピュータの故障が発生した場合に備えて、バックアップをするための回路を搭載することが望ましい。つまり、マイクロコンピュータが故障した場合であっても負荷の通電のオンオフができるように、マイクロコンピュータの代わりに負荷を制御するバックアップ制御信号を生成する回路が必要になる。

0013

このようなバックアップ制御信号を生成する回路については、例えば図4に示すようなアナログ回路を用いて構成することができる。このアナログ回路は、コンデンサCx抵抗器Rxとで構成される時定数回路と、電圧を比較するアナログコンパレータとを備えている。

0014

図4の回路は、マイクロコンピュータが出力するウォッチドッグ信号W/Dのパルスが停止すると、図5に示すようにコンデンサCxの電圧が時定数に従って時間経過と共に上昇し、所定時間が経過するとCxの電圧が閾値に到達し、アナログコンパレータの出力信号反転する。このアナログコンパレータの出力信号を負荷のオンオフ制御のためのバックアップ制御信号として利用することができる。

0015

しかし、図4に示した回路を用いる場合には次のような課題がある。
(1)コンデンサCxに関する特性(静電容量)のばらつきが比較的大きいため、CR時定数回路の時定数のばらつきも大きくなる。したがって、この回路を含む電子制御装置を量産する場合には、個体差による時定数のばらつきを考慮して設計時に十分なマージンを取らざるを得ない。そのため、マイクロコンピュータに異常が発生してから実際にバックアップ制御信号が出力されるまでに時間がかかり、バックアップ制御系が負荷を制御可能になるまでの所要時間が長くなる。

0016

(2)マイクロコンピュータは、その電源投入した時に、又はリセット信号を入力した時に、事前に定めた初期化(イニシャライズ)の処理を実行し、これが終了した後でウォッチドッグ信号W/Dのパルス出力を開始する。したがって、ウォッチドッグ信号W/Dのパルスを監視する回路(例えば図4の回路)については、初期化の時間帯の間にウォッチドッグ信号W/Dのパルスが現れなくても、誤って異常と判別しないように時定数が定められる。ところが、電子制御装置等に供給される電源電力については、様々な要因により瞬断が発生する場合がある。そして、マイクロコンピュータが初期化の処理を実行している時に電源の瞬断が発生すると、電源回路がリセット信号を発生し、マイクロコンピュータは初期化の処理を最初からやり直す。その場合は、初期化の処理を完了するまでに要する時間が通常よりも長くなり、それに伴ってウォッチドッグ信号W/Dのパルス発生が開始されるまでの所要時間も長くなる。一方、図4の回路においては、電源の瞬断の際にコンデンサCxの電荷放電しようとするが、瞬断の時間が非常に短い場合は電荷の放電が不十分になる。その結果、図6に示すようにマイクロコンピュータが初期化の処理を完了する前に、コンデンサCxの電圧が閾値まで到達する。したがって、実際にはマイクロコンピュータに異常が生じていないにもかかわらず、バックアップ制御系が誤って動作を開始してしまう。

0017

一方、図4に示した回路をデジタル回路に置き換えることも考えられる。例えば、周期が一定のクロックパルス計数するカウンタを用いることにより、ウォッチドッグ信号W/Dのパルスが現れなくなってからの経過時間を検出できる。また、この経過時間が所定時間に達した場合に、バックアップ制御信号を生成するように構成することもできる。

0018

上記のようなデジタル回路の場合には、図4の回路のようにコンデンサCxの充放電を行う時定数回路は不要になるので、コンデンサCxの静電容量のばらつきの影響を回避することが可能である。しかし、デジタル回路の場合であっても、安価に構成可能なクロックパルス発生器は、コンデンサと抵抗器とで構成される時定数回路を含んでいるので、コンデンサの静電容量のばらつき(個体差)によってクロックパルスの周期にばらつきが生じる。そのため、設計の際にはクロックパルスの周期のばらつきを考慮して、バックアップ制御信号を生成する時間に十分なマージンを取らざるを得ない。

0019

本発明は、上述した事情に鑑みてなされたものであり、その目的は、マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を短時間で出力すると共に、電源の瞬断に起因する誤動作を防止することが可能な負荷制御用バックアップ信号発生回路を提供することにある。

課題を解決するための手段

0020

前述した目的を達成するために、本発明に係る負荷制御用バックアップ信号発生回路は、下記(1)〜(7)を特徴としている。
(1) 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサから定期的に出力されるウォッチドッグ信号を入力するウォッチドッグ入力端子と、
周期が一定のクロックパルスを計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部と、
バックアップ信号出力部が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビット計数出力信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
(2) 上記(1)に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、前記パルスカウント部が出力する複数ビットの計数出力信号の中からいずれか1ビットの計数出力信号を選択し、選択した計数出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
(3) 上記(1)または(2)に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、
前記所定の条件に相当する基準値を保持する基準値保持部と、
前記パルスカウント部が出力する複数ビットの計数出力信号と、前記基準値とを比較するデジタル比較器と、
を有し、前記デジタル比較器の出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
(4) 上記(1)から(3)のいずれか1項に記載の負荷制御用バックアップ信号発生回路であって、
前記ウォッチドッグ信号を停止した状態で、前記パルスカウント部の実際の計数状態を計測し、計測の結果を反映するように、前記信号選択部の選択状態を自動的に調整する選択状態自動調整部、
を更に備えることを特徴とする負荷制御用バックアップ信号発生回路。
(5) 上記(1)に記載の負荷制御用バックアップ信号発生回路であって、
前記ウォッチドッグ入力端子と、前記パルスカウント部の制御入力端子との間に接続された直流遮断用コンデンサと、
前記パルスカウント部の制御入力端子と所定電位電源ラインとの間に接続された電位制御用抵抗器と、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
(6) 上記(1)に記載の負荷制御用バックアップ信号発生回路であって、
周期が一定のクロックパルスを発生するクロックパルス発生器、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
(7) 上記(1)に記載の負荷制御用バックアップ信号発生回路であって、
前記バックアップ信号出力部は、前記パルスカウント部の計数出力が所定の条件を満たした時に、生成した前記バックアップ制御信号の状態を自己保持するラッチ回路を含む、
ことを特徴とする負荷制御用バックアップ信号発生回路。

0021

上記(1)の構成の負荷制御用バックアップ信号発生回路によれば、電源に瞬断が発生した場合であっても、ウォッチドッグ信号にパルスが現れない時間の長さを、パルスカウント部で正確に検出することが可能になる。また、信号選択部が所定の条件を複数選択肢の中から適切に選択することにより、コンデンサ等の部品の特性のばらつきの影響を補償できるので、設計時のマージンを減らすことができる。これにより、制御用プロセッサ、すなわちマイクロコンピュータが故障した場合に短時間でバックアップ制御信号を出力できる。
上記(2)の構成の負荷制御用バックアップ信号発生回路によれば、個体差によりクロックパルスの周期に大きな誤差が発生し、パルスカウント部の計数する時間に個体差の影響が現れても、適切な1ビットの計数出力信号を選択することにより、個体差の影響を抑制できる。したがって、設計時のマージンを減らすことができ、マイクロコンピュータが故障した場合に短時間でバックアップ制御信号を出力できる。
上記(3)の構成の負荷制御用バックアップ信号発生回路によれば、個体差によりクロックパルスの周期に大きな誤差が発生し、パルスカウント部の計数する時間に個体差の影響が現れても、基準値を適切な値に決定すれば、個体差の影響を抑制できる。したがって、設計時のマージンを減らすことができ、マイクロコンピュータが故障した場合に短時間でバックアップ制御信号を出力できる。
上記(4)の構成の負荷制御用バックアップ信号発生回路によれば、個体差によるばらつきの影響を受けた実際の特性を選択状態自動調整部が計測し、その計測結果に従って信号選択部の選択状態を自動調整するので、調整作業手動で行わなくても、適切な選択状態を維持することができる。
上記(5)の構成の負荷制御用バックアップ信号発生回路によれば、ウォッチドッグ信号にパルスが現れなくなった時に、パルスカウント部の制御入力端子を所定電位に固定することができ、誤動作の発生を防止できる。
上記(6)の構成の負荷制御用バックアップ信号発生回路によれば、クロックパルス発生器を内蔵しているので、外部からクロックパルスを供給する必要がない。したがって、車載機器のような環境でも利用できる。
上記(7)の構成の負荷制御用バックアップ信号発生回路によれば、制御用プロセッサが故障した場合に、バックアップ制御信号のレベルを一定に維持できるので、このバックアップ制御信号により負荷のオンオフを制御できる。

発明の効果

0022

本発明の負荷制御用バックアップ信号発生回路によれば、マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を短時間で出力することができ、電源の瞬断に起因する誤動作も防止できる。また、コンデンサ等の部品の特性のばらつき(個体差)の影響を減らすことができる。

0023

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態(以下、「実施形態」という。)を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。

図面の簡単な説明

0024

図1は、実施形態のバックアップ信号発生回路を含む電子制御装置の主要部の構成例を示す電気回路図である。
図2は、図1に示したバックアップ信号発生回路の動作例を示すタイミングチャートである。
図3は、図1に示したバックアップ信号発生回路の動作を示すフローチャートである。
図4は、バックアップ信号発生回路の構成例を示す電気回路図である。
図5は、図4に示したバックアップ信号発生回路の異常発生時の動作例を示すタイミングチャートである。
図6は、図4に示したバックアップ信号発生回路の瞬断発生時の動作例を示すタイミングチャートである。
図7は、実施形態のバックアップ信号発生回路の構成の変形例を示す電気回路図である。

実施例

0025

本発明の負荷制御用バックアップ信号発生回路に関する具体的な実施形態について、各図を参照しながら以下に説明する。

0026

<構成例の説明>
本実施形態のバックアップ信号発生回路20を含む電子制御装置の主要部の構成例を図1に示す。

0027

図1に示した電子制御装置は、メインの制御部としてマイクロコンピュータ10を備えている。マイクロコンピュータ10は、例えば内部メモリ(ROM)に予め組み込まれているプログラムを実行することにより、この電子制御装置に必要とされる機能を実現するための制御を行うことができる。

0028

図1に示した構成例においては、マイクロコンピュータ10は、負荷31の通電のオンオフを制御する機能を有している。負荷31の具体例としては、様々な車載電装品を想定することができる。また、パワーFETにより構成されるスイッチングデバイス32が、二値信号である通電制御信号SG2のレベルに従って、負荷31の通電のオンオフを制御する。

0029

負荷31を制御するための通電制御信号SG2は、通常はマイクロコンピュータ10の処理により制御される通常系制御信号SG1に従って変化する。しかし、マイクロコンピュータ10に継続的な故障が発生する場合がある。マイクロコンピュータ10が故障すると、通常系制御信号SG1が変化しなくなり、負荷31のオンオフを制御できない状態になる。

0030

バックアップ信号発生回路20は、マイクロコンピュータ10が故障した場合のバックアップとして搭載されている。つまり、通常系制御信号SG1が変化しなくなった時に、バックアップ信号発生回路20の出力するバックアップ制御信号SGBが、マイクロコンピュータ10の代わりに負荷31を制御する。

0031

信号の逆流を防止するために、マイクロコンピュータ10の出力ポート11とスイッチングデバイス32の制御入力との間にダイオードD1を接続し、バックアップ信号発生回路20のバックアップ制御信号出力端子22とスイッチングデバイス32の制御入力との間にダイオードD2を接続してある。

0032

マイクロコンピュータ10が通常の動作中であれば、マイクロコンピュータ10のウォッチドッグ信号出力ポート12には、ウォッチドッグ信号W/Dのパルスが周期的に現れる。但し、マイクロコンピュータ10が初期化の処理を行っている間には、ウォッチドッグ信号W/Dを出力することができない。また、マイクロコンピュータ10のプログラムが暴走したような場合にも、ウォッチドッグ信号W/Dのパルスが停止する。更に、マイクロコンピュータ10が故障した場合には、ウォッチドッグ信号W/Dのパルスが停止し、且つウォッチドッグ信号出力ポート12の電位不確定の状態になる。

0033

図1に示すように、マイクロコンピュータ10のウォッチドッグ信号出力ポート12に、バックアップ信号発生回路20のウォッチドッグ入力端子21が接続されている。つまり、バックアップ信号発生回路20は、ウォッチドッグ信号W/Dのパルスを監視すると共に、ウォッチドッグ信号W/Dの状態が所定の条件を満たした時にバックアップ制御信号SGBを生成する。

0034

図1に示したバックアップ信号発生回路20は、ウォッチドッグ入力端子21、バックアップ制御信号出力端子22、コンデンサC1、抵抗器R1、カウンタ23、クロック発生器24、ラッチ回路25、及びセレクタ26を備えている。

0035

クロック発生器24は、所定の発振回路を内蔵しており、周期が一定のクロックパルスCK1を常時出力する。なお、本実施形態のバックアップ信号発生回路20は、クロックパルスの周期について比較的大きなばらつき(個体差)を許容できるので、クロック発生器24についてはCR時定数回路を含む安価な発振回路で構成してもかまわない。

0036

カウンタ23は、クロックパルス入力端子CK、クリア制御端子CLR、及びnビットの計数出力端子Q1、Q2、Q3、・・・、Qnを備えている。クロックパルス入力端子CKには、クロック発生器24が出力するクロックパルスCK1が印加される。

0037

カウンタ23のクリア制御端子CLRは、コンデンサC1を介してウォッチドッグ入力端子21と接続され、更に抵抗器R1を介して接地されている。コンデンサC1は、入力信号直流成分を遮断するために設けてある。また、抵抗器R1はウォッチドッグ信号W/Dにパルスが現れない時に、クリア制御端子CLRの電位を素早く所望の電位に近づける機能を有している。

0038

セレクタ26は、nビットのデータ入力端子IN1、IN2、IN3、・・・INnと、選択制御入力端子SELと、1ビットの出力端子OUTとを備えている。すなわち、セレクタ26は、データ入力端子IN1、IN2、IN3、・・・INnに印加される複数の信号の中から、選択制御入力端子SELに印加される制御信号の状態に応じて1つを選択し、選択した信号を出力端子OUTに出力する。

0039

図1に示す例では、セレクタ26のデータ入力端子IN1〜INnには、カウンタ23が出力するnビットの計数出力Dcntが印加される。また、セレクタ26の選択制御入力端子SELは、マイクロコンピュータ10の出力ポート13と接続されている。つまり、本実施形態ではマイクロコンピュータ10がセレクタ26の選択状態を決定する。更に、セレクタ26の出力端子OUTは、マイクロコンピュータ10の入力ポート14、及びラッチ回路25と接続されている。

0040

ラッチ回路25は、Dタイプのフリップフロップ(D−FF)で構成してある。このラッチ回路25は、カウンタ23の計数出力Dcntが所定の条件を満たした時に、カウンタ出力信号SGAに従ってバックアップ制御信号SGBを生成してその信号レベルを保持する機能を有している。

0041

ラッチ回路25のD入力端子は電源ライン(VDD)にプルアップしてある。また、図1の例ではラッチ回路25のクロックパルス入力端子CKには、セレクタ26が出力するカウンタ出力信号SGAが印加される。ラッチ回路25のQ出力端子は、バックアップ制御信号出力端子22と接続されている。

0042

<動作の説明>
図1に示したバックアップ信号発生回路20の動作に関する各信号のタイミングを図2に示し、動作の手順を図3に示す。なお、図3動作手順の中には、バックアップ信号発生回路20の動作だけでなく、所定のプログラムに従ってマイクロコンピュータ10が実行する処理も含まれている。図2及び図3を参照しながらバックアップ信号発生回路20及びマイクロコンピュータ10の動作について説明する。

0043

初期状態においては、バックアップ制御信号SGBはオフLoレベル)になっている(S11)。つまり、ラッチ回路25の状態がリセットされている。

0044

クロック発生器24が出力するクロックパルスCK1については、個体差によるばらつきの影響により、パルスの周期が設計時に想定した数値から大きくずれている可能性もある。このずれについては、実際のパルスの周期に合わせてセレクタ26の選択制御入力端子SELに印加する制御信号を適切に決定することで補償できる。

0045

したがって、適切な制御信号をセレクタ26の選択制御入力端子SELに与えるために、バックアップ信号発生回路20が通常の監視動作を開始する前に、マイクロコンピュータ10が、予め組み込まれたプログラムに従って、図3の各ステップS12〜S14、S16及びS17を実行する。

0046

ステップS12では、マイクロコンピュータ10は、初期状態として、セレクタ26が1ビット目の信号を選択するように、出力ポート13に所定の制御信号を出力する。更に、マイクロコンピュータ10は、ウォッチドッグ信号出力ポート12に対するパルスの出力を停止して、ウォッチドッグ信号出力ポート12をLoレベルに固定する。

0047

カウンタ23がクロックパルスCK1の計数を開始し、計数出力Dcntの1ビット目がHiになり、セレクタ26の出力端子OUTがHiになると、マイクロコンピュータ10の処理はステップS13からS14に進む。

0048

ステップS14では、マイクロコンピュータ10は計測用の状態として、セレクタ26がxビット目(xは任意)の信号を選択するように、出力ポート13に所定の制御信号を出力する。更に、マイクロコンピュータ10は内部タイマを用いて時間の計測を0秒からスタートする。

0049

カウンタ23は、クロックパルスCK1の計数を継続するので、時間経過に伴ってカウントアップする(S15)。

0050

マイクロコンピュータ10は、入力ポート14で、カウンタ出力信号SGA(セレクタ26のOUTの信号:1ビット)の状態を監視する。この場合は、セレクタ26がxビット目を選択しているので、計数出力Dcntのxビット目をマイクロコンピュータ10が監視していることになる。計数出力Dcntのxビット目がHiになると、マイクロコンピュータ10の処理はステップS16からS17に進む。

0051

ステップS17では、マイクロコンピュータ10は、内部タイマによる時間計測ストップし、計測した時間値t(秒)を内部タイマから取得する。そして、この時間値tから実際のクロックパルスCK1におけるパルス周期Tを算出する。
T=t/(x−1)

0052

更に、マイクロコンピュータ10は、ウォッチドッグ信号W/Dのパルスが停止してからカウンタ出力信号SGA(又はSGB)が立ち上がるまでの実際の遅延時間(deley)が期待値に近づくように、出力ポート13に出力する制御信号を決定する。つまり、算出されたパルス周期Tに基づき、適切なnビット目を決定し、セレクタ26が計数出力Dcntのnビット目を選択するように、出力ポート13の制御信号を制御する。

0053

以上の処理により、バックアップ信号発生回路20を使用する準備が整ったので、マイクロコンピュータ10は、ウォッチドッグ信号出力ポート12に対して、ウォッチドッグ信号W/Dのパルス出力を開始する(S17)。

0054

図2に示すように、クロックパルスCK1は常時出力されている。また、マイクロコンピュータ10が正常に動作している時にはウォッチドッグ信号W/Dに周期的にパルスが現れるが、マイクロコンピュータ10に異常が発生するとウォッチドッグ信号W/Dのパルス出力が中断又は停止する。

0055

カウンタ23は、常時入力されるクロックパルスCK1を計数する。しかし、ウォッチドッグ信号W/Dのパルス発生により、カウンタ23のクリア制御端子CLRが高レベル(Hi)になると、その都度、計数状態がクリアされ(S19)て初期状態に戻る。したがって、ウォッチドッグ信号W/Dが正常な時には、図2に示すようにカウンタ23の各計数出力端子Q1、Q2、Q3は低レベル(Lo)の状態を維持する。

0056

一方、ウォッチドッグ信号W/Dのパルス出力が停止した状態になると、ウォッチドッグ信号出力ポート12の電位がHi/Loいずれの場合であっても、直流成分はコンデンサC1で遮断され、しかもコンデンサC1等に蓄積された電荷を抵抗器R1が素早く放電するので、クリア制御端子CLRによるクリア動作解除された状態になる。これにより、図3に示すステップS18からS20に進む。

0057

つまり、カウンタ23がクロックパルスCK1の計数動作を継続し、時間の経過に伴って計数値がカウントアップする。したがって、マイクロコンピュータ10に異常が発生した場合には、図2に示すように、カウンタ23の各計数出力端子Q1、Q2、Q3のレベルが変化する。

0058

また、ステップS17の実行により、計数出力Dcntのxビット目に相当するカウンタ出力信号SGAをラッチ回路25が監視しているので、xビット目がLoからHiに変化した時に(S21)、これをラッチ回路25がラッチして(S22)バックアップ制御信号SGBをHiに切り替える(S23)。

0059

したがって、マイクロコンピュータ10が故障した場合には、マイクロコンピュータ10自身が通電制御信号SG2を制御することはできなくなるが、その場合は、代わりにバックアップ信号発生回路20が出力するバックアップ制御信号SGBが通電制御信号SG2を制御するので、負荷31の通電を制御することができる。

0060

例えば、電源の瞬断が発生した場合であっても、時定数を決定するための比較的容量の大きい部品(図4のコンデンサCx)を用いていないので、カウンタ23の計数値を瞬時にクリアすることが可能であり、図6に示すような瞬断時の誤動作を防止できる。瞬断時にカウンタ23をクリアする方法については、マイクロコンピュータ10の初期化処理の中で1回だけパルスをウォッチドッグ信号出力ポート12に出力しても良いし、図示しない電源回路で発生したリセット信号をカウンタ23に与えても良い。

0061

また、低コストのクロック発生器24の採用により、クロックパルスCK1の実際のパルス周期に個体差による大きなばらつきが生じる場合であっても、本実施形態では、セレクタ26の選択状態を適切に調整することにより、ばらつきの影響を抑制できる。したがって、ウォッチドッグ信号W/Dのパルス出力が停止してからバックアップ制御信号SGBが起動するまでの所要時間(遅延時間:deley)に関しては、設計時に大きなマージンを見込む必要がない。そのため、遅延時間を短縮し、バックアップ信号発生回路20の応答速度を改善することが可能になる。

0062

また、いずれにしても、セレクタ26の選択状態の調整により、バックアップ制御信号SGBを生成する条件を変更することができ、クロックパルスCK1のパルス周期のばらつきを補償できる。

0063

<変形例の説明>
図1に示したバックアップ信号発生回路20の構成に関する変形例を図7に示す。図7のバックアップ信号発生回路20Bは、図1のセレクタ26の代わりに、デジタル比較器27及びnビットラッチ回路28を備えている。それ以外は、図1に示した構成と同様である。

0064

nビットラッチ回路28の入力端子は、マイクロコンピュータ10の出力ポート13B、13Cと接続されている。したがって、マイクロコンピュータ10は、所望の基準値Drefを出力ポート13Bを介してnビットラッチ回路28に与え、出力ポート13Cの制御信号で保持させることができる。

0065

デジタル比較器27は、カウンタ23が出力するnビットの計数出力Dcnt(図1と同様)と、nビットラッチ回路28が保持しているnビットの基準値Drefとを比較し、両者の値の一致の有無を表す二値信号をカウンタ出力信号SGAとして出力することができる。

0066

したがって、図7に示したバックアップ信号発生回路20Bにおいては、マイクロコンピュータ10が出力する基準値Drefを変更することにより、バックアップ制御信号SGBを生成する条件を変更することができ、クロックパルスCK1のパルス周期のばらつきを補償できる。また、図7に示したバックアップ信号発生回路20Bは、図1の構成と比べると、バックアップ制御信号SGBを生成する条件をより精密に調整することが可能である。

0067

<その他の変形の可能性>
図1に示した構成においては、セレクタ26の選択状態をマイクロコンピュータ10が自動的に制御する場合を想定しているが、手動で操作可能なスイッチを用いてセレクタ26の選択を制御しても良い。また、例えば不揮発性メモリに保持したデータを用いてセレクタ26を制御することも想定できる。同様に、図7に示した構成においても、基準値Drefを手動で変更できるように構成しても良いし、基準値Drefを不揮発性メモリに保持しておいても良い。

0068

また、図3に示した計測手順(S12〜S17)については、様々な変形が考えられる。すなわち、クロックパルスCK1の実際のパルス周期と事前に想定したパルス周期との違いを補償するように制御すれば良いので、例えばクロックパルスCK1のパルス周期を直接マイクロコンピュータ10で計測しても良い。

0069

図1に示した構成においては、バックアップ信号発生回路20がクロック発生器24を内蔵しているが、所望のクロックパルスを出力可能な外部装置(図示せず)とバックアップ信号発生回路20とを接続できる環境であれば、クロック発生器24をバックアップ信号発生回路20に内蔵する必要はなくなる。

0070

図1に示した構成においては、ウォッチドッグ信号W/Dのパルス出力が停止し、バックアップ制御信号SGBがオンになると、スイッチングデバイス32がオンになって負荷31が常時通電状態になる。しかし、例えば手動でも負荷31を制御したいような場合には、所定の操作スイッチに応じて変化する信号と、バックアップ制御信号SGBとの論理和論理積により通電制御信号SG2を制御することも想定できる。

0071

ここで、上述した本発明に係る負荷制御用バックアップ信号発生回路の実施形態の特徴をそれぞれ以下(1)〜(7)に簡潔に纏めて列記する。
(1) 所定のプログラムに従って動作する制御用プロセッサ(マイクロコンピュータ10)に異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷(31)のスイッチ(スイッチングデバイス32)に対してバックアップ制御信号(SGB)を供給するための負荷制御用バックアップ信号発生回路(バックアップ信号発生回路20)であって、
前記制御用プロセッサから定期的に出力されるウォッチドッグ信号(W/D)を入力するウォッチドッグ入力端子(21)と、
周期が一定のクロックパルス(CK1)を計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部(カウンタ23)と、
バックアップ信号出力部(ラッチ回路25)が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビットの計数出力(Dcnt)信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部(セレクタ26)と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
(2) 上記(1)に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、前記パルスカウント部が出力する複数ビットの計数出力信号の中からいずれか1ビットの計数出力信号を選択し、選択した計数出力信号(カウンタ出力信号SGA)を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
(3) 上記(1)または(2)に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、
前記所定の条件に相当する基準値を保持する基準値保持部(nビットラッチ回路28)と、
前記パルスカウント部が出力する複数ビットの計数出力信号と、前記基準値とを比較するデジタル比較器(27)と、
を有し、前記デジタル比較器の出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
(4) 上記(1)から(3)のいずれか1項に記載の負荷制御用バックアップ信号発生回路であって、
前記ウォッチドッグ信号を停止した状態で、前記パルスカウント部の実際の計数状態を計測し、計測の結果を反映するように、前記信号選択部の選択状態を自動的に調整する選択状態自動調整部(マイクロコンピュータ10)、
を更に備えることを特徴とする負荷制御用バックアップ信号発生回路。
(5) 上記(1)に記載の負荷制御用バックアップ信号発生回路であって、
前記ウォッチドッグ入力端子と、前記パルスカウント部の制御入力端子(クリア制御端子CLR)との間に接続された直流遮断用コンデンサ(コンデンサC1)と、
前記パルスカウント部の制御入力端子と所定電位の電源ラインとの間に接続された電位制御用抵抗器(抵抗器R1)と、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
(6) 上記(1)に記載の負荷制御用バックアップ信号発生回路であって、
周期が一定のクロックパルスを発生するクロックパルス発生器(クロック発生器24)、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
(7) 上記(1)に記載の負荷制御用バックアップ信号発生回路であって、
前記バックアップ信号出力部は、前記パルスカウント部の計数出力が所定の条件を満たした時に、生成した前記バックアップ制御信号の状態を自己保持するラッチ回路(25)を含む、
ことを特徴とする負荷制御用バックアップ信号発生回路。

0072

10マイクロコンピュータ
11出力ポート
12ウォッチドッグ信号出力ポート
13 出力ポート
14入力ポート
20バックアップ信号発生回路
21ウォッチドッグ入力端子
22バックアップ制御信号出力端子
23カウンタ
24クロック発生器
25ラッチ回路
26セレクタ
27デジタル比較器
28 nビットラッチ回路
31負荷
32スイッチングデバイス
C1コンデンサ
R1抵抗器
D1,D2ダイオード
Dcnt計数出力
Dref基準値
CK1クロックパルス
SG1通常系制御信号
SG2通電制御信号
SGAカウンタ出力信号
SGB バックアップ制御信号

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