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技術 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路

出願人 クゥアルコム・インコーポレイテッド
発明者 サイード・ユーニスエミリーア・シミックトーマス・ウィルボーン
出願日 2015年3月11日 (5年11ヶ月経過) 出願番号 2015-048790
公開日 2015年8月13日 (5年6ヶ月経過) 公開番号 2015-146604
状態 拒絶査定
技術分野 圧縮、伸長・符号変換及びデコーダ
主要キーワード ステップ応答時間 脈動動作 入力ディジタル値 脈動エネルギ 臨界減衰 ディジタル回路内 時間遅延器 アナログ回路素子
関連する未来課題
重要な関連分野

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図面 (16)

課題

調整可能な時間応答を有するアナログ信号を生成し、最小の脈動しか追加しないディジタルアナログ変換インタフェース回路を提供する。

解決手段

時間応答調整回路312、変調器314、及びフィルタ316を含み、時間応答調整回路はディジタル信号を受信し、調整された信号を生成する。変調器は調整された信号を受信し、変調器信号を生成する。フィルタは変調器信号を受信し、アナログ信号を生成する。アナログ信号は時間応答調整回路によって修正される時間応答を有し、時間応答調整回路は利得要素320、遅延要素322、及び加算器324を含む。利得要素はディジタル信号を受信し、スケーリング係数によってスケーリングする。遅延要素はディジタル信号を受信し、時間遅延器により遅延させる。加算器は、利得要素からのスケーリングされた信号及び遅延要素からの遅延信号を合計する。

概要

背景

ディジタルアナログ変換インタフェース回路アナログ回路素子を駆動するアナログ信号を提供するために多くの電子回路で一般に使用される。インタフェース回路は一般にディジタル回路からディジタル信号を受信し、そして アナログ信号を供給するために濾波される対応する中間信号を生成するパルス幅変調器(PWM)、またはパルス密度変調器(PDM)を使用する。このPWMまたはPDMはディジタル及びアナログ回路の間のインタフェースとして動作する。

従来のPWMまたはPDMは一連のN-ビットディジタル値を含むディジタル信号を受信し、そして各々の値について対応する波形を生成する。各波形は所定の期間を有し、そして入力ディジタル値によって決定された、多数の高 ( 1 )及び低 ( 0 ) 値を含む。例えば、9ビットのPWMまたはPDMについて、入力ディジタル値は0から511までの範囲をとることができ、各波形は512のクロックサイクルの期間を有し、0〜511の高値を含む。128の入力ディジタル値は、例えば、128の高値、及び384の低値を有する波形に対応する。PWMについて、高値は各波形の開始時に共にグループ化され、PDMについては、高値は波形の中に或る程度無作為拡散される。実行を容易にするために、いくつかのPDMは擬似乱数的に高値を拡散する。波形は本来ディジタルであり、アナログ信号を生成するために濾波される。

インタフェース回路の一つの一般応用は制御ループにある。例えば、通信ステムにおける受信器または送信器について、インタフェース回路は搬送波追尾ループ、ビット・タイミング・ループ自動利得制御(AGC)ループ、バイアス制御ループ、パワー制御ループDCオフセット調整ループ、その他に使用できる。各々のこれらのループのために、ループ制御回路はそのループと関連するインタフェース回路内のPWMまたはPDMに供給されるディジタル制御信号を生成する。PWMまたはPDMはディジタル制御信号中の値に基づいて一連の波形を生成する。この波形は、制御要素(例えば、電圧制御発振器可変利得増幅器加算回路、等々)を駆動するために使用されるアナログ制御信号を生成するために濾波される。

PWMまたはPDMと共に生成されたアナログ制御信号は一般に様々な仕様を満たすのに必要とされる。典型的な仕様はステップ入力に対する応答時間(即ち、整定時間) と、制御信号に関する脈動振幅を含む。多くの応用では応答時間が速くて、脈動量が少ないことが望ましい(もしくは必要である)。応答時間が速いと広帯域幅制御ループができ、入力条件の急速な変化に対する迅速な応答ができる。制御信号上の脈動雑音ノイズ)に対応し、そして脈動量が少ないことが一般により良い動作のために必要である。しかしながら、応答時間の速いことと脈動量が少ないことは矛盾する設計事項である。速い応答時間に最適化することは制御信号に関するさらに大きな脈動振幅を大抵はもたらすことになる。

以上のように、小さな脈動振幅を保ちながら調整可能な時間応答を有する(即ち、より速い応答時間を得るための)インタフェース回路が非常に望まれる。

概要

調整可能な時間応答を有するアナログ信号を生成し、最小の脈動しか追加しないディジタル・アナログ変換インタフェース回路を提供する。時間応答調整回路312、変調器314、及びフィルタ316を含み、時間応答調整回路はディジタル信号を受信し、調整された信号を生成する。変調器は調整された信号を受信し、変調器信号を生成する。フィルタは変調器信号を受信し、アナログ信号を生成する。アナログ信号は時間応答調整回路によって修正される時間応答を有し、時間応答調整回路は利得要素320、遅延要素322、及び加算器324を含む。利得要素はディジタル信号を受信し、スケーリング係数によってスケーリングする。遅延要素はディジタル信号を受信し、時間遅延器により遅延させる。加算器は、利得要素からのスケーリングされた信号及び遅延要素からの遅延信号を合計する。A

目的

本発明は電子回路、特に調整可能な時間応答を有するアナログ信号を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

ディジタル信号を受信し、調整された信号を生成する時間応答調整回路;調整された信号を受信し、変調器信号を生成するために時間応答調整回路に接続された変調器;及び変調器信号を受信し、アナログ信号を生成するために変調器に接続されたフィルタを含み、アナログ信号が時間応答調整回路によって修正される時間応答を有するインタフェース回路

請求項2

時間応答調整回路がディジタル信号の変化に対応するオーバードライブパルスを生成する請求項1の回路

請求項3

オーバードライブ・パルスがディジタル信号の変化の二倍振幅を有する請求項2の回路。

請求項4

オーバードライブ・パルスがディジタル信号の変化の大きさにより決定される振幅を有する請求項2の回路。

請求項5

オーバードライブ・パルスがディジタル信号の変化の大きさにより決定される時間期間を有する請求項2の回路。

請求項6

オーバードライブ・パルスが変調器の入力範囲内でクリップされる請求項2の回路。

請求項7

クリップされたオーバードライブ・パルスの時間期間がクリッピングの量に従って長くされる請求項6の回路。

請求項8

変調器がシグマ-デルタ変調器である請求項1の回路。

請求項9

シグマ-デルタ変調器が一次である請求項8の回路。

請求項10

フィルタが二次RCローパス・フィルタである請求項1の回路。

請求項11

請求項1のインタフェース回路を含む制御ループ

請求項12

請求項1のインタフェース回路を含む受信器

請求項13

ディジタル信号を受信し、調整された信号を生成する時間応答調整回路であって、ディジタル信号を受信し、スケーリング係数によってスケーリングする利得要素、ディジタル信号を受信し、時間遅延器によりディジタル信号を遅延する遅延要素、及び利得要素及び遅延要素に接続された加算器を含む時間応答調整回路と、調整された信号を受信し、変調器信号を生成するため時間応答調整回路に接続された変調器と、及び変調器信号を受信し、アナログ信号を生成するため変調器に接続されたフィルタとを含み、 アナログ信号が時間応答調整回路によって修正される時間応答を有する、インタフェース回路。

請求項14

スケーリング係数が2である請求項13の回路。

請求項15

時間遅延制御信号の値によって決定される請求項13の回路。

請求項16

時間遅延がディジタル信号の変化の大きさに基づいて、部分的に、決定される請求項13の回路。

請求項17

スケーリング係数及び時間遅延がプログラム可能である請求項13の回路。

請求項18

変調器信号及び極性信号を受信し、正しい極性を有する変調器信号を生成する排他的ORゲートをさらに含み、フィルタが正しい極性を有する変調器信号を受信する請求項13の回路。

請求項19

ディジタルを受信すること;ディジタル信号及びディジタル信号の変化に基づいて調整された信号を生成すること;調整された信号に基づいて変調器信号を生成すること;アナログ信号を得るため変調器信号を濾波することを含み、アナログ信号は修正される時間応答を有する、アナログ信号の時間応答を修正する方法。

請求項20

アナログ信号の時間応答が変調器をクロック動作させるために使用されるクロック信号周波数の調整により修正される請求項19の方法。

請求項21

アナログ信号の時間応答がフィルタの帯域幅の調整により修正される請求項19の方法。

請求項22

アナログ信号の時間応答がディジタル信号の大きさの変化に基づいて修正される請求項 19の方法。

請求項23

アナログ信号の時間応答がさらに時間応答調整回路の時間遅延及びスケーリング係数に基づいて修正される請求項22の方法。

請求項24

調整された信号がディジタル信号の変化に対応するオーバードライブ・パルスを含む請求項19の方法。

請求項25

可変利得要素;可変利得要素の利得を設定する利得制御ループであって、ディジタル制御信号を生成するループ制御回路、ディジタル制御信号を受信し、調整された信号を生成するためループ制御信号に接続された時間応答調整回路、調整された信号を受信し、変調器信号を生成するため時間応答調整回路に接続された変調器、変調器信号を受信し、アナログ制御信号を生成するため変調器に接続されたフィルタを含む利得制御ループを含み、可変利得要素の利得がアナログ制御信号に従って調整される受信器。

技術分野

0001

関連特許
この特許出願は、これと同日に出願され、参照文献によりここに組込まれた「通信ステム送信器アーキテクチャ(TRANSMITTERARCHITECTURESFOR COMMUNICATIONS SYSTEMS )」と題する米国特許出願に関係する。

0002

本発明は電子回路、特に調整可能な時間応答を有するアナログ信号を提供するインタフェース回路に関係する。

背景技術

0003

ディジタルアナログ変換インタフェース回路はアナログ回路素子を駆動するアナログ信号を提供するために多くの電子回路で一般に使用される。インタフェース回路は一般にディジタル回路からディジタル信号を受信し、そして アナログ信号を供給するために濾波される対応する中間信号を生成するパルス幅変調器(PWM)、またはパルス密度変調器(PDM)を使用する。このPWMまたはPDMはディジタル及びアナログ回路の間のインタフェースとして動作する。

0004

従来のPWMまたはPDMは一連のN-ビットディジタル値を含むディジタル信号を受信し、そして各々の値について対応する波形を生成する。各波形は所定の期間を有し、そして入力ディジタル値によって決定された、多数の高 ( 1 )及び低 ( 0 ) 値を含む。例えば、9ビットのPWMまたはPDMについて、入力ディジタル値は0から511までの範囲をとることができ、各波形は512のクロックサイクルの期間を有し、0〜511の高値を含む。128の入力ディジタル値は、例えば、128の高値、及び384の低値を有する波形に対応する。PWMについて、高値は各波形の開始時に共にグループ化され、PDMについては、高値は波形の中に或る程度無作為拡散される。実行を容易にするために、いくつかのPDMは擬似乱数的に高値を拡散する。波形は本来ディジタルであり、アナログ信号を生成するために濾波される。

0005

インタフェース回路の一つの一般応用は制御ループにある。例えば、通信システムにおける受信器または送信器について、インタフェース回路は搬送波追尾ループ、ビット・タイミング・ループ自動利得制御(AGC)ループ、バイアス制御ループ、パワー制御ループDCオフセット調整ループ、その他に使用できる。各々のこれらのループのために、ループ制御回路はそのループと関連するインタフェース回路内のPWMまたはPDMに供給されるディジタル制御信号を生成する。PWMまたはPDMはディジタル制御信号中の値に基づいて一連の波形を生成する。この波形は、制御要素(例えば、電圧制御発振器可変利得増幅器加算回路、等々)を駆動するために使用されるアナログ制御信号を生成するために濾波される。

0006

PWMまたはPDMと共に生成されたアナログ制御信号は一般に様々な仕様を満たすのに必要とされる。典型的な仕様はステップ入力に対する応答時間(即ち、整定時間) と、制御信号に関する脈動振幅を含む。多くの応用では応答時間が速くて、脈動量が少ないことが望ましい(もしくは必要である)。応答時間が速いと広帯域幅制御ループができ、入力条件の急速な変化に対する迅速な応答ができる。制御信号上の脈動雑音ノイズ)に対応し、そして脈動量が少ないことが一般により良い動作のために必要である。しかしながら、応答時間の速いことと脈動量が少ないことは矛盾する設計事項である。速い応答時間に最適化することは制御信号に関するさらに大きな脈動振幅を大抵はもたらすことになる。

0007

以上のように、小さな脈動振幅を保ちながら調整可能な時間応答を有する(即ち、より速い応答時間を得るための)インタフェース回路が非常に望まれる。

0008

本発明は調整可能な時間応答を有するアナログ信号を生成し、アナログ信号に、もし有れば、最小の脈動しか追加しないディジタル・アナログ変換インタフェース回路を提供する。インタフェース回路はディジタル信号を受信し、所望の時間応答特性(即ち、より速い応答時間)を得るためにディジタル信号を修正(または調整)し 、そして調整された信号をアナログ信号に変換する次の回路に調整された信号を供給する時間応答調整回路を含む。例えば、より速い応答時間を提供するために、時間応答調整回路はディジタル信号の変化に対応するオーバードライブパルスを加えることができる。オーバードライブ・パルスは、次々と、フィルタ応答を速くする次のフィルタについて追加駆動を行う。

0009

本発明の特定の実施例はディジタル信号をアナログ信号に変換するインタフェース回路を提供する。インタフェース回路は時間応答調整回路、変調器、及びフィルタを含む。時間応答調整回路はディジタル信号を受信して、調整された信号を生成する。変調器は時間応答調整回路に接続され、調整された信号を受信して、変調器信号を生成する。フィルタは変調器に接続され、変調器信号を受信して、アナログ信号を生成する。アナログ信号は時間応答調整回路によって修正される時間応答を有する。実施例では、時間応答調整回路は利得要素遅延素子、及び加算器を含む。利得要素はディジタル信号を受信し、スケーリング係数によってスケーリングする。遅延素子はディジタル信号を受信し、時間遅延器により遅延させる。加算器は利得要素と遅延素子に接続される。加算器は調整された信号を生成するためにスケーリングされた(または、増大された)信号から遅延信号引算する。

0010

発明の別の特定の実施例はアナログ信号の時間応答を修正する方法を提供する。その方法は、(1)ディジタル信号を受信する;(2)ディジタル信号とディジタル信号の変化に基づいて調整された信号を生成する;(3)調整された信号に基づいて変調器信号を生成する;及び(4)アナログ信号を得るために変調器信号を濾波することを含む。アナログ信号は、例えば、ディジタル信号の大きさの変化に基づいて修正される時間応答を有する。この修正は調整された信号に現われ、例えば、ディジタル信号中の変化に対応するオーバードライブ・パルスを含むことがある。

0011

本発明は、例えば、受信器または送信器の制御ループを含む様々な応用に使用することができる。

0012

前述のものは、この発明の他のものと共に、以下の仕様、特許請求項、添付図面を参照してさらに明白になるであろう。

図面の簡単な説明

0013

図1は、通信システムの送受信機の実施例のブロック図を示す。
図2Aは、従来の制御ループの一部を示すブロック図である。
図2Bは、本発明のインタフェース回路を含む制御ループの一部を示すブロック図である。
図3Aは、本発明のインタフェース回路の特定の実施例の図を示す。
図3Bは、本発明のインタフェース回路の特定の実施例の図を示す。
図3Cは、時間応答調整回路の特定の実施例の図を示す。
図4Aは、従来のインタフェース回路のステップ応答プロットを示す。
図4Bは、本発明の時間応答調整回路を使用するインタフェース回路のステップ応答のプロットを示す。
図5は、本発明の時間応答調整回路の特定の実施例の図を示す。
図6は、一次シグマ-デルタ変調器の特定の実施例の図を示す。
図7は、本発明のインタフェース回路の特定の実施例の図を示す。
図8Aは、オーバードライブ・パルスがクリップされない場合のステップ応答のプロットを示す。
図8Bは、オーバードライブ・パルスがクリップされる場合のステップ応答のプロットを示す。
図8Cは、特定のインタフェース回路の実施について全ての可能な入力ディジタル値に関するピーク対ピーク脈動振幅のプロットを示す。
図8Dは、特定のインタフェース回路の実施について全ての可能な入力ディジタル値に関するピーク対ピーク脈動振幅のプロットを示す。

詳細な説明

0014

本発明のインタフェース回路はアナログ回路を制御するアナログ信号を生成し、またはアナログ回路に相互接続するための様々な応用に使用できる。例えば、インタフェース回路は様々な制御ループに使用されるアナログ制御信号を生成するために使用できる。インタフェース回路はまた基準電圧、整形された波形、及び他の信号を生成するためにも使用できる。

0015

図1は通信システムの送受信器100の実施例のブロック図を示す。セルラ電話HDTVケーブルテレビジョン、その他のものを含め、図1において示された受信器及び送信器は様々な応用に使用できる。

0016

受信路内で、送信信号(即ち、基地局からの)はアンテナ112によって受信され、デュプレクサ114を経由し、可変減衰器116により減衰され、そして低雑音増幅器118及びスイッチ120の並列回路に供給される。必要な利得に応じて、その信号は増幅器118により増幅されるか、またはスイッチ120を介して迂回されるかのいずれかである。増幅器118の出力からの信号はそれからフィルタ122によって濾波され、そして低雑音増幅器124及びスイッチ126の第2の並列回路に供給される。さらに、必要な利得に応じて、その信号は増幅器124によって増幅されるか、またはスイッチ126を介して迂回されるかのいずれかである。それから、増幅器124の出力からの信号は局部発振器(LO)を使用してその信号を中間周波数(IF)にダウンコンバートするミキサ128に位相固定ループPLL)回路130から供給される。局部発振器は電圧制御温度補償水晶発振器VCTCXO)132からの参照クロック位相が固定される。

0017

ミキサ128からのIF信号バンドパス帯域通過)フィルタ134によって濾波され、可変利得増幅器(VGA)136により増幅され、そしてミキサ140a及び140bに供給される。ミキサ140a及び140bは位相シフタ142からの同位相正弦波、及び受信器IF位相固定ループ(Rx IFPLL)からの直交位相正弦波をもつIF信号をそれぞれダウンコンバートする。各ミキサ140a及び140bからのベースバンド信号ローパス・フィルタ146により濾波され、加算器148によりDCオフセット調整され、そしてアナログディジタル変換器ADC)150により標本化される。ADC150a及び150bからのディジタル標本は出力データ及び必要な制御信号を生成するためにその標本を処理する信号処理装置160に供給される。

0018

送信路内で、信号処理装置160からの送信データ標本はそのデータ標本に対応するアナログ・ベースバンド信号を生成するディジタル・アナログ変換器162a及び162bに供給される。DAC162a及び162bの各々からのアナログ信号はフィルタ164により濾波され、ミキサ166に供給される。ミキサ166a及び166bは濾波されたベースバンド信号を位相シフタ142からの同位相正弦波、及び送信器IF位相固定ループ(Tx IFPLL)172からの直交位相正弦波をもつIF信号にそれぞれアップコンバートする。ミキサ166aからの同位相信号、及びミキサ166bからの直交位相信号は加算器172により合計される。その結果生じるIF信号は可変利得増幅器(VGA)174により増幅され、フィルタ176により濾波され、PLL130からの第2の局部発振器信号でミキサ178によりアップコンバートされる。ミキサ178からの高周波(RF)信号は駆動回路180により増幅され、デュプレクサ114を経由してアンテナ112を駆動する電力増幅器(PA)182によりさらにバッファ(緩衡)される。

0019

図1はまた送受信器内100の様々な制御ループを示す。例えば、受信信号路で、一以上の利得制御ループ減衰器116及びVGA136の利得を設定し(及びバイパスまたはLNA路間で選択することができる)、バイアス制御ループは増幅器118及び124のバイアス電流を設定し、周波数追尾ループはVCTCXO132の周波数を設定し、そしてDCオフセット・ループはフィルタ146からの濾波された信号をに相殺しようとする。特定の実施において、フィルタ146は、高DC利得を提供し、そして濾波された信号に大きなDCオフセットを潜在的に生成することができるアクティブ・フィルタである。オフセット補償された信号がADC150a及び150bの入力範囲内にあるように、DCオフセット・ループはフィルタ146 によって発生したDCオフセットを取り除く。送信信号路において、利得制御ループはVGA174の利得を設定する。他の送受信器の実施では、図1において示されたものより大きく、さらに少ない、または異なる制御ループを含むことができる。

0020

例として、信号対雑音比(SNR)特性の改善のため信号レベルを維持するように受信信号路内のVGA136の利得を設定するAGCループを考察する。受信信号があまりにも高ければ、AGCループはVGA利得を減少させる。代りに、受信信号があまりにも低ければ、AGCループはVGA利得を増加させる。AGCループは、ADCの入力でほぼ一定であるように、「所望の」信号レベル(すなわち、妨害信号レベルではない)を調整する。さもなければ、信号レベルがあまりに高いとADCによるクリッピングが生じ、信号レベルがあまりに低いと騒音レベルが増加し、双方ともSNRを減少させることになる。

0021

制御ループの制御部は一般にディジタル回路内(即ち、信号処理装置内)に実施される。ループ制御回路からのディジタル制御信号はそれから図 1 に示された様々な要素を駆動するために使用される対応するアナログ制御信号を生成するインタフェイス回路に供給される。ループ制御理論及びループ制御回路の実施は当技術分野において既知であり、ここでは述べない。

0022

各送受信器の設計は特定の要求項目をインタフェース回路の動作特性に負わせている。これらの要求は一般に各々の制御信号に関する応答時間及び脈動の量を含む。例えば、インタフェース回路の帯域幅は一般に制御ループの閉ループ帯域幅よりはるかに広い(即ち、3〜10倍広い ) 必要がある。これは、インタフェース回路が過度の位相を制御ループに加えず、ループ応答を歪めないようにするために必要とされる。さらに、制御信号における脈動は制御ループの動作特性を劣化させる雑音となる。この脈動は特定のループの要求によって定義される所定の振幅まで低減する必要がある。

0023

図2は従来の制御ループの一部のブロック図を示す。ループ制御回路210はインタフェース回路220に供給されるディジタル信号を生成する。インタフェース回路220内では、パルス幅変調器(PWM)または「従来の」PDM222はディジタル信号を受信し、ディジタル信号内の値に対応する一連の波形を生成する。ローパス・フィルタ224はアナログ制御信号を供給するために波形を受信及び濾波する。図2Aにおけるループ制御回路210は、図1に示され、上で述べられたどのループについてのループ制御回路であってもよい。

0024

インタフェース回路220は従来のPWM及びPDMと関連するいくつかの欠点がある。ディジタル信号における各ディジタル値について、PWMはそのディジタル値に対応する特定の波形を生成する。N-ビットPWMについて、2Nクロック・サイクルはN-ビット値を表すのに必要とされ、2Nクロック・サイクルの期間を有するPWM波形になる。各波形について高(「1」)及び低(「0」)値の数は入力ディジタル値によって決定される。PWM からの高値は一般に共にグループ化される例えば、128のディジタル値は512クロック・サイクルの最初の128について高いPWM波形に対応する。この実施はPWM波形の期間に対応する周期性、または2Nクロック・サイクルの周期性を有するアナログ信号をもたらす結果となる。

0025

パルス幅及びパルス密度変調器の重要な特性は高値が波形の中で一様な間隔になるとき脈動の量が最小になることである。これは、変調器出力に接続されたフィルタ中のキャパシタコンデンサ)がそのとき高及び低値の各集合充電及び放電するために同じ時間量を有するからである。高値が一様な間隔にあるとき、その結果生じる電圧の全体の最小は低から高への移行直前に発生し、全体の最大は高から低への移行の直前に発生し、定常状態で脈動が最小量になる。高値が一様な間隔にないとき、キャパシタは、非対称的な充電及び放電時間を有し、定常状態脈動振幅が増加する結果となる。

0026

図2Bは本発明のインタフェース回路を含む制御ループの一部のブロック図を示す。ループ制御回路230はインタフェース回路240に供給されるディジタル信号を生成する。インタフェース回路240の中では、時間応答調整回路242はディジタル信号を受信し、そして以下に示すように、調整された時間応答をもつ「調整された」信号を生成する。シグマ-デルタ変調器244は調整された信号を受信し、調整された信号中の値に対応する一連の波形を含む変調器信号を生成する。ローパス・フィルタ246は波形を受信し、アナログ信号を供給するために濾波する。

0027

インタフェース回路を実施するために必要な部品の数を低減するため、インタフェース回路のいくつかの要素はディジタル・ハードウェア(即ち、信号処理装置160の中 ) に実施され、いくつかはアナログ部品を用いて実施される。制御される回路要素は一般には本来アナログであるので、アナログ部品はディジタル信号からアナログ信号を生成するために必要な信号処理を提供する。実施では、時間応答調整回路242及びシグマ-デルタ変調器244はシステムに必要とされる他の機能性をまた提供するディジタルIC中に集積化される。

0028

図3Aは本発明のインタフェース回路310の特定の実施例の図を示す。インタフェース回路310は時間応答調整回路312、一次シグマ-デルタ変調器314、及び二次ローパス・フィルタ316を含む。ディジタル信号は調整された信号を生成する時間応答調整回路312に供給される。実施例において、調整された信号はより速いまたは修正された応答時間を提供するディジタル信号に対する修正を含む。

0029

時間応答調整回路312の中で、ディジタル信号x[n]は利得要素320及び遅延要素322に供給される。利得要素320は固定またはプログラム可能であるスケーリング係数(Av)によりディジタル信号を一定の基準に決める。特定の実施例において、スケーリング係数は2である。遅延要素322もまた固定またはプログラム可能な時間期間だけディジタル信号を遅延する。スケーリング係数及び遅延の量はインタフェース回路が使用される特定の応用の要求に依存する。利得要素320からのスケーリングされた信号及び遅延要素322からの遅延信号はスケーリングされた信号から遅延信号を引算する加算器324に供給される。実施例において、加算器324は次のシグマ-デルタ変調器314の入力範囲内に入る、N-ビット値に出力を制限する飽和加算器である。加算器324からの調整された信号y[n]はシグマ-デルタ変調器314に供給される。

0030

シグマ-デルタ変調器314の中で、調整された信号はレジスタ332からの
N個の最下位ビット(LSB)と調整された信号を加える加算器330に供給される。加算器330からの(N+1)-ビット出力はレジスタ332に供給され、記憶される。レジスタ332からの最上位ビット(MSB)はフィルタ316に供給される変調器信号k[n]を含む。図3Aの実施例に示されたように、遅延要素322とレジスタ332の両者は同じクロック信号(CLK)によりクロック動作する。

0031

フィルタ316は、アナログ信号を生成するために、変調器314からの変調器信号を濾波する。図3Aに示された実施例において、フィルタ316は二個の抵抗器と二個のキャパシタを含む二次ローパス・フィルタである。

0032

図3Bは時間応答調整回路342aの別の特定の実施例の図を示す。インタフェース回路342aは図3Aのインタフェース回路312の利得要素320、遅延要素322、及び加算器324に対応する利得要素350、遅延要素352、及び加算器354を含む。インタフェース回路342aはさらに(Av−1)の利得を有する第二の利得要素356を含み、その回路入力と遅延要素352の間に接続される。利得要素356は加算器354からの調整された信号y[n]が遅延期間M*Ts後に遅延要素352により供給されたディジタル信号x[n]に等しくなるように適切な利得を提供する。

0033

図3Cは時間応答調整回路342bのさらに別の特定の実施例の図に示す。インタフェース回路342bは図3Bの利得要素350、遅延要素352、及び加算器354を含む。インタフェース回路342bはさらに利得要素350の出力に接続された非反転入力とその回路入力に接続された反転入力を有する第二の加算器358を含む。

0034

インタフェース回路342bは図3Bのそれと同じ伝達関数を提供する。

0035

時間応答調整回路
PWM、PDM、またはシグマ-デルタ変調器からの波形は本来ディジタルで
あり、所望のアナログ信号を供給するためアナログ・フィルタにより濾波される。通常、ディジタル信号のステップ変化によるアナログ信号のステップ応答はアナログ・フィルタによって決定される。広い帯域幅を有するフィルタはより速い応答時間を提供するが、アナログ信号ではより大きな脈動振幅をもたらす結果となる。このように、そのフィルタは受入れ可能な(即ち、脈動仕様を満たす)脈動振幅をもたらす結果になる最も高い可能な帯域幅に一般に設定される。このフィルタ帯域幅に関連する応答時間はそれからインタフェース回路で達成可能な最も速い可能な応答時間を表す。

0036

広いループ帯域幅を有する制御ループのようないくつかの応用について、従来のインタフェース回路により達成された応答時間は受入れられない。例えば、図1を参照して、送信AGCループにおける駆動回路180は速い転移時間を有するディジタル信号により制御される。駆動回路180は低利得状態と高利得状態の間で切換えられるので、信号路の利得は変化し、VGAの利得を調整することにより補償する必要がある。送信器(Tx)AGC制御信号が遅い応答時間をもてば(即ち、この制御信号を供給するアナログ・フィルタにより課された制約のため)、駆動回路180及びVGAの応答時間は「一致しない」。駆動回路180の利得が切換えられるとき、この不一致信号利得における衝突をもたらす結果となる。

0037

図4Aは従来のインタフェース回路のステップ応答のプロットを示す。ディジタル信号は時間t1で出発値から最終値まで転移する。フィルタの出力は、それに対して、t1のすぐ後で出発値(Vstart)から転移を開始し、漸近的に最終値(Vfinal)に近づく。時間t3で、ディジタル信号は再び変化し、その後そのフィルタはそれに従って応答する。

0038

図5は本発明の時間応答調整回路512の特定の実施例の図を示す。特定のフィルタについて、応答時間は時間応答調整回路により生成された信号(またはパルス)で変調器を一時的にオーバードライブすることにより増加(またはより速く)できる。時間応答調整回路512の中では、ディジタル信号は利得要素520及び遅延要素522に供給される。図5に示された実施例において、利得要素520は2のスケーリング係数によりディジタル信号x[n]をスケーリングし、遅延要素522はクロック信号(CLK)のMサイクルまでディジタル信号を遅延させる。スケーリング係数及び遅延期間はまたプログラム可能にできる。利得要素520からのスケーリングされた信号及び遅延要素522からの遅延信号は、スケーリングされた信号から遅延信号を減算する飽和加算器524に供給される。加算器524は調整された信号y[n]を N-ビット値に制限する。

0039

特定の実施例において、ディジタル信号x[n]は無符号の二進数である(即ち、9ビット実施については0から512の範囲を有する)。別の特定の実施例において、ディジタル信号x[n]は二の補数にある(即ち、9ビット実施では−256から255の範囲を有する)。ディジタル信号x[n] は遅延要素及び次の変調器を時間駆動するために使用されるクロック信号(CLK)よりはるかに遅い率で変化する。例えば、9ビット変調器についてディジタル信号は1/512のクロック信号の率、またはそれより遅い率で変化する。

0040

時間応答調整回路512は次のように作動する。Mが遅延クロック・サイクルの数で、Tsがクロック信号の周期である、M*Tsの所定の遅延期間について、時間応答調整回路512からの調整された信号y[n] は:
y[n]=2x[n]−x[n−M] 式(1)、または
y[n]x[n]+(x[n]−x[n−M] ) 式(2)
である、ただしx[n−M] はMクロック期間だけ遅延されたディジタル信号である。特定のnについて、y[n] は x[n] より大きいか等しい。実際、y[n] はこの遅延期間の間の x[n] の現在のディジタル値より大きい (x[n]−x[n−M] )である。遅延期間の終りに、一旦、x[n] の現在のディジタル値が遅延要素522から供給されると、加算器524からの出力はy[n] =x[n] になる。応答時間調整回路512は、ステップ変化(即ち、p[n]=△x[n]=x[n]−x[n−M])と同じ振幅を有する「オーバードライブ」パルス列p[n] をこのように生成する。各オーバードライブ・パルスは遅延要素によって決定されるM*Tsの持続期間を有する。

0041

変調器経由で時間応答調整回路と接続されたフィルタは電流と前の入力値の間の差(即ち、y[n]−y[n−1] )に応答する。時間応答調整回路512は(y[n]−y[n−1] ) =(x[n]−x[n−1] ) から (y[n]−y[n−1] )=2*(x[n]−x[n−1])までの遅延期間の間のフィルタ駆動を実質的に二倍にする。このさらに高いy[n] は、応答時間の速度を上げる、フィルタに対してさらに駆動を行う結果となるM*Ts時間後、遅延期間の終りでは、時間応答調整回路512は入力ディジタル値に対して何ら影響を与えず、y[n] はx[n] になる。

0042

図4Bは時間応答調整回路512を使用するインタフェース回路のステップ応答のプロットを示す。初めに、調整された信号は時間t1で出発値から新しい値に転移する。しかしながら、図4Bに示されたように、変調器は時間応答調整回路512によって(2Vfinal−Vstart)に対応する調整された値にオーバードライブされ、それはディジタル信号x[n−M] の変化の二倍である。フィルタからのアナログ信号は、t1のすぐ後、出発値(Vstart)から(2Vfinal−Vstart)に転移を始め、さらに速い割合でVfinal に到着する。アナログ信号は時間t4でVfinal に近づくので、オーバードライブ・パルスは除去され、調整された信号はVfinal に対応する値に戻る。その後フィルタは最終値Vfinal へ転移する。図4Bに示されたように、オーバードライブ・パルスは入力値の変化(△V =Vfinal−Vstart)に等しい振幅及び(t4−t1)の期間を有する。

0043

入力ディジタル信号のいくつかの変化について、図4Bに示されたように、オーバードライブ・パルスの振幅はディジタル信号の変化(即ち、p[n]=△x[n]=x[n]−x[n−M])と同じである。この結果は、(p[n]=Ax[n])の振幅を有するオーバードライブ・パルスを供給するため現在のディジタル値から十分なヘッドルーム(無歪限界)があるとき発生する。特に、(x[n−M]+2△x[n])が変調器の入力範囲の中に入れば、オーバードライブ・パルスの振幅はステップ変化に等しい。この条件を満たすディジタル信号の全ての変化について、応答時間の改善量は(理論的に)同じである。

0044

しかしながら、次の回路( 例えば、シグマ-デルタ変調器) の有効な入力範囲内に調整された信号y[n] を維持するため加算器524により行われた飽和のために、オーバードライブ・パルスの振幅はディジタル信号のいくらかの変化のため△x[n] より小さい。これは、△x[n] の振幅をもつオーバードライブ・パルスを供給するためx[n] の現在の値から不十分なヘッドルームがあるとき発生する。その後、オーバードライブ・パルスは利用可能なヘッドルームに関係した量によりクリップされる。パルス振幅がクリップされるとき、応答時間はパルス振幅がクリップされないときと同様に速くない。さらに応答時間を改善する(即ち速度を上げる)ために、オーバードライブ・パルスの期間を増加することができる。実施例において、オーバードライブ・パルスの期間はクリッピングの量に従って(Mの名目上のパルス期間から)増加する。例えば、半分(即ち、p[n]=0.5*△x[n] ) だけクリップされるパルスは四分の一(即ち、p[n]=0.75*△x[n] ) だけクリップされるパルスのそれより長い期間を有する。

0045

図8A及び8Bはアナログ信号におけるステップ応答に関するクリッピングの効果を示す。図8Aはオーバードライブ・パルスがクリップされない場合のステップ応答のプロットを示し、図8Bはオーバードライブ・パルスがクリップされる場合のステップ応答のプロットを示す。図8Aに対応する特定の実施について、オーバードライブ・パルスがクリップされないとき、オーバードライブ・パルスの期間は112チップ×8または11.4μsecであり、最終値の70%までのステップ応答時間凡そ10μsecである。同じ実施について、オーバードライブ・パルスが100パーセント(即ち、オーバードライブ・パルスは供給されない)でクリップされるとき、最終値の70%までのステップ応答時間は凡そ24μsecである。上で記したように、ステップ応答時間はクリッピングが発生するときオーバードライブ・パルスの期間を増加することによって改善できる。

0046

図3及び5に示されたように、応答時間は利得要素の利得または遅延要素の遅延量、または両者を調整することにより制御できる。特定の利得について、その遅延があまりにも短ければ、より短いオーバードライブ・パルスが生成され、時間応答調整回路は応答時間に対して比較的少ない影響しか与えない。その遅延がゼロ(M=0)であるとき、時間応答調整回路の出力は単にx[n] であり、影響力をもたない。応答時間の速度を上げるために、その遅延量はできる限り増加する。しかしながら、その遅延があまりにも長くなれば、あまりにも多くのオーバードライブによってアナログ信号は最終値をオーバシュートすることになり、それは多くの応用のために好ましくない結果となる。オーバシュートなしの最も速い可能な応答時間に帰着する遅延は、シミュレーションまたは計算によって、経験的に決定できる。

0047

同様に、特定の遅延期間M*Tsについて、利得要素の利得が小さい(即ち、1に近い ) ならば、さらに小さなオーバードライブ・パルスが生成され、時間応答調整回路が応答時間に与える影響は少ない。利得が1に設定されるとき、時間応答調整回路は応答時間に影響を与えない。

0048

実施例において、利得要素及び遅延要素は両者ともプログラム可能である。別の実施例において、利得遅延量はディジタル信号の変化量に基づいて調整される。例えば、さらに高い利得またはさらに長い遅延、または両者は大きな変化に対して使用され、そしてさらに低い利得またはさらに短い遅延、または両者はさらに小さな変化に対して使用される。さらに別の実施例において、入力ディジタル信号の各変化はオーバシュートなしの最も速い応答時間となるよう計画プログラム)された利得及び遅延値の集合と関連させることができる。

0049

図3及び5は本発明の時間応答調整回路の一実施例を示す。時間応答調整回路はディジタル回路で実施することができる。時間応答調整回路はランダムアクセスメモリ(RAM)または読出専用メモリ(ROM)といった、記憶素子で実施することができる。ディジタル値の特定の変化について、記憶素子は所望の時間応答特性(即ち、オーバシュートなしの最も速い応答時間)を提供する一連の値を提供する。

0050

本発明の時間応答調整機構はディジタル回路を用いて実施されると述べてきたが、本発明はまた処理装置(即ち、信号処理装置160)によって実行されるソフトウェアまたはマイクロコードにて実施することができる。また、時間応答調整機構はオーバードライブ・パルスがより速い応答時間を得るために生成される特定の応用について記述されてきた。本発明の時間応答調整機構は特別の波形特性を得るための時間応答を「波形整形する」といった、他の応用のために使用することができる。このように、本発明の時間応答調整機構は従来の変調器及びフィルタの組合せによって生成されたようなアナログ信号の時間応答特性に対する、或る及び全ての修正を網羅することを意図している。

0051

シグマ-デルタ変調器
シグマ-デルタ変調器はその入力で調整された信号y[n] に対応する一連の高及び低値(即ち、一連の出力波形)を含む変調器信号k[n] を供給する。高値は出力波形中に一様に分布している。変調器に接続されたフィルタのキャパシタは高及び低値の各集合を充電及び放電するのに同じ時間量を有するので、この特性はより小さな脈動振幅をもたらす結果になる。

0052

図6は一次シグマ-デルタ変調器600の特定の実施例を示す。N-ビットの調整された信号y[n] はレジスタ614からのN個の最下位ビット(LSB)とこの信号を合計する加算器612に供給される。加算器612からの最上位ビット(MSB)は、排他的OR(XOR)ゲート616の第一の入力に供給され、加算器612からのN個のLSBはレジスタ614に供給され、記憶される。極性制御信号(Polarity) はXORゲート616の第二の入力に供給される。XORゲート616は極性制御信号の状態(例えば、高=トグル、及び低=トグル無し)に応じて加算器612からのMSBの極性をトグルする。XORゲート616からの出力はその出力をクロック信号(CLK)と同期させるレジスタ618に供給される。レジスタ618からの出力はシグマ-デルタ変調器600からの変調器信号を含む。

0053

シグマ-デルタ変調器600は従来のPDMsの特性以上に改良された定常状態脈動動作特性を提供するために高値の間の間隔(スペーシング)を一様に分配する。解析によると、9ビット(N=9)の分解能をもつ、シグマ-デルタ変調器はより悪い場合のピーク対ピーク脈動振幅を約3ファクタ減少できることを示している。

0054

シグマ-デルタ変調器600はまた、過剰標本化(オーバーサンプリング)によって一様に脈動エネルギーを周波数内に拡散させるのに加えて、フィードバックを利用することにより脈動エネルギーを雑音整形する。雑音整形(ノイズ・シェーピング)によって、脈動エネルギーの大部分はより高い周波数に移動され、次のフィルタによって濾波され、それによって問題の濾波されないより低い周波数における脈動が少なくなる結果となる。シグマ-デルタ変調器600による雑音整形は次式で示される:
K(z)=z−1Y(z)+(1−z−1)EQ(z) 式(3)
ここで、Y(z)、K(z)、及びEQ(z)はそれぞれ変調器入力、変調器出力、及び量子化誤差のz−変換である。変調器伝達関数(HY(z)=K(z)/Y(z))は次式:
HY(z)=z−1 式(4)
により与えられ、量子化誤差関数HE(z)=K(z)/EQ(z))は次式:
HE(z)=(1−z−1) 式(5)
によって与えられる。z−1はDC周波数で1になり、fCLK/2で−1になるから、量子化誤差関数HE(z)はDC周波数ではゼロ利得(または無限の減衰)、より低い周波数では大きな減衰、及びより高い周波数では相対的には拡大する。量子化雑音はより低い周波数からフィルタリングがさらに容易に達成されるより高い周波数へ効果的に移動される。

0055

一次シグマ-デルタ変調器は有効な各入力ディジタル値について特定の波形を出力する。各波形は波形における高及び低値の配置に基づいて特定の脈動特性を有する。

0056

図8C及び8Dは二つの特定のインタフェース回路実施について全ての可能な入力ディジタル値に関するピーク対ピーク脈動振幅のプロットを示す。図8Cに示されたように、シグマ-デルタ変調器は9ビットの分解能を有する。脈動振幅は入力ディジタル値に応じて変わり、0及び511の極端な値の近くでは高くなることが注目される。5から508までの入力値について、さらに悪い場合の脈動振幅は図8Cでは1.7mVである。脈動振幅はフィルタリングを追加する(即ち、シグマ-デルタ変調器に接続されたフィルタの帯域幅を下げる)ことにより低減することができる。図8Cと同じインタフェース回路実施について、p1=624Hz及びp2=32.48kHzからp1=9.33kHz及びp2=54.34kHzに極を移行することによりフィルタ帯域幅が減少するとき、さらに悪い場合の脈動振幅は300μVに減少する。

0057

脈動特性は変調器の型、ローパス・フィルタの帯域幅、そしてまた変調器クロックの速度の関数である。1LSBの100%未満の脈動について、二次のRC-RCフィルタからのアナログ信号中の脈動の量は次の関係式

0058

または等価的に、

0059

に従い、ここでfc はフィルタのコーナー周波数である。これらの関係式から、シグマ-デルタ変調器のクロック周波数(fCLK ) の速度を上げることが脈動の量の対応する低減をもたらすことになる。脈動特性の改善は、アナログ・フィルタの帯域幅を増加させることにより、さらに速い応答時間との取引とすることができる。

0060

本発明は一次のシグマ-デルタ変調器に関連して記述されているが、さらに高次のシグマ-デルタ変調器(即ち、二次または三次の変調器)もまた使用することができる。一般に、高次のシグマ-デルタ変調器はフィルタリングがさらに容易に実行できるさらに高い周波数にさらに多くの帯域内量子化雑音を押し込む。シグマ-デルタ変調器の次数がアナログ・フィルタの次数より高ければ、帯域外量子化雑音は十分に濾波されないかもしれず、アナログ信号は、システムの動作特性を劣化させる多量の帯域外雑音を含むかもしれない。シグマ-デルタ変調器の次数は使用されるアナログ・フィルタの次数を考慮して選択される。

0061

本発明の時間応答調整回路はシグマ-デルタ変調器と共に使用するとき、改良された動作特性を提供することができる。しかしながら、時間応答調整回路はPWM、PDM、またはM-ビットDACとともにまた使用することができる。

0062

アナログ・フィルタ
一次ローパス・フィルタは一般に変調器から変調器信号を濾波するために使用される。一次フィルタ一個の抵抗器及び一個のキャパシタによって実施することができる。一次フィルタは部品数が少なくてすむが、応答時間及び脈動特性はいくつかの応用には満足されない。

0063

本発明に関連して、二次または高次フィルタはアナログ信号に関してさらに速い応答時間またはさらに小さな脈動量、または両方を提供するために使用することができる。一次ローパス・フィルタに対して二次ローパス・フィルタによる動作特性の改善は以下に記述される。特定の実施例において、3図Aに示されたように、二次フィルタは二個の抵抗器及び二個のキャパシタをもつRC-RCフィルタとして実施される。この実施は一次RCフィルタよりほんの僅かだけ複雑であるが、本発明の時間応答調整回路と組合せて使用するとき、非常に改良された動作特性を提供する。

0064

一次RCフィルタにより、かなりの動作範囲(即ち、フィルタの極の周波数fF=1/RCより高い周波数)で、脈動はRCフィルタの遮断周波数fp に比例する。これはRCフィルタの周波数応答の大きさが極の周波数を越えると1/fで低下するという事実に起因する。アナログ信号上の脈動は波形の周期性、またはfripple=fCLK/2N(fCLK は変調器をクロック動作させるために使用されるクロック信号の周波数)に等しい最低基本周波数を有する。

0065

二次ローパス・フィルタの一般的な伝達関数は以下のように表すことができる:

0066

ここで、それらの極は:

0067

により与えられる。図3Aに示された二次RC-RCローパス・フィルタについて、ζ>1、p1及びp2は実数、そして伝達関数は:

0068

になる。

0069

二個の極を有する二次フィルタについて、フィルタの周波数応答は第一の極と第二の極の周波数の間では1/fで、そして第二の極の周波数の後では1/f2 で低下する。脈動成分より低い(即ち、fp1、fp2 <fripple ) 二つの極の周波数を選択することによって、その脈動は40dB/decadeの傾斜で減衰し、それは一次フィルタで得られる20dB/decadeの傾斜より速い。そして脈動の改善はフィルタの応答時間の改善との取引にすることができる。特定の脈動要求を満たすため、異なった記述をすると、二次フィルタの極は一次フィルタの極よりさらに高く増大することができ、それにより脈動特性を犠牲にすることなくさらに速い応答時間が得られる結果になる。

0070

式(8)を参照して、自然周波数(固有周波数)ωn は二次フィルタの時間尺度を制御する。より小さな脈動振幅及びより速い応答時間に対する要求はこのパラメータに関して矛盾する要求を課する。二次フィルタについて、臨界減衰条件はオーバシュートなしの最も速いステップ応答に帰する。二次フィルタについて、臨界減衰条件は実軸上の同じ位置に在る極(またはp1=p2)に起因するζ=1に対して生じる。

0071

特定の脈動振幅に関して速い応答時間を必要とする応用において、RC-RCフィルタは臨界減衰条件(即ち、ζはできる限り1に近い)に近づけるように設計することができ、自然周波数ωn は特定の脈動特性により許せるだけ高く増加する。解析によると、二次の臨界減衰フィルタを使用することにより、フィルタの応答時間がLSBの30%の脈動振幅仕様に対する一次フィルタのそれより約10のファクタだけ速度を上げることができる。応答時間の改善はより小さな特定の脈動振幅に対してさらに大きい。

0072

応答時間のさらなる改善は高次フィルタ(例えば、三次、四次、またはより高次のフィルタ)の使用によって達成可能である。

0073

図3Aは抵抗器とキャパシタのみを含むフィルタの実施を示す。他の能動部品(例えば、インダクタ)を使用するフィルタもまた設計することができる。例えば、二次フィルタは一個のインダクタ及び一個のキャパシタを使用して設計することができるζ>1に限定されるRCフィルタと異なり、これらのフィルタの減衰指数ζはあらゆる値を取ることができるので、LCフィルタはさらに柔軟性がある。このように、LCフィルタはいくらかのオーバシュートでさらに速い応答時間を得るために、減衰以下(即ち、ζ<1)になるように設計することができ
る。このフィルタはまた当技術分野における既知の方法でアクティブ・フィルタとして実施することができる。様々なフィルタの実施は本発明の範囲内にある。

0074

インタフェース回路の特定の実施
図7は、例えば、CDMAセルラ電話の送信器のAGCループに使用される本発明のインタフェース回路710の特定の実施例の図を示す。インタフェース回路710は時間応答調整回路712、一次シグマ-デルタ変調器714、及び二次ローパス・フィルタ716を含む。

0075

時間応答調整回路712の中で、ディジタル信号x[n] は利得要素720及びレジスタ722に供給される。利得要素720は、2x[n] を生成するために二のスケーリング係数によってディジタル信号をスケーリングする。レジスタ722はバス上で遅延値(Delay_Val)によって決定される遅延の期間後ディジタル信号x[n] をラッチする。レジスタ722は新しい値がラッチされるまで古い値を保持する。カウンタ726は遅延値を与えられ、遅延値により指示された遅延期間以降レジスタ722にイネーブル信号を供給する。利得要素720からのスケーリングされた信号及び遅延要素722からの遅延信号はスケーリングされた信号から遅延信号を引算する加算器724に供給される。加算器724はシグマ-デルタ変調器714の入力範囲内に入るNビット値を有する調整された信号y[n] を生成する飽和加算器である。調整された信号はシグマ-デルタ変調器714に供給される。

0076

シグマ-デルタ変調器714は、N=9に関して、図6に示された変調器への
実施に類似している。ローパス・フィルタ716はアナログ信号を生成するために変調器714から変調器信号を濾波する。図7に示された実施例において、ローパス・フィルタ716は図3に示されたものと類似した二次RC-RCフィルタである。

0077

多くのセルラ電話は一以上の動作モードで動作する。例えば、二重帯域セルラ電話はディジタル・モードまたはアナログ・モードのいずれかで動作が可能である。ディジタル・モードは移動通信グローバル・システム(GSM(登録商標))信号といった符号分割多元接続(CDMA)信号または時間分割多元接続TDMAS)信号の送信が特色になり得る。アナログ・モードは周波数変調FM)信号または振幅変調(AM)信号の送信が特色になり得る。

0078

大抵の場合、ディジタル・モード及びアナログ・モードに対する必要条件は異なる。例えば、速い応答時間はディジタル(例えば、CDMA) モードにおいて必要とされ、さらに低い脈動振幅はアナログ( 例えば、FM)モードのために必要とされる。従って、アナログ・フィルタの帯域幅はディジタル・モードに対してはより速い応答時間を達成するためにより広く、アナログ・モード対してはより低い脈動振幅を得るためにより狭い。両方のモードにおいて動作するセルラ電話は両方のモードの仕様を満たすことが必要とされ、組合せ必要条件は二重モード電話の設計を複雑にする。

0079

図7に示されたように、フィルタ716はスイッチ750と直列に接続された追加のキャパシタ748を含み、その組合せはキャパシタ746と並列に接続される。ディジタル・モードにおいて、より広い帯域幅がより速い応答時間のために必要とされるとき、スイッチ750は開かれ、キャパシタ748はRC-RCフィルタの一部にはない。アナログ・モードにおいて、より狭い帯域幅がより小さな脈動振幅のために必要とされるとき、スイッチ750は閉じられ、キャパシタ748はさらに多くのキャパシタンスを提供するためにキャパシタ746と並列に接続される。特定の実施例において、次の値が抵抗器及びキャパシタについて選択される:R1=R2=1KΩ、C1=10nF、C2=5nF(CDMAモードに対して)、及びC3=120nF(FMモードに対して)。この実施に関して、同じ基本RC-RCフィルタ(R1=R2=1KΩ、C1=10nF、C2=5nF)は両方のモードで使用され、追加のキャパシタ748(C3=120nF)はアナログ・モードでキャパシタ746と並列に切換えられる。スイッチ750はバイポーラトランジスタ金属酸化膜半導体(MOS)ゲート、または他の回路要素によって実施することができる。

0080

異なる時間応答特性はまた変調器クロック(fCLK )について適切な周波数を選択することにより、ある程度、達成することができる。特定の実施において、9ビット変調器の実施に関して、CDMAモードではfCLK=19.6608MHz、そしてFMモードではfCLK=19.68MHzである。AGC制御ループについて、最低基本周波数(fCLK/512)は一般にCDMA及びFMモードの両方とも38.4KHzである。二次RCフィルタの極はRC-RCフィルタが脈動の仕様を満たすために十分な脈動減衰を与えるように選択される。FMモードについて、脈動の仕様は一般に満たすことがさらに難しく、FMのRC-RCフィルタはさらに多くの減衰を与えるように設計される。このように、FMのRC-RCフィルタの極は、脈動基本周波数がp1 より高い周波数にあり、40dB/decadeで減少するようにより低い周波数(例えば、p1=624Hz及びp2=32.48kHz)に設定される。CDMAモードについて、脈動フィルタリングに関する制限はさらに緩和され、より高い周波数(例えば、p1=9.33kHz及びp2=54.34kHz)に設定することを許容する。p1及びp2 の間に位置する最低基本周波数は20dB/decadeで減衰し、p1及びp2 より高い周波数における残留脈動基本周波数は40dB/decadeで減衰する。

0081

前述の好ましい実施例は当業者が本発明を為しまたは使用を可能にするために提供される。これらの実施例に対する種々の修正は当業者には直ちに明白であり、ここに定義された一般原理創意能力を用いることなく他の実施例に適用可能である。このように、本発明はこの中に示された実施例に限定されることを意図するものではなく、この中に開示された原理及び新規な特徴と一致する広範な領域に与えられるべきものである。

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