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技術 DCオフセットキャンセル回路

出願人 パナソニック株式会社
発明者 阿部敬之今村幸司佐藤多俊中村重紀
出願日 2014年11月28日 (5年7ヶ月経過) 出願番号 2014-241080
公開日 2015年8月6日 (4年10ヶ月経過) 公開番号 2015-144427
状態 特許登録済
技術分野 増幅器一般
主要キーワード 大信号特性 単体特性 MIMコンデンサ Nチャネル DC成分除去 参照電圧源 発振精度 出力コモンモード電圧
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重要な関連分野

この項目の情報は公開日時点(2015年8月6日)のものです。
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図面 (14)

課題

差動増幅回路大信号特性劣化させることがなく、またカレントリユース型差動増幅回路に用いた場合に当該増幅回路の特性の劣化を生じさせることがないDCオフセットキャンセル回路を提供する。

解決手段

LPF102,103を、それぞれ、差動増幅回路101の出力側に配置して、差動増幅回路101の第1出力端からの出力信号Voutnに含まれる交流成分を除去し、第2出力端からの出力信号Voutpに含まれる交流成分を除去し、交流成分を除去した出力信号Voutnのローパスフィルタ電圧VLPFoutnを比較器104の1つの入力端に出力し、また交流成分を除去した出力信号Voutpのローパスフィルタ電圧VLPFoutpを比較器105の1つの入力端に出力する。

概要

背景

近年、WPAN(Wireless Personal Area Network)やワイヤレスセンサーネットワークといったネットワークが注目されている。これらのネットワークを構築するためには小型かつ低消費電力無線端末が必須である。無線端末には多くの差動増幅回路が組込まれているため、当該回路低消費電力化が求められている。
差動増幅回路の低消費電力化を図るためには、電源低電圧化に対応でき、消費電流が小さくても高い増幅率を得ることが可能な構成が求められている。例えば、非特許文献1に記載されているカレントリユース増幅回路は上記条件に適合している。

カレントリユース型差動増幅回路に代表される差動増幅回路は、差動対の関係にあるFETそれぞれの特性のバラツキによって、出力電圧直流成分(以下、“DC成分”と呼ぶ)がそれぞれ異なる値となる。この異なる値のDC成分の差はDCオフセットと呼ばれる。DCオフセットは差動増幅回路の性能指標である線形性や増幅率の低下以外に、差動増幅回路が組み込まれた無線端末などのシステム性能劣化を誘発する。

差動増幅回路には、DCオフセットをキャンセルするDCオフセットキャンセル回路を備えるものがある。例えば、特許文献1、2に記載されたものがある。特許文献1に記載されたDCオフセットキャンセル回路は、差動増幅回路の出力電圧と参照電圧を比較した後、その結果に含まれる交流成分を除去し、その結果を基に差動増幅回路の出力電圧が参照電圧と等しくなるように、差動増幅回路に制御信号を出力するようにしている。差動増幅回路の出力電圧と参照電圧の比較結果に含まれる交流成分を除去する手段として、主にLPFローパスフィルタ)が用いられる。
一方、特許文献2に記載されたDCオフセットキャンセル回路は、差動増幅回路のそれぞれの出力のDC成分を抽出し、抽出した各DC成分からDCオフセットを除去するようにしている。

概要

差動増幅回路の大信号特性を劣化させることがなく、またカレントリユース型差動増幅回路に用いた場合に当該増幅回路の特性の劣化を生じさせることがないDCオフセットキャンセル回路を提供する。LPF102,103を、それぞれ、差動増幅回路101の出力側に配置して、差動増幅回路101の第1出力端からの出力信号Voutnに含まれる交流成分を除去し、第2出力端からの出力信号Voutpに含まれる交流成分を除去し、交流成分を除去した出力信号Voutnのローパスフィルタ電圧VLPFoutnを比較器104の1つの入力端に出力し、また交流成分を除去した出力信号Voutpのローパスフィルタ電圧VLPFoutpを比較器105の1つの入力端に出力する。

目的

本開示は、係る事情に鑑みてなされたものであり、差動増幅回路の大信号特性を劣化させることがなく、またカレントリユース型差動増幅回路を用いた場合に当該増幅回路の特性の劣化を生じさせることがないDCオフセットキャンセル回路を提供する

効果

実績

技術文献被引用数
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請求項1

差動増幅回路に用いられるDCオフセットキャンセル回路であって、前記差動増幅回路の第1出力端電圧が入力される第1ローパスフィルタと、前記第1ローパスフィルタの出力と参照電圧源により生成される参照電圧が入力され、出力が前記差動増幅回路の第1出力DC電圧制御端子に入力される第1比較器と、前記差動増幅回路の第2出力端の電圧が入力される第2ローパスフィルタと、前記第2ローパスフィルタの出力と前記参照電圧源により生成される参照電圧が入力され、出力が前記差動増幅回路の第2出力DC電圧制御端子に入力される第2比較器と、を備えるDCオフセットキャンセル回路。

請求項2

前記第1ローパスフィルタ及び前記第2ローパスフィルタは、それぞれ、1段、もしくは複数段で構成される請求項1に記載のDCオフセットキャンセル回路。

請求項3

前記第1ローパスフィルタ及び前記第2ローパスフィルタは、それぞれ、抵抗とコンデンサを有する請求項1又は請求項2に記載のDCオフセットキャンセル回路。

請求項4

前記抵抗は、受動素子もしくは能動素子であり、前記コンデンサは、受動素子もしくは能動素子である請求項3に記載のDCオフセットキャンセル回路。

請求項5

前記第1ローパスフィルタ及び前記第2ローパスフィルタは、それぞれ、インダクタとコンデンサを有する請求項1又は請求項2に記載のDCオフセットキャンセル回路。

請求項6

前記インダクタは、受動素子で構成された受動インダクタもしくは能動素子で構成された能動インダクタであり、前記コンデンサは、受動素子もしくは能動素子である請求項5に記載のDCオフセットキャンセル回路。

請求項7

前記第1ローパスフィルタ及び前記第2ローパスフィルタは、それぞれ、オペアンプ又はトランスコンダクタンスアンプとコンデンサと抵抗を有する請求項1又は請求項2に記載のDCオフセットキャンセル回路。

請求項8

前記第1比較器及び前記第2比較器は、それぞれ、自己ゲートに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1FETと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第2FETと、前記第1FETのソースと前記第2FETのソースとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1FETのドレインと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第1FETのドレインに接続された第3FETと、前記第2FETのドレインと前記第2電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第3FETのゲートに接続された第4FETと、前記第1FETのゲートと前記第2FETのドレインとの間に接続された位相補償コンデンサを有し、前記第2FETのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項1ないし請求項7のいずれか1項に記載のDCオフセットキャンセル回路。

請求項9

前記第1比較器及び前記第2比較器は、それぞれ、自己のベースに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1BJTと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第2BJTと、前記第1BJTのエミッタと前記第2BJTのエミッタとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1BJTのコレクタと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第1BJTのコレクタに接続された第3BJTと、前記第2BJTのコレクタと前記第2電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第3BJTのベースに接続された第4BJTと、前記第1BJTのベースと前記第2BJTのコレクタとの間に接続された位相補償コンデンサを有し、前記第2BJTのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項1ないし請求項7のいずれか1項に記載のDCオフセットキャンセル回路。

請求項10

前記第1比較器及び前記第2比較器は、それぞれ、自己のゲートに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1FETと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第2FETと、前記第1FETのソースと前記第2FETのソースとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1FETのドレインと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第1FETのドレインに接続された第3FETと、前記第2FETのドレインと前記第2電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第3FETのゲートに接続された第4FETと、前記第1FETのゲートと前記第1電圧点との間に接続された位相補償コンデンサを有し、前記第2FETのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項1ないし請求項7のいずれか1項に記載のDCオフセットキャンセル回路。

請求項11

前記第1比較器及び前記第2比較器は、それぞれ、自己のベースに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1BJTと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第2BJTと、前記第1BJTのエミッタと前記第2BJTのエミッタとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1BJTのコレクタと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第1BJTのコレクタに接続された第3BJTと、前記第2BJTのコレクタと前記第2電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第3BJTのベースに接続された第4BJTと、前記第1BJTのベースと前記第1電圧点との間に接続された位相補償コンデンサを有し、前記第2BJTのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項1ないし請求項7のいずれか1項に記載のDCオフセットキャンセル回路。

請求項12

前記第1比較器及び前記第2比較器は、それぞれ、自己のゲートに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1FETと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第2FETと、前記第1FETのソースと前記第2FETのソースとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1FETのドレインと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第1FETのドレインに接続された第3FETと、前記第2FETのドレインと前記第2電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第3FETのゲートに接続された第4FETと、前記第2FETのドレインと前記第2電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第2FETのドレインに接続された第5FETを有し、前記第2FETのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項1ないし請求項7のいずれか1項に記載のDCオフセットキャンセル回路。

請求項13

前記第1比較器及び前記第2比較器は、それぞれ、自己のベースに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1BJTと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第2BJTと、前記第1BJTのエミッタと前記第2BJTのエミッタとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1BJTのコレクタと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第1BJTのコレクタに接続された第3BJTと、前記第2BJTのコレクタと前記第2電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第3BJTのベースに接続された第4BJTと、前記第2BJTのコレクタと前記第2電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第2BJTのコレクタに接続された第5BJTを有し、前記第2BJTのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする請求項1ないし請求項7のいずれか1項に記載のDCオフセットキャンセル回路。

請求項14

前記第1ローパスフィルタは、前記差動増幅回路の第1出力端の電圧が入力される第1ソースフォロア回路と、前記第1ソースフォロア回路の出力端に接続された第1コンデンサを有し、前記第2ローパスフィルタは、前記差動増幅回路の第2出力端の電圧が入力される第2ソースフォロア回路と、前記第2ソースフォロア回路の出力端に接続された第2コンデンサを有し、前記第1比較器及び前記第2比較器には、それぞれ、前記参照電圧原により生成される参照電圧が第3ソースフォロア回路を介して入力される請求項1に記載のDCオフセットキャンセル回路。

請求項15

前記第1ローパスフィルタは、前記差動増幅回路の第1出力端の電圧が入力される第1エミッタフォロア回路と、前記第1エミッタフォロア回路の出力端に接続された第1コンデンサを有し、前記第2ローパスフィルタは、前記差動増幅回路の第2出力端の電圧が入力される第2エミッタフォロア回路と、前記第2エミッタフォロア回路の出力端に接続された第2コンデンサを有し、前記第1比較器及び前記第2比較器には、それぞれ、前記参照電圧原により生成される参照電圧が第3エミッタフォロア回路を介して入力される請求項1に記載のDCオフセットキャンセル回路。

請求項16

前記第1ソースフォロア回路及び前記第2ソースフォロア回路及び前記第3ソースフォロア回路は、それぞれ、自己のゲートが電流バイアス電圧源に接続され、自己のソースが第1電圧点に接続された第1FETと、前記第1FETのドレインが、自己のソースに接続され、自己のドレインが前記第1電圧点とは異なる所定の電圧値をとる第2電圧点に接続され、自己のゲートが入力端子となる第2FETを有し、前記第1FETのドレインが出力端となる請求項14に記載のDCオフセットキャンセル回路。

請求項17

前記第1エミッタフォロア回路及び前記第2エミッタフォロア回路及び前記第3エミッタフォロア回路は、それぞれ、自己のベースが電流バイアス電圧源に接続され、自己のエミッタが第1電圧点に接続された第1BJTと、前記第1BJTのコレクタが、自己のエミッタに接続され、自己のコレクタが前記第1電圧点とは異なる所定の電圧値をとる第2電圧点に接続され、自己のベースが入力端子となる第2BJTを有し、前記第1BJTのコレクタが出力端となる請求項15に記載のDCオフセットキャンセル回路。

請求項18

前記第1ローパスフィルタは、前記第1ソースフォロア回路の出力端と第1電圧点との間に接続された前記第1コンデンサを有し、前記第2ローパスフィルタは、前記第2ソースフォロア回路の出力端と前記第1電圧点との間に接続された前記第2コンデンサを有する請求項14に記載のDCオフセットキャンセル回路。

請求項19

前記第1ローパスフィルタは、前記第1エミッタフォロア回路の出力端と第1電圧点との間に接続された前記第1コンデンサを有し、前記第2ローパスフィルタは、前記第2エミッタフォロア回路の出力端と前記第1電圧点との間に接続された前記第2コンデンサを有する請求項15に記載のDCオフセットキャンセル回路。

請求項20

前記第1ローパスフィルタ及び前記第2ローパスフィルタは、前記第1ローパスフィルタの出力端と前記第2ローパスフィルタの出力端との間に接続されたコンデンサを有する請求項1に記載のDCオフセットキャンセル回路。

技術分野

0001

本開示は、例えばカレントリユース型差動増幅回路に用いるDCオフセットキャンセル回路に関する。

背景技術

0002

近年、WPAN(Wireless Personal Area Network)やワイヤレスセンサーネットワークといったネットワークが注目されている。これらのネットワークを構築するためには小型かつ低消費電力無線端末が必須である。無線端末には多くの差動増幅回路が組込まれているため、当該回路低消費電力化が求められている。
差動増幅回路の低消費電力化を図るためには、電源低電圧化に対応でき、消費電流が小さくても高い増幅率を得ることが可能な構成が求められている。例えば、非特許文献1に記載されているカレントリユース型増幅回路は上記条件に適合している。

0003

カレントリユース型差動増幅回路に代表される差動増幅回路は、差動対の関係にあるFETそれぞれの特性のバラツキによって、出力電圧直流成分(以下、“DC成分”と呼ぶ)がそれぞれ異なる値となる。この異なる値のDC成分の差はDCオフセットと呼ばれる。DCオフセットは差動増幅回路の性能指標である線形性や増幅率の低下以外に、差動増幅回路が組み込まれた無線端末などのシステム性能劣化を誘発する。

0004

差動増幅回路には、DCオフセットをキャンセルするDCオフセットキャンセル回路を備えるものがある。例えば、特許文献1、2に記載されたものがある。特許文献1に記載されたDCオフセットキャンセル回路は、差動増幅回路の出力電圧と参照電圧を比較した後、その結果に含まれる交流成分を除去し、その結果を基に差動増幅回路の出力電圧が参照電圧と等しくなるように、差動増幅回路に制御信号を出力するようにしている。差動増幅回路の出力電圧と参照電圧の比較結果に含まれる交流成分を除去する手段として、主にLPFローパスフィルタ)が用いられる。
一方、特許文献2に記載されたDCオフセットキャンセル回路は、差動増幅回路のそれぞれの出力のDC成分を抽出し、抽出した各DC成分からDCオフセットを除去するようにしている。

0005

特開2007−243636号公報
特開2004−040157号公報

先行技術

0006

IEEE TRANSACTIONS ONMICROWAVETHEORY AND TECHNIQUES, VOL. 55, NO. 7, JULY 2007

発明が解決しようとする課題

0007

特許文献1に記載されたDCオフセットキャンセル回路に、差動増幅回路としてカレントリユース型増幅回路を用いた場合、当該増幅回路の出力電圧と参照電圧の比較結果に含まれる交流成分の除去に用いられるローパスフィルタが当該増幅回路の特性を劣化させてしまうという課題がある。

0008

また、特許文献2に記載されたDCオフセットキャンセル回路においては、参照電圧の入力端子が存在しないため、出力DC電圧を任意に決めることは困難であり、結果として大信号特性が劣化するという課題がある。この大信号特性の劣化は、超低消費電力増幅回路では顕著になる。

0009

本開示は、係る事情に鑑みてなされたものであり、差動増幅回路の大信号特性を劣化させることがなく、またカレントリユース型差動増幅回路を用いた場合に当該増幅回路の特性の劣化を生じさせることがないDCオフセットキャンセル回路を提供する。

課題を解決するための手段

0010

本開示のDCオフセットキャンセル回路は、差動増幅回路に用いられるDCオフセットキャンセル回路であって、前記差動増幅回路の第1出力端電圧が入力される第1ローパスフィルタと、前記第1ローパスフィルタの出力と参照電圧源により生成される参照電圧が入力され、出力が前記差動増幅回路の第1出力DC電圧制御端子に入力される第1比較器と、前記差動増幅回路の第2出力端の電圧が入力される第2ローパスフィルタと、前記第2ローパスフィルタの出力と前記参照電圧源により生成される参照電圧が入力され、出力が前記差動増幅回路の第2出力DC電圧制御端子に入力される第2比較器と、を備える。

発明の効果

0011

本開示によれば、差動増幅回路の大信号特性の劣化を抑制でき、またカレントリユース型差動増幅回路に用いた場合に当該増幅回路の特性の劣化を抑制できる。

図面の簡単な説明

0012

実施の形態1に係るDCオフセットキャンセル回路と該DCオフセットキャンセル回路を接続した差動増幅回路の回路構成例を示す回路図
実施の形態1に係るDCオフセットキャンセル回路を接続した差動増幅回路の入力端子における等価回路を示す回路図
実施の形態1に係るDCオフセットキャンセル回路を用いた差動増幅回路における増幅率の周波数特性を示す図
実施の形態1に係るDCオフセットキャンセル回路の構成部品であるローパスフィルタの回路構成例を示す図
実施の形態1に係るDCオフセットキャンセル回路の構成部品である比較器の回路構成例を示す回路図
実施の形態1に係るDCオフセットキャンセル回路の構成部品である比較器の変形例の回路構成を示す回路図
実施の形態2に係るDCオフセットキャンセル回路と該DCオフセットキャンセル回路を接続した差動増幅回路の回路構成例を示す回路図
実施の形態2に係るDCオフセットキャンセル回路の詳細な回路構成例を示す回路図
実施の形態2に係るDCオフセットキャンセル回路の変形例の詳細な回路構成例を示す回路図
非特許文献1に記載されたカレントリユース型差動増幅回路の回路構成を示す回路図
特許文献1に記載されたDCオフセットキャンセル回路と該DCオフセットキャンセル回路を接続した差動増幅回路の回路構成を示す回路図
従来のDCオフセットキャンセル回路を接続した差動増幅回路の入力端子における等価回路を示す回路図
従来のDCオフセットキャンセル回路を用いた差動増幅回路における増幅率の周波数特性を示す図

実施例

0013

以下、本開示の実施の形態について、図面を参照して説明する。

0014

(本開示の一形態を得るに至った経緯)
図10は、非特許文献1に記載されたカレントリユース型差動増幅回路の回路構成を示す回路図である。同図に示すカレントリユース型差動増幅回路は、各入力極において2つの入力信号増幅用のFET(Field Effect Transistor)901,903,902,904で構成されている。FET901及び902とFET903及び904は極性の異なるFETである。即ち、FET901及び902はNチャネル型のFETであり、FET903及び904はPチャネル型のFETである。

0015

FET901のドレインはFET903のドレインに接続されており、FET902のドレインはFET904のドレインに接続されている。入力端子909は、入力信号Vinpの入力用端子であり、この入力端子909から入力信号VinpがFET901のゲートに入力され、DC成分除去コンデンサ905を介してFET903のゲートに入力される。入力端子910は、入力信号Vinnの入力用の端子であり、この入力端子910から入力信号VinnがFET902のゲートに入力され、DC成分除去用コンデンサ906を介してFET904のゲートに入力される。出力DC制御端子913は、バイアス電圧Vbiaspの入力用の端子であり、この出力DC制御端子913からバイアス電圧Vbiaspが抵抗907を介してFET903のゲートに入力される。出力DC制御端子914は、バイアス電圧Vbiasnの入力用の端子であり、この出力DC制御端子914からバイアス電圧Vbiasnが抵抗908を介してFET904のゲートに入力される。

0016

FET901,903は、それぞれ固有トランスコンダクタンスを持ち、このトランスコンダクタンスと入力信号Vinpの交流電圧掛け合わせた量の交流電流を出力する。入力交流電圧(即ち、入力信号Vinp)に応じて変換された出力交流電流は、カレントリユース型差動増幅回路の出力抵抗(図示略)と掛け合わされることで電圧に変換されて、出力交流電圧として得られる。FET902,904は、FET901,903と同様に、それぞれ固有のトランスコンダクタンスを持ち、このトランスコンダクタンスと入力信号Vinnの交流電圧を掛け合わせた量の交流電流を出力する。入力交流電圧(即ち、入力信号Vinn)に応じて変換された出力交流電流は、カレントリユース型差動増幅回路の出力抵抗(図示略)と掛け合わされることで電圧に変換されて、出力交流電圧として得られる。

0017

カレントリユース型差動増幅回路に代表される差動増幅回路は、FETが通常構成の差動増幅回路の2倍存在するので、合計のトランスコンダクタンスが大きくなる。このため、通常構成の差動増幅回路と比べて増幅率が高いといえる。また、カレントリユース型差動増幅回路に代表される差動増幅回路は、差動対の関係である2つのFETのチャネル長チャネル幅は等しいサイズで設計される。しかし、製造過程においてFETのチャネル長とチャネル幅がばらついてしまい、その結果、出力端子915(図10参照)から出力される出力信号Voutn及び出力端子916から出力される出力信号Voutpの直流成分(DC成分)はそれぞれ異なる値となる。この異なる値のDC成分の差はDCオフセットと呼ばれる。DCオフセットは増幅回路の性能指標である線形性や増幅率の低下以外に、増幅回路が組み込まれた無線端末などのシステム性能の劣化を誘発する。

0018

このように差動増幅回路ではDCオフセットが生じてしまうことから、このDCオフセットをキャンセルする機能を有するDCオフセットキャンセル回路の開発が多く行われている(例えば、特許文献1を参照)。DCオフセットキャンセル回路の基本動作は、差動増幅回路の出力DC電圧(出力信号)が、ある電圧値となるように、差動増幅回路内の出力DC制御端子(例えば、図10の出力DC制御端子913,914)に入力するための制御信号(例えば、図10に示すバイアス電圧Vbiasp,Vbiasn)を出力する。

0019

図11は、特許文献1に記載されたDCオフセットキャンセル回路1015,1016とDCオフセットキャンセル回路1015,1016を接続した差動増幅回路1001の回路構成を示す回路図である。同図に示す差動増幅回路1001は、例えば図10に示すようなカレントリユース型差動増幅回路である。DCオフセットキャンセル回路1015は、比較器1002と、LPF(ローパスフィルタ)1004とから構成される。比較器1002は、出力信号Voutnと参照電圧Vrefを比較し、その結果を出力端子1011に出力する。この場合、出力信号Voutnは、入力端子1006に入力される入力信号Vinpを差動増幅回路1001が増幅し、出力端子1008に出力する信号である。また、参照電圧Vrefは、参照電圧源1017から参照電圧出力端子1010に出力される電圧である。

0020

LPF1004は、比較器1002の出力信号に含まれる交流成分を除去する。LPF1004から出力端子1013に出力されるバイアス電圧Vbiaspにより、出力端子1008に出力される出力信号Voutnの電圧値が参照電圧Vrefと等しくなるように制御され、結果としてDCオフセットが除去される。

0021

DCオフセットキャンセル回路1016は、DCオフセットキャンセル回路1015と同様に、比較器1003と、LPF(ローパスフィルタ)1005とから構成される。比較器1003は、出力信号Voutpと参照電圧Vrefを比較し、その結果を出力端子1012に出力する。この場合、出力信号Voutpは、入力端子1007に入力される入力信号Vinnを差動増幅回路1001が増幅し、出力端子1009に出力する信号である。また、参照電圧Vrefは、参照電圧源1017から参照電圧出力端子1010に出力される電圧である。

0022

LPF1005は、比較器1003の出力信号に含まれる交流成分を除去する。LPF1005から出力端子1014に出力されるバイアス電圧Vbiasnにより、出力端子1009に出力される出力信号Voutpの電圧値が参照電圧Vrefと等しくなるように制御され、結果としてDCオフセットが除去される。

0023

なお、特許文献2に記載されたDCオフセットキャンセル回路のように、差動増幅回路のそれぞれの出力DC情報を抽出し、抽出したDC成分からDCオフセットを除去するというDCオフセットキャンセル回路も存在する。

0024

ところで、図11に示すDCオフセットキャンセル回路1015,1016は、その構成要素であるLPF1004,1005が、図10の入力端子909,910から見た入力端子911,912の負荷となるため、差動増幅回路1001の特性を劣化させてしまう。図12は、入力端子909から入力端子911までの信号経路に関する等価回路を示す回路図である。同図に示す等価回路1102において、コンデンサ905、抵抗907、入力端子909,911は図10中のものと等しい。また、同図に示す等価回路1102において、LPF1004の等価回路を抵抗RLPF1103とコンデンサCLPF1104で表現している。

0025

等価回路1102において、入力信号Vinpから入力信号Vinp2への伝達関数は、Vinp2/Vinp=(CLPF*RLPF*C1*R1*s^2+C1(R1+RLPF)s)/(CLPF*RLPF*C1*R1*s^2+(C1*R1+C1*RLPF+CLPF*RLPF)s+1)となる。この伝達関数から、図10に示す差動増幅回路の単体特性では存在しなかった極周波数fp1(図13参照)、ゼロ点周波数fz1(図13参照)が生じる。そのため、差動増幅回路1001にDCオフセットキャンセル回路1015,1016を使用すると、図13の増幅率の周波数特性1101に示すような低域側の増幅率が大幅に低下する。低域側の増幅率が低下することで、差動増幅回路1001が組み込まれた無線端末において、差動増幅回路1001の低域側を補償する回路が必要となったり、無線端末の合計消費電力のうち多くを占める局部発振器発振精度を高める必要性が生じたりするため、無線端末の合計消費電力が著しく増加してしまう。

0026

一方、特許文献2のDCオフセットキャンセル回路は、参照電圧源の入力端子が存在しないため、出力信号Voutn,Voutpの電圧値を任意に決めることは困難であり、結果として大信号特性が劣化する。この大信号特性の劣化は、超低消費電力増幅回路では顕著になる。

0027

以下、差動増幅回路の低域側増幅率の低下や、当該増幅回路の組み込まれている無線端末の他回路に使用される消費電力の増加を抑制し、かつ大信号特性を劣化させることのないDCオフセットキャンセル回路について説明する。

0028

(実施の形態1)
図1は、実施の形態1に係るDCオフセットキャンセル回路115,116とDCオフセットキャンセル回路115,116を接続したカレントリユース型差動増幅回路(以下、単に「差動増幅回路」と呼ぶ)101の回路構成例を示す回路図である。同図に示すように、DCオフセットキャンセル回路115は、差動増幅回路101の第1出力端子108の電圧が入力されるLPF(第1ローパスフィルタ)102と、LPF102の出力と参照電圧源117により生成される参照電圧Vrefとが入力される比較器(第1比較器)104とを備える。比較器104の出力は、差動増幅回路101の第1出力DC電圧制御端子118に入力される。

0029

差動増幅回路101は、第1入力端子106に入力された入力信号Vinpを増幅し、出力信号Voutnを第1出力端子108に出力する。LPF102は、出力信号Voutnに含まれる交流成分を除去する。比較器104は、LPF102の出力端子111に出力される出力信号Voutnのローパスフィルタ電圧VLPFoutnと参照電圧源117から参照電圧出力端子110に出力される参照電圧Vrefとを比較し、その結果を出力端子113に出力する。比較器104から出力端子113に出力されるバイアス電圧(出力コモンモード電圧制御信号)Vbiaspにより、差動増幅回路101の第1出力端子108に出力される出力信号Voutnが参照電圧Vrefと等しくなるように制御される。その結果としてDCオフセットが除去される。

0030

DCオフセットキャンセル回路116は、差動増幅回路101の第2出力端子109の電圧が入力されるLPF(第2ローパスフィルタ)103と、LPF103の出力と参照電圧源117により生成される参照電圧Vrefとが入力される比較器(第2比較器)105とを備える。比較器105の出力は、差動増幅回路101の第2出力DC電圧制御端子119に入力される。

0031

差動増幅回路101は、第2入力端子107に入力された入力信号Vinnを増幅し、出力信号Voutpを第2出力端子109に出力する。LPF103は、出力信号Voutpに含まれる交流成分を除去する。比較器105は、LPF103の出力端子112に出力される出力信号Voutpのローパスフィルタ電圧VLPFoutpと参照電圧源117から参照電圧出力端子110に出力される参照電圧Vrefとを比較し、その結果を出力端子114に出力する。比較器105から出力端子114に出力されるバイアス電圧Vbiasnにより、差動増幅回路101の第2出力端子109に出力される出力信号Voutpが参照電圧Vrefと等しくなるように制御される。その結果としてDCオフセットが除去される。

0032

このような構成のDCオフセットキャンセル回路115,116によれば、差動増幅回路101が、図10に示すような差動増幅回路と同様の構成であった場合でも、LPF102,103は、入力端子909,910から見た入力端子911,912の負荷にならない。このため、入力端子909から入力端子911までの信号経路に関する等価回路は、図2に示す等価回路202のように表現することができる。この等価回路202において、入力信号Vinpから入力信号Vinp2への伝達関数は、Vinp2/Vinp=(C1*R1*s)/(1+C1*R1*s)となる。これにより、図3の増幅率の周波数特性201に示すように、従来のDCオフセットキャンセル回路1015,1016を用いた差動増幅回路1001で問題となった極周波数fp1とゼロ点周波数fz1(図13参照)が生じない。これにより、差動増幅回路101における低域側の増幅率は低下せず、差動増幅回路101自身の増幅率を実現できる。また、差動増幅回路101が組み込まれた無線端末内の他回路の消費電力増加を誘発せず、低消費電力システムの実現が可能となる。

0033

LPF102の信号入力端を差動増幅回路101の第1出力端子108に接続し、またLPF103の信号入力端を差動増幅回路101の第2出力端子109に接続したことで、LPF102,103が差動増幅回路101の出力負荷に影響を与えることになる。しかしながら、LPF102,103の抵抗値を、差動増幅回路101の出力抵抗に対し十分大きくすることで、差動増幅回路101の出力負荷への影響をほとんど無くすることができ、差動増幅回路101における増幅率の周波数特性が劣化することがない。DCオフセットキャンセル回路115,116による影響をほとんどなくすことにより、図3の増幅率の周波数特性201に示すような差動増幅回路101の増幅率を実現できる。

0034

図4は、実施の形態1に係るDCオフセットキャンセル回路115,116の構成部品であるLPF102,103の回路構成例を示す図である。同図に示すように、LPF102,103は、それぞれ3個のLPF301,302,303を縦続接続した3段で構成されている。LPF102,103それぞれの信号入力端子304には出力信号Voutnが入力され、信号出力端子305からはローパスフィルタ電圧VLPFoutnが出力される。LPF301〜303は、それぞれ抵抗とコンデンサで構成されている。LPFで使用する抵抗として、例えば、ポリシリコンなどの受動素子、もしくはFETなどのトランジスタに代表される能動素子が使用される。FETを抵抗として用いた場合、ポリシリコンなどの受動素子抵抗を利用した場合と比べて面積が小さくなることを期待できる。また、FETの抵抗を、p型FETのドレインとn型FETのドレインを接続し、p型FETのソースとn型FETのソースを接続し、そのドレイン端ソース端を抵抗端とし、これを利用することで大信号特性の向上が図れる。

0035

また、LPFで使用するコンデンサとして、例えば、MIM(Metal-Insulator-Metal)コンデンサやMOM(Metal-Oxide-Metal)コンデンサなどの受動素子、もしくはFETなどのトランジスタに代表される能動素子が使用される。FETをコンデンサとして用いた場合、面積が小さくなることを期待できる。

0036

なお、LPF301〜303をインダクタとコンデンサで構成してもよい。LPFで使用されるインダクタとして、例えば、金属配線などの受動素子で構成された受動インダクタ、もしくはFETなどのトランジスタで構成された能動インダクタが使用される。能動インダクタを用いた場合、受動インダクタを用いた場合と比べ、面積を小さくすることが期待できる。コンデンサはMIMコンデンサやMOMコンデンサなどの受動素子、もしくはFETなどのトランジスタに代表される能動素子である。期待できる効果に関しては上述した通りである。なお、上述したローパスフィルタは、オペアンプトランスコンダクタンスアンプとコンデンサと抵抗から構成されるアクティブフィルタであってもよい。

0037

実施の形態1に係るDCオフセットキャンセル回路115,116では、LPF102,103それぞれを3個のLPF301,302,303で3段構成としたが、段数に限定はなく例えば1段構成でもよい。

0038

図5は、実施の形態1に係るDCオフセットキャンセル回路115の構成部品である比較器104の回路構成例を示す回路図である。同図において、比較器104,105は、それぞれ、FET(第1FET)401と、FET(第2FET)402と、電流源405と、FET(第3FET)403と、FET(第4FET)404と、位相補償コンデンサ409とを有する。FET401のゲートには、LPF102又はLPF103の出力が入力される。FET402のゲートには、参照電圧源117から生成される参照電圧Vrefが入力される。電流源405の一端には、FET401のソースとFET402のソースとが共通にして接続され、他端には、第1電圧点グランド)が接続される。FET401のドレインと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点(電源)との間に、FET403のソース−ドレインが接続され、FET403のゲートがFET401のドレインに接続される。FET402のドレインと前記第2電圧点との間に、FET404のソース−ドレインが接続され、FET404のゲートがFET403のゲートに接続される。位相補償コンデンサ409は、FET401のゲートとFET402のドレインとの間に接続される。FET402のドレイン電圧を差動増幅回路101のバイアス電圧Vbiaspとする。

0039

比較器104において、FET401の入力端子406には、LPF102から出力されるローパスフィルタ電圧VLPFoutnが入力される。FET402の入力端子407には、参照電圧源117により生成される参照電圧Vrefが入力される。比較器104では、ローパスフィルタ電圧VLPFoutnと参照電圧Vrefの比較が行われる。ローパスフィルタ電圧VLPFoutnのほうが参照電圧Vrefと比べて大きければ、FET403及びFET404におけるゲート端410の電位が低下し、その結果、比較器104の出力端子408に出力されるバイアス電圧Vbiaspの電位が高くなる。バイアス電圧Vbiaspが高くなると、差動増幅回路101の出力電位が低下し、その結果、ローパスフィルタ電圧VLPFoutnの電位も低下する。最終的に、ローパスフィルタ電圧VLPFoutnの電位が参照電圧Vrefの電位とほぼ等しい電位となるよう比較器104が動作する。一方、ローパスフィルタ電圧VLPFoutnのほうが参照電圧Vrefと比べて小さければ、前記の動作と逆の電位変化となり、最終的な結果は前記結果に等しい。

0040

比較器105では、ローパスフィルタ103から出力されるローパスフィルタ電圧VLPFoutpと参照電圧源117により生成される参照電圧Vrefの比較が行われる。ローパスフィルタ電圧VLPFoutpのほうが参照電圧Vrefと比べて大きければ、FET403及びFET404のゲート端410の電位が低下し、その結果、比較器105の出力端子408に出力されるバイアス電圧Vbiasnの電位が高くなる。バイアス電圧Vbiasnが高くなると、差動増幅回路101の出力電位が低下し、その結果、ローパスフィルタ電圧VLPFoutpの電位も低下する。最終的に、ローパスフィルタ電圧VLPFoutpの電位が、参照電圧Vrefの電位とほぼ等しい電位となるよう比較器105が動作する。一方、ローパスフィルタ電圧VLPFoutpのほうが参照電圧Vrefと比べて小さければ、前記の動作と逆の電位変化となり、最終的な結果は前記結果に等しい。

0041

図5に示す比較器104,105の構成では増幅率が高くなるため、位相補償コンデンサ409を用いて発振しないような周波数特性にする必要がある。位相補償コンデンサ409は、入力端子406と出力端子408の間に接続される。
なお、位相補償コンデンサ409は、FET401のゲートとグランド(第1電圧点)との間、もしくはFET402のドレインとグランド(第1電圧点)との間に接続してもよいし、FET401のゲートと電源との間、もしくはFET402のドレインと電源との間に接続してもよい。
また、低電圧動作を可能とするために電流源405はなくてもよい。
また、FET401〜404の代わりにBJT(Bipolar Junction Transistor)などのトランジスタで構成してもよい。

0042

このように、実施の形態1に係るDCオフセットキャンセル回路115,116によれば、LPF102,103を、それぞれ、差動増幅回路101の出力側に配置して、差動増幅回路101の第1出力端からの出力信号Voutnに含まれる交流成分を除去し、第2出力端からの出力信号Voutpに含まれる交流成分を除去し、交流成分を除去した出力信号Voutnのローパスフィルタ電圧VLPFoutnを比較器104の1つの入力端に出力し、また交流成分を除去した出力信号Voutpのローパスフィルタ電圧VLPFoutpを比較器105の1つの入力端に出力する。これによって、差動増幅回路101の増幅率の周波数特性において、極周波数fp1及びゼロ点周波数fz1の発生がなく、差動増幅回路101における低域側の増幅特性の劣化を防止できる。そして、差動増幅回路101における低域側の増幅特性の劣化が生じないことから、それを補償する回路が不要となる。これにより、差動増幅回路101が組み込まれた無線端末内の他回路の消費電力増加を誘発せず、低消費電力システムの実現が可能となる。

0043

また、実施の形態1に係るDCオフセットキャンセル回路115(116)は、参照電圧源117の入力端子(参照電圧出力端子110)を有し、出力信号Voutn,Voutpの電圧値を任意に決めることができるので、大信号特性を劣化させることはない。

0044

(実施の形態1の変形例)
図6は、実施の形態1に係るDCオフセットキャンセル回路115,116の構成部品である比較器の変形例の回路構成を示す回路図である。同図において、第1比較器としての比較器104Aと、第2比較器としての比較器105Aは、それぞれ、FET(第1FET)501と、FET(第2FET)502と、電流源505と、FET(第3FET)503と、FET(第4FET)504と、FET(第5FET)509を有する。FET501のゲートには、LPF(第1ローパスフィルタ)102又はLPF(第2ローパスフィルタ)103の出力が入力される。FET502のゲートには、参照電圧源117から生成される参照電圧Vrefが入力される。電流源505の一端には、FET501のソースとFET502のソースとが共通にして接続され、他端には、第1電圧点(グランド)が接続される。FET501のドレインと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点(電源)との間に、FET503のソース−ドレインが接続され、FET503のゲートがFET501のドレインに接続される。FET502のドレインと前記第2電圧点との間に、FET504のソース−ドレインが接続され、FET504のゲートがFET503のゲートに接続される。FET502のドレインと前記第2電圧点との間に、FET509のソース−ドレインが接続され、FET509のゲートがFET502のドレインに接続される。FET502のドレイン電圧を差動増幅回路101のバイアス電圧Vbiaspとする。

0045

FET501の入力端子506には、ローパスフィルタ102から出力されるローパスフィルタ電圧VLPFoutnが入力される。FET502の入力端子507には、参照電圧源117により生成される参照電圧Vrefが入力される。比較器104Aでは、ローパスフィルタ電圧VLPFoutnと参照電圧Vrefの比較が行われる。ローパスフィルタ電圧VLPFoutnのほうが参照電圧Vrefと比べて大きければ、FET503及びFET504のゲート端510の電位が低下し、その結果、比較器104Aの出力端子508に出力されるバイアス電圧Vbiaspの電位が高くなる。バイアス電圧Vbiaspの電位が高くなると、差動増幅回路101の出力電位は低下し、その結果、ローパスフィルタ電圧VLPFoutnの電位も低下する。最終的に、ローパスフィルタ電圧VLPFoutnの電位が、参照電圧Vrefの電位とほぼ等しい電位となるよう、比較器104Aが動作する。一方、ローパスフィルタ電圧VLPFoutnのほうが参照電圧Vrefと比べて小さければ、前記の動作と逆の電位変化となり、最終的な結果は前記結果に等しい。

0046

比較器105Aでは、ローパスフィルタ103から出力されるローパスフィルタ電圧VLPFoutpと参照電圧源117により生成される参照電圧Vrefの比較が行われる。ローパスフィルタ電圧VLPFoutpのほうが、参照電圧Vrefと比べて大きければ、FET503及びFET504のゲート端510の電位が低下し、その結果、比較器105Aの出力端子508に出力されるバイアス電圧Vbiasnの電位が高くなる。バイアス電圧Vbiasnの電位が高くなると、差動増幅回路101の出力電位が低下し、その結果、ローパスフィルタ電圧VLPFoutpの電位も低下する。最終的に、ローパスフィルタ電圧VLPFoutpの電位が参照電圧Vrefの電位とほぼ等しい電位となるよう、比較器105Aが動作する。一方、ローパスフィルタ電圧VLPFoutpのほうが参照電圧Vrefと比べて小さければ、前記の動作と逆の電位変化となり、最終的な結果は前記結果に等しい。

0047

図6に示す比較器104A,105Aの構成では、FET509により増幅率が低く抑えられるため、位相補償コンデンサを必要としない。そのため、図5の比較器104,105の構成と比べて面積を小さくできる。
なお、低電圧動作を可能とするために電流源505はなくてもよい。
また、FETの代わりにBJTなどのトランジスタで構成してあってもよい。

0048

(実施の形態2)
図7は、実施の形態2に係るDCオフセットキャンセル回路621,622と該DCオフセットキャンセル回路621,622を接続した差動増幅回路601の回路構成例を示す回路図である。同図において、DCオフセットキャンセル回路621は、LPF(第1ローパスフィルタ)602と、比較器(第1比較器)604とから構成される。DCオフセットキャンセル回路622は、LPF(第2ローパスフィルタ)603と、比較器(第2比較器)605とから構成される。

0049

LPF602は、差動増幅回路601の第1出力端子608の電圧が入力されるソースフォロア回路(第1ソースフォロア回路)617と、ソースフォロア回路617の出力端に接続されたコンデンサ(第1コンデンサ)619とを有する。差動増幅回路601は、第1入力端子606に入力された入力信号Vinpを増幅し、出力信号Voutnを第1出力端子608に出力する。LPF602は、出力信号Voutnに含まれる交流成分を除去し、出力端子611にローパスフィルタ電圧VLPFoutnを出力する。参照電圧源616で生成された参照電圧Vrefは、ソースフォロア回路(第3ソースフォロア回路)615で参照電圧Vrefsfとなって、参照電圧出力端子610に出力される。

0050

LPF603は、差動増幅回路601の第2出力端子609の電圧が入力されるソースフォロア回路(第2ソースフォロア回路)618と、ソースフォロア回路618の出力端に接続されたコンデンサ(第2コンデンサ)620とを有する。差動増幅回路601は、第2入力端子607に入力された入力信号Vinnを増幅し、出力信号Voutpを第2出力端子609に出力する。LPF603は、出力信号Voutpに含まれる交流成分を除去し、出力端子612にローパスフィルタ電圧VLPFoutpを出力する。

0051

比較器604及び比較器605には、それぞれ、参照電圧原616により生成される参照電圧Vrefがソースフォロア回路615を介して入力される。比較器604は、ローパスフィルタ電圧VLPFoutnと参照電圧Vrefsfを比較し、その結果を出力端子613に出力する。比較器604から出力端子613に出力されるバイアス電圧Vbiaspにより、差動増幅回路601の第1出力端子608に出力される出力DC電圧が参照電圧Vrefと等しくなるように制御される。その結果としてDCオフセットが除去される。比較器605は、ローパスフィルタ電圧VLPFoutpと参照電圧Vrefsfを比較し、その結果を出力端子614に出力する。比較器605から出力端子614に出力されるバイアス電圧Vbiasnにより、差動増幅回路601の第2出力端子609に出力される出力DC電圧が参照電圧Vrefと等しくなるように制御される。その結果としてDCオフセットが除去される。なお、ソースフォロア回路615,617,618は、エミッタフォロア回路であってもよい。

0052

このような構成のDCオフセットキャンセル回路621,622によれば、差動増幅回路601が図10に示すような差動増幅回路であった場合でも、LPF602は、入力端子909から見た入力端子911の負荷にならず、またLPF603は、入力端子910から見た入力端子912の負荷にならない。そのため、入力端子909から入力端子911までの信号経路に関する等価回路は、実施の形態1に係るDCオフセットキャンセル回路115,116による結果と等しく、図2に示す等価回路202と等しい。そのため、入力信号Vinpから入力信号Vinp2への伝達関数は、Vinp2/Vinp=(C1*R1*s)/(1+C1*R1*s)となり、実施の形態1に係るDCオフセットキャンセル回路115,116と同様の理由で、差動増幅回路601における低域側の増幅率は低下せず、差動増幅回路601自身の増幅率を実現できる。その結果、差動増幅回路601が組み込まれた無線端末内の他回路の消費電力増加を誘発せず、低消費電力システムの実現が可能となる。

0053

また、LPF602,603をソースフォロア回路617,618にて構成しているため、差動増幅回路601の出力抵抗に比べ、ソースフォロア回路617,618の入力抵抗差動増幅率周波数範囲では十分に高く、差動増幅回路601の出力負荷としての影響がない。その結果、差動増幅回路601における増幅率の周波数特性は劣化せず、増幅率の周波数特性201に示すような、DCオフセットキャンセル回路621,622による影響のない差動増幅回路601自身の増幅率を実現できる。また、LPF602,603の入力抵抗は、LPF602,603のカットオフ周波数に依存しないため、実施の形態1に係るDCオフセットキャンセル回路115,116と比べてフレキシブルな設計が可能ともなる。なお、ソースフォロアの代わりにエミッタフォロアを用いても、同様のことが言える。

0054

図8は、実施の形態2に係るDCオフセットキャンセル回路621,622の詳細な回路構成例を示す回路図である。同図において、ソースフォロア回路617は、FET(第1FET)701と、FET(第2FET)704とを有する。FET701のゲートは、電流バイアス電圧源(図示略)に接続され、FET701のソースは、第1電圧点(グランド)に接続される。FET701のドレインが、FET704のソースに接続され、FET704のドレインが前記第1電圧点とは異なる所定の電圧値をとる第2電圧点(電源)に接続される。FET704のゲートが入力端子となり、FET701のドレインが出力端子611となる。FET704のゲートには、差動増幅回路601の出力信号Voutnが入力される。FET701のゲートには、端子707を介してバイアス電圧Vbiasが入力される。FET704がn型FETである場合、ソースフォロア回路617に入力される出力信号Voutnは、FET704の閾値Vth分DC成分が下がったローパスフィルタ電圧VLPFoutnとして、ソースフォロア回路617の出力端子611に出力される。p型FETの場合は出力信号VoutnのDC成分が略Vth分上がった信号が出力される。

0055

ソースフォロア回路617の出力端子611とグランドとの間にはコンデンサ(第1コンデンサ)619が接続されている。なお、このコンデンサ619は、ソースフォロア回路617の出力端子611と電源との間に接続することも可能である。コンデンサ619を接続することで、同相ノイズを除去し、コンデンサの総面積を削減することが期待できる。

0056

ソースフォロア回路618は、FET(第1FET)702と、FET(第2FET)705とを有する。FET702のゲートは、電流バイアス電圧源に接続され、FET702のソースが第1電圧点に接続される。FET702のドレインが、FET705のソースに接続され、FET705のドレインが前記第1電圧点とは異なる所定の電圧値をとる第2電圧点に接続される。FET705のゲートが入力端子となり、FET702のドレインが出力端子612となる。FET705のゲートには、差動増幅回路601の出力信号Voutpが入力される。FET702のゲートには、端子707を介してバイアス電圧Vbiasが入力される。FET705がn型FETである場合、ソースフォロア回路618に入力される出力信号Voutpは、FET705の閾値Vth分DC成分が下がったローパスフィルタ電圧VLPFoutpとして、ソースフォロア回路618の出力端子612に出力される。p型FETの場合は出力信号VoutpのDC成分がVth分上がった信号が出力される。

0057

ソースフォロア回路618の出力端子612とグランドとの間にはコンデンサ(第2コンデンサ)620が接続されている。なお、このコンデンサ620は、ソースフォロア回路618の出力端子612と電源との間に接続することも可能である。コンデンサ620を接続することで、同相ノイズを除去し、コンデンサの総面積を削減することが期待できる。

0058

ソースフォロア回路615は、FET(第1FET)703と、FET(第2FET)706とを有する。FET703のゲートは、電流バイアス電圧源に接続され、FET703のソースが第1電圧点に接続される。FET703のドレインが、FET706のソースに接続され、FET706のドレインが前記第1電圧点とは異なる所定の電圧値をとる第2電圧点に接続される。FET706のゲートが入力端子となり、FET703のドレインが参照電圧出力端子610となる。FET706のゲートには、参照電圧源616で生成された参照電圧Vrefが入力される。FET703のゲートには、端子707を介してバイアス電圧Vbiasが入力される。

0059

ソースフォロア回路615は、ローパスフィルタ電圧VLPFoutn,VLPFoutpと参照電圧Vrefsfを正確に比較するため、ソースフォロア回路617,618と同じ構成、同じサイズのFETで構成されている。ソースフォロア回路615を介して、ソースフォロア回路617,618と同様に変化した参照電圧VrefよりVth分変化した参照電圧Vrefsfが参照電圧出力端子610に出力される。

0060

ローパスフィルタ電圧VLPFoutn,VLPFoutpと参照電圧Vrefsfは比較器604,605にて比較され、その結果がバイアス電圧Vbiasp,Vbiasnとして出力端子613,614に出力される。バイアス電圧Vbiasp,Vbiasnにより、差動増幅回路601の出力DC電位が参照電圧Vrefsfと等しくなり、結果としてDCオフセットはキャンセルされる。
なお、ソースフォロアは、FETでなく、BJTで構成されたエミッタフォロアであってもよい。

0061

このように、実施の形態2に係るDCオフセットキャンセル回路621,622によれば、実施の形態1に係るDCオフセットキャンセル回路115,116と同様の効果が得られる。また、LPF602,603をソースフォロア回路617,618にて構成したので、差動増幅回路601における増幅率の周波数特性は劣化せず、DCオフセットキャンセル回路621,622による影響のない差動増幅回路601の増幅率を実現できる。また、LPF602,603の入力抵抗は、LPF602,603のカットオフ周波数に依存しないため、実施の形態1に係るDCオフセットキャンセル回路115,116と比べてフレキシブルな設計が可能である。

0062

(実施の形態2の変形例)
図9は、実施の形態2に係るDCオフセットキャンセル回路621,622の変形例の詳細な回路構成例を示す回路図である。実施の形態2に係るDCオフセットキャンセル回路621,622では、ソースフォロア回路617の出力端子611とグランドとの間にコンデンサ619を接続し、ソースフォロア回路618の出力端子612とグランドとの間にコンデンサ620を接続した。実施の形態2に係るDCオフセットキャンセル回路621,622の変形例では、LPF602の出力端とLPF603の出力端との間にコンデンサ801を接続した。このようにすることで、2個のコンデンサを有する実施の形態2に係るDCオフセットキャンセル回路621,622に比べてコンデンサの取付面積を1/2にすることができる。

0063

(本開示の一態様の概要
本開示の第1のDCオフセットキャンセル回路は、差動増幅回路に用いられるDCオフセットキャンセル回路であって、前記差動増幅回路の第1出力端の電圧が入力される第1ローパスフィルタと、前記第1ローパスフィルタの出力と参照電圧源により生成される参照電圧が入力され、出力が前記差動増幅回路の第1出力DC電圧制御端子に入力される第1比較器と、前記差動増幅回路の第2出力端の電圧が入力される第2ローパスフィルタと、前記第2ローパスフィルタの出力と前記参照電圧源により生成される参照電圧が入力され、出力が前記差動増幅回路の第2出力DC電圧制御端子に入力される第2比較器と、を備える。

0064

また、本開示の第2のDCオフセットキャンセル回路は、第1のDCオフセットキャンセル回路であって、前記第1ローパスフィルタ及び前記第2ローパスフィルタは、それぞれ、1段、もしくは複数段で構成される。

0065

また、本開示の第3のDCオフセットキャンセル回路は、第1又は第2のDCオフセットキャンセル回路であって、前記第1ローパスフィルタ及び前記第2ローパスフィルタは、それぞれ、抵抗とコンデンサを有する。

0066

また、本開示の第4のDCオフセットキャンセル回路は、第3のDCオフセットキャンセル回路であって、前記抵抗は、受動素子もしくは能動素子であり、前記コンデンサは、受動素子もしくは能動素子である。

0067

また、本開示の第5のDCオフセットキャンセル回路は、第1又は第2のDCオフセットキャンセル回路であって、前記第1ローパスフィルタ及び前記第2ローパスフィルタは、それぞれ、インダクタとコンデンサを有する。

0068

また、本開示の第6のDCオフセットキャンセル回路は、第5のDCオフセットキャンセル回路であって、前記インダクタは、受動素子で構成された受動インダクタもしくは能動素子で構成された能動インダクタであり、前記コンデンサは、受動素子もしくは能動素子である。

0069

また、本開示の第7のDCオフセットキャンセル回路は、第1又は第2のDCオフセットキャンセル回路であって、前記第1ローパスフィルタ及び前記第2ローパスフィルタは、それぞれ、オペアンプ又はトランスコンダクタンスアンプとコンデンサと抵抗を有する。

0070

また、本開示の第8のDCオフセットキャンセル回路は、第1ないし第7のいずれか1つのDCオフセットキャンセル回路であって、前記第1比較器及び前記第2比較器は、それぞれ、自己のゲートに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1FETと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第2FETと、前記第1FETのソースと前記第2FETのソースとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1FETのドレインと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第1FETのドレインに接続された第3FETと、前記第2FETのドレインと前記第2電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第3FETのゲートに接続された第4FETと、前記第1FETのゲートと前記第2FETのドレインとの間に接続された位相補償コンデンサを有し、前記第2FETのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。

0071

また、本開示の第9のDCオフセットキャンセル回路は、第1ないし第7のいずれか1つのDCオフセットキャンセル回路であって、前記第1比較器及び前記第2比較器は、それぞれ、自己のベースに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1BJTと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第2BJTと、前記第1BJTのエミッタと前記第2BJTのエミッタとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1BJTのコレクタと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第1BJTのコレクタに接続された第3BJTと、前記第2BJTのコレクタと前記第2電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第3BJTのベースに接続された第4BJTと、前記第1BJTのベースと前記第2BJTのコレクタとの間に接続された位相補償コンデンサを有し、前記第2BJTのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。

0072

また、本開示の第10のDCオフセットキャンセル回路は、第1ないし第7のいずれか1つのDCオフセットキャンセル回路であって、前記第1比較器及び前記第2比較器は、それぞれ、自己のゲートに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1FETと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第2FETと、前記第1FETのソースと前記第2FETのソースとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1FETのドレインと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第1FETのドレインに接続された第3FETと、前記第2FETのドレインと前記第2電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第3FETのゲートに接続された第4FETと、前記第1FETのゲートと前記第1電圧点との間に接続された位相補償コンデンサを有し、前記第2FETのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。

0073

また、本開示の第11のDCオフセットキャンセル回路は、第1ないし第7のいずれか1つのDCオフセットキャンセル回路であって、前記第1比較器及び前記第2比較器は、それぞれ、自己のベースに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1BJTと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第2BJTと、前記第1BJTのエミッタと前記第2BJTのエミッタとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1BJTのコレクタと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第1BJTのコレクタに接続された第3BJTと、前記第2BJTのコレクタと前記第2電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第3BJTのベースに接続された第4BJTと、前記第1BJTのベースと前記第1電圧点との間に接続された位相補償コンデンサを有し、前記第2BJTのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。

0074

また、本開示の第12のDCオフセットキャンセル回路は、第1ないし第7のいずれか1つのDCオフセットキャンセル回路であって、前記第1比較器及び前記第2比較器は、それぞれ、自己のゲートに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1FETと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第2FETと、前記第1FETのソースと前記第2FETのソースとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1FETのドレインと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第1FETのドレインに接続された第3FETと、前記第2FETのドレインと前記第2電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第3FETのゲートに接続された第4FETと、前記第2FETのドレインと前記第1電圧点との間に接続された位相補償コンデンサを有し、前記第2FETのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。

0075

また、本開示の第13のDCオフセットキャンセル回路は、第1ないし第7のいずれか1つのDCオフセットキャンセル回路であって、前記第1比較器及び前記第2比較器は、それぞれ、自己のベースに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1BJTと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第2BJTと、前記第1BJTのエミッタと前記第2BJTのエミッタとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1BJTのコレクタと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第1BJTのコレクタに接続された第3BJTと、前記第2BJTのコレクタと前記第2電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第3BJTのベースに接続された第4BJTと、前記第2BJTのコレクタと前記第1電圧点との間に接続された位相補償コンデンサを有し、前記第2BJTのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。

0076

また、本開示の第14のDCオフセットキャンセル回路は、第1ないし第7のいずれか1つのDCオフセットキャンセル回路であって、前記第1比較器及び前記第2比較器は、それぞれ、自己のゲートに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1FETと、自己のゲートに、前記参照電圧源から生成される参照電圧が入力される第2FETと、前記第1FETのソースと前記第2FETのソースとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1FETのドレインと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のソース−ドレインが接続され、かつ自己のゲートが前記第1FETのドレインに接続された第3FETと、前記第2FETのドレインと前記第2電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第3FETのゲートに接続された第4FETと、前記第2FETのドレインと前記第2電圧点との間に自己のソース−ドレインが接続され、かつ自己のゲートが前記第2FETのドレインに接続された第5FETを有し、前記第2FETのドレイン電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。

0077

また、本開示の第15のDCオフセットキャンセル回路は、第1ないし第7のいずれか1つのDCオフセットキャンセル回路であって、前記第1比較器及び前記第2比較器は、それぞれ、自己のベースに、前記第1ローパスフィルタ又は前記第2ローパスフィルタの出力が入力される第1BJTと、自己のベースに、前記参照電圧源から生成される参照電圧が入力される第2BJTと、前記第1BJTのエミッタと前記第2BJTのエミッタとを共通にして一端に接続し、他端を第1電圧点に接続した電流源と、前記第1BJTのコレクタと前記第1電圧点とは異なる所定の電圧値をとる第2電圧点との間に、自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第1BJTのコレクタに接続された第3BJTと、前記第2BJTのコレクタと前記第2電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第3BJTのベースに接続された第4BJTと、前記第2BJTのコレクタと前記第2電圧点との間に自己のエミッタ−コレクタが接続され、かつ自己のベースが前記第2BJTのコレクタに接続された第5BJTを有し、前記第2BJTのコレクタ電圧を前記差動増幅回路の出力コモンモード電圧制御信号とする。

0078

また、本開示の第16のDCオフセットキャンセル回路は、第1のDCオフセットキャンセル回路であって、前記第1ローパスフィルタは、前記差動増幅回路の第1出力端の電圧が入力される第1ソースフォロア回路と、前記第1ソースフォロア回路の出力端に接続された第1コンデンサを有し、前記第2ローパスフィルタは、前記差動増幅回路の第2出力端の電圧が入力される第2ソースフォロア回路と、前記第2ソースフォロア回路の出力端に接続された第2コンデンサを有し、前記第1比較器及び前記第2比較器には、それぞれ、前記参照電圧原により生成される参照電圧が第3ソースフォロア回路を介して入力される。

0079

また、本開示の第17のDCオフセットキャンセル回路は、第1のDCオフセットキャンセル回路であって、前記第1ローパスフィルタは、前記差動増幅回路の第1出力端の電圧が入力される第1エミッタフォロア回路と、前記第1エミッタフォロア回路の出力端に接続された第1コンデンサを有し、前記第2ローパスフィルタは、前記差動増幅回路の第2出力端の電圧が入力される第2エミッタフォロア回路と、前記第2エミッタフォロア回路の出力端に接続された第2コンデンサを有し、前記第1比較器及び前記第2比較器には、それぞれ、前記参照電圧原により生成される参照電圧が第3エミッタフォロア回路を介して入力される。

0080

また、本開示の第18のDCオフセットキャンセル回路は、第16のDCオフセットキャンセル回路であって、前記第1ソースフォロア回路及び前記第2ソースフォロア回路及び前記第3ソースフォロア回路は、それぞれ、自己のゲートが電流バイアス電圧源に接続され、自己のソースが第1電圧点に接続された第1FETと、前記第1FETのドレインが、自己のソースに接続され、自己のドレインが前記第1電圧点とは異なる所定の電圧値をとる第2電圧点に接続され、自己のゲートが入力端子となる第2FETを有し、前記第1FETのドレインが出力端となる。

0081

また、本開示の第19のDCオフセットキャンセル回路は、第17のDCオフセットキャンセル回路であって、前記第1エミッタフォロア回路及び前記第2エミッタフォロア回路及び前記第3エミッタフォロア回路は、それぞれ、自己のベースが電流バイアス電圧源に接続され、自己のエミッタが第1電圧点に接続された第1BJTと、前記第1BJTのコレクタが、自己のエミッタに接続され、自己のコレクタが前記第1電圧点とは異なる所定の電圧値をとる第2電圧点に接続され、自己のベースが入力端子となる第2BJTを有し、前記第1BJTのコレクタが出力端となる。

0082

また、本開示の第20のDCオフセットキャンセル回路は、第16のDCオフセットキャンセル回路であって、前記第1ローパスフィルタは、前記第1ソースフォロア回路の出力端と第1電圧点との間に接続された前記第1コンデンサを有し、前記第2ローパスフィルタは、前記第2ソースフォロア回路の出力端と前記第1電圧点との間に接続された前記第2コンデンサを有する。

0083

また、本開示の第21のDCオフセットキャンセル回路は、第17のDCオフセットキャンセル回路であって、前記第1ローパスフィルタは、前記第1エミッタフォロア回路の出力端と第1電圧点との間に接続された前記第1コンデンサを有し、前記第2ローパスフィルタは、前記第2エミッタフォロア回路の出力端と前記第1電圧点との間に接続された前記第2コンデンサを有する。

0084

また、本開示の第22のDCオフセットキャンセル回路は、第1のDCオフセットキャンセル回路であって、前記第1ローパスフィルタ及び前記第2ローパスフィルタは、前記第1ローパスフィルタの出力端と前記第2ローパスフィルタの出力端との間に接続されたコンデンサを有する。

0085

以上、図面を参照しながら各種の実施の形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

0086

本開示は、カレントリユース型差動増幅回路に有用である。例えば、ワイヤレスセンサーネットワークシステムにおける各無線端末用の差動増幅回路の低消費電力化に有用である。

0087

101,601差動増幅回路(カレントリユース型差動増幅回路)
102,103,301,302,303,602,603LPF
104,105,604,605比較器
106,606 第1入力端子
107,607 第2入力端子
108,608 第1出力端子
109,609 第2出力端子
110参照電圧出力端子
111,112,113,114,408,508 出力端子
611,612,613,614 出力端子
118 第1出力DC電圧制御端子
119 第2出力DC電圧制御端子
115,116,621,622DCオフセットキャンセル回路
117参照電圧源
304信号入力端子
305信号出力端子
401〜404,501〜504,509,701〜706FET
405,505電流源
406,407,506,507,909,911 入力端子
409位相補償コンデンサ
615,617,618ソースフォロア回路
619,620,801,905コンデンサ
707端子
907 抵抗

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