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技術 半導体集積回路、電子機器、固体撮像装置、撮像装置

出願人 ソニー株式会社
発明者 工藤義治
出願日 2015年4月20日 (5年7ヶ月経過) 出願番号 2015-085981
公開日 2015年8月6日 (5年3ヶ月経過) 公開番号 2015-144316
状態 特許登録済
技術分野 固体撮像素子 光信号から電気信号への変換
主要キーワード 接続部面積 遮蔽金属 トランジスタ破壊 電荷チャージ 最適プロセス アンプ電源電圧 マイクロパッド 制御用センサ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2015年8月6日)のものです。
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図面 (15)

課題

アナログ回路デジタル回路とが混在する半導体集積回路において、基板総面積の増加を抑制する。

解決手段

半導体集積回路1には、アナログ回路13およびアナログ回路13のアナログ出力信号デジタル変換するデジタル回路14が形成される。このうち、アナログ回路の一部19は第1半導体基板51に形成され、アナログ回路の残部37およびデジタル回路14は第2半導体基板53に形成される。第1半導体基板51と第2半導体基板53とは、基板接続部55により接続される。基板接続部55は、第1半導体基板51のアナログ回路の一部19により生成されたアナログ信号を、第2半導体基板53へ伝送する。

概要

背景

近年、多くのMOS型固体撮像装置は、光を光電変換するフォトダイオードを有する複数の画素回路と、各画素回路から出力された画素信号デジタル値へ変換して処理する信号処理回路とを有する。

この固体撮像装置などのように高機能化または高速化された半導体集積回路では、1個の半導体基板画素のフォトダイオードや、アナログ回路およびデジタル回路を配置する場合において、それぞれに使用する素子に対するプロセス要件の差が大きい。
その結果、半導体集積回路では、工程数の増大によるコスト増大、最適プロセスの違いによるセンサ特性劣化などを生じている。
これに対して、複数のチップを重ねた構造を有するいわゆる3次元LSI(Large Scale Integration)構造においては、異なるプロセスで製造したチップを積層して1つのLSIとして構成できる。その結果、3次元LSI構造では、上述した課題を解決することができる(特許文献1、2)。

概要

アナログ回路とデジタル回路とが混在する半導体集積回路において、基板総面積の増加を抑制する。半導体集積回路1には、アナログ回路13およびアナログ回路13のアナログ出力信号デジタル変換するデジタル回路14が形成される。このうち、アナログ回路の一部19は第1半導体基板51に形成され、アナログ回路の残部37およびデジタル回路14は第2半導体基板53に形成される。第1半導体基板51と第2半導体基板53とは、基板接続部55により接続される。基板接続部55は、第1半導体基板51のアナログ回路の一部19により生成されたアナログ信号を、第2半導体基板53へ伝送する。

目的

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

アナログ回路および前記アナログ回路から出力されたアナログ出力信号デジタル変換するデジタル回路のうちの、前記アナログ回路の一部が形成される第1半導体基板と、前記アナログ回路の残部および前記デジタル回路が形成される第2半導体基板と、前記第1半導体基板と前記第2半導体基板とを接続する基板接続部とを有し、前記基板接続部は、前記第1半導体基板の前記アナログ回路の一部により生成されたアナログ信号を、前記第2半導体基板へ伝送する半導体集積回路

請求項2

前記第1半導体基板は、前記アナログ回路の一部に含まれる第1トランジスタと、前記第1トランジスタおよび前記基板接続部に接続される出力端子とを有し、前記第2半導体基板は、前記基板接続部に接続される入力端子と、前記アナログ回路の残部に含まれ、前記入端子に接続される拡散層とを有する請求項1記載の半導体集積回路。

請求項3

前記拡散層は、前記アナログ回路の残部に含まれる第2トランジスタの拡散層である請求項2記載の半導体集積回路。

請求項4

前記第2トランジスタは、前記第1トランジスタの電流源であり、前記第1トランジスタは、当該第1トランジスタが形成される前記第1半導体基板とは別の半導体基板である前記第2半導体基板の前記第2トランジスタを負荷としたフォロワ回路を構成する請求項3記載の半導体集積回路。

請求項5

前記半導体集積回路は、光電変換素子を有し、画素信号を出力する複数の画素回路と、前記複数の画素回路に接続され、前記画素信号を伝播する出力信号線と、前記出力信号線に接続される電流源と、前記複数の出力信号線に接続され、前記出力信号線により伝播された前記画素信号をデジタル値へ変換する変換部とを有し、前記複数の画素回路は、前記アナログ回路の一部として前記第1半導体基板に形成され、前記電流源は、前記アナログ回路の残部として前記第2半導体基板に形成され、前記変換部は、前記デジタル回路として前記第2半導体基板に形成され、前記出力信号線は、前記基板接続部を含み、前記第1半導体基板から第2半導体基板まで形成される請求項1から4のいずれか一項記載の半導体集積回路。

請求項6

前記第1半導体基板に形成される各前記画素回路は、前記出力信号線にソースノードが接続され、前記第1トランジスタとして機能する第1電界効果トランジスタを有し、前記第2半導体基板に形成される前記電流源は、前記出力信号線にソースノードが接続され、前記第2トランジスタとして機能する第2電界効果トランジスタを有し、前記第1電界効果トランジスタは、前記第2電界効果トランジスタを負荷としたソースフォロワ回路を構成する請求項5記載の半導体集積回路。

請求項7

前記第2半導体基板は、前記第1半導体基板に形成された前記第1電界効果トランジスタのドレインに対して電源電圧を供給する電源部を有する請求項6記載の半導体集積回路。

請求項8

前記第2半導体基板は、前記第2トランジスタが前記第1半導体基板の前記複数の画素回路と重ならないように、前記第1半導体基板と重ねられ、前記第2トランジスタから放射された光が前記複数の画素回路へ入射し難い請求項5から7のいずれか一項記載の半導体集積回路。

請求項9

前記第1半導体基板と前記第2半導体基板とは、重ねられ、前記第2半導体基板に形成される前記第2トランジスタと前記第1半導体基板に形成される前記複数の画素回路との間に設けられ、前記第2トランジスタから放射された光が前記複数の画素回路へ入射し難くする遮光部を有する請求項5から7のいずれか一項記載の半導体集積回路。

請求項10

前記半導体集積回路は、電荷を生成する複数の光電変換素子と、前記複数の光電変換素子で発生した電荷を転送する転送部と、前記転送部により転送された電荷をデジタル値へ変換する変換部とを有し、前記複数の光電変換素子は、前記アナログ回路の一部として前記第1半導体基板に形成され、前記変換部は、前記デジタル回路として前記第2半導体基板に形成され、前記転送部は、前記基板接続部を含み、前記第1半導体基板から第2半導体基板まで形成される請求項1から4のいずれか一項記載の半導体集積回路。

請求項11

前記転送部は、前記第1半導体基板に形成され、前記複数の光電変換素子から発生した電荷を受け取って転送する第1転送部と、前記第1半導体基板において前記第1転送部にゲートが接続され、前記第1トランジスタとして機能する第1電界効果トランジスタと、前記第2半導体基板において前記第2トランジスタとして機能する第2電界効果トランジスタと、を有し、前記第1電界効果トランジスタは、前記第2電界効果トランジスタを負荷としたソースフォロワ回路を構成する請求項10記載の半導体集積回路。

請求項12

前記拡散層は、前記入力端子から入力されるアナログ信号の直流成分を除去するキャパシタの一方の電極として機能する請求項2記載の半導体集積回路。

請求項13

アナログ回路および前記アナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路が混在された半導体集積回路を有し、前記半導体集積回路は、前記アナログ回路の一部が形成される第1半導体基板と、前記アナログ回路の残部および前記デジタル回路が形成される第2半導体基板と、前記第1半導体基板と前記第2半導体基板とを接続する基板接続部とを有し、前記基板接続部は、前記第1半導体基板の前記アナログ回路の一部により生成されたアナログ信号を、前記第2半導体基板へ伝送する電子機器

請求項14

複数の光電変換素子を含むアナログ回路および前記アナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、前記複数の光電変換素子を含む前記アナログ回路の一部が形成される第1半導体基板と、前記アナログ回路の残部および前記デジタル回路が形成される第2半導体基板と、前記第1半導体基板と前記第2半導体基板とを接続する基板接続部とを有し、前記基板接続部は、前記第1半導体基板の前記アナログ回路の一部により生成されたアナログ信号を、前記第2半導体基板へ伝送する固体撮像装置

請求項15

光を集光する光学系と、前記光学系により集光された光を光電変換する複数の光電変換素子を有する固体撮像部とを有し、前記固体撮像部は、前記複数の光電変換素子を含むアナログ回路および前記アナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、前記複数の光電変換素子を含む前記アナログ回路の一部が形成される第1半導体基板と、前記アナログ回路の残部および前記デジタル回路が形成される第2半導体基板と、前記第1半導体基板と前記第2半導体基板とを接続する基板接続部とを有し、前記基板接続部は、前記第1半導体基板の前記アナログ回路の一部により生成されたアナログ信号を、前記第2半導体基板へ伝送する撮像装置

技術分野

0001

本発明は、アナログ回路およびデジタル回路が混在する半導体集積回路電子機器固体撮像装置撮像装置に関する。

背景技術

0002

近年、多くのMOS型固体撮像装置は、光を光電変換するフォトダイオードを有する複数の画素回路と、各画素回路から出力された画素信号デジタル値へ変換して処理する信号処理回路とを有する。

0003

この固体撮像装置などのように高機能化または高速化された半導体集積回路では、1個の半導体基板画素のフォトダイオードや、アナログ回路およびデジタル回路を配置する場合において、それぞれに使用する素子に対するプロセス要件の差が大きい。
その結果、半導体集積回路では、工程数の増大によるコスト増大、最適プロセスの違いによるセンサ特性劣化などを生じている。
これに対して、複数のチップを重ねた構造を有するいわゆる3次元LSI(Large Scale Integration)構造においては、異なるプロセスで製造したチップを積層して1つのLSIとして構成できる。その結果、3次元LSI構造では、上述した課題を解決することができる(特許文献1、2)。

先行技術

0004

特開2004−146816号公報
WO2006/129762号

発明が解決しようとする課題

0005

しかしながら、複数のチップを有する半導体集積回路では、それに実現される複数の回路ブロックが複数のチップに分けて形成されるために、半導体基板の総面積が増大してしまう。
たとえば、別の半導体基板に形成されたアナログ回路からアナログ信号が入力されるデジタル回路では、デジタル回路の入力端子パッドなどにより外部に露出することから、入力保護回路を追加する必要がある。

0006

このようにアナログ回路とデジタル回路とが混在する半導体集積回路では、これらの回路を複数の半導体基板に分けて形成する場合に、基板の総面積の増加を抑制することが求められている。

課題を解決するための手段

0007

本発明の第1の観点の半導体集積回路は、アナログ回路およびアナログ回路のアナログ出力信号デジタル変換するデジタル回路のうちの、アナログ回路の一部が形成される第1半導体基板と、アナログ回路の残部およびデジタル回路が形成される第2半導体基板と、第1半導体基板と第2半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第1半導体基板のアナログ回路の一部により生成されたアナログ信号を、第2半導体基板へ伝送する。

0008

第1の観点では、アナログ回路が第1半導体基板と第2半導体基板とに分けて形成される。
このため、第2半導体基板のアナログ回路の残部が第2半導体基板のデジタル回路の入力保護回路として機能する。
よって、第2半導体基板に、デジタル回路の入力保護回路を設ける必要がない。

0009

本発明の第2の観点の電子機器は、アナログ回路およびアナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路が混在された半導体集積回路を有する。半導体集積回路は、アナログ回路の一部が形成される第1半導体基板と、アナログ回路の残部およびデジタル回路が形成される第2半導体基板と、第1半導体基板と第2半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第1半導体基板のアナログ回路の一部により生成されたアナログ信号を、第2半導体基板へ伝送する。

0010

本発明の第3の観点の固体撮像装置は、複数の光電変換素子を含むアナログ回路およびアナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、複数の光電変換素子を含むアナログ回路の一部が形成される第1半導体基板と、アナログ回路の残部およびデジタル回路が形成される第2半導体基板と、第1半導体基板と第2半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第1半導体基板のアナログ回路の一部により生成されたアナログ信号を、第2半導体基板へ伝送する。

0011

本発明の第4の観点の撮像装置は、光を集光する光学系と、光学系により集光された光を光電変換する複数の光電変換素子を有する固体撮像部とを有する。固体撮像部は、複数の光電変換素子を含むアナログ回路およびアナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、複数の光電変換素子を含むアナログ回路の一部が形成される第1半導体基板と、アナログ回路の残部およびデジタル回路が形成される第2半導体基板と、第1半導体基板と第2半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第1半導体基板のアナログ回路の一部により生成されたアナログ信号を、第2半導体基板へ伝送する。

発明の効果

0012

本発明では、アナログ回路とデジタル回路とが混在する半導体集積回路を複数の半導体基板に分けて形成する場合における、基板の総面積の増加を抑制することができる。

図面の簡単な説明

0013

図1は、本発明の第1実施形態に係るCMOS(Complementary Metal Oxide Semiconductor)センサ方式の固体撮像装置のブロック図である。
図2は、図1の1列分の画素アレイ部およびカラム回路の回路図である。
図3は、図1の固体撮像装置の3次元構造の説明図である。
図4は、図3センサチップおよび信号処理チップに対する画素アレイ部およびカラム回路の振り分け方の説明図である。
図5は、図3のセンサチップおよび信号処理チップに対する1列分の画素アレイ部およびカラム回路の振り分け方の説明図である。
図6は、図3の信号処理チップに形成した画素アレイ部の電流源の説明図である。
図7は、比較例の固体撮像装置でのチップ分けの説明図である。
図8は、図2のセンサチップおよび信号処理チップの光学的構造の説明図である。
図9は、本発明の第2実施形態におけるセンサチップおよび信号処理チップの光学的構造の説明図である。
図10は、本発明の第3実施形態のセンサチップおよび信号処理チップに対する1列分の画素アレイ部およびカラム回路の振り分け方の説明図である。
図11は、本発明の第4実施形態のCCD(Charge Coupled Device)センサ方式の固体撮像装置の構成およびチップ振り分け方の説明図である。
図12は、図11垂直転送部の電荷転送側の端部のレイアウトの一例の説明図である。
図13は、本発明の第5実施形態に係る撮像装置のブロック図である。
図14は、アナログ信号の直流成分を除去する直流カット回路の説明図である。

実施例

0014

以下、本発明の実施の形態を図面に関連付けて説明する。
説明は以下の順に行う。
1.第1実施形態(CMOSセンサ方式の固体撮像装置の例。)
2.第2実施形態(固体撮像装置の光学的構造を変形した例。)
3.第3実施形態(固体撮像装置のチップ分けの変形例。)
4.第4実施形態(CCDセンサ方式の固体撮像装置の例。)
5.第5実施形態(撮像装置の例。)

0015

<1.第1実施形態>
[CMOSセンサ方式の固体撮像装置1の構成]
図1は、本発明の第1実施形態に係るCMOSセンサ方式の固体撮像装置1のブロック図である。
図1の固体撮像装置1は、タイミング制御回路11、行走査回路12、画素アレイ部13、カラム回路14、列走査回路15、水平走査出力信号線16、(Auto Gain Control)演算回路17、出力回路18を有する。

0016

画素アレイ部13は、半導体基板の一面に行列状に二次元配列された複数の画素回路19を有する。
複数の画素回路19は、1行毎に複数の行選択信号線20に接続される。複数の行選択信号線20は、行走査回路12に接続される。
また、複数の画素回路19は、1列毎に複数の列出力信号線21に接続される。複数の列出力信号線21は、カラム回路14に接続される。

0017

図2は、図1の1列分の画素アレイ部13およびカラム回路14の回路図である。
図2に示すように、1列に配列された複数の画素回路19は、1本の列出力信号線21に接続される。
図2の画素回路19は、フォトダイオード31、転送トランジスタ32、フローティングディフュージョンFD)33、増幅トランジスタ34、選択トランジスタ35、リセットトランジスタ36を有する。
転送トランジスタ32、増幅トランジスタ34、選択トランジスタ35、およびリセットトランジスタ36は、たとえば半導体基板に形成されたMOS(Metal Oxide Semiconductor)トランジスタである。

0018

フォトダイオード31は、入射光をその光量に応じた量の電荷(ここでは電子)に光電変換する。

0019

転送トランジスタ32は、ドレインがフォトダイオード31に接続され、ソースがFD33に接続され、ゲートが図示しない転送信号線に接続される。
転送トランジスタ32は、オン状態である場合、フォトダイオード31で生成された電荷をフローティングディフュージョン33へ転送する。

0020

リセットトランジスタ36は、ドレインが電源Vddに接続され、ソースがFD33に接続され、ゲートが図示しないリセット信号線に接続される。
リセットトランジスタ36は、オン状態である場合、FD33を電源Vddの電位リセットする。

0021

増幅トランジスタ34は、ドレインが電源Vddに接続され、ソースが選択トランジスタ35のドレインに接続され、ゲートがFD33に接続される。
選択トランジスタ35は、ドレインが増幅トランジスタ34のソースに接続され、ソースが列出力信号線21に接続され、ゲートが行選択信号線20に接続される。
また、列出力信号線21には、電流源37が接続される。
これにより、増幅トランジスタ34は、選択トランジスタ35がオン状態である場合に、ソースフォロア型のアンプを構成する。
選択トランジスタ35がオン状態である場合、増幅トランジスタ34は、FD33の電位に応じた画素信号(アナログ信号)を、列出力信号線21へ出力する。

0022

そして、図2の画素回路19は、たとえば転送トランジスタ32およびリセットトランジスタ36がオンされることにより、フォトダイオード31およびFD33がリセットされる。FD33のリセット後の電圧レベルは、電源Vddとなる。
その後、転送トランジスタ32がオンされると、リセット後にフォトダイオード31により発生した電荷がFD33へ転送される。FD33の電圧レベルは、当該電荷量に応じた電圧になる。
また、選択トランジスタ35がオンされると、増幅トランジスタ34は、ゲートに入力されるFD33の電圧レベルに応じたレベルの画素信号を列出力信号線21へ出力する。

0023

図1の行走査回路12は、タイミング制御回路11、複数の行選択信号線20に接続される。
行走査回路12は、タイミング制御回路11から入力される垂直同期信号に基づいて、複数の行選択信号線20を順番に選択する。行走査回路12は、水平走査期間毎に、複数の行選択信号線20を順番に選択する。
選択された行選択信号線20に接続された画素回路19は、フォトダイオード31の光電変換処理により発生した電荷量に応じたレベルのアナログの画素信号を列出力信号線21へ出力する。

0024

カラム回路14は、図2に示すように、列毎の複数組比較器41、アップダウンカウンタ42、メモリ43を有する。

0025

比較器41は、一対の入力端子の一方に列出力信号線21が接続され、他方にDAC(DAコンバータ)44が接続される。DAC44は、タイミング制御回路11から入力される値に基づいて、レベルがランプ的に変化するランプ信号を出力する。
そして、比較器41は、DAC44から入力されるランプ信号のレベルと、列出力信号線21から入力される画素信号のレベルとを比較する。
たとえば比較器41は、画素信号のレベルがランプ信号のレベルより低い場合にはハイレベル比較信号を出力し、画素信号のレベルがランプ信号のレベルより高い場合にはローレベルの比較信号を出力する。

0026

アップダウンカウンタ42は、比較器41に接続される。
アップダウンカウンタ42は、たとえば比較信号がハイレベルとなる期間、またはローレベルとなる期間をカウントする。このカウント処理により、各画素回路19の画素信号は、完全なデジタル値へ変換される。
なお、比較器41とアップダウンカウンタ42との間にアンド回路を設け、このアンド回路にパルス信号を入力し、このパルス信号の個数をアップダウンカウンタ42によりカウントさせてもよい。

0027

メモリ43は、アップダウンカウンタ42、水平走査出力信号線16、列走査回路15に接続される。
メモリ43は、アップダウンカウンタ42によりカウントされたカウント値を記憶する。

0028

なお、カラム回路14は、画素回路19のリセット時の画素信号に基づいてリセットレベルに対応したカウント値をカウントし、また、所定の撮像時間後の画素信号に基づいてカウント値をカウントし、これらの差分値をメモリ43に記憶させてもよい。

0029

図1の列走査回路15は、タイミング制御回路11、カラム回路14の複数のメモリ43に接続される。
列走査回路15は、タイミング制御回路11から入力される水平同期信号に基づいて、複数のメモリ43を順番に選択する。選択されたメモリ43は、記憶するカウント値を含む信号を水平走査出力信号線16へ出力する。
これにより、水平同期毎に、1行分の複数の画素回路19の画素信号をデジタル化した複数のカウント値が、水平走査出力信号線16へ出力される。

0030

演算回路17は、水平走査出力信号線16に接続される。
演算回路17は、水平走査出力信号線16から受け取った信号に対し、加算処理などを行ない、出力仕様にあったデータ配列に変換する。

0031

出力回路18は、演算回路17に接続される。

0032

[センサチップ6および信号処理チップ7に対する回路の振り分け方]
図3は、図1の固体撮像装置1の3次元構造の説明図である。
図3(A)は、図1の固体撮像装置1の側面図である。図3(B)は、図1の固体撮像装置1の正面図である。

0033

図3の固体撮像装置1は、センサチップ6、信号処理チップ7、封止樹脂8を有する。

0034

センサチップ6は、矩形の第1半導体基板51と、第1半導体基板51の裏面中央部に配列された複数のマイクロパッド52とを有する。

0035

信号処理チップ7は、第1半導体基板51より大きい矩形の第2半導体基板53と、第2半導体基板53の長尺方向両端部に配列された複数のパッドと、第2半導体基板53の上面中央部に配列された複数のマイクロパッド54とを有する。

0036

そして、センサチップ6の第1半導体基板51は、信号処理チップ7の第2半導体基板53の中央部に重ねて配置される。
また、第1半導体基板51の裏面に配列された複数のマイクロパッド52と、第2半導体基板53の表面に配列された複数のマイクロパッド54とは、複数のマイクロバンプ55により電気的に接続される。
第1半導体基板51と第2半導体基板53とは、封止樹脂8により互いに固定される。
そして、図3では、第1半導体基板51の上面が受光面となる。

0037

図1の固体撮像装置1の複数の回路ブロックは、図3のセンサチップ6と信号処理チップ7とに振り分けて形成される。
通常、複数の回路ブロックは、回路ブロック毎に複数のチップに振り分けられる。
固体撮像装置1では、センサチップ6に受光面があることから、仮にたとえば画素アレイ部13がセンサチップ6に形成することが考えられる。
この場合、残りのデジタル回路、すなわちタイミング制御回路11、行走査回路12、カラム回路14、列走査回路15、水平走査出力信号線16、演算回路17、出力回路18が、信号処理チップ7に形成される。

0038

このように固体撮像装置1のアナログ回路をセンサチップ6に形成し、残りのデジタル回路を信号処理チップ7に形成することにより、アナログ回路とデジタル回路とを別々の半導体基板に形成することができる。
このため、センサチップ6は、アナログ回路として最適な半導体基板および製造プロセスにより形成し、信号処理チップ7は、高速なデジタル動作を必要とするカラム回路14、列走査回路15などに最適な半導体基板および製造プロセスにより形成できる。
その結果、図1の複数の回路ブロックを1個の半導体基板に形成する場合に比べて、アナログ回路およびデジタル回路の性能を高いレベルで両立することができる。

0039

特にCMOSイメージセンサでは、アナログの画素アレイ部13と論理回路とを同じ半導体基板に形成する場合のプロセス要件の差により、工程数の増大によるコスト増大、最適プロセスの違いによるセンサ特性の劣化を生じている。
これに対して、チップを積層する構造のいわゆる3次元LSI構造においては、異なるプロセスのチップを積層して1つのLSIとして構成できることから、上述した課題を解決することができる。
また、3次元LSI構造では、チップ間をチップ−パッケージ間接続より狭ピッチで多数の接続が可能であり、しかも、いわゆるインターフェース回路ではなくチップ内配線として接続可能である。
これらの理由により、3次元LSI構造は、高速化・多機能化しているCMOSイメージセンサに有効な構造といえる。
しかしながら、チップを積層するにあたり、回路をどの部分で分離してチップ間接続とするかが回路に与える影響において重要である。
チップ間をボンディングワイヤにより接続するために必要であったインターフェース回路は、静電破壊防止機能を有しており、製造工程内プラズマ装置等による電荷チャージによる破壊の抑制にも寄与していた。
積層チップ構成においては、マイクロパッド52,54を採用するため、従来のインターフェースほどの静電ケアは必要ないものの、ウェハ間接続プロセスの際の静電破壊防止が必要である。
このような静電気の保護素子接続端子毎に設けた場合、接続部面積の増大と接続部回路の負荷容量の増大につながる。

0040

このため上述したように仮に例えば画素アレイ部13をセンサチップ6に形成した場合、イメージセンサで列毎に配置される読み出し回路毎にチップ間接続を行うことになり、接続数が多くなる。
その結果、接続端子群占有面積が増大し、回路面積圧迫することになる。
また、保護回路接続による容量負荷の増大は信号を伝達する際の充放電量増大となり電力消費が増える。
同時に、いわゆるCMOS論理回路において入力信号波形極端になまると電源からGNDに貫通電流が発生し、消費電力がさらに増大する。
また、これを抑制するために送信側のトランジスタを大きくして電流供給能力を高めるためには数段のバッファ回路が必要になり面積が増大する。

0041

具体的に説明する。
上述したようにたとえば図2の画素アレイ部13をセンサチップ6に形成し、カラム回路14を信号処理チップ7に形成した場合、図2のカラム回路14の比較器41の入力端子は、マイクロパッド54に接続される。マイクロパッド54は、マイクロバンプ55およびマイクロパッド52を介して、列出力信号線21に接続される。
製造過程において比較器41の入力端子へ静電気ノイズが入力されると、比較器41が破壊される可能性がある。
このため、信号処理チップ7では、比較器41の入力端子と、当該入力端子に接続されたマイクロパッド54との間に、入力保護回路を追加する必要がある。

0042

また、他のチップ7に形成されたデジタル回路を駆動するアナログ回路には、駆動回路を追加し、ドライブ能力を高くする必要がある。このような目的で形成される出力段の駆動回路は、面積が大きい。
なお、画素アレイ部13では画素回路19の増幅トランジスタ34が電流源37を負荷とするソースフォロワ回路として形成されているため、このことはあまり問題とならない。
これらの要因により、画素アレイ部13をセンサチップ6に形成し、カラム回路14を信号処理チップ7に形成するように、回路ブロック毎にセンサチップ6と信号処理チップ7とに振り分けた場合、追加回路の発生により半導体基板の総面積が大きくなる。

0043

図4は、図3のセンサチップ6および信号処理チップ7に対する画素アレイ部13およびカラム回路14の振り分け方の説明図である。
図5は、図3のセンサチップ6および信号処理チップ7に対する1列分の画素アレイ部13およびカラム回路14の振り分け方の説明図である。

0044

そこで、本実施形態では、回路ブロック毎に振り分けるのではなく、アナログ回路の一部をセンサチップ6に振り分け、アナログ回路の残部とデジタル回路とを信号処理チップ7に振り分ける。
具体的には、図4および図5に示すように、センサチップ6には、アナログ回路の一部である画素アレイ部13の複数の画素回路19と、デジタル回路の行走査回路12とを形成する。
また、信号処理チップ7には、アナログ回路の残部である画素アレイ部13の複数の電流源37と、デジタル回路としてのカラム回路14、列走査回路15、水平走査出力信号線16、タイミング制御回路11、演算回路17、および出力回路18を形成する。

0045

なお、行走査回路12は、デジタル回路であるが、ここではセンサチップ6に形成している。
これは、行走査回路12は、1水平走査期間毎に信号を切り替える比較的ゆっくりと動作する回路であり、カラム回路14などのように高速動作する必要が無く、高いデジタル特性を要求されないからである。
また、行走査回路12と画素アレイ部13とは多数の行選択信号線20などにより接続される。
このため、仮に行走査回路12を信号処理チップ7に形成した場合にはこの多数の行選択信号線20などをマイクロバンプ55により接続する必要が生じ、大量のマイクロバンプ55が必要となるからである。

0046

図6は、図3の信号処理チップ7に形成した画素アレイ部13の電流源37の説明図である。
図6(A)は、電流源37の回路図である。
図6(B)は、信号処理チップ7の第2半導体基板53の模式的な断面図である。

0047

上述したように、画素アレイ部13の電流源37は、アナログ回路としての画素アレイ部13の一部であるが、あえて信号処理チップ7に形成している。
そして、画素アレイ部13の電流源37は、列出力信号線21に接続された電流源トランジスタ38を有する。
電流源トランジスタ38は、たとえばMOSトランジスタである。
電流源トランジスタ38は、ソースが信号処理チップ7のマイクロパッド54に接続され、ドレインがグランドに接続され、ゲートが図示しないバイアス電源に接続される。
このため、電流源トランジスタ38は、バイアス電源のバイアス電圧に応じた電流の電流源37として機能する。

0048

この電流源トランジスタ38は、図6(B)に示すように、第2半導体基板53に形成されたソース拡散層61と、ドレイン拡散層62と、第2半導体基板53と酸化膜(薄い絶縁膜)を介して積層されるゲート配線部63とを有する。
ソース拡散層61は、配線により、信号処理チップ7のマイクロパッド54に接続される。
ドレイン拡散層62は、配線により、信号処理チップ7のグランドに接続される。
そして、電流源トランジスタ38のソースノード図6(B)のように信号処理チップ7のマイクロパッド54に接続されることにより、当該マイクロパッド54は、電流源トランジスタ38の拡散層に接続される。

0049

このため、電流源トランジスタ38の拡散層61,62は、信号処理チップ7のマイクロパッド54から入力される静電気ノイズをグランドに逃がす保護回路として機能する。
すなわち、信号処理チップ7のマイクロパッド54から入力された静電気ノイズは、図4において電流源37からグランドに逃げるため、カラム回路14の比較器41の入力端子に入力され難くなる。

0050

[比較例:センサチップ6および信号処理チップ7に対する回路の振り分け方の比較例]
図7は、比較例の固体撮像装置1でのチップ分けの説明図である。
図7の比較例では、センサチップ6に、電流源37とともに列出力信号線21に接続されたADコンバータ71を設け、このADコンバータ71のデジタルの出力信号をマイクロパッド52に接続する。
また、図7の比較例では、信号処理チップ7のマイクロパッド54にCMOSバッファ72と、保護ダイオード73とが接続されている。
そして、CMOSバッファ72は、たとえばカラム回路14の比較器41の一方の入力端子に接続される。

0051

この図7の比較例では、センサチップ6に、アナログ回路としての画素アレイ部13のすべての回路が設けられ、信号処理チップ7に、デジタル回路としてのカラム回路14のすべてが設けられる。
また、保護ダイオード73により、信号処理チップ7のマイクロパッド54から入力される製造過程での静電気ノイズは、グランドに逃げる。
保護ダイオード73により、CMOSバッファ72の入力端子は保護される。
しかしながら、比較例の回路では、センサチップ6にADコンバータ71が追加され、信号処理チップ7にCMOSバッファ72および保護ダイオード73が追加されている。
その結果、比較例の回路では、固体撮像装置1の回路ブロックを2個のチップに分けたために、半導体基板の総面積が格段に大きくなってしまう。

0052

[光学的なレイアウト]
図8は、図2のセンサチップ6および信号処理チップ7の光学的構造の説明図である。
図8に示すように、センサチップ6の第1半導体基板51は、信号処理チップ7の第2半導体基板53の上に重ねて配置される。
第1半導体基板51の上面には、複数の画素回路19が形成され、列出力信号線21などは、第1半導体基板51の上面に配置される。
また、第2半導体基板53の上面には、カラム回路14などのデジタル回路、電流源37などが形成される。
第1半導体基板51の上面に形成された列出力信号線21は、第1半導体基板51の裏面のマイクロパッド52に接続され、マイクロバンプ55により、第2半導体基板53の上面のマイクロパッド54に接続される。

0053

電流源37にMOSトランジスタを使用した場合、このMOSトランジスタのゲートソース間には高い電圧が印加される。
第1半導体基板51にて生成された電源電圧DDが印加される。ゲートソース間の電圧が高くなると、MOSトランジスタは、基板などとのPN接合面において電流が流れることにより、ホットキャリア発光することがある。
第2半導体基板53に形成した電流源トランジスタ38が発光すると、その光が第1半導体基板51のフォトダイオード31に入射する可能性がある。

0054

そこで、第1実施形態では、図8に示すように、第2半導体基板53についての複数の画素回路19と重なる位置に、カラム回路14などを形成し、複数の画素回路19と重ならない位置に電流源37を形成する。
このように第1実施形態では、第2半導体基板53に形成した電流源37を、第1半導体基板51の画素アレイ部13と重ならない位置に形成している。
このため、電流源トランジスタ38が発光したとしても、その光が第1半導体基板51のフォトダイオード31に入射しなくなる。

0055

以上のように、第1実施形態では、アナログ回路を構成する複数の画素回路19および電流源37のうち、電流源37をトランジスタにより信号処理チップ7に形成している。
これにより、電流源トランジスタ38を、デジタル回路の入力保護回路としても機能させることができる。
その結果、新たにデジタル回路の入力保護回路を追加する必要がなくなり、保護回路を追加したことによる負荷増大および面積増大を抑制できる。

0056

また、第1実施形態では、ソースフォロア回路が接続された列出力信号線21において、固体撮像装置1を2つのチップに分けている。
CMOSイメージセンサは、電流源トランジスタ38を複数の画素回路19で共有するソースフォロア回路を有する。このソースフォロア回路のドライバとしての増幅トランジスタ34と電流源トランジスタ38との間には、高い配線抵抗と大きな拡散層容量および配線容量が元々存在している。この部分にチップ間接続による抵抗・容量が加わったとしても、アナログ特性に大きな影響は生じない。
このように第1実施形態では、チップ間接続における接続部の抵抗・容量の影響を低減し、また、加工プロセス中のダメージによるトランジスタ破壊リスクを低減することが可能である。

0057

<2.第2実施形態>
第2実施形態での固体撮像装置1の回路ブロック、回路ブロックのセンサチップ6および信号処理チップ7への振り分け方、電流源トランジスタ38の構成は、第1実施形態と同様である。
すなわち、画素アレイ部13の複数の画素回路19は、センサチップ6に形成され、電流源トランジスタ38は、カラム回路14などと同じ信号処理チップ7に形成されている。
このため、第2実施形態では、固体撮像装置1の各部について第1実施形態と同じ符号を使用し、その説明を省略する。

0058

[光学的なレイアウト]
図9は、本発明の第2実施形態におけるセンサチップ6および信号処理チップ7の光学的構造の説明図である。

0059

そして、第2実施形態では、図9に示すように、第2半導体基板53についての複数の画素回路19と重なる位置に、カラム回路14などとともに電流源37を形成する。
また、第2実施形態では、第1半導体基板51と第2半導体基板53との間に遮光金属膜81を配置した。遮光金属膜81は、たとえばアルミニウム、銅などで形成すればよい。
これにより、たとえば電流源トランジスタ38が発光したとしても、その光が第1半導体基板51のフォトダイオード31に入射しなくなる。

0060

なお、第2実施形態では、第1半導体基板51と第2半導体基板53との間に遮光金属膜81を配置している。
この他にも、第2半導体基板53の最上の配線層ベタパターンに形成することで、電流源トランジスタ38と複数の画素回路19との間に遮光金属膜81を配置してもよい。
また、第1半導体基板51の裏面に金属のベタパターンに形成することで、電流源トランジスタ38と複数の画素回路19との間に遮光金属膜81を配置してもよい。
たとえば、第1半導体基板51の裏面に配線層が形成される所謂裏面照射型のものである場合には、その裏面の配線層の最上層にベタパターンを形成すればよい。
また、遮光金属膜81や金属のベタパターンの代わりに、第1半導体基板51と第2半導体基板53との間に、光の吸収膜散乱膜を設けてもよい。たとえばシリコン系接着剤を第1半導体基板51と第2半導体基板53との間に塗布することにより、光を散乱したり吸収したりすることができる。

0061

<3.第3実施形態>
第3実施形態での固体撮像装置1の回路ブロック、電流源トランジスタ38の構成は、第1実施形態と同様である。
すなわち、画素アレイ部13の複数の画素回路19は、センサチップ6に形成され、電流源トランジスタ38は、カラム回路14などと同じ信号処理チップ7に形成されている。
このため、第3実施形態では、固体撮像装置1の各部について第1実施形態と同じ符号を使用し、その説明を省略する。

0062

[センサチップ6および信号処理チップ7に対する回路の振り分け方]
図10は、本発明の第3実施形態のセンサチップ6および信号処理チップ7に対する1列分の画素アレイ部13およびカラム回路14の振り分け方の説明図である。
図10の固体撮像装置1では、信号処理チップ7に、センサチップ6の画素アレイ部13へアンプ電源電圧VDCを供給する電圧源回路91が形成される。
電圧源回路91は、信号処理チップ7の第2半導体基板53のマイクロパッド54に接続され、マイクロバンプ55により第1半導体基板51のマイクロパッド52に接続される。当該マイクロパッド52は、複数の画素回路19の増幅トランジスタ34のドレインに接続される。
なお、複数の画素回路19のリセットトランジスタ36のドレインは、第1実施形態と同様に、センサチップ6に形成された図示しない電流源37回路から電源電圧VDDが供給される。

0063

そして、図10の電圧源回路91が増幅トランジスタ34のドレインへ供給する電源電圧VDCは、電源電圧VDDより低い電圧とする。
これにより、信号処理チップ7において、センサチップ6の高い電源電圧に対応するために高耐圧素子などを使用する必要が無くなる。また、信号処理チップ7において低耐圧素子を使用することにより、1/f雑音を減らすことができる。

0064

<4.第4実施形態>
第4実施形態の固体撮像装置1は、CCDセンサ方式のものであり、第1から第3実施形態のCMOSセンサ方式のものとは異なる。

0065

[CCDセンサ方式の固体撮像装置1の構成およびチップ振り分け方]
図11は、本発明の第4実施形態の固体撮像装置1の構成およびチップ振り分け方の説明図である。
図11の固体撮像装置1は、複数のフォトダイオード31、複数の垂直転送部101、複数のリセットトランジスタ102、複数の増幅トランジスタ103、複数の列出力信号線21、複数の電流源37、複数のアンプ104、水平転送信号線105を有する。これらの回路は、アナログ信号を取り扱うアナログ回路である。
また、図11の固体撮像装置1は、ADコンバータ106、出力バッファ107を有する。これらの回路は、当該アナログ信号をデジタル値へ変換して処理するデジタル回路である。

0066

複数のフォトダイオード31は、センサチップ6の第1半導体基板51に二次元に配列される。
垂直転送部101は、各列の複数のフォトダイオード31と隣接するように第1半導体基板51に形成される。
リセットトランジスタ102は、たとえばMOSトランジスタである。リセットトランジスタ102は、第1半導体基板51において、各垂直転送部101の電荷転送方向の端部に接続される。リセットトランジスタ102は、ソースが垂直転送部101に接続され、ドレインが電源電圧に接続される。
増幅トランジスタ103は、たとえばMOSトランジスタである。増幅トランジスタ103は、第1半導体基板51において、各垂直転送部101の電荷転送方向の端部に接続される。増幅トランジスタ103は、ソースが電源電圧に接続され、ドレインが列出力信号線21に接続され、ゲートが垂直転送部101に接続される。

0067

図12は、垂直転送部101の電荷転送方向の端部でのレイアウトの一例の説明図である。
図12では、縦方向に伸在するように垂直転送部101が図示されている。
そして、垂直転送部101の下端縁と交差するように、リセットトランジスタ36のゲート電極111が形成される。
また、垂直転送部101の最終段と、リセットトランジスタ36のゲート電極111との間の部分が、増幅トランジスタ34のゲートに接続される。
このような構造とすることで、増幅トランジスタ34は、垂直転送部101から転送された電荷を増幅して出力することができる。
また、リセットトランジスタ36により、垂直転送部101を電源電圧にリセットすることができる。

0068

図11の列出力信号線21は、第1半導体基板51のマイクロパッド52、信号処理チップ7の第2半導体基板53のマイクロパッド54を含み、マイクロバンプ55により接続される。
電流源37は、第2半導体基板53に形成された電流源トランジスタ38を有する。
電流源トランジスタ38は、たとえばMOSトランジスタである。
電流源トランジスタ38は、ソースが信号処理チップ7の列出力信号線21に接続され、ドレインがグランドに接続され、ゲートが図示しないバイアス電源に接続される。
これにより、増幅トランジスタ34は、電流源トランジスタ38を負荷としてソースフォロワ回路を構成する。

0069

アンプ104は、第2半導体基板53において、列出力信号線21と水平転送信号線105に接続される。列出力信号線21から入力された電圧を増幅して水平転送信号線105へ出力する。
ADコンバータ106は、第2半導体基板53において、水平転送信号線105に接続される。ADコンバータ106は、水平転送信号線105から入力される電圧をデジタル値へ変換する。
出力バッファ107は、第2半導体基板53において、ADコンバータ106に接続される。出力バッファ107は、ADコンバータ106の出力信号を固体撮像装置1外へ出力する。

0070

そして、図11の固体撮像装置1では、リセットトランジスタ102は、複数のフォトダイオード31および垂直転送部101をリセットする。
リセット後、複数のフォトダイオード31は、入射した光を光電変換する。
垂直転送部101は、各列の複数のフォトダイオード31において光電変換により発生した電荷を転送する。
増幅トランジスタ103は、垂直転送部101により転送された各フォトダイオード31の発生電荷に応じた電圧の画素信号を列出力信号線21へ出力する。
アンプ104は、画素信号を増幅し、水平転送信号線105へ出力する。
ADコンバータ106は、画素信号をデジタル値へ変換する。
出力バッファ107は、デジタル値へ変換された画素信号を出力する。

0071

この第4実施形態でも、アナログ回路の電流源37は、信号処理チップ7に設けられている。すなわち、本実施形態では、回路ブロック毎に振り分けるのではなく、アナログ回路の一部をセンサチップ6に振り分け、アナログ回路の残部とデジタル回路とを信号処理チップ7に振り分けている。

0072

なお、第4実施形態では、第1実施形態と同様に、信号処理チップ7にアナログ回路の電流源37を設けている。
この他にも例えば、第3実施形態と同様に、センサチップ6の増幅トランジスタ34のドレインに接続される電圧源回路91を、信号処理チップ7に設けてもよい。

0073

また、第4実施形態のCCDセンサ方式の固体撮像装置1は、複数の垂直転送部101とADコンバータ106との間に、リセットトランジスタ102から水平転送信号線105までの回路が接続されている。
この他にも例えば、一般的なCCDセンサ方式の固体撮像装置1と同様に、複数の垂直転送部101とADコンバータ106との間に、水平転送部が設けられている場合でも、本発明は適用可能である。
この場合には、たとえば複数の垂直転送部101と水平転送部との間を配線により接続し、その配線において第1半導体基板51と第2半導体基板53とを接続すればよい。

0074

<5.第5実施形態>
図13は、本発明の第5実施形態に係る撮像装置2のブロック図である。
図13の撮像装置2は、光学系121、固体撮像装置1、および信号処理回路122を有する。
図13の撮像装置2は、例えば、ビデオカメラデジタルスチルカメラ電子内視鏡カメラなどである。

0075

光学系121は、被写体からの像光(入射光)を固体撮像装置1に結像させる。
これにより、固体撮像装置1のフォトダイオード31において、入射光は入射光量に応じた信号電荷に変換され、フォトダイオード31において電荷が発生する。

0076

固体撮像装置1は、たとえば第1実施形態に係る固体撮像装置1である。なお、固体撮像装置1は、第2から第4実施形態に係る固体撮像装置1でもよい。
そして、固体撮像装置1は、複数のフォトダイオード31で発生した電荷に基づく撮像信号を出力する。撮像信号は、複数のフォトダイオード31で発生した電荷に対応する各画素のデジタル値を含む。

0077

信号処理回路122は、固体撮像装置1に接続される。
信号処理回路122は、固体撮像装置1から出力された撮像信号に対して種々の信号処理を施し、映像信号を生成して出力する。

0078

以上の実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。

0079

たとえば上記実施形態は、複数の画素回路19が接続された各列出力信号線21には、カラム回路14の比較器41に接続されている。
この比較器41とカウンタ42からなるADCにより画素の信号はデジタル化され、メモリ43を介して水平走査信号線16に接続している。このADCの代わりに画素信号の電圧を増幅するアナログアンプを配置し、アナログ信号を水平走査信号線16を介して伝送し、その端部にてデジタル変換してもよい。

0080

上記第5実施形態の撮像装置2は、ビデオカメラ、デジタルスチルカメラ、監視カメラ、電子内視鏡用カメラなどとして用いられる。
この他にも例えば、固体撮像装置1は、携帯電話機、PDA(Personal Data Assistance)、電子ブック装置コンピュータ装置携帯プレーヤなどの電子機器に用いられてもよい。

0081

上記実施形態は、固体撮像装置1のアナログ回路とデジタル回路とを2つの半導体基板51,53に分ける場合の例である。
アナログ回路とデジタル回路とを搭載する半導体集積回路としては、この他にも、音声をデジタル化して処理する音声用集積回路、温度、濃度、湿度、重さなどの物理量を検出して処理する各種の制御用センサ集積回路などがある。これらの集積回路では、たとえば信号電荷を容量に蓄積し、電荷−電圧変換を行って出力する。
そして、本発明は、これらの半導体集積回路においてアナログ回路とデジタル回路とを2つの半導体基板に分ける場合に適用することができる。
また、これらの半導体集積回路は、撮像装置、録音機器計測機器テスタ機器などの各種の電子機器に用いることができる。

0082

上記実施形態では、センサチップ6のマイクロパッド52と信号処理チップ7のマイクロパッド54とは、マイクロバンプ55により接続されている。
この他にも例えば、センサチップ6と信号処理チップ7とは、ボンディングワイヤなどにより接続されてもよい。また、センサチップ6と信号処理チップ7とは、互いのマイクロパッド52,54が接触する状態で封止されてもよい。

0083

上記実施形態は、画素アレイ部13において列毎に設けられる複数の電流源37用の電流源トランジスタ38が、信号処理チップ7に設けられている。
この他にも例えば、画素アレイ部13などのアナログ回路が信号の直流成分を除去するキャパシタを有する場合、このキャパシタを信号処理チップ7に形成した拡散層を用いて構成してもよい。

0084

図14は、アナログ信号の直流成分を除去する直流カット回路の説明図である。
図14の直流カット回路は、アナログ信号の直流成分を除去するキャパシタ131を有する。
また、図14には、当該キャパシタ131により直流成分が除去された信号がゲートに入力されるトランジスタ132が併せて図示されている。

0085

そして、図14に示すように、このキャパシタ131は、半導体基板141の拡散層142を用いて形成することができる。
図14のキャパシタ131は、半導体基板141に形成された拡散層142と、当該拡散層142の一端に接続された第1配線143と、拡散層142と絶縁膜を介して重ねられた第2配線144とを有する。
このように半導体基板141に形成された拡散層142を用いたキャパシタ131を信号処理チップに形成することにより、当該アナログ信号が入力される図14のトランジスタ132またはデジタル回路に対して、入力保護回路を設ける必要がなくなる。

0086

1…固体撮像装置(半導体集積回路)、2…撮像装置(電子機器)、13…画素アレイ部(アナログ回路)、14…カラム回路(一つのデジタル回路)、19…画素回路、21…列出力信号線(出力信号線)、31…フォトダイオード(光電変換素子)、34…増幅トランジスタ(第1トランジスタ)、37…電流源、38…電流源トランジスタ(第2トランジスタ、第2電界効果トランジスタ)、41…比較部(光電変換素子)、51…第1半導体基板、52…マイクロパッド(出力端子)、53…第2半導体基板、54…マイクロパッド(入力端子)、55…マイクロバンプ(基板接続部)、61…ソース拡散層(拡散層)、81…遮蔽金属膜(遮光部)、91…電圧源回路(電源部)、101…垂直転送部(第1転送部、転送部)、103…増幅トランジスタ(第1電界効果トランジスタ、転送部)、105…水平転送信号線(転送部)、106…ADコンバータ(変換部)、121…光学系、142…拡散層。

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