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技術 高信号レベル対応入出力回路

出願人 クゥアルコム・インコーポレイテッド
発明者 ビジャイ・シャンカーアブヒーク・グプタバイシュナブ・スリニバスビベク・モハン
出願日 2015年2月18日 (6年0ヶ月経過) 出願番号 2015-029810
公開日 2015年7月23日 (5年7ヶ月経過) 公開番号 2015-133726
状態 特許登録済
技術分野 論理回路II
主要キーワード スタックデバイス 物理的面積 周辺信号 信頼性限界 高電圧耐性 デジタル音声レコーダ モードレベル モード選択入力
関連する未来課題
重要な関連分野

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図面 (11)

課題

電子構成要素が経験する端子端子信号ベル信頼性の限界を超えることを防止する入出力回路を提供する。

解決手段

レベルシフタ410は少なくとも2つのプルダウン回路M1、M2、412又はM3、M4、422を備え、レベルシフタ410から出力される最大信号レベルより低い信頼性の限界を伴う電子構成要素で作られる。レベルシフタ410は更に、プルダウン回路M1、M2、412又はM3、M4、422に結合されるタイミング回路411、421を備え、電子構成要素が経験する端子〜端子信号レベルが信頼性の限界を超えないようにプルダウン回路M1、M2、412又はM3、M4、422への、入力信号input_nの印加時間を制御する。

概要

背景

様々な電子デバイスの使用は、現代社会では、ほとんどユビキタスになっている。たとえば、事務員および専門家仕事をするのに一般にデスクトップおよびポータブル電子デバイス毎日使用される。そのような人達が、パーソナルコンピュータシステム携帯情報端末(PDA)、セルラー電話ページャデジタル音声および/または画像レコーダなどの電子デバイスを定期的に使用することは珍しくない。そのような電子デバイスが、外部表示デバイスメモリデバイスプリンタドッキングステーションネットワークインターフェースなどの1つまたは複数の周辺機器と組み合わせて使用されることは珍しくない。しかしながら、周辺機器と適切にインターフェースするために、電子デバイスは、適切な物理接続および基礎をなすインターフェースプロトコルを提供するだけでなく、電子デバイスは、一般に周辺インターフェースに対してネイティブ信号レベル(たとえば、電圧レベル)に適応しなければならない。

様々な周辺機器が、それらの関連する周辺インターフェースにおいて様々な信号レベルを利用することは珍しくない。たとえば、特定の製造業者によって提供され、および/または特定の規格に従って動作するメモリデバイスが、1.8Vのオーダーの周辺インターフェース信号レベルを利用するが、異なる製造業者によって提供され、および/または異なる規格に従って動作する同様のメモリデバイスが、2.6Vまたは3.0Vのオーダーの周辺インターフェース信号レベルを利用することがある。上記の例は、最初は信号レベルの差が大きいとは思われないが、電子構成要素は、1.8Vなどのより低い信号レベルに対して設計され、2.6Vまたは3.0Vなどのより高い信号レベルを用いて動作する場合、信頼性(長い時間期間にわたってパフォーマンス劣化なしに動作する構成要素の能力)問題を経験することがある。

トランジスタなどの個々の電子構成要素の信頼性は、トランジスタの端子間に長期印加される電界によって生じる電気的ストレスなど、多くの形で損なわれることがある。これらの電界が高くなるにつれて、電子構成要素の寿命は減少する。例として、シリコン(MOS)トランジスタ上の金属酸化物信頼性限界は、経時絶縁破壊TDDB)、ホットキャリア注入(HCI)、および負バイアス温度不安定性(NBTI)を含む様々な破壊現象に依存する。45nm MOS(1.8V)電子構成要素の上記の現象の各々に関連する信頼性限界を下記の表に示す。この表から、2.6Vまたは3.0Vの信号レベルを使用するそのような電子構成要素の動作が信頼性問題提示する可能性があることが容易に諒解される。

関連する異なる信号レベルを有する周辺機器に適応しようとする試みにおいて、様々な技法が採用されている。図1に、各々が特定の信号レベルに適応するように構成された複数の入出力回路を有する例示的な従来技術の電子デバイス100を示す。たとえば、入出力回路120は、第1の信号レベル(たとえば、1.8V)に適応するように設計された電子構成要素を備えるが、入出力回路130は、第2の信号レベル(たとえば、2.6V)に適応するように設計された電子構成要素を備えることができる。すなわち、出力経路121の回路および入力経路122の回路は、1.8V信号を使用してインターフェースする周辺機器とともに確実に動作するように適合できる。一方、出力経路131の回路および入力経路132の回路は、2.6V信号を使用してインターフェースする周辺機器とともに確実に動作するように適合できる。デバイス100のコア動作機能を提供することができるものなど、ホスト回路101は、それぞれの信号レベルを使用する入出力回路120および130とインターフェースするように適合できる。

図1に示す異なる信号レベルを有する周辺機器に適応するための技法は、サイズおよびコストに関する問題を提示する。詳細には、図示の実施形態は2つの別々の入出力回路を提供し、したがって、回路を格納するための追加の物理的面積を必要とする。その上、図示の技法では、追加の構成要素に関連するコストが生じる。

異なる信号レベルを有する周辺機器に適応するための別の技法は、周辺機器がより高い信号レベル(たとえば、2.6V)を使用してインターフェースされる場合と、周辺機器がより低い信号レベル(たとえば、1.8V)を使用してインターフェースされる場合の両方で、そのより高い信号レベルに適応するように設計された、図1の入出力回路130などの入出力回路を利用することである。デバイスの設計電界よりも低い電界をもつ電子デバイスを動作させると、一般に上記の信頼性問題は生じない。しかしながら、より高い信号レベル用に設計された回路を使用すると、一般にエネルギー効率が悪くなり、パフォーマンスも劣化する。詳細には、より低い信号レベルを処理する際に、より高い信号レベルに適応するように設計された電子構成要素を利用すると、一般に、適切に設計された電子構成要素を利用する場合よりも多くのエネルギー消費する。

電子デバイスは今日ではより小さくなっており、電力管理は極めて重要になっている。たとえば、携帯デバイスにおいてバッテリ寿命を最大にするために、電力消費量の比較的小さい節約さえ重要となる。したがって、より低い信号レベルを処理するときに、より高い信号レベルに適応するように設計された入出力回路を利用すると、一般に信頼性問題を与えないが、不要な電力消費量を生じる。

概要

電子構成要素が経験する端子〜端子信号ベルが信頼性の限界を超えることを防止する入出力回路を提供する。レベルシフタ410は少なくとも2つのプルダウン回路M1、M2、412又はM3、M4、422を備え、レベルシフタ410から出力される最大信号レベルより低い信頼性の限界を伴う電子構成要素で作られる。レベルシフタ410は更に、プルダウン回路M1、M2、412又はM3、M4、422に結合されるタイミング回路411、421を備え、電子構成要素が経験する端子〜端子信号レベルが信頼性の限界を超えないようにプルダウン回路M1、M2、412又はM3、M4、422への、入力信号input_nの印加時間を制御する。

目的

しかしながら、周辺機器と適切にインターフェースするために、電子デバイスは、適切な物理接続および基礎をなすインターフェースプロトコルを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

入力信号を受けて出力経路出力信号を生成するレベルシフタであって、前記出力経路に結合され、前記出力経路上の信号レベル応答してモード選択信号を生成するように動作可能なレベル検出回路と、前記レベル検出回路に結合され、前記モード選択信号に応答して動作モードを選択するように動作可能なモード制御回路と、前記出力信号の最大信号レベルより低い信号レベル信頼性限界を持つ電子構成要素で構成されるレベルシフト回路、ここで、前記電子構成要素はスタック構成内に配設される複数のトランジスタを備え、前記レベルシフト回路は前記電子構成要素からなるプルアップ回路およびプルダウン回路のうちの少なくとも1つを備える、と、前記レベルシフト回路に結合されるタイミング回路、ここで、このタイミング回路は、前記電子構成要素の1以上の端子における信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記レベルシフト回路への入力信号の印加時間を制御するように動作可能に構成される、とを備え、前記レベルシフタが、動作モードに依存して、第1信号レベルおよび第2信号レベルへ入力信号を選択的にレベルシフトするように動作し、前記第2信号レベルは前記最大信号レベルであり、ここで、前記タイミング回路は、前記動作モードに従い前記入力信号の印加時間を変更するために用いられる前記モード選択信号を受けるように動作可能なモード選択入力を含む、レベルシフタ。

請求項2

前記タイミング回路が、前記レベルシフタの入力と前記複数のトランジスタに属するトランジスタのゲートとの間に配設され時間遅延動作を提供する遅延具備する、請求項1に記載のレベルシフタ。

請求項3

追加のレベルシフト回路と、この追加のレベルシフト回路に結合される追加のタイミング回路をさらに備え、前記追加のレベルシフト回路は、前記出力信号の前記最大信号レベルより低い信号レベル信頼性限界を持つ追加の電子構成要素で構成され、前記追加のタイミング回路は、前記電子構成要素の1以上の端子における信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記追加のレベルシフト回路への前記入力信号の印加時間を制御するように動作可能に構成される、請求項1に記載のレベルシフタ。

請求項4

前記第1信号レベルが1.8ボルト以下であり、前記第2信号レベルが2.6ボルト以上である、請求項1に記載のレベルシフタ。

請求項5

出力経路に結合され、前記出力経路上の信号レベルに応答してモード選択信号を生成するように動作可能なレベル検出回路と、前記レベル検出回路に結合され、前記モード選択信号に応答して動作モードを選択するように動作可能なモード制御回路と、前記動作モードに依存して第1信号レベルおよび第2信号レベルへ入力信号の信号レベルを選択的にシフトするように動作可能なレベルシフト回路、ここで、前記第1信号レベルは前記第2信号レベルより低く、前記レベルシフト回路は前記第2信号レベルより低い信号レベル信頼性限界を持つ電子構成要素を備え、前記電子構成要素はスタック構成内に配設される複数のトランジスタを備え、前記レベルシフト回路は前記電子構成要素からなるプルアップ回路およびプルダウン回路のうちの少なくとも1つを備える、と、前記レベルシフト回路に結合され、前記電子構成要素の少なくとも1つの端子の信号レベルが前記信号レベル信頼性の限界を超えることを防止するように前記レベルシフト回路への入力信号の印加時間を制御するように動作可能なタイミング回路を具備し、前記タイミング回路が、前記動作モードに従い前記入力信号の印加時間を変更するために用いられる前記モード選択信号を受けるモード選択入力を含む、レベルシフタ。

請求項6

前記タイミング回路が前記プルダウン回路の入力に結合される、請求項5に記載のレベルシフタ。

請求項7

前記タイミング回路が前記プルアップ回路の入力に結合される、請求項5に記載のレベルシフタ。

請求項8

前記タイミング回路が前記プルダウン回路の入力および前記プルアップ回路の入力に結合される、請求項5に記載のレベルシフタ。

請求項9

前記第1信号レベルが1.8ボルト以下であり、前記第2信号レベルが2.6ボルト以上である、請求項5に記載のレベルシフタ。

請求項10

動作モードに依存して第1信号レベルおよび第2信号レベルへ入力信号の信号レベルを選択的にシフトするように動作可能なレベルシフト回路を提供すること、ここで、前記第1信号レベルは前記第2信号レベルより低く、前記レベルシフト回路は前記第2信号レベルより低い信号レベル信頼性限界を持つ電子構成要素を備え、前記電子構成要素はスタック構成内に配設される複数のトランジスタを備え、前記レベルシフト回路は前記電子構成要素からなるプルアップ回路およびプルダウン回路のうちの少なくとも1つを備える、と、前記レベルシフト回路の出力経路へレベル検出回路を結合すること、ここで、前記レベル検出回路は、前記出力経路上の信号レベルに応答してモード選択信号を生成するように動作可能に構成される、と、前記レベル検出回路へモード制御回路を結合すること、ここで、前記モード制御回路は、前記モード選択信号に応答して動作モードを選択するように動作可能に構成される、と、前記レベルシフト回路へタイミング回路を結合することと、前記電子構成要素の1以上の端子の信号レベルが前記信号レベル信頼性限界を超えることを防止するように前記レベルシフト回路への入力信号の印加時間を制御するように前記タイミング回路を適合させることを具備する方法であって、前記タイミング回路が、前記動作モードに従い前記入力信号の印加時間を変更するために用いられる前記モード選択信号を受けるモード選択入力を含む、方法。

請求項11

前記レベルシフト回路へ前記タイミング回路を結合することは、前記プルダウン回路の入力へ前記タイミング回路を結合することと、前記プルアップ回路の入力へ前記タイミング回路を結合することを具備する、請求項10に記載の方法。

請求項12

前記レベルシフト回路を提供することが、前記プルダウン回路に属する前記複数のトランジスタをスタック構成内に配設することを具備する、請求項10に記載の方法。

請求項13

前記レベルシフト回路を提供することが、前記プルアップ回路に属する前記複数のトランジスタをスタック構成内に配設することを具備する、請求項12に記載の方法。

技術分野

0001

本開示は、一般に入出力回路に関し、より詳細には、高信号レベル適合する入出力回路に関する。

背景技術

0002

様々な電子デバイスの使用は、現代社会では、ほとんどユビキタスになっている。たとえば、事務員および専門家仕事をするのに一般にデスクトップおよびポータブル電子デバイス毎日使用される。そのような人達が、パーソナルコンピュータシステム携帯情報端末(PDA)、セルラー電話ページャデジタル音声および/または画像レコーダなどの電子デバイスを定期的に使用することは珍しくない。そのような電子デバイスが、外部表示デバイスメモリデバイスプリンタドッキングステーションネットワークインターフェースなどの1つまたは複数の周辺機器と組み合わせて使用されることは珍しくない。しかしながら、周辺機器と適切にインターフェースするために、電子デバイスは、適切な物理接続および基礎をなすインターフェースプロトコルを提供するだけでなく、電子デバイスは、一般に周辺インターフェースに対してネイティブ信号レベル(たとえば、電圧レベル)に適応しなければならない。

0003

様々な周辺機器が、それらの関連する周辺インターフェースにおいて様々な信号レベルを利用することは珍しくない。たとえば、特定の製造業者によって提供され、および/または特定の規格に従って動作するメモリデバイスが、1.8Vのオーダーの周辺インターフェース信号レベルを利用するが、異なる製造業者によって提供され、および/または異なる規格に従って動作する同様のメモリデバイスが、2.6Vまたは3.0Vのオーダーの周辺インターフェース信号レベルを利用することがある。上記の例は、最初は信号レベルの差が大きいとは思われないが、電子構成要素は、1.8Vなどのより低い信号レベルに対して設計され、2.6Vまたは3.0Vなどのより高い信号レベルを用いて動作する場合、信頼性(長い時間期間にわたってパフォーマンス劣化なしに動作する構成要素の能力)問題を経験することがある。

0004

トランジスタなどの個々の電子構成要素の信頼性は、トランジスタの端子間に長期印加される電界によって生じる電気的ストレスなど、多くの形で損なわれることがある。これらの電界が高くなるにつれて、電子構成要素の寿命は減少する。例として、シリコン(MOS)トランジスタ上の金属酸化物信頼性限界は、経時絶縁破壊TDDB)、ホットキャリア注入(HCI)、および負バイアス温度不安定性(NBTI)を含む様々な破壊現象に依存する。45nm MOS(1.8V)電子構成要素の上記の現象の各々に関連する信頼性限界を下記の表に示す。この表から、2.6Vまたは3.0Vの信号レベルを使用するそのような電子構成要素の動作が信頼性問題提示する可能性があることが容易に諒解される。

0005

関連する異なる信号レベルを有する周辺機器に適応しようとする試みにおいて、様々な技法が採用されている。図1に、各々が特定の信号レベルに適応するように構成された複数の入出力回路を有する例示的な従来技術の電子デバイス100を示す。たとえば、入出力回路120は、第1の信号レベル(たとえば、1.8V)に適応するように設計された電子構成要素を備えるが、入出力回路130は、第2の信号レベル(たとえば、2.6V)に適応するように設計された電子構成要素を備えることができる。すなわち、出力経路121の回路および入力経路122の回路は、1.8V信号を使用してインターフェースする周辺機器とともに確実に動作するように適合できる。一方、出力経路131の回路および入力経路132の回路は、2.6V信号を使用してインターフェースする周辺機器とともに確実に動作するように適合できる。デバイス100のコア動作機能を提供することができるものなど、ホスト回路101は、それぞれの信号レベルを使用する入出力回路120および130とインターフェースするように適合できる。

0006

図1に示す異なる信号レベルを有する周辺機器に適応するための技法は、サイズおよびコストに関する問題を提示する。詳細には、図示の実施形態は2つの別々の入出力回路を提供し、したがって、回路を格納するための追加の物理的面積を必要とする。その上、図示の技法では、追加の構成要素に関連するコストが生じる。

0007

異なる信号レベルを有する周辺機器に適応するための別の技法は、周辺機器がより高い信号レベル(たとえば、2.6V)を使用してインターフェースされる場合と、周辺機器がより低い信号レベル(たとえば、1.8V)を使用してインターフェースされる場合の両方で、そのより高い信号レベルに適応するように設計された、図1の入出力回路130などの入出力回路を利用することである。デバイスの設計電界よりも低い電界をもつ電子デバイスを動作させると、一般に上記の信頼性問題は生じない。しかしながら、より高い信号レベル用に設計された回路を使用すると、一般にエネルギー効率が悪くなり、パフォーマンスも劣化する。詳細には、より低い信号レベルを処理する際に、より高い信号レベルに適応するように設計された電子構成要素を利用すると、一般に、適切に設計された電子構成要素を利用する場合よりも多くのエネルギー消費する。

0008

電子デバイスは今日ではより小さくなっており、電力管理は極めて重要になっている。たとえば、携帯デバイスにおいてバッテリ寿命を最大にするために、電力消費量の比較的小さい節約さえ重要となる。したがって、より低い信号レベルを処理するときに、より高い信号レベルに適応するように設計された入出力回路を利用すると、一般に信頼性問題を与えないが、不要な電力消費量を生じる。

0009

この出願は、プルアップまたはプルダウン回路いずれかの少なくとも1つを持つレベルシフタを開示する。この回路は、レベルシフタから出力される最大信号レベルより低い信頼性の限界を伴う電子構成要素で作られる。このレベルシフタはまた、プルアップまたはプルダウン回路いずれかの少なくとも1つに結合されるタイミング回路を持つ。このタイミング回路は、電子構成要素が経験する端子〜端子信号ベルが信頼性の限界を超えることを防止するプルアップまたはプルダウン回路いずれかの少なくとも1つへの、入力信号の印加時間を制御する。

0010

この出願はまた、動作モードに依存して第1信号レベルおよび第2信号レベルへ入力信号を選択的にレベルシフトするレベルシフト回路を持つレベルシフタを開示する。第1信号レベルは第2信号レベルより低い。電子構成要素は第2信号レベルより低い信頼性の限界を持つ。レベルシフタはまた、レベルシフト回路に結合され、電子構成要素が経験する端子〜端子信号レベルが信頼性の限界を超えることを防止するようにレベルシフト回路への入力信号の印加時間を制御する、タイミング回路を持つ。

0011

この出願はまた、動作モードに依存して第1信号レベルおよび第2信号レベルへ入力信号を選択的にレベルシフトするレベルシフト回路を提供することを含む方法を開示する。第1信号レベルは第2信号レベルより低く、電子構成要素は第2信号レベルより低い信頼性の限界を持つ。この方法はまた、レベルシフト回路へタイミング回路を結合することと、レベルシフト回路への入力信号の印加時間を制御するようにタイミング回路を適合させることを含む。このことは、電子構成要素が経験する端子〜端子信号レベルが信頼性の限界を超えることを防止する。

0012

上記では、以下の本発明の詳細な説明がより良く理解できるように、本発明の特徴および技術的利点についてやや広く概説した。本発明の特許請求の範囲の主題を形成する本発明の追加の特徴および利点については、以下で説明する。開示される概念および特定実施形態は、本発明の同じ目的を実行するための他の構造を変更または設計するための基礎として容易に利用できることを、当業者は諒解されたい。また、そのような等価な構成は、添付の特許請求の範囲に記載の本発明の趣旨または範囲から逸脱しないことを、当業者は了解されたい。さらなる目的および利点とともに、本発明の編成と動作の方法の両方に関して、本開示を特徴づけると考えられる新規の特徴は、添付の図に関連して以下の説明を検討するとより良く理解されよう。ただし、図の各々は、例示および説明のみの目的で提供され、本発明の範囲の限界を定めるものではないことを明白に理解されたい。

0013

本発明のより完全な理解のために、次に添付の図面とともに行う以下の説明を参照する。

図面の簡単な説明

0014

各々が特定の信号レベルに適応するように構成された、複数の入出力回路を有する従来技術の電子デバイスを示す図。
高信号レベル対応入出力回路の一実施形態のハイレベルブロック図。
図2の高信号レベル対応入出力回路において使用されるプリドライバの一実施形態に関する詳細を示す図。
図3のプリドライバにおいて使用されるレベルシフタの一実施形態に関する詳細を示す図。
図3のプリドライバにおいて使用されるテーパーバッファの一実施形態に関する詳細を示す図。
図2の高信号レベル対応入出力回路において使用されるドライバの一実施形態に関する詳細を示す図。
図2の高信号レベル対応入出力回路において使用されるレベル検出器の一実施形態に関する詳細を示す図。
図2の高信号レベル対応入出力回路において使用されるモードコントローラの一実施形態に関する詳細を示す図。
図8のモードコントローラにおいて使用されるバイアス発生器の一実施形態に関する詳細を示す図。
図2の高信号レベル対応入出力回路において使用されるレベルシフトコントローラの一実施形態に関する詳細を示す図。

実施例

0015

図2に、本明細書の概念による高信号レベル対応入出力回路の一実施形態のハイレベルブロック図を示す。図2の入出力回路200は、パーソナルコンピュータシステム、携帯情報端末(PDA)、セルラー電話、ページャ、デジタル音声レコーダデジタルカメラデジタルビデオカメラパーソナルエンターテインメントプレーヤゲーム機などのホスト電子デバイスのホスト回路(図示せず)と、メモリデバイス、ディスプレイ、プリンタ、電子ポインタトランスデューサなどの周辺機器との間のインターフェースを行うように適合される。特に、入出力回路200は、高レベル(たとえば、2.6Vおよび/または3.0V)と低レベル(たとえば、1.8V)の両方の周辺インターフェース信号に適応するように適合される。高信号レベルに適応する際に、入出力回路200は、低信号レベルに対して使用するために設計された電子構成要素を利用する。それによって、実施形態は、サイズおよび電力消費量に関する効率を与える。以下の説明からより良く諒解されるように、低信号レベル用に設計された電子構成要素を使用して高信号レベルに適応する際に、入出力回路200は、電子構成要素の端子の両端間の比較的大きい電界の印加に関連する信頼性問題を回避するように適合される。

0016

図2に示す入出力回路200は、ホストデバイスの回路から周辺機器の回路に信号をインターフェースするための出力経路210と、周辺機器の回路からホストデバイスの回路に信号をインターフェースするための入力経路220とを備える。図示の実施形態の入出力回路200は出力経路210と入力経路220の両方を備えるが、実施形態は、本明細書で説明する概念を入力経路回路のみ、または出力経路回路のみにおいて実装することができる。その上、本明細書で説明する概念は、入力および出力回路の他の回路に適用可能であり、したがって、特定の電子構成要素が動作するように設計された信号レベルよりも高い信号レベルに適応すべき多数の状況において、本明細書の教示に一致する実施形態を与えることができる。

0017

図示の実施形態の出力経路210および入力経路220は、それぞれ高レベル(たとえば、2.6Vまたは3.0V)と低レベル(たとえば、1.8V)の両方の信号に適応するように適合される。特に、以下で詳細に説明するように、入力経路220は、電子構成要素からなるレベルシフト制御221を含み、その電子構成要素は、低信号レベル用に設計され、それに結合された周辺機器によって供給される低レベル信号と高レベル信号の両方に対して確実に動作するように適合される。同様に、以下で詳細に説明するように、出力経路210は、各々が電子構成要素からなる、ドライバ212に結合されたプリドライバ211を含み、その電子構成要素は、低信号レベル用に設計され、それに結合された周辺機器に供給される低レベル信号と高レベル信号の両方に対して確実に動作するように適合される。図示の実施形態のモード制御214は、低信号レベル動作および高信号レベル動作のためにその中の回路の制御を行うようにプリドライバ211に結合され、いくつかの実施形態ではドライバ212に結合される。

0018

特定の実施形態による動作では、入出力回路200は、所定の低信号レベルを使用してホストデバイスの回路と対話し、現在インターフェースされている特定の周辺デバイスに適した信号レベルを使用して周辺デバイスの回路と対話するように適合される。多くの構成では、ホストシステムの回路は、1つまたは複数の電源出力(たとえば、コア電圧)を遮断するなど、節電動作を実行する。入出力回路動作の曖昧な状態を生じることなしにそのような節電動作に適応するために、実施形態のモード制御214は、ホスト回路節電動作の期間中に利用される内部制御信号の発生を含む。すなわち、ホスト回路の1つまたは複数の出力が節電動作により利用不可能であるとき、実施形態のモード制御214は、その回路を選択された低信号レベル状態または高信号レベル状態にラッチさせておくために、プリドライバ211および/またはドライバ212の適切な制御を内部に発生するように動作する。したがって、ホスト回路が節電動作から動作状態に戻ったとき、入出力回路200は周辺機器とインターフェースし続けるように構成される。

0019

図2に示す入出力回路200は、適切な信号レベルに対して動作するようにそれ自体を自動的かつ自律的に構成するように動作可能であるという点で汎用性がある。すなわち、図示の実施形態の入出力回路200は、低信号レベル動作または高信号レベル動作を自動的に選択するように適宜に適合される。したがって、出力経路210のレベル検出213は、周辺機器の信号レベルを検出し、モード選択信号をモード制御214に供給するために、インターフェースが提供されている周辺機器に結合される。したがって、モード制御214は、レベル検出213によって示されたモード(たとえば、低信号レベルまたは高信号レベル)に従って、プリドライバ211および/またはドライバ212の回路に対して制御を行うことができる。図示の実施形態中の入力経路220のレベルシフト制御221は、モード制御信号がなければ、高信号レベル動作を補償するように動作可能である。

0020

高レベルにおける図示の実施形態の入出力回路200の動作について説明したが、実施形態による個々の機能ブロックについて以下で詳細に説明する。本明細書で説明する特定の実施形態は、例示的な実施形態であり、説明する概念は、図示の実施形態に追加してまたはその代替として、実施形態中で実装できることを諒解されたい。

0021

図3に注目すると、プリドライバ211の一実施形態に関する詳細が示されている。図示の実施形態のプリドライバ211は、ホスト回路から、インターフェースされた周辺機器に向けられたデータ信号の入力を受け付け、ホストデバイス内部の信号レベルから、インターフェースされた特定の周辺機器に適した信号レベルにデータ信号のレベルシフトを行い、適切な信号レベルにおいて周辺機器に対するデータ出力を行うようにドライバ212を駆動するための出力を与える。上記の動作を行うために、図示の実施形態のプリドライバ211は、レベルシフタ311〜313とバッファ331〜335とを含む。レベルシフタ311〜313は、モード制御214によって供給されたモード選択信号などに従って、ホスト回路によって供給されたレベルから、インターフェースされた周辺機器の回路に適したレベルにデータ信号のレベルシフトを行うように動作する。バッファ331〜335は、ドライバ212を適宜に駆動するのに好適なデータ信号を生じるようにデータ信号バッファリングを行うように動作する。図示の実施形態では、プリドライバ211の出力を制御可能にイネーブルおよびディセーブルにすることを可能にするために、論理ゲート321および322が設けられる。詳細には、論理ゲート321(本明細書ではNANDゲート)の端子と論理ゲート322(本明細書ではNORゲート)の端子とに適切なイネーブル信号を印加することが、プリドライバ211の出力を選択的にイネーブル/ディセーブルにするように動作する。

0022

プリドライバ211の電子構成要素の設計信号レベルよりも高い信号レベルに適応する際に、プリドライバ211は、より高い信号レベル(たとえば、2.6Vおよび3.0Vのパッド電圧)を処理するとき、0でない信号レベル(たとえば、1.1Vのコア電圧)を(たとえば、仮想接地として供給される)バイアス供給電圧として利用する。したがって、図示の実施形態のプリドライバ211のレベルシフトは複数のステージにおいて行われる。詳細には、レベルシフタ311は、ホストデバイス内部の信号レベル(たとえば、1.1Vなどのコア電圧)において供給されたホスト回路からのデータ信号を、(たとえば、本明細書では1.8Vパッド電圧として示される)適応された最低周辺信号レベルにレベルシフトするように動作する。プリドライバ211のpデータ経路中に配設されたレベルシフタ312は、(必要な場合)レベルシフタ311によって出力されたデータ信号を、インターフェースされた周辺機器に適したレベル(たとえば、2.6Vまたは3.0Vのパッド電圧)にレベルシフトするように動作する。インターフェースされた周辺機器が(本明細書では1.8Vとして示される)適応された最低周辺信号レベルに対して動作する場合、図示の実施形態のレベルシフタ312は、レベルシフトを行わず、遅延デバイスとして効果的に動作する。

0023

(モード制御214から受信したモード信号によって選択される)2.6/3.0V動作モードでは、図示の実施形態のレベルシフタ312の入力は0Vと1.8Vとの間でトグルするが、レベルシフトされた出力は1.1Vと2.6Vまたは3.0Vとの間でトグルする。(モード制御214から受信したモード信号によって選択される)1.8V動作モードの間、図示の実施形態のレベルシフタ312は、レベル変換を実行せず、出力レベル入力レベル(0V〜1.8Vの間)と同じままである。したがって、レベルシフタは、以下の図4に示すレベルシフタ回路の一実施形態の説明からより良く理解されるように、所与の動作モードに対する信頼性の観点から矛盾しないレベルに、その入力信号を変換する。

0024

その中の電子構成要素の良好な信頼性レベルを維持するように動作することに加えて、データ経路に関する良好なスイッチングパフォーマンスを与えることが望ましい。たとえば、プリドライバ211によって供給された信号は、データ高レベル(たとえば、プリドライバ211の出力pデータを使用して1.8V、2.6V、または3.0V)にプルアップするようにドライバ212の電子構成要素を制御し、データ低レベル(たとえば、プリドライバ211の出力nデータを使用して0V)にプルダウンするようにドライバ212の電子構成要素を制御するように動作する。したがって、実施形態は、プリドライバ出力(nデータまたはpデータ)のうちの一方において高または駆動信号を開始する前に、プリドライバ出力(pデータまたはnデータ)のうちの他方において高または駆動信号を終了するように動作し、それによってドライバ212の「ブレークビフォアメークスイッチング制御確立する。そのようなスイッチング制御は、データ出力に関する曖昧さを回避し、ならびにドライバ212中の不要な待機電流を回避する。

0025

上記のスイッチングパフォーマンスは、図示の実施形態によれば、プリドライバ211中のpデータ経路とnデータ経路とに関連する信号伝搬遅延整合することによって達成される。たとえば、レベルシフタ311によって供給されるレベルを越えてレベルシフトすることは、プリドライバ211のnデータ経路では不要であるが、プリドライバ211のpデータ経路とnデータ経路との間の遅延整合を与えるためにレベルシフタ313がnデータ経路中に設けられる。すなわち、レベルシフタ313の図示の実施形態は、信号をレベルシフトすることなしに適応された最低周辺信号レベル(本明細書では1.8Vパッド電圧)において信号レベルを受け付けることと、その信号レベルを出力することの両方を行うように動作するが、pデータ経路とnデータ経路との総遅延を整合するのに有用な伝搬遅延を与える。nデータ経路の出力チェーン中の追加のインバータ(たとえば、pデータ経路中のインバータ331および332に比較してnデータ経路中のインバータ333〜335)など、追加の要素の使用は、追加または代替として、上記の遅延整合のために使用できる。遅延整合は、最終出力信号に対して良好なデューティサイクル保証する。遅延は、モード制御214から受信したモード信号に基づいてnデータ経路の各構成要素中でプログラムできる。上記から、低信号レベル(たとえば、1.8V)は、ドライバ212に対してスイッチングオフを行うのに十分であり、したがって、図示の実施形態のnデータ経路は、出力経路210が動作している特定のモードにかかわらず、より高い信号レベル(たとえば、2.6Vまたは3.0V)においては動作しないことを諒解されたい。

0026

プリドライバ211のpデータ経路に供給される仮想接地信号は、モード制御214によって、すなわち、システムが実施形態による1.8V、2.6V、または3.0V動作モードであるかに基づいて制御される。一実施形態では、システムが1.8V周辺機器に接続されたときは、0V接地が設けられ、システムが2.6Vまたは3.0V周辺機器とともに動作しているときは、1.1V接地が設けられる。

0027

図4に注目すると、レベルシフタ312を設ける際に利用されるレベルシフタの一実施形態に関する詳細が示されている。図4に示すレベルシフタ410は、その電子構成要素がともに確実に動作するように設計された信号レベルよりも高い信号レベルに適応するためのタイミングベースのレベルシフタ構成を与える。その構成は、レベルシフタ410の電子構成要素の信頼性を損なわない。

0028

動作中、レベルシフタ410などのデジタルレベルシフタは、接地と電源レベルとの間のフルスイングデジタル入力を、接地と異なる電源レベルとの間でスイングするフルスイングデジタル出力に変換する。理想的には、レベルシフタ回路は、入力信号から出力信号への位相情報を保持する。入出力回路によって利用される電圧レベルシフタは、一般に、信号をコア電圧(たとえば、1.1V)から単一のパッド電圧(たとえば、1.8V、2.6V、または3.0Vのいずれか)にシフトする。したがって、1.1Vのコア電圧および2.6Vまたは3.0Vのパッド電圧の場合、行われる電圧レベルシフトは、それぞれ1.1Vから2.6Vまたは3.0Vまでである。ただし、1.8Vに対して動作するように設計された電子構成要素(たとえば、45nmの1.8Vトランジスタ)の信頼性限界を満たすためには、これらの電子構成要素の端子(たとえば、トランジスタのゲート)を0と2.6Vまたは3.0Vとの間でトグルさせるべきではない。したがって、図示の実施形態による動作中に、図3の2ステージレベルシフト構成では、レベルシフタ311および313は、それらの出力を0Vと1.8Vとの間でトグルするように動作し、レベルシフタ312は、その出力を(1.8Vモードでは)0Vと1.8Vとの間で、(2.6Vまたは3.0Vモードでは)1.1Vと2.6Vまたは3.0Vとの間でトグルするように動作することになる。たとえば、2.6Vモードでは、レベルシフタ410は、信号を(vdd_18として示される)1.8Vから(vddpとして示される)2.6Vに、および(vssxとして示される)0Vから(vddcとして示される)1.1Vにレベルシフトする。

0029

この図示の実施形態のレベルシフタ410が動作するモードは、モード制御214によって供給された仮想接地信号を使用して制御される。たとえば、2.6Vモードでは、仮想接地は1.1Vに設定されるが、1.8Vモードでは、仮想接地は0Vに設定される。レベルシフタ312の構成要素ならびに入出力回路200の他の構成要素によって使用される(vddpとして示される)高レベル電圧は、インターフェースされた周辺機器によって使用されるそのパッド電圧により、各モードにおいて変化する(たとえば、1.8Vモードでは1.8V、または2.6Vモードでは2.6V)ことを諒解されたい。たとえば、インターフェースされた周辺機器がパッド電圧を供給する場合、この電圧は、インターフェースされている周辺機器により変化する。ホスト回路がパッド電圧を供給する場合、この電圧は、周辺機器とインターフェースするように構成されるホスト回路により変化する。たとえば、レベル検出213などの汎用回路をホスト回路と組み合わせて利用して、ホスト回路による適切なパッド電圧の選択を自動的かつ自律的に行うことができる。代替的に、特定のインターフェースされた周辺機器に適したパッド電圧を供給するように、ホスト回路を手作業切り替えることができる。

0030

2.6Vモードでは、レベルシフタ410への入力が1.8Vであるとき、トランジスタM2およびM1(本明細書では、電界効果トランジスタFET)、より詳細にはNFETとして示される)はオンにされ、トランジスタM4およびM3(同じくNFETとして示される)はオフにされる。動作中、トランジスタM1へのゲート電圧は、ある時間「d」の間、高(レベルシフタ410への1.8vの入力)であり、次いで低になり、トランジスタをオフにする。遅延「d」はプログラマブル遅延論理411によって与えられ、プログラマブル遅延論理411は、ノードoutput_nにおける電圧をvddc(1.1Vのコア電圧)を下回ってプルダウンするのに十分長いが、ノードoutput_nにおける電圧をずっとプルダウンすること(0V)を回避するのに十分短い、選択された遅延を与える。したがって、ノードoutputにおける電圧は2.6V(パッド電圧vddp)になり、ノードoutput_nにおける電圧は1.8Vになる。

0031

上記の動作とは逆に、レベルシフタ410への入力が0Vであるとき、トランジスタM4およびM3はオンにされ(レベルシフタ410への入力とトランジスタM3およびM4との間に配設されたインバータ430に留意されたい)、トランジスタM2およびM1はオフにされる。トランジスタM3へのゲート電圧は、時間「d」の間、高(レベルシフタ410への0vの入力)であり、次いで低になり、トランジスタをオフにする。遅延「d」は、プログラマブル遅延論理411の回路に対応する回路などのプログラマブル遅延論理421によって与えられる。このプログラマブル遅延論理421は、ノードoutputにおける電圧をvddc(1.1Vのコア電圧)を下回ってプルダウンするのに十分長いが、ノードoutputにおける電圧をずっとプルダウンすること(0V)を回避するのに十分短い、選択された遅延を与える。したがって、ノードoutput_nにおける電圧は2.6V(パッド電圧vddp)になり、ノードoutputにおける電圧は1.8Vになる。

0032

プルダウンスタックおよびインバータの構成要素を相対的にサイズ決定することが、電圧ノードoutputおよびoutput_nがどのレベルまでプルダウンされるかを制御する。たとえば、インバータ412および422と、対応するプルダウンスタックのトランジスタ(インバータ412に対するトランジスタM1およびM2、ならびにインバータ422に対するトランジスタM3およびM4)との電子構成要素を適宜にサイズ決定することによって、ノードoutputおよびoutput_nがプルダウンされる電圧を制御することができる。トランジスタM1およびM2の主要な機能は、ラッチ412、422に書き込むのに十分にプルダウンすることである。同様に、トランジスタM3およびM4も同じ機能を有する。

0033

上記のレベルシフタ410のタイミングベースの動作は、M1およびインバータ412の端子(たとえば、P形FET(PFET)のゲート)が、output_nが0Vにプルダウンされた場合に生じるであろうフルパッド電圧(たとえば、vddp=2.6V)にさらされることを回避する。電子構成要素が確実に耐えることができる電圧よりも大きいフルパッド電圧は電子構成要素の端子の両端間に決して存在しないので、このタイミングベースの動作は信頼性問題を回避する。

0034

1.8Vモードでは、図示の実施形態のレベルシフタ410は、電圧レベルのレベルシフトを実行しないが、代わりにバッファのように働く。このモードでは、仮想接地が0Vである場合、プログラマブル遅延論理411および421の遅延論理は、時間シフトされたパルスを発生しないが、代わりに入力に従う。したがって、レベルシフタ410への入力が1.8Vであるとき、トランジスタM1およびM2は両方ともオンにされ(トランジスタM3およびM4は両方ともオフにされ)、入力が高である限り、オンのままである。同様に、レベルシフタ410への入力が0Vであるとき、トランジスタM3およびM4は両方ともオンにされ(トランジスタM1およびM2は両方ともオフにされ)、入力が低である限り、オンのままである。入力と出力の両方が1.8Vと0Vとの間でのみトグルするとき、信頼性制限がないので、この連続動作許可される。

0035

プリドライバ211の実施形態において利用されるレベルシフタの動作について説明したが、再び、図3に注目する。前述のように、図示の実施形態のプリドライバ211は、ドライバ212を適宜に駆動するのに好適なデータ信号を生じるために、データ信号バッファリングを行うためのバッファ331〜335を含む。実施形態によるバッファリングは、図5に示すように仮想接地(たとえば、1.1Vのコア電圧vddc)とパッド電圧(たとえば、2.6Vのvddp)との間でトグルするテーパーバッファによって実行される。1.8Vモード中に、テーパーバッファは、0Vと1.8Vとの間でトグルする。チェーン(たとえば、バッファ331〜332およびバッファ333〜335)中の各バッファは、十分なバッファリングを行い(たとえば、より大きいトランジスタから構成され)、それによって、はるかに大きいドライバ212の電子構成要素を十分に駆動するために、レベルシフトされた信号のドライブを上昇させる。

0036

再び図2を参照すると、プリドライバ211の出力が図示の実施形態によるドライバ212の入力に結合されることがわかる。上記で説明したように、プリドライバ211によって出力された、バッファされ、レベルシフトされた信号は、適切な信号レベルにおいてインターフェースされた周辺機器に信号を駆動するためのドライバ212に供給される。

0037

図6に、ドライバ212の一実施形態に関する詳細を示す。ドライバ212の図示の実施形態はスタックデバイスドライバストラテジを採用する。そのようなスタックドライバ構成は、以下で説明するHCI破壊現象を回避するなどのために、信頼性問題を提示することなしに、より高い信号レベルとともに動作する、より低い信号レベル用に設計された電子構成要素の使用を可能にする。その上、スタックドライバ構成は、ドライバFET中のスナップバックを防ぐことなどによって静電放電ESD)保護を可能にする。

0038

図6に示すスタックドライバ構造は、プリドライバ211からのpデータ信号を、ソースがVddpに結合されたトランジスタM17(本明細書ではPFET)に供給するが、ドレインが出力のより近くにあるトランジスタM18(同じく本明細書ではPFET)は、バイアス電圧バイアスによって制御される。プルアップ中に、トランジスタM17が完全にオンにされず、したがってトランジスタM18が、そのドレイン端子ソース端子の両端間のより高い電圧を経験し、過渡的なHCI問題を潜在的に生じるであろう短い持続時間がある。しかしながら、上述のHCI問題を回避することにおいて、トランジスタM18のドレインは抵抗Rpを通して出力ノードに結合される。抵抗Rpを使用すると、トランジスタM18の過渡的なVdsオーバーシュートが減少し、それにより、その端子の両端間の電圧が信頼性限界内に保たれる。

0039

信号出力のデータ高部分を与えるために使用される、ドライバ212の例示的な回路の上半分について上述したが、信号出力のデータ低部分を与えるために使用される、ドライバ212の下半分が同様に動作することを諒解されたい。詳細には、プリドライバ211からのnデータ信号は、ソースが接地に結合されたトランジスタM20(本明細書ではNFET)に供給されるが、ドレインが出力のより近くにあるトランジスタM19(同じく本明細書ではNFET)は、バイアス電圧nバイアスによって制御される。プルダウン中に、トランジスタM20が完全にオンにされず、したがってトランジスタM19が、そのドレイン端子とソース端子の両端間のより高い電圧を経験するであろう短い持続時間がある。ドライバ212の上半分のスタック構成と同様に、トランジスタM19のドレインは抵抗Rnを通して出力ノードに結合される。抵抗Rnを使用すると、トランジスタM19の過渡的なVdsオーバーシュートが減少し、それにより、その端子の両端間の電圧が信頼性限界内に保たれる。一実施形態では、抵抗は、ほぼ100オームである。選択される抵抗タイプは、高い電流搬送容量を有しなければならない。

0040

上記で説明したように、プリドライバ211およびドライバ212は、ホスト回路からインターフェースされた周辺回路に供給されるデータ信号のレベルシフトおよび出力を行う。図2に示すように、図示の実施形態のモード制御214およびレベル検出213は、本明細書で説明するプリドライバ211およびドライバ212の動作を可能にするために、出力経路210の動作において利用される。レベル検出213の一実施形態に関する詳細を図7に示し、モード制御214の一実施形態に関する詳細を図8に示す。

0041

図7に注目すると、レベル検出213の一実施形態に関する詳細が示されている。入出力回路200は、レベル検出213を使用して適切な信号レベルに対して動作するようにそれ自体を自動的かつ自律的に構成するように動作可能であるので、レベル検出213は入出力回路200に対して汎用性がある動作を行う。図7に示すように、レベル検出213は周辺機器に結合され、その周辺機器に対して、その信号レベルを検出し、入出力回路200の動作モード(たとえば、1.8Vモード、2.6Vモード、または3.0Vモード)を制御するための1つまたは複数の信号を供給するように、インターフェースを行う。たとえば、実施形態のレベル検出213は、インターフェースされた周辺機器の電源電圧を自動的に検出し、それに応じて入出力回路200の回路にパッド電圧をバイアスさせる。したがって、レベル検出213は、インターフェースされた周辺機器の電源の電圧を自動的に検出することが可能である。そのようなレベル検出回路を使用して、モード選択のための外部入力または制御の使用を回避することができ、あるいは、モード選択がない場合に、異なる信号レベルに適応する別個の入出力回路の使用を回避することができる。

0042

信号レベルの自動検出を可能にすることにおいて、レベル検出213の回路は高信号レベル対応(たとえば、高電圧対応)である。しかしながら、以下でさらに詳細に説明するように、そのような高信号レベル対応は、図示の実施形態によれば、より低い信号レベルとともに使用するように電子デバイス自体が設計された電子デバイスを使用して行われる。したがって、それに印加される1.8Vから3.0Vまでの範囲の電圧レベルを潜在的に有するにもかかわらず、(本明細書ではFETとして示される)トランジスタM5〜M7の実施形態は1.8Vトランジスタを備える。

0043

動作中、図示の実施形態のレベル検出213は、デジタル信号レベル(モード)を、適切なモードを示す入出力回路200の様々な部分に供給し、それによって、入出力回路200にインターフェースされた特定の周辺機器によって使用される信号レベルにかかわらず、入出力回路200がシームレスに機能することを可能にする。

0044

図示の実施形態のレベル検出213の動作をより良く理解するために、インターフェースされた周辺機器が動作している電圧レベルが2.6Vであると仮定する。したがって、トランジスタM5に供給されるvddpは、2.6Vである。vdd_18が1.8Vであると仮定すると、このデバイスのゲートソース間電圧(Vgs)−トランジスタM5のしきい値電圧(Vth)がVthよりも大きいので、トランジスタM5が1.8Vにおいて動作するように設計された場合でさえ、トランジスタM5は、Vgsが確実な電圧レベルより下であることを保証する1.8Vのゲート電圧を用いてバイアスされる。これは、トランジスタM5の2つの端子が、信頼性について許容できる最大電圧レベルを超えないことを保証する。上記の例(vddpは2.6Vである)では、トランジスタM5はオンにされ、ノード1をvddp(2.6V)に充電する。トランジスタM5がオンであり、M6およびM7もオンであるとき、ノード1における電圧がvddpとなるようにM5が十分に大きくなるように、M5をサイズ決定する。インターフェースされた周辺機器の電圧レベルが1.8V(またはホスト回路に適合する電圧)である場合、vddpが1.8であり、M5へのバイアス電圧が1.8であるので、M5はオフである。したがって、ノード1はM6およびM6によって0にプルダウンされる。いずれの場合も、以下で説明するように、ラッチ710は、ノード1における値に関係する値(ノード3)をラッチする。

0045

vddpが2.6である例では、トランジスタM6はノード1においてドレイン電圧vddp(2.6V)を受ける。ただし、トランジスタM5と同様に、トランジスタM6のゲートは、その端子の両端間の確実な電圧を保証するように適切にバイアスされる(本明細書ではvdd_18を用いてバイアスされる)。トランジスタM7が(以下で説明するリセット状態に応じて)オンであるかオフであるかにかかわらず、トランジスタM6が常にオンであり、そのゲートが1.8Vにおいてバイアスされるので、トランジスタM6は、ノード2において許容できる電圧を保証される。したがって、図示の実施形態のレベル検出213の入力スタックは、そのトランジスタのいずれも、信頼性問題を生じるそれらの端子の両端間の電圧を経験しないことを保証する。

0046

図7でわかるように、トランジスタM8もそのドレインがノード1に結合されており、ノード1は上記の例では2.6Vに充電される。図示の実施形態のトランジスタM8がNFETであるので、トランジスタM8は、ノード3に、Vdd_18(1.8V)−M8のしきい値電圧(Vth)よりも多く充電させない。これは、トランジスタM8の端子の両端間の許容できる電圧を保証する。その上、トランジスタM8に関連するノード3における電圧降下の結果として、レベル検出213の他の電子構成要素のいずれも、Vdd_18(1.8V)よりも大きい電圧を受けない。上記から、図示の実施形態のレベル検出213の回路は、構成要素レイアウトによって、および適宜に構成要素をバイアスすることによって高電圧耐性になることが諒解できよう。

0047

高/低スタック710は、トランジスタM8のソース電圧に従ってモードレベルをラッチすることを行う。たとえば、vddpが2.6Vまたは3.0Vであることが検出されたときに高電圧(図示の実施形態では1.8V)がラッチされ、vddpが1.8Vであることが検出されたときに、低電圧(図示の実施形態中では0V)がラッチされる。トランジスタM8がノード3をVdd_18(1.8V)−しきい値電圧(Vth)となるように制御するので、これらの値が発生する。図示の実施形態のバッファ721〜723は、入出力回路200の様々な構成要素を適宜に駆動するのに好適なモード制御信号を生じるために、モード信号バッファリングを行うように動作する。

0048

図示の実施形態のレベルシフタ731、インバータ遅延732およびNORゲート733は、レベル検出213の一実施形態によるモードリセット制御を行う。レベルシフタ731は、レベルシフタ311〜313に関して上述したレベルシフタ回路などのレベルシフタ回路からなる。インバータ遅延732は、プログラマブル遅延論理411および421に関して上述した遅延論理などの遅延論理からなる。

0049

実施形態による動作中、ホスト回路によって供給されたリセット信号は、レベル検出213の回路が使用するために、入出力回路200によって使用される信号電圧(上記の例では、vdd_1p8(1.8V))に、レベルシフタ731によってレベル変換される。図7に示す構成は、すべてのホスト回路電源が完全に電源投入されて、安定した後に、高(1.1V)から低(0V)になるリセット信号に適応するが、本明細書の概念による他の構成を使用することができる。インバータ遅延732は、適切なモードの検出を可能にするために、次いで、電力を節約するためにレベル検出213の回路をオフに切り替えさせるために、遅延量を追加する。また、図示の実施形態によれば、インバータ遅延732によって供給される遅延したリセット信号を使用して、NORゲート733を通して、モード制御信号出力をゲート制御し、リセット信号が低になるまで、モード制御信号出力が0V(2.6−Vモード)になっていることを保証する。上記のゲートは、実施形態によれば、入出力回路200の電子デバイスの信頼性限界内である、入出力回路200の電子デバイス端子の両端間の電圧を保証するために設けられる。ホスト回路によって供給されたリセット信号が低になると、モード制御信号はラッチ710によってラッチされる。

0050

図8に注目すると、モード制御214の一実施形態に関する詳細が示されている。実施形態によれば、モード制御214は、入出力回路200の回路(たとえば、バッファ331〜335、レベルシフタ312および313、インバータ412および422など)に「接地」の正しい値を与えて、それらの電子デバイスの信頼性限界内である、入出力回路200の電子デバイス端子の両端間の電圧が信頼性限界を満たすことを可能にする。

0051

(レベル検出213によって供給されたモード制御信号によって示される)1.8Vモード中に、信号電圧は、信頼性が問題にならないほど十分に低いので、仮想接地の値は、図示の実施形態のスイッチング回路810によって0V(本明細書ではvss)に切り替えられる。しかしながら、(同じくモード制御信号によって示される)2.6Vまたは3.0Vモード中に、コア電圧は、信頼性限界を超える電子構成要素の端子の両端間の電圧を回避するのに十分に高いので、図示の実施形態の仮想接地は、スイッチング回路810によってコア電圧(本明細書では1.1V)に切り替えられる。

0052

実施形態のスイッチング回路810は様々な構成において設けられる。たとえば、FETなどの固体スイッチングデバイスを使用することができる。追加または代替として、必要な場合、機械的スイッチング機構を利用することができる。

0053

図示の実施形態のモード制御214は、選択された動作モードに一致する信号出力を供給するように適合されるだけでなく、ホスト回路の1つまたは複数の出力(たとえば、電源電圧)が入出力回路200にとって利用不可能である、ホスト回路節電モード(たとえば、スリープまたはフリーズ入出力モード)を通して特定のモードの選択を維持するようにも適合される。入出力回路動作の曖昧な状態を生じることなしにそのような節電動作に適応するために、図示の実施形態のモード制御214はバイアス発生820を含む。実施形態のバイアス発生820は、ホスト回路節電動作の期間中に適切な「仮想接地」レベルを発生するように動作する。すなわち、ホスト回路の1つまたは複数の出力が節電動作により利用不可能であるとき、バイアス発生820は、その回路を選択された低信号レベル状態または高信号レベル状態にラッチさせておくために、プリドライバ211および/またはドライバ212の適切な制御を内部に発生するように動作する。したがって、ホスト回路が節電動作から動作状態に戻ったとき、入出力回路200は周辺機器とインターフェースし続けるように構成される。

0054

図9に注目すると、バイアス発生820の一実施形態に関する詳細が示されている。動作中、コア電圧など、ホスト回路によって供給される電源電圧は、(freezioモード信号によって示される)節電モード中に急落する。インバータ911および912ならびにNORゲート921は、フリーズ入出力モード中にバイアスを供給するようにバイアス発生820の回路を制御するように協働する。

0055

図示の実施形態によるバイアス発生は、ノードvir_grnd_nfet_gateおよびvir_gnd_pfet_gateにおける電圧をvddp(たとえば、2.6V)およびvdd_18(たとえば、1.8V)にプルするように動作可能な(本明細書では、オフ状態でラッチされたトランジスタM9〜M12として示される)オフデバイスを備える分圧器930によって供給される。トランジスタM13およびM14は、インバータ911および912ならびにNORゲート921の出力によってオンに切り替えられて、それによって、ノードvir_gnd_nfet_gateの電圧とvir_gnd_pfet_gateの電圧との間の差である仮想接地における出力を与える。実施形態によれば、仮想接地ノードは、比較的高いインピーダンスのノードであり、したがってチャージシンクとして機能するものではない。したがって、フリーズ入出力モード中のある状態において保持すべきすべてのノードは、バイアス発生820の仮想接地バイアスがそれらに供給される前に、それらの定常状態値に落ち着くことが予想される。

0056

高信号レベルモード(たとえば、2.6Vまたは3.0Vモード)中に分圧器930によって供給されたバイアスは、図示の実施形態中のホスト回路によって供給されたフリーズ入出力信号が1.1Vである場合、ほぼコア電圧(たとえば、1.1V)である。図示の実施形態によれば、トランジスタM9およびM10は、スタック構成中に配設されたPFETである。同様に、トランジスタM11およびM12は、スタック構成中に配設されたPFETである。ただし、上記のスタックの各々に供給される電圧は異なる。詳細には、vddp(たとえば、2.6V)はトランジスタM9のゲートに供給されるが、vdd_18(たとえば、1.8V)はトランジスタM11のゲートに供給される。図示の構成中のこれらのトランジスタ(およびそれらのオフ状態に関連するリーケージ)を使用して、トランジスタM15およびM16のゲートにおける電圧の差は、1.1Vに極めて近い電圧に落ち着く。仮想接地ノードから、または仮想接地ノードに電流を引く雑音イベントがある場合、仮想接地ノードの電圧が定常状態条件からある範囲外に出ると、FETのうちの1つがオンになる。この時点で、バイアスは、低インピーダンスバイアスになり、ノードが定常状態条件に戻ったことを確認する。したがって、入出力回路200が高信号レベルモードで動作しているとき、ホスト回路フリーズ入出力モード中に入出力回路200の他の回路をバイアスするために、仮想接地出力において供給される、この電圧を使用する。

0057

モード制御214の実施形態による動作中、入出力回路200が高信号レベルモード(たとえば、2.6Vまたは3.0V)であるときのみ、バイアス発生はアクティブにされる。入出力回路200が、レベル検出213からのモード制御信号レベルによって示されるなどの低信号レベルモード(たとえば、1.8V)である場合、ホスト回路がフリーズ入出力モードであるか、または動作モードであるかにかかわらず、実施形態のモード制御214は、仮想接地をvss(本明細書では0V)に結合するように動作する。

0058

出力経路210の汎用性がある動作を行うためのレベル検出213およびモード制御214の実施形態について上述し、その動作は高信号レベル処理または低信号レベル処理に対して自動的かつ自律的に調整されるが、入出力回路200の実施形態はモードの手作業の選択を利用することができる。たとえば、実施形態のスイッチング回路810は、必要な場合、インターフェースされた周辺機器の信号レベルに従って手作業で制御できる。

0059

実施形態の出力経路210の機能ブロックに関する詳細について説明したが、入力経路221の一実施形態に関する詳細を示す図10に注目する。ホスト回路に対して適切である信号レベルを供給するために、図示の実施形態の入力経路220はレベルシフト制御221を含む。レベル検出213の動作と同様に、レベルシフト制御は、好ましくは、その電子構成要素の端子の両端間の電圧が信頼性限界を超えることなしに、高レベル信号と低レベル信号の両方の入力に適応するように動作する。特に、高信号レベル(たとえば、2.6Vおよび/または3.0V)ならびに低レベル信号(たとえば、1.8V)が、「padloc」と標示されたレベルシフト制御221のデータ入力ノードにおいて供給されることがあるが、レベルシフト制御221は、そのような信号に自動的に適応し、「schm_out」と標示されたデータ出力ノードにおいて所望の信号レベル(たとえば、1.8V)を供給するように構成される。

0060

図10の高電圧対応構成では、パスゲート構成中に配設された、常時オンFETトランジスタM21が、レベルシフト制御221の電子構成要素が高電圧レベルを受けないことを保証する。より詳細には、トランジスタM21は、lvl_dn_intと標示されたノードを1.8−Vtまで下げるように動作する。第1のステージ受信機、たとえば、シュミットトリガ(Schmitt trigger)1020は、1.8−Vt信号を受信し、周辺機器によって送信されたのが0か1かを判断する。第1のステージ受信機1020は、入力信号とは異なる電圧を基準にされることがあるので、正しいトリップポイントを有することが重要である。スタック構成において(本明細書ではPFETとして示される)トランジスタM22およびM23からなるプルアップキーパー回路1011、ならびにスタック構成において(本明細書ではNFETとして示される)トランジスタM24およびM25からなるプルダウンキーパー回路1012は、入力トリップポイント(Vih、Vil)が満たされ、信号レベルが入力経路の供給を基準にされることを保証する。図示の実施形態のプルアップキーパー回路1011の弱いPFETキーパー構成は、シュミットトリガ1020への入力がvdd_18(1.8V)までずっと上昇し、リーケージを遮断することを保証する。これは、このノードが、トランジスタM21のNFETパスゲートによって駆動されるにもかかわらず、急速に上昇することを保証する。NFETプルダウンキーパー回路1012は、立上りエッジ分圧し、信号の立上りエッジ上により良いトリップポイント(Vil)を与える。そのような構成は、レベルシフト制御221への入力がより高い電圧にあり、レベルシフト制御221の第1のステージがより低い電圧(たとえば、1.8V)を基準にされるので、高信号レベルモード(たとえば、2.6Vおよび/または3.0V)で良好なトリップポイントを達成する際に特に有用である。したがって、高信号レベルにおいて動作するか、または低信号レベルにおいて動作するかにかかわらず、レベルシフト制御221の上記の実施形態は所望のトリップポイントを維持する。一実施形態では、高電圧信号を受信したとき、NFETキーパーをイネーブルにするイネーブル信号とともに、core_ie_h信号が供給される。また、イネーブル信号は、高電圧信号(たとえば、2.6Vまたは3.0V)を受信したとき、PFETキーパーをイネーブルにするために供給される。

0061

図示の実施形態のトランジスタM26は、周辺入力経路をディセーブルにすることを可能にするために設けられる。詳細には、「core_ie_h」と標示されたノードへの適切な信号レベル(たとえば、1.8V)の供給を使用して、レベルシフト制御221の出力をディセーブルにし、したがって入力経路220をディセーブルにすることができる。

0062

説明した実施形態に関して様々な機能ブロックについて本明細書で説明したが、説明した回路に加えて、またはその代替として様々な回路が、本明細書で説明する概念に沿って使用できることを諒解されたい。たとえば、出力経路210のデータ出力において人体モデル(HBM)ESD保護を行うため、入力経路220のデータ入力においてデバイス帯電モデル(CDM)ESD保護を行うためなど、入出力回路200に対してESDを設けることができる。

0063

その上、図示の実施形態の回路構成とは異なる回路構成を、本明細書の概念に従って使用することができる。たとえば、様々な図示の実施形態は、説明した例示的な電圧レベルに適応するために、スタック構成中に配設された特定の数の電子構成要素(たとえば、FET)を示すが、異なる数のそのような電子構成要素を、そのようなスタック構成において使用することができる。たとえば、図6に示すスタックドライバ構造は、上述した信号レベルよりも高い信号レベル(たとえば、4.0V)が適応される場合などに、pデータ(プルアップ)ドライバスタックおよび/またはnデータ(プルダウン)ドライバスタック中の3つのFETのスタックを利用することができる。

0064

上記から、入出力回路200は、1.8Vなどのより低い信号レベル用に設計され、2.6Vまたは3.0Vなどのより高い信号レベルとともに動作する、電子構成要素の使用を可能にすることが諒解できよう。したがって、単一の入出力インターフェースは、様々な信号レベルを使用する周辺機器に対して使用できるだけでなく、その入出力インターフェースは、物理的により小さく、より速いスイッチング電子構成要素(たとえば、45nm MOS、1.8V電子構成要素)を使用することができる。その上、本明細書で説明する実施形態は、適切な信号レベルに対して動作するようにそれ自体を自動的かつ自律的に構成するように動作可能な汎用性を使用して、そのような様々な信号レベルに適応する。

0065

本発明およびその利点について詳細に説明したが、添付の特許請求の範囲によって規定される本発明の趣旨および範囲から逸脱することなく様々な変更、置換および改変を本明細書で行うことができることを理解されたい。さらに、本出願の範囲は、本明細書で説明するプロセス、機械、製造、組成物、手段、方法およびステップの特定の実施形態に限定されるものではない。当業者が本発明の開示から容易に諒解するように、ほぼ同じ機能を実行するか、または本明細書で説明する対応する実施形態とほぼ同じ結果を達成する、現在存在する、または後に開発される、プロセス、機械、製造、組成物、手段、方法またはステップは本発明に従って利用できる。したがって、添付の特許請求の範囲は、それらの範囲内にそのようなプロセス、機械、製造、組成物、手段、方法、またはステップを含むものとする。

0066

以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。

0067

[1]レベルシフタから出力される最大信号レベルより低い信頼性の限界を持つ電子構成要素で構成される、少なくとも1つのプルアップまたはプルダウン回路と、
前記少なくとも1つのプルアップまたはプルダウン回路に結合されるタイミング回路、ここで、このタイミング回路は、前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するように前記少なくとも1つのプルアップまたはプルダウン回路への入力信号の印加時間を制御するように動作可能に構成される、
具備するレベルシフタ。

0068

[2] 前記電子構成要素が複数のトランジスタを具備する、[1]に記載のレベルシフタ。

0069

[3] 前記複数のトランジスタがスタック構成内に配設される、[2]に記載のレベルシフタ。

0070

[4] 前記タイミング回路が、前記レベルシフタの入力と前記複数のトランジスタに属するトランジスタのゲートとの間に配設され時間遅延動作を提供する遅延を具備する、[2]に記載のレベルシフタ。

0071

[5] 前記少なくとも1つのプルアップまたはプルダウン回路に属するもののうちの他の1つ、ここで、前記少なくとも1つのプルアップまたはプルダウン回路に属するもののうちの他の1つは、前記最大信号レベルより低い信頼性の限界を持つ電子構成要素で構成される、と
前記プルアップまたはプルダウン回路に属するもののうちの他の1つに結合されるタイミング回路、ここで、このタイミング回路は、前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するように前記プルアップまたはプルダウン回路に属するもののうちの他の1つへの前記入力信号の印加時間を制御するように動作可能に構成される、
を更に具備する、[1]に記載のレベルシフタ。

0072

[6] 前記レベルシフタは、動作モードに依存して第1信号レベルおよび第2信号レベルへ入力信号を選択的にレベルシフトするように動作し、前記第2信号レベルは前記最大信号レベルであり、ここで、前記タイミング回路は、前記動作モードに従い前記入力信号の印加時間を変更するように動作可能なモード選択入力を含む、[1]に記載のレベルシフタ。

0073

[7] 前記第1信号レベルが1.8ボルト以下であり、前記第2信号レベルが2.6ボルト以上である、[6]に記載のレベルシフタ。

0074

[8] 動作モードに依存して第1信号レベルおよび第2信号レベルへ入力信号を選択的にレベルシフトするように動作可能なレベルシフト回路を具備するレベルシフタ、ここで、前記第1信号レベルは前記第2信号レベルより低く、この回路が、
前記レベルシフト回路に結合され、前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するようにレベルシフト回路への入力信号の印加時間を制御するように動作可能な、タイミング回路を具備する。

0075

[9] 前記レベルシフト回路は前記電子構成要素で構成されるプルダウン回路を具備し、前記タイミング回路が前記プルダウン回路の入力に結合される、[8]に記載のレベルシフタ。

0076

[10] 前記レベルシフト回路は前記電子構成要素で構成されるプルアップ回路を具備し、前記タイミング回路が前記プルアップ回路の入力に結合される、[8]に記載のレベルシフタ。

0077

[11] 前記レベルシフト回路は、
プルダウン回路と、
プルアップ回路を具備し、前記プルダウン回路および前記プルアップ回路は前記電子構成要素で構成され、前記タイミング回路が前記プルダウン回路の入力および前記プルアップ回路の入力に結合される、[8]に記載のレベルシフタ。

0078

[12] 前記電子構成要素が複数のトランジスタを具備する、[11]に記載のレベルシフタ。

0079

[13] 前記プルアップ回路に属する複数のトランジスタがスタック構成内に配設され、前記プルダウン回路に属する複数のトランジスタがスタック構成内に配設される、[12]に記載のレベルシフタ。

0080

[14] 前記第1信号レベルが1.8ボルト以下であり、前記第2信号レベルが2.6ボルト以上である、[12]に記載のレベルシフタ。

0081

[15] 動作モードに依存して第1信号レベルおよび第2信号レベルへ入力信号を選択的にレベルシフトするように動作可能なレベルシフト回路を提供すること、ここで、前記第1信号レベルは前記第2信号レベルより低く、この回路が前記第2信号レベルより低い信頼性の限界を持つ電子構成要素を具備する、と
前記レベルシフト回路へタイミング回路を結合することと、
前記電子構成要素が経験する端子〜端子信号レベルが前記信頼性の限界を超えることを防止するようにレベルシフト回路への入力信号の印加時間を制御するように前記タイミング回路を適合させること
を具備した方法。

0082

[16] 前記レベルシフト回路を提供することは、
プルダウン回路を提供することと、
プルアップ回路を提供することを具備し、前記プルダウン回路および前記プルアップ回路が前記電子構成要素で構成される、[15]に記載の方法。

0083

[17] 前記レベルシフト回路へ前記タイミング回路を結合することは、
前記プルダウン回路の入力へ前記タイミング回路を結合することと、
前記プルアップ回路の入力へ前記タイミング回路を結合することを具備する、[16]に記載の方法。

0084

[18] 前記電子構成要素が複数のトランジスタを具備する、[16]に記載の方法。

0085

[19] 前記プルダウン回路を提供することが、前記プルダウン回路に属する前記複数のトランジスタをスタック構成内に配設することを具備する、[18]に記載の方法。

0086

[20] 前記プルアップ回路を提供することが、前記プルアップ回路に属する前記複数のトランジスタをスタック構成内に配設することを具備する、[19]に記載の方法。

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