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技術 3次元抵抗メモリアレイ

出願人 アイメック
発明者 ディルク・ワウテルスゴウリ・サンカール・カー
出願日 2014年10月1日 (5年5ヶ月経過) 出願番号 2014-203418
公開日 2015年7月2日 (4年8ヶ月経過) 公開番号 2015-122478
状態 特許登録済
技術分野 半導体メモリ 薄膜、厚膜装置 オブシンスキー素子
主要キーワード 寄生経路 充填ステップ 標準材料 抵抗アレイ 二元酸化物 ピラー状 蓄積チャネル 下層材料
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図面 (11)

課題

セルトランジスタセレクタを備えた3次元抵抗メモリアレイを製造する方法を提供する。

解決手段

絶縁層104、半導体層106、ゲート絶縁層108および導電層110を含む積層体102を形成する。積層体102に形成された第1型トレンチ114の内側側壁金属酸化物層126を形成し、第1型と第2型のトレンチ114、116内に第1型と第2型の導電性材料128,130を形成する。金属酸化物層126により構成される抵抗スイッチングメモリ層310と第1型の導電性材料128との間の電気経路導電性は、トランジスタデバイス302により制御される。

概要

背景

メモリデバイスでは、ビット密度の増加とビットコストの低減に対するニーズがずっとある。また、超高密度メモリ技術に変わる新しい技術、例えば3次元積層型抵抗ランダムアクセスメモリ(3DRRAM(登録商標))デバイスが提案されている。

3次元でのRRAM(登録商標)デバイスのスケーリングを改善するために、1つのセレクタと1つのRRAM(登録商標)セルを有するメモリアレイが水平面上に設けられたものを縦方向複数個積層することが考えられる。しかし、これは仮想3D(pseudo−3D)アプローチであって、製造プロセスが非常にコスト高となる。別の可能性として、例えばUS8,063,438に開示されているいわゆる3D RRAM(登録商標) BICSアプローチがある。基板の上に設けられた直線状の絶縁層パターンと、この絶縁層パターンの両側壁に設けられたピラー状単結晶半導体パターンと、各単結晶半導体パターンの側壁に(縦方向に)設けられたトランジスタとを備えた縦型RRAM(登録商標)デバイスが開示されている。

レジスタとセレクタ(好ましくはセル内に1つのトランジスタ(1T1R))を備えた3DRRAM(登録商標)デバイスを製造するための代替の手段に対するニーズが存在する。

概要

各セルにトランジスタセレクタを備えた3次元抵抗メモリアレイを製造する方法を提供する。絶縁層104、半導体層106、ゲート絶縁層108および導電層110を含む積層体102を形成する。積層体102に形成された第1型トレンチ114の内側側壁金属酸化物層126を形成し、第1型と第2型のトレンチ114、116内に第1型と第2型の導電性材料128,130を形成する。金属酸化物層126により構成される抵抗スイッチングメモリ層310と第1型の導電性材料128との間の電気経路導電性は、トランジスタデバイス302により制御される。

目的

本開示の目的は、各セルにトランジスタセレクタを備えた(すなわち1T1Rセル)3次元抵抗メモリ(3DRRAM(登録商標))アレイを製造する改善した方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

次元抵抗メモリアレイを製造する方法であって、a)基板(100)を準備するステップ(202)と、b)基板(100)の前面の上に互いに重なり合う積層体(102)を形成するステップ(204)であって、積層体(102)は、絶縁層(104)、半導体層(106)、ゲート絶縁層(108)および導電層(110)を含む繰り返し配列(102)を有し、ゲート絶縁層(108)は半導体層(106)と導電層(110)との間に配置されるステップ(204)と、c)積層体(102)を貫通する平行な複数のトレンチ(112)を形成するステップ(206)であって、平行な複数のトレンチ(112)は、第1型のトレンチ(114)と第2型のトレンチ(116)とが交互に設けられたものであると共に、基板(100)の前面に沿ってかつ該前面に向かって延びているステップ(206)と、d)積層体(102)の各配列(102)に凹部(122)が形成されるように、第1型のトレンチ(114)と第2型のトレンチ(116)の内側側壁(120)から、積層体(102)の各配列(102)に含まれる導電層(110)の少なくとも一部を除去するステップ(208)と、e)第1型のトレンチ(114)、第2型のトレンチ(116)および凹部(122)を、第1型の誘電体材料(124)で充填するステップ(210)、f)第1型のトレンチ(114)内に設けられた第1型の誘電体材料(124)を除去し、凹部(122)は充填されたままとするステップ(212)と、g)第1型のトレンチ(114)の露出した内側側壁(112)上に金属酸化物層(126)を形成するステップ(214)であって、金属酸化物層(126)は第1型のトレンチ(114)を部分的に充填するステップ(214)と、h)第1型のトレンチ(114)の残りの部分に第1型の導電性材料(128)を設けるステップ(216)と、i)第2型のトレンチ(116)内に設けられた第1型の誘電体材料(124)を除去するステップ(218)と、j)第2型のトレンチ(116)内に第2型の導電性材料(130)を設けるステップ(220)と、k)各第1型のトレンチ(114)内に、積層体(102)を貫通する複数のホール(132)を互いに距離を隔てて形成すると共に、第1型のトレンチ(114)の内側側壁(120)上に形成された金属酸化物層(126)を露出させるステップ(222)と、l)各第2型のトレンチ(116)内に、積層体(102)を貫通する複数のホール(134)を互いに距離を隔てて形成するステップ(224)と、m)第1型のトレンチ(114)内と第2型のトレンチ(116)内に形成された複数のホール(132,134)を、第2型の誘電体材料(136)で充填するステップ(226)とを含む方法。

請求項2

第1型のトレンチ(114)の内側側壁(120)上に形成された、露出した金属酸化物(126)を、半導体層(106)が少なくとも部分的に露出する(138)ように除去するステップと、露出した半導体層(106,138)を少なくとも部分的に除去するステップとを含む、請求項1に記載の方法。

請求項3

絶縁層(104)は酸化物または窒化物を含み、半導体層(106)はSi、GeまたはIII−V族材料を含み、ゲート絶縁層(108)はSiO2を含み、導電層(110)はTiN、TaN、W、ドープポリシリコンまたはアンドープポリシリコンを含む、請求項1または2に記載の方法。

請求項4

積層体(102)の上に追加の酸化物層(117)を設けるステップを含む、請求項1から3のいずれか1項に記載の方法。

請求項5

第1型の誘電体材料(124)および/または第2型の誘電体材料(136)は、シリコン酸化物またはシリコン窒化物を含む、請求項1から4のいずれか1項に記載の方法。

請求項6

金属酸化物層(126)は、遷移金属二元酸化物を含む、請求項1から5のいずれか1項に記載の方法。

請求項7

金属酸化物層(126)は、NiO、HfO、TaO、ZrO、AlO、NbO、TiOのいずれかを含む、請求項6に記載の方法。

請求項8

第1型の導電性材料(128)および/または第2型の導電性材料(130)は、半導体、金属、導電性酸化物金属窒化物および金属シリサイドからなる群から選択される材料を含む、請求項1から7のいずれか1項に記載の方法。

請求項9

繰り返し配列(102)を有する細長い積層体を備えた3次元抵抗メモリアレイであって、各配列(102)は、該積層体の長手方向に対して垂直な方向に積層された絶縁層(104)、半導体層(106)、ゲート絶縁層(108)および導電層(110)を含み、ゲート絶縁層(108)は、半導体層(106)と導電層(110)との間に配置され、半導体層(106)、ゲート絶縁層(108)および導電層(110)は、前記積層体の長手方向に沿って配置されたセレクタトランジスタアレイを構成し、前記積層体は、その長手方向に沿ってかつ該長手方向に向かって延びる第1側面と、該第1側面に対向する第2側面とを有し、前記積層体の第1側面には金属酸化物層(126)が設けられ、金属酸化物層(126)には、前記積層体から見て外方を向いた面上に第2型の誘電体材料(136)と第1型の導電性材料(128)が設けられ、第2型の誘電体材料(136)と第1型の導電性材料(128)は、前記積層体の長手方向に沿って交互に設けられ、前記積層体の第2側面には、第2型の誘電体材料(136)と第2型の導電性材料(130)が設けられ、第2型の誘電体材料(136)と第2型の導電性材料(130)は、前記積層体の長手方向に沿って交互に設けられている3次元抵抗メモリアレイ。

請求項10

繰り返し配列(102)の各配列に含まれる導電層(110)には、第1の絶縁部(400)が前記積層体の第1側面に隣接して設けられ、かつ/または、第2の絶縁部(402)が前記積層体の第2側面に隣接して設けられている、請求項9に記載の3次元抵抗メモリアレイ。

請求項11

金属酸化物層(126)は、第1型の導電性材料(128)に対応する位置に、前記積層体の長手方向に沿って交互に設けられ、半導体層(106)は、第2型の誘電体材料(136)に対応する位置に、前記積層体の長手方向に沿って交互に設けられている、請求項9または10に記載の3次元抵抗メモリアレイ。

請求項12

セレクタトランジスタは、ジャンクションレス構造を有するピンチオフ型の電界効果トランジスタである、請求項9から11のいずれか1項に記載の3次元抵抗メモリアレイ。

請求項13

繰り返し配列を有する追加の細長い積層体であって、前記積層体の第1側面と追加の積層体の第1側面とが対向するものを備える、請求項9から12のいずれか1項に記載の3次元抵抗メモリアレイ。

技術分野

0001

本開示は、3次元抵抗メモリアレイとその製造方法に関する。

背景技術

0002

メモリデバイスでは、ビット密度の増加とビットコストの低減に対するニーズがずっとある。また、超高密度メモリ技術に変わる新しい技術、例えば3次元積層型抵抗ランダムアクセスメモリ(3DRRAM(登録商標))デバイスが提案されている。

0003

3次元でのRRAM(登録商標)デバイスのスケーリングを改善するために、1つのセレクタと1つのRRAM(登録商標)セルを有するメモリアレイが水平面上に設けられたものを縦方向複数個積層することが考えられる。しかし、これは仮想3D(pseudo−3D)アプローチであって、製造プロセスが非常にコスト高となる。別の可能性として、例えばUS8,063,438に開示されているいわゆる3D RRAM(登録商標) BICSアプローチがある。基板の上に設けられた直線状の絶縁層パターンと、この絶縁層パターンの両側壁に設けられたピラー状単結晶半導体パターンと、各単結晶半導体パターンの側壁に(縦方向に)設けられたトランジスタとを備えた縦型RRAM(登録商標)デバイスが開示されている。

0004

レジスタとセレクタ(好ましくはセル内に1つのトランジスタ(1T1R))を備えた3DRRAM(登録商標)デバイスを製造するための代替の手段に対するニーズが存在する。

0005

本開示の目的は、各セルにトランジスタセレクタを備えた(すなわち1T1Rセル)3次元抵抗メモリ(3DRRAM(登録商標))アレイを製造する改善した方法を提供することである。
更なる目的は、改善した3次元抵抗メモリアレイを提供することである。

0006

本開示の第1の態様により、1T1R型3次元抵抗メモリアレイが提供される。
この方法は、
a)基板を準備するステップと、
b)基板の前面の上に互いに重なり合う積層体を形成するステップ(積層体は、絶縁層半導体層ゲート絶縁層および導電層を含む繰り返し配列を有し、ゲート絶縁層は半導体層と導電層との間に配置される)と、
c)積層体を貫通する平行な複数のトレンチを形成するステップ(平行な複数のトレンチは、第1型のトレンチと第2型のトレンチとが交互に設けられたものであると共に、基板の前面に沿ってかつ該前面に向かって延びている)と、
d)積層体の各配列に凹部が形成されるように、第1型のトレンチと第2型のトレンチの内側側壁から、積層体の各配列に含まれる導電層の少なくとも一部を除去するステップと、
e)第1型のトレンチ、第2型のトレンチおよび凹部を、第1型の誘電体材料充填するステップ、
f)第1型のトレンチ内に設けられた第1型の誘電体材料を除去するステップと、
g)第1型のトレンチの露出した内側側壁上に金属酸化物層を形成するステップ(金属酸化物層は第1型のトレンチを部分的に充填する)と、
h)第1型のトレンチの残りの部分に第1型の導電性材料を設けるステップと、
i)第2型のトレンチ内に設けられた第1型の誘電体材料を除去するステップと、
j)第2型のトレンチ内に第2型の導電性材料を設けるステップと、
k)各第1型のトレンチ内に、積層体を貫通する複数のホールを互いに距離を隔てて形成すると共に、第1型のトレンチの内側側壁上に形成された金属酸化物層を露出させるステップと、
l)各第2型のトレンチ内に、積層体を貫通する複数のホールを互いに距離を隔てて形成するステップと、
m)第1型のトレンチ内と第2型のトレンチ内に形成された複数のホールを、第2型の誘電体材料で充填するステップとを含む。

0007

本開示の方法による利点の1つは、1T1Rセルを有する3次元抵抗メモリアレイの製造において、費用効率の高い製造フローを利用できることである。さらに、従来から存在する加工ステップにより1T1R型3次元抵抗メモリアレイを製造でき、これにより製造関連のコストが低減する。さらに、この方法では、既製メモリセルの積層(いわゆる仮想3D)には依存せずに3次元メモリアレイが実現する。

0008

さらに、上記方法は、
第1型のトレンチの内側側壁上に形成された、露出した金属酸化物を、半導体層が少なくとも部分的に露出するように除去するステップと、
露出した半導体層を少なくとも部分的に除去するステップとを含んでもよい。

0009

この方法によれば、露出した半導体層を部分的に除去することにより、好ましくない寄生電流を生じる寄生伝導を低下させることができるので、より高効率の抵抗メモリアレイが得られる。さらに、この方法によれば、デバイスの性能が改善すると共に、3次元メモリアレイの高密度パッケージが容易になる。

0010

絶縁層は酸化物または窒化物を含んでもよく、半導体層はSi、GeまたはIII−V族材料を含んでもよく、ゲート絶縁層はSiO2(または誘電体材料)を含んでもよく、導電層はTiN、TaN、W、ドープポリシリコンまたはアンドープポリシリコンを含んでもよい。
従来から用いられている材料を用いることにより、例えば3次元メモリアレイの材料の堆積エッチングに効率の高い製造プロセスやプロトコルを利用できる。

0011

さらに、上記方法は、積層体の上に追加の酸化物層を設けるステップを含んでもよい。
追加の酸化層117により、3次元抵抗メモリアレイの上側で、積層体の絶縁性が向上すると共に、積層体が保護される。

0012

第1型の誘電体材料および/または第2型の誘電体材料は、シリコン酸化物またはシリコン窒化物を含んでもよい。
これにより、抵抗メモリアレイを高い効率で製造することができる。

0013

金属酸化物層は、遷移金属二元酸化物を含んでもよい。
これらの材料は、抵抗スイッチング素子(すなわち、メモリデバイスの活性層またはメモリセル)としての利用に適している。したがって、メモリセルは金属酸化物層内に形成されてもよい。

0014

第1型の導電性材料および/または第2型の導電性材料は、半導体、金属、導電性酸化物金属窒化物および金属シリサイドからなる群から選択される材料を含んでもよい。

0015

本開示の第2の態様により、3次元抵抗メモリアレイが提供される。
この3次元抵抗メモリアレイは、
繰り返し配列を有する細長い積層体を備え、
各配列は、該積層体の長手方向に対して垂直な方向に積層された絶縁層、半導体層、ゲート絶縁層および導電層を含み、
ゲート絶縁層は、半導体層と導電層との間に配置され、
半導体層、ゲート絶縁層および導電層は、前記積層体の長手方向に沿って配置されたセレクタトランジスタアレイを構成し、
前記積層体は、その長手方向に沿ってかつ該長手方向に向かって延びる第1側面と、該第1側面に対向する第2側面とを有し、
前記積層体の第1側面には金属酸化物層が設けられ、
金属酸化物層には、前記積層体から見て外方を向いた面上に第2型の誘電体材料と第1型の導電性材料が設けられ、
第2型の誘電体材料と第1型の導電性材料は、前記積層体の長手方向に沿って交互に設けられ、
前記積層体の第2側面には、第2型の誘電体材料と第2型の導電性材料が設けられ、
第2型の誘電体材料と第2型の導電性材料は、前記積層体の長手方向に沿って交互に設けられている。

0016

繰り返し配列の各配列に含まれる導電層には、第1の絶縁部が前記積層体の第1側面に隣接して設けられていてもよく、かつ/または、第2の絶縁部が前記積層体の第2側面に隣接して設けられていてもよい。
これにより、第1型のトレンチ内にある金属酸化物層から、かつ/または第2型のトレンチ内にある導電性材料から導電層が電気絶縁された構造が得られるので好都合である。さらに、導電層から金属酸化物層へのリーク電流を低減させることができる。このように、改善した3次元抵抗メモリアレイを得ることができる。

0017

金属酸化物層は、第1型の導電性材料に対応する位置に、前記積層体の長手方向に沿って交互に設けられていてもよく、半導体層は、第2型の誘電体材料に対応する位置に、前記積層体の長手方向に沿って交互に設けられていてもよい。
これにより、寄生伝導経路を減らすことができ、改善した3次元抵抗メモリアレイを得ることができる。

0018

セレクタトランジスタは、ジャンクションレス構造を有するピンチオフ型の電界効果トランジスタであってもよい。
これにより、トランジスタ内での電荷キャリアを高い効率で制御して、トランジスタを流れる電流を容易に制御できる。

0019

上記3次元抵抗メモリアレイは、繰り返し配列を有する追加の細長い積層体であって、前記積層体の第1側面と追加の積層体の第1側面とが対向するものを備えてもよい。

0020

本開示の更なる特徴とそれに伴って得られる効果は、添付の特許請求の範囲と以下の説明を検討すれば明らかとなる。当業者であれば、本開示の種々の特徴を結びつけ、本開示の範囲を逸脱しない範囲で、以下で説明する実施形態以外の実施形態を得られると理解するだろう。

図面の簡単な説明

0021

本開示の種々の態様について、本開示の実施形態を示す添付図面を参照して、より詳細に説明する。

0022

本開示の実施形態による3次元抵抗メモリアレイの準備段階における正面図を示す。
本開示の実施形態による3次元抵抗メモリアレイの準備段階における正面図を示す。
本開示の実施形態による3次元抵抗メモリアレイの準備段階における正面図を示す。
本開示の実施形態による3次元抵抗メモリアレイの準備段階における正面図を示す。
本開示の実施形態による3次元抵抗メモリアレイの準備段階における正面図を示す。
本開示の実施形態による3次元抵抗メモリアレイの準備段階における正面図を示す。
本開示の実施形態による3次元抵抗メモリアレイの準備段階における平面図を示す。
本開示の実施形態による3次元抵抗メモリアレイの平面図を示す。
本開示の実施形態による3次元抵抗メモリアレイの準備段階における平面図を示す。
本開示による方法のフローチャートを示す。

実施例

0023

添付の図面を参照して本開示をより詳細に説明し、その中で本開示の好ましい実施形態について記載する。ただし、本開示は多くの形態で具現されてよく、本明細書に記載している実施形態に限定されるものと解釈すべきではない。むしろ、これらの実施形態は、完全性を目的として、また、本開示の範囲を当業者に十分に伝えるために記載している。

0024

本開示による3次元抵抗メモリアレイを製造する方法について、図1から図9を参照して説明する。図1から図9は、複数の製造ステップを詳細に説明する図である。図1から図6は、3次元抵抗メモリアレイの準備段階における正面図を示し、図7から図9は、同じメモリアレイの平面図を示す。図8は、本開示の一実施形態による3次元メモリアレイの最終段階の平面図を示す。図10に示すフローチャートは、本開示による3次元抵抗メモリアレイ用の複数の製造ステップを含む方法200を示す。

0025

図1は、本開示の実施形態による3次元抵抗メモリアレイの準備段階における正面図を示す。方法200のステップ202に従って、図1に示す層構造の底部に基板100が設けられる。本開示の実施形態で、「基板」には、利用可能な任意の下層材料であって、この(1つまたは複数の)材料の上には、本開示の実施形態によるデバイスが形成可能であるようなもの、も含まれる。特定の実施形態で、この「基板」は、シリコン基板ガリウム砒素GaAs)基板、ガリウム砒素リン(GaAsP)基板、インジウムリン(InP)基板、ゲルマニウム(Ge)基板またはシリコンゲルマニウム(SiGe)基板などの半導体基板を含んでよい。さらに、「基板」は、半導体基板部分に加えて、例えばSiO2層やSi3N4層のような絶縁層を含んでよい。従って、「基板」には、シリコンオンガラス基板、シリコンオンサファイア基板も含まれる。このように、「基板」は、関心がある層(または部分)の下位にある層の要素を一般的に規定するために用いられる。その他、「基板」は、その上に層を形成可能である任意の基材であってもよく、例えばガラス層金属層であってもよい。例として、基板は任意の好適な材料で作成されてよい。基板の材料は、アモルファス多結晶結晶のいずれであってもよい。

0026

基板100の前面の上にある2つの積層体102が示されている。各積層体102は、絶縁層(isolating layer)104、半導体層106、ゲート絶縁層108および導電層110の繰り返し配列を有する。積層体102は、方法200のステップ204で準備される。図1からわかるように、ゲート絶縁層108は半導体層106と導電層110との間に配置されている。図1では、明確化のために2つの積層体102を示しているが、互いに重なり合う任意の数の積層体102を配置して3次元抵抗メモリアレイを構成できることが当業者に理解される。さらに、積層体102の上には、追加の酸化層117が配置される。

0027

積層体102に含まれる層は、半導体産業において従来から用いられている材料を含んでもよい。絶縁層104は、SiOなどの酸化物、または、SiNなどの窒化物を含んでもよい。半導体層106は、Si、GeまたはIII−V族材料などの半導体材料を含んでもよい。ゲート絶縁層108は、SiO2または他の誘電体材料を含んでもよい。導電層110は、ドープポリシリコンもしくはアンドープ(ドープされていない)ポリシリコン、またはTiN、TaN、Wのような金属など、ゲート電極に適した任意の材料を含んでもよい。従来から用いられている材料を用いることにより、3次元抵抗メモリアレイを低コストで提供できる。

0028

積層体102は、当業者に知られた標準堆積技術、例えば化学気相成長CVD)、より好ましくは低圧CVD(LPCVD)などを用いて形成されてもよい。

0029

追加の酸化層117は、電気絶縁性を向上させると共に、3次元抵抗メモリアレイの頂部で積層体102を保護するために(任意的に)設けられていることに留意すべきである。他の実施形態によれば、追加の酸化物層117がない状態の3次元抵抗メモリアレイとしてもよい。

0030

図2は、図1に開示された3次元抵抗メモリアレイの準備段階であって積層体102がさらに加工された後の状態を示す。この加工は、以下で説明することになる追加の加工ステップを伴う。あるステップで、平行な複数のトレンチ112が形成される。第1ステップは、方法200のステップ206に関する。トレンチ112は、積層体102を貫通して基板100の前面まで延びる。トレンチ112は、平滑性の高い垂直な内側側壁120を有する(明確化のため、トレンチ112は破線120で示している)。言い換えると、得られる複数のトレンチ112は、基板100の前側に沿って互いに平行に延びる細長いトレンチ(またはチャネル)である。以下では、トレンチ112は、第1型のものに符号114を付して、第2型のものに符号116を付して説明する。明確化のために、複数個存在する各型のトレンチ112のうち、図2には1つだけを示している。3次元抵抗メモリアレイは、任意の数のトレンチ112(第1型のトレンチ114と第2型のトレンチ116とが交互に設けられている)を備えてもよいことに留意すべきである。

0031

複数のトレンチ112を形成するステップ206は、当業者に知られた標準の加工技術を用いて実施してもよい。この標準の加工技術はリソグラフィステップを含んでいてもよく、追加の酸化物層117の上に例えば金属のハードマスク層が形成され、このハードマスク層の上にフォトレジスト層が形成される。次に、ハードマスク層がパターニングされる。一般的に、ハードマスク層をパターニングする際には、ハードマスク選択部分が露出するようにフォトレジスト露光現像が行われる。次に、ハードマスクの露出部分は、例えばエッチングにより、エッチングマスクとしてのフォトレジストを用いて除去される。次に、ハードマスク層をエッチングマスクとして用いて積層体102をエッチングすることにより、複数のトレンチ112が積層体内に形成される。次に、従来から用いられている方法を用いてハードマスクが除去される。

0032

図2に示す3次元抵抗メモリアレイの準備段階を得るために行う他のステップについて説明する。このステップは、第1型、第2型のトレンチ114,116(112)の内側側壁120から、各積層体102の配列に含まれる導電層110の少なくとも一部を、各積層体102のシーケンスにおいて凹部122が形成されるように除去することを含む。この加工ステップは、方法200のステップ208に相当する。

0033

エッチングは、好ましくは異方性エッチングプロセスを用いて行われる。これにより、主に導電層110がエッチングされて凹部122が形成される。言い換えると、第2加工ステップでの異方性エッチングの結果、(前述の)トレンチ112における平滑性の高い垂直な内側側壁120において、凹部122が形成される。

0034

図3は、図1図2に開示された3次元抵抗メモリアレイの準備段階であって、第1型のトレンチ114(および凹部)と第2型のトレンチ116(および凹部)が第1型の誘電体材料124で充填された後の状態を示す。この充填ステップは、方法200のステップ210に相当する。図3に示すように、凹部122についても第1型の誘電体材料124で充填される。

0035

第1の誘電体材料124は、例えばシリコン酸化物またはシリコン窒化物を含んでもよい。これらは、半導体産業で用いられる標準的な材料である。これらの材料は扱いやすく、トレンチの充填は、標準的な加工技術を用いた方法に従って行われてもよい。

0036

図4は、図1から図3に開示された3次元抵抗メモリアレイの準備段階であって、積層体102に対して更なる加工が行われた後の状態を示す。このプロセスは、図10に示す方法200におけるステップ212からステップ214に相当する。あるステップで、第1型のトレンチ114内にある第1型の誘電体材料124は、第1型のトレンチ114の側壁120が露出するように除去される。ただし、凹部内に存在する第1の誘電体材料124は除去されない。第1型のトレンチ114内にある第1の誘電体材料124を除去するために、好ましくは指向性を有するエッチングステップが利用される。

0037

次のステップで、第1型のトレンチ114の露出した内側側壁120上に、金属酸化物層126が形成される。図4に示すように、金属酸化物層126は、第1型のトレンチ114を部分的にのみ充填する。言い換えると、第1型のトレンチ114の各内側側壁120上に形成された金属酸化物層126どうしの間には空隙が存在する。金属酸化物層126は、トレンチに沿ってコンフォーマルに堆積するのが好ましい。これは、例えば原子層堆積(ALD)により行ってもよい。金属酸化物層126は、基板100の前面の上には堆積しない。

0038

金属酸化物層126は、遷移金属の二元酸化物、例えばNiO、HfO、TaO、ZrO、AlO、NbO、TiOを含む。3次元抵抗メモリアレイ内の活性層またはメモリセルとして二元酸化物層を設けることにより、メモリセルの抵抗を効率的にスイッチングすることができる。言い換えると、金属酸化物層を高抵抗状態低抵抗状態との間で切り替えることができ、これを利用して、例えばRRAM(登録商標)を種々のメモリ状態間で交互に切り替えることができる。好ましい実施形態で、金属酸化物層126は、良好なスイッチング特性を示すことが知られているハフニウム酸化物を含んでもよい。良好なスイッチング特性は、不揮発性メモリにおいて金属酸化物層126を活性層(メモリセルとも称される)として利用する上で非常に重要である。さらに、ハフニウム酸化物を用いることは、high−k誘電体である点でも好都合である。

0039

図5は、図1から図4に開示された3次元抵抗メモリアレイの準備段階であって、更なる加工ステップが行われた後の状態を示す。このステップは、それぞれ方法200のステップ216からステップ218に相当する。

0040

まず、第1型のトレンチ114の残りの部分(すなわち空隙部)において、第1型の導電性材料128が設けられる。第1型の導電性材料128は、半導体、金属、導電性酸化物、金属窒化物および金属シリサイドを含んでもよい。従って、半導体産業において一般に使用される標準材料を利用できる。さらに、第1型の導電性材料128の電気特性は、導電性材料128について効率的な動作と所望の伝導特性が得られるように調整可能である。第1型の導電性材料128は、RRAM(登録商標)スイッチング素子用の上部電極として機能する。

0041

次に、第2型のトレンチ116の側壁120が露出するように、第2型のトレンチ116内に設けられた第1型の誘電体材料124が除去される。ただし、凹部内に存在する第1の誘電体材料124は除去されない。第2型のトレンチ116内にある第1の誘電体材料124を除去するために、好ましくは指向性を有するエッチングステップが利用される。

0042

図6は、図1から図5に開示された3次元抵抗メモリアレイの準備段階における正面図を示す。図6に示されているように、第2型のトレンチ116内に第2型の導電性材料130が設けられる。従って、積層体102の導電層106を介して、第1型の導電性材料128と第2型の導電性材料130との間で電流が流れうる。3次元抵抗メモリアレイの機能について以下で説明する。第2型の導電性材料130を設けるステップは、方法200のステップ220に相当する。

0043

第2型の導電性材料130と第1型の導電性材料128とは同じ材料を含んでもよいことに留意すべきである。説明の繰り返しを避けるために、上記の説明を参照する。第1型の導電性材料128と第2型の導電性材料130は同一であってもよく、これにより3次元抵抗メモリアレイの製造が単純化される。

0044

こうした3次元抵抗メモリアレイの機能について説明する。図6を参照すると、3次元抵抗メモリアレイの機能が、符号300を付した回路図により概略的に示されている。

0045

集積回路300はトランジスタデバイス302を備える。トランジスタデバイス302は、MOSFET、ピンチオフ型のFETフィンFETのいずれであってもよい。トランジスタデバイス302は三端子デバイスである。トランジスタデバイス302は、積層体102が設けられる基板100の表面に対して略垂直な方向に延びるチャネル領域を含む。チャネル領域は、従来から用いられている方法で半導体層106内に形成されてもよい。

0046

金属酸化物層126により構成される抵抗スイッチングメモリ層310と第1型の導電性材料128との間の電気経路導電性は、トランジスタデバイス302により制御される。トランジスタデバイス302は、抵抗スイッチングメモリ層310へ流れる電流をスイッチオンおよび/またはスイッチオフするように構成されている。

0047

さらに詳細に説明する。トランジスタデバイス302は、絶縁層104の上の半導体層106(例えばシリコン層)内に形成される。半導体層106の上面に、ゲート電極304として機能する導電層110が設けられる。半導体層106と導電層110との間にはゲート絶縁層108が挟持されており、これがゲート誘電体306として機能する。好適な電気信号をゲート電極304に印加することにより、半導体層106内に反転チャネル(または蓄積チャネル)308を形成できる。反転チャネル(または蓄積チャネル)308は、抵抗スイッチング活性層310(すなわち抵抗メモリアレイのメモリセル)と電極312との間を切替可能とする電極として用いることができる。こうした動作により、メモリ状態が変化するように、抵抗スイッチング活性層310の抵抗(すなわち蓄積した値)を変化させることができる。

0048

再度図6を参照すると、繰り返し配列102の各配列に含まれる導電層110には、この導電層110に隣接して第1の絶縁部400と第2の絶縁部402が設けられる。単に明確化のために、絶縁部400,402にのみ符号を付しているが、3次元抵抗メモリアレイは、第1型の絶縁部400および/または第2型の絶縁部402をそれぞれ複数個備えていてよい。絶縁部400,402が存在することにより、第1型のトレンチ114内の金属酸化物層126および/または第2型のトレンチ116内の第2型の導電性材料130から導電層110を電気絶縁することができることは好都合である。

0049

図7は、図1から図6に開示されている3次元抵抗メモリアレイの準備段階の平面図(すなわち基板100の前面に垂直な方向から見た図)を示す。

0050

また、図7は、後続で実施する、方法200のステップ222,224に対応する加工ステップを示す。最初のステップでは、積層体102を貫通する複数のホール132が、互いに距離を隔てて、第1型のトレンチ114のそれぞれに形成される。これにより、第1型のトレンチ114の内側側壁120の上に形成された金属酸化物層126が露出する。第2型のトレンチ116のそれぞれに、互いに距離を隔てた複数のホール134が形成される。また、互いに距離を隔てた複数のホール134は、積層体102を貫通して延びる。この加工により3次元構造が得られる。このようにして形成される3次元構造において、ホールは積層体102の種々の領域を分離する。その後、第1型のトレンチ114と第2型のトレンチ116に形成される、互いに距離を隔てた複数のホール132,134を追加的に第2型の誘電体材料136で充填することにより、3次元抵抗アレイを形成できる。互いに距離を隔てた複数のホールを充填するステップは、方法200のステップ226に相当する。

0051

図8は、上記加工ステップから生じる3次元抵抗メモリアレイを示す。得られる3次元抵抗メモリアレイの構造について説明する。このメモリアレイは、繰り返し配列102を有する細長いスタックを備える。各配列は、絶縁層104、半導体層106、ゲート絶縁層108および導電層110を備える。これらの層は、細長い積層体の長手方向に対して垂直な方向に積層されている。ゲート絶縁層108は、半導体層106と導電層110との間に配置されている。半導体層106、ゲート絶縁層108および導電層110は、細長い積層体の長手方向に沿って配置されたセレクタトランジスタアレイを構成する。この細長い積層体は、その長手方向に沿ってかつ長手方向に向かって延びる第1側面と、この第1側面に対向する第2側面とを有する。細長い積層体の第1側面には金属酸化物層126が設けられている。金属酸化物層126には、細長い積層体から見て外方を向いた面上に第2型の誘電体材料136と第1型の導電性材料128が設けられる。第2型の誘電体材料136と第1型の導電性材料128は、積層体の長手方向に沿って交互に設けられている。細長い積層体の第2側面には、第2型の誘電体材料136と第2型の導電性材料130が設けられている。第2型の誘電体材料136と第2型の導電性材料130は、細長い積層体の長手方向に沿って交互に設けられている。

0052

図9を参照して、本開示の一実施形態によれば、方法は、半導体層106が少なくとも部分的に露出する(符号138を付している)ように、第1型のトレンチ114の内側側壁120上に形成された露出した金属酸化物126を除去するステップを含んでもよい。また、方法は、露出した半導体層106,138を少なくとも部分的に除去するステップを含んでもよい。

0053

その結果、金属酸化物層126は、第1型の導電性材料128に対応する位置に設けられてもよく、半導体層106は符号139で示す位置で薄くなっていてもよい。その結果、寄生伝導経路(例えば図示した寄生経路140)を無くすことができる。このプロセスにより、効率の高いダイレクト電流経路141(抵抗メモリアレイの機能を調節する)を設けることができる。これにより、3次元抵抗メモリデバイスの性能が向上する。

0054

分離したホール132,134は、第2型の誘電体材料136で充填されることが好ましいことに留意すべきである。

0055

本開示は、上記の好ましい実施形態に限定されるものではないことが、当業者により理解される。これに対しては、特許請求の範囲の記載の範囲内で多くの変更、変形例が可能である。

0056

例えば、3次元抵抗メモリアレイは、繰り返し配列を有する追加の細長い積層体であって、元の積層体の第1側面と追加の積層体の第1側面とが対向するものを備えていてもよい。

0057

さらに、請求項に係る開示を実施する当業者は、図面、開示および添付の特許請求の範囲を検討することにより、開示した実施形態に対する変形例を理解し、達成することができる。特許請求の範囲において、「備える、有する、含む」(comprising)は他の要素またはステップを除外しない。また、不定詞(a,an)は複数を除外しない。異なる従属請求項にそれぞれある測定値が記載されているという事実は、これらの測定値の組み合わせを有利に用いることができないことを示すのではない。また、2つ以上のステップは、同時に、または一部が同時に実施されてもよい。さらに、上記方法に含まれるステップは、開示しているものとは異なる順序で実施されてもよい。こうした変形例は、選択された加工用ハードウェアシステムおよび設計者の選択に依存する。こうした変形例はすべて本開示の範囲内にある。さらに、本開示について、その例示的な実施形態を参照して具体的に説明してきたが、多くの変更、修正などは当業者にとって自明である。

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