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技術 半導体装置

出願人 富士通株式会社
発明者 田辺聡川崎健一
出願日 2013年12月16日 (6年0ヶ月経過) 出願番号 2013-259107
公開日 2015年6月22日 (4年6ヶ月経過) 公開番号 2015-115586
状態 特許登録済
技術分野 半導体集積回路 論理回路II
主要キーワード 動作監視回路 N端子 入力信号生成回路 限界ライン 最小動作 内部トリガ ミスカウント トリガ生成
関連する未来課題
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図面 (20)

課題

VS電源制御技術を適用して低消費電力化を図ると共に、動作不良(誤動作)の発生を防止し、信頼性を向上した半導体装置の実現。

解決手段

電源7と、少なくとも1つの記憶素子2,4を有し、電源から電源電圧VDDの供給を受けて動作する回路ブロック1と、電源を制御して電源電圧を変化させる電源制御回路6と、電源電圧が低下した時に、記憶素子が正常に機能しなくなる電圧よりも高い第1余裕電圧で第1誤動作信号を生成する記憶素子監視回路5と、を有し、電源制御回路は、電源電圧が第1余裕電圧より低くならないように電源を制御する半導体装置。

概要

背景

近年、半導体装置(LSI)の低消費電力化の要求がより一層強くなってきている。そこで、負荷が軽くなった場合、動作周波数下げ消費電力を低減することが行われる。さらに、製造バラつき温度変化などがあっても、要求される性能を満たした上で、低消費電力化することが必要である。

例えば、製造バラつきによってトランジスタ閾値(Vth)が高くなった場合、トランジスタの動作速度は低下し(Slow)、回路信号伝搬遅延(Delay)が大きくなってしまう。このため、電源電圧DDを高めに設定して、遅延量(Delay)が要求動作周波数満足できるように小さくする必要がある。

一方、製造バラつきによってトランジスタの閾値(Vth)が低くなった場合、トランジスタの動作速度は高くなり(Fast)は、回路のリーク電流量が増大するため消費エネルギが増大してしまう。このため、電源電圧VDDを低めに設定して遅延量が要求動作周波数を満足できる限界まで、回路の消費エネルギを低く抑える必要がある。

そこで、動作周波数、製造バラつき、温度変化に応じて電源電圧を制御することで、要求される性能を満たしながら、単位性能当たりの消費エネルギを削減することが行われる。これをAVS(Adaptive Voltage Scaling)電源制御技術と称する。

上記のAVS電源制御技術は、半導体装置の回路全体に対して適用することも、半導体装置を複数の回路ブロックに分割し、各回路ブロックへの負荷の分散を含めて、各回路ブロックの電源を制御する場合もある。各回路ブロックの電源を制御するには、各回路ブロックの電源を独立に設け、少なくとも1つの回路ブロックは個別に電源電圧を制御する。以下の説明では、回路全体または1つの回路ブロックに対してAVS電源制御技術を適用した場合を例として説明する。

一般のAVS制御技術によれば、各回路ブロックが正常に動作する範囲で、できるだけ電源電圧を低下させる。正常に動作するかは、例えば、回路の遅延量を測定して判定する。一般に、回路の遅延量は、リングオシレータおよびカウンタを有する遅延量モニタ回路を設け、電源電圧に応じて変化するリングオシレータの周波数の変化を、出力信号の変化をカウントすることにより測定する。そして、カウント値から求まる遅延量が、要求される動作周波数を満たす遅延量より小さいかを判定する。

概要

AVS電源制御技術を適用して低消費電力化をると共に、動作不良(誤動作)の発生を防止し、信頼性を向上した半導体装置の実現。電源7と、少なくとも1つの記憶素子2,4を有し、電源から電源電圧VDDの供給を受けて動作する回路ブロック1と、電源を制御して電源電圧を変化させる電源制御回路6と、電源電圧が低下した時に、記憶素子が正常に機能しなくなる電圧よりも高い第1余裕電圧で第1誤動作信号を生成する記憶素子監視回路5と、を有し、電源制御回路は、電源電圧が第1余裕電圧より低くならないように電源を制御する半導体装置。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

電源と、少なくとも1つの記憶素子を有し、前記電源から電源電圧の供給を受けて動作する回路ブロックと、前記電源を制御して前記電源電圧を変化させる電源制御回路と、前記電源電圧が低下した時に、前記記憶素子が正常に機能しなくなる前記電圧よりも高い第1余裕電圧で第1誤動作信号を生成する記憶素子監視回路と、を備え、前記電源制御回路は、前記電源電圧が前記第1余裕電圧より低くならないように前記電源を制御することを特徴とする半導体装置

請求項2

前記記憶素子監視回路は、前記第1余裕電圧で誤動作する第1誤動作素子を少なくとも1つ有し、前記記憶素子が正常に動作し且つ前記第1誤動作素子が正常に動作しない場合に第1誤動作未然検知信号を生成する請求項1に記載の半導体装置。

請求項3

前記記憶素子監視回路は、前記第1余裕電圧よりも高い第2余裕電圧で誤動作する第2誤動作素子を少なくとも1つ有し、前記第2誤動作素子が正常に動作しない場合に第2誤動作未然検知信号を生成する請求項2に記載の半導体装置。

請求項4

前記電源制御回路は、前記第1誤動作未然検知信号および前記第2誤動作未然検知信号を受けない場合には前記電源電圧を単位量ずつ低下させ、前記第1誤動作未然検知信号を受けず且つ前記第2誤動作未然検知信号を受けると前記電源電圧を維持し、前記第1誤動作未然検知信号を受けると前記電源電圧を単位量ずつ増加させる、ように前記電源を制御する請求項3に記載の半導体装置。

請求項5

前記電源制御回路は、動作開始時には、前記電源電圧を、前記回路ブロックおよび前記記憶素子が誤動作することのない電圧に設定する請求項1から4のいずれか1項に記載の半導体装置。

請求項6

前記第1誤動作素子は、前記記憶素子と同一の構造を有し、前記記憶素子よりも大きな抵抗値抵抗を介して前記電源に接続されている請求項2に記載の半導体装置。

請求項7

前記第2誤動作素子は、前記記憶素子と同一の構造を有し、前記記憶素子の前記電源への接続抵抗より大きく、前記第1誤動作素子の前記電源への接続抵抗よりも大きい抵抗値の抵抗を介して前記電源に接続されている請求項3に記載の半導体装置。

請求項8

前記電源電圧が低下した時に、遅延量が増加する遅延パスを有し、前記遅延パスの遅延量が所定値を超えると動作限界信号を生成する動作監視回路を、さらに備え、前記電源制御回路は、前記電源電圧を単位量ずつ低下させる時に、前記動作限界信号が発生すると、前記電源電圧を単位量ずつ増加するように前記電源を制御することを特徴とする請求項1から7のいずれか1項に記載の半導体装置。

請求項9

前記少なくとも1つの記憶素子は、フリップフロップであることを特徴とする請求項1から8のいずれか1項に記載の半導体装置。

技術分野

0001

本発明は、半導体装置に関する。

背景技術

0002

近年、半導体装置(LSI)の低消費電力化の要求がより一層強くなってきている。そこで、負荷が軽くなった場合、動作周波数下げ消費電力を低減することが行われる。さらに、製造バラつき温度変化などがあっても、要求される性能を満たした上で、低消費電力化することが必要である。

0003

例えば、製造バラつきによってトランジスタ閾値(Vth)が高くなった場合、トランジスタの動作速度は低下し(Slow)、回路信号伝搬遅延(Delay)が大きくなってしまう。このため、電源電圧DDを高めに設定して、遅延量(Delay)が要求動作周波数満足できるように小さくする必要がある。

0004

一方、製造バラつきによってトランジスタの閾値(Vth)が低くなった場合、トランジスタの動作速度は高くなり(Fast)は、回路のリーク電流量が増大するため消費エネルギが増大してしまう。このため、電源電圧VDDを低めに設定して遅延量が要求動作周波数を満足できる限界まで、回路の消費エネルギを低く抑える必要がある。

0005

そこで、動作周波数、製造バラつき、温度変化に応じて電源電圧を制御することで、要求される性能を満たしながら、単位性能当たりの消費エネルギを削減することが行われる。これをAVS(Adaptive Voltage Scaling)電源制御技術と称する。

0006

上記のAVS電源制御技術は、半導体装置の回路全体に対して適用することも、半導体装置を複数の回路ブロックに分割し、各回路ブロックへの負荷の分散を含めて、各回路ブロックの電源を制御する場合もある。各回路ブロックの電源を制御するには、各回路ブロックの電源を独立に設け、少なくとも1つの回路ブロックは個別に電源電圧を制御する。以下の説明では、回路全体または1つの回路ブロックに対してAVS電源制御技術を適用した場合を例として説明する。

0007

一般のAVS制御技術によれば、各回路ブロックが正常に動作する範囲で、できるだけ電源電圧を低下させる。正常に動作するかは、例えば、回路の遅延量を測定して判定する。一般に、回路の遅延量は、リングオシレータおよびカウンタを有する遅延量モニタ回路を設け、電源電圧に応じて変化するリングオシレータの周波数の変化を、出力信号の変化をカウントすることにより測定する。そして、カウント値から求まる遅延量が、要求される動作周波数を満たす遅延量より小さいかを判定する。

0008

特開2003−115750号公報
特開平08−272491号公報
特開2003−194858号公報
特開2010−098202号公報

先行技術

0009

"12% Power Reduction by Within-Functional-Block Fine-Grained Adaptive Dual Supply Voltage Control in LogicCircuits with 42 Voltage Domains", Atsushi Muramatsu, et al.,ESSCIRC, 2011
"12.7-times energy efficiency increase of 16-bit integer unit by power supply voltage (VDD) scaling from 1.2V to 310mVenabled by contention-less flip-flops (CLFF) and separated VDD between flip-flops and combinational logics", Hiroshi Fuketa1, et al., ISLPED 2012 international symposium,p163-168.

発明が解決しようとする課題

0010

電源電圧が極低電圧領域(0.5V以下)になると、トランジスタの閾値Vthのローカルばらつきランダムばらつき)の影響がより顕著となり、フリップフロップ(Flip-Flop)がセル単体で動作しなくなる(誤動作する)確率が高くなることが知られている。しかしながら、上記の遅延量(Delay)モニタ回路を使用する方法では、この低い電源電圧で起きるフリップフロップが誤動作する現象を検知できない。一方、電源電圧が低い場合には、回路の動作速度が遅いため、許容される遅延量は大きくなる。そのため、遅延量モニタ回路を使用したAVS電源制御技術を有する半導体装置では、要求動作周波数が低く(例えば、数100kHz以下)なると、回路が動作しなくなる電圧まで電源電圧が下がってしまう場合があった。

0011

実施形態によれば、AVS電源制御技術を適用して低消費電力化を図ると共に、動作不良(誤動作)の発生を防止し、信頼性を向上した半導体装置を実現する。

課題を解決するための手段

0012

発明の第1の観点によれば、半導体装置は、電源と、回路ブロックと、電源制御回路と、記憶素子監視回路と、を有する。回路ブロックは、少なくとも1つの記憶素子を有し、電源から電源電圧の供給を受けて動作する。電源制御回路は、電源を制御して電源電圧を変化させる。記憶素子監視回路は、電源電圧が低下した時に、記憶素子が正常に機能しなくなる電圧よりも高い第1余裕電圧で第1誤動作信号を生成する。電源制御回路は、電源電圧が第1余裕電圧より低くならないように電源を制御する。

発明の効果

0013

実施形態によれば、AVS制御技術を適用した場合に、遅延量モニタにより要求動作周波数限界を満たすだけでなく、記憶素子が誤動作しないかも合わせて、電源電圧をできるだけ低くなるように制御する。これにより、誤動作せずに、消費電力を低減した半導体装置が実現される。

図面の簡単な説明

0014

図1は、回路全体に電源電圧を供給する単一電源に対してAVS技術を適用する半導体装置の概略構成を示す図である。
図2は、図1に示した単一電源に対するAVS技術における制御を説明する図である。
図3は、AVS技術を適用する半導体装置の動作シーケンスを示す動作状態(State)遷移図である。
図4は、AVS技術を適用する半導体装置の動作を示すタイムチャートである。
図5は、フリップフロップ(FF)の回路例およびAVS電源制御技術による電源電圧制御とFFの最小動作可能電圧VDDminの関係を示す図である。
図6は、AVS電源制御技術を適用する半導体装置で、トランジスタがFastで、VDDをVDDmin以上にするという制限無しに動作させた場合のタイムチャートである。
図7は、第1実施形態の半導体装置の回路構成を示す図である。
図8は、第1実施形態で実行されるAVS技術における制御を説明する図である。
図9は、フリップフロップ(FF: Flip-Flop)モニタ回路の構成例を示すブロック図である。
図10は、FFモニタ回路のより詳細な構成例を示す回路図である。
図11は、FFモニタ回路の別の構成例を示す回路図である。
図12は、誤動作回路のFFの構成例を示す図である。
図13は、図10のFFモニタ回路の動作シミュレーションの結果を示す図である。
図14は、第1実施形態のAVS技術を適用する半導体装置の動作シーケンスを示す動作状態(State)遷移図である。
図15は、電源制御回路(PMU: Power Management Unit)の回路構成を示すブロック図である。
図16は、電源制御回路(PMU)の動作を示すタイムチャートである。
図17は、第2実施形態の半導体装置のFFモニタ回路の回路構成を示す図である。
図18は、第2実施形態の半導体装置のFFモニタ回路の別の回路構成を示す図である。
図19は、第2実施形態のAVS技術を適用する半導体装置の動作シーケンスを示す動作状態(State)遷移図である。
図20は、第2実施形態の半導体装置の電源制御回路(PMU: Power Management Unit)の回路構成を示すブロック図である。
図21は、第2実施形態の電源制御回路(PMU)の動作を示すタイムチャートである。
図22は、第2実施形態の電源制御回路(PMU)の動作を示すタイムチャートである。
図23は、フリップフロップ(FF)モニタ回路の変形例を示す図である。
図24は、レプリカカウンタおよび誤動作カウンタの入出力信号および動作を示す図であり、(A)が入出力信号を、(B)が動作を示すタイムチャートである。
図25は、電源電圧VDDが第1余裕電圧より低くなると誤動作するFFの変形例を示す図である。
図26は、電源電圧VDDが第1余裕電圧より低くなると誤動作するFFの別の変形例を示す図である。

実施例

0015

実施形態を説明する前に、一般的な電源制御技術について説明する。
図1は、回路全体に電源電圧を供給する単一電源に対してAVS技術を適用する半導体装置の概略構成を示す図である。

0016

半導体装置は、回路ブロック1と、電源(Power Supply)6と、電源制御部(Power Management Unit(PMU))7と、PLL(Phase Locked Loop)8と、を有する。電源6、PMU7およびPLL8をLSI外に設け、LSIには回路ブロック1のみを設ける場合もあるが、そのような場合も含めて、半導体装置と称する。

0017

電源6は、回路ブロック1等(PMU7およびPLL8も含めて)に電源電圧VDDを供給する。電源6は、PMU7からの指令に応じて、電源電圧VDDを変化する。PMU7は、外部から供給される(または内部で別途生成した)システムクロックSYSCLKを受け、後述する遅延量モニタ回路5から遅延量(Delay)に関する情報を受け、電源6の出力する電源電圧VDDを制御する電源制御信号(Up/Down/Hold)を出力する。PMU7は、さらに遅延量モニタ回路5の動作状態を制御する。なお、図示していないが、PMU7は、何らかの形で半導体装置の負荷状態に関する情報を受け、その情報に応じて電源6を制御する。PLL8は、システムクロックSYSCLKから内部クロックCLKを生成して回路ブロック1に供給する。なお、図示していないが、PLL8は、何らかの形で(例えばPMU7から)内部クロックCLKの周波数に関する指令を受け、指令された周波数の内部クロックCLKを生成する。

0018

回路ブロック1は、FF(Flip Flop)2と、組合せ論理回路(Combinational Logic)3と、FF4と、を含む回路要素を多数有する。FF2は、PLL8から供給される内部クロックCLKに同期して動作し、他の回路部分または外部からの信号を内部CLKに同期して組合せ論理回路3に出力する。組合せ論理回路3は、FF2および図示していないFFからの信号を受け、論理演算を行って、FF4に出力する。FF4は、内部クロックCLKに同期して動作し、組合せ論理回路3からの信号を、CLKに同期して他の回路部分または外部に出力する。

0019

回路ブロック1は、リングオシレータとカウンタからなり、システムクロックSYSCLKおよび内部クロックCLKを受けて、電源電圧VDDで動作した場合の回路の遅延量(Delay)を生成する遅延量モニタ回路5を有する。回路ブロック1が誤動作せずに正常に動作する回路(トランジスタ)の遅延量があらかじめ調べられており、それに対応する遅延量モニタ回路5の遅延量が設定されている。遅延量モニタ回路5は、PMU7からの制御信号ENに応じて、動作状態(オン(On)/オフ(Off))が制御される。

0020

PMU7は、半導体装置の負荷状態に関する情報を受け、遅延量モニタ回路5の遅延情報があらかじめ設定された条件を満たす範囲で、電源電圧VDDをできるだけ低くするように電源6を制御する。

0021

図2は、図1に示した単一電源に対するAVS技術における制御を説明する図である。図2の上側は、電源電圧VDDの変化に対する回路(トランジスタ)の遅延量Delayの変化を示し、トランジスタの動作速度がSlowの場合とFastの場合を示している。図2の下側は、電源電圧VDDの変化に対する回路消費エネルギの変化例を示し、トランジスタの動作速度がSlowの場合とFastの場合を示している。図示のカーブ温度条件に応じても変化する。

0022

図2の上側において、要求動作周波数ラインDelayで示すラインより下のDelayであれば回路は正常に動作し、ラインより上のDelayであれば回路は誤動作するようになる。図示のように、電源電圧VDDが低下するにしたがって遅延情報Delayが低下するが、トランジスタの動作速度がSlowの場合とFastの場合で、回路の要求動作周波数を実現する電源電圧VDDの値が異なる。

0023

AVS技術を適用しない場合には、製造バラつきを考慮して、Slowの場合でも、遅延量Delayが、要求動作周波数ラインDelayよりかならず下になるように電源電圧VDDを高く設定していた。そのため、図2の下側に示すように、製造によりFastのトランジスタが製造された場合には、電源電圧VDDが高く設定され、回路のリーク電流量が増大するため消費エネルギが増大してしまう。言い換えれば、さらに電源電圧VDDを低下させて消費エネルギを低減可能であるにもかかわらず、高い電源電圧VDDに設定することになる。

0024

図2の下側に示すように、AVS技術を適用した場合には、遅延量モニタ回路5により実際に製造されたトランジスタの遅延量Delayを測定し、Fastのトランジスタである場合には、電源電圧VDDをさらに限界まで低下させて消費エネルギを低減する。

0025

図3は、AVS技術を適用する半導体装置の動作シーケンスを示す動作状態(State)遷移図である。

0026

図3に示すように、“START”から始まり、“POWERFULL”、“MONITORON”、“VDDDOWN”および“VDDUP”の状態を遷移する。各状態の説明、および“VDDDOWN”および“VDDUP”の状態における遷移のトリガについては図の表に記載されているので、説明は省略する。
このAVS技術によれば、遅延量Delayが、限界より小さければ電源電圧VDDを低下させ、限界より大きくなるとVDDを上昇させる。

0027

図4は、AVS技術を適用する半導体装置の動作を示すタイムチャートである。
“START”から始まり、“POWERFULL”では、VDDが上昇し、例えば、最大値1.2Vまで上昇する。

0028

“MONITORON”では、PMU7が遅延モニタ回路5に出力するENをオン(High)にする。これに応じて、遅延モニタ回路5が遅延量Delayを測定して出力する。ここで、要求動作周波数の限界ラインの遅延量は“10”であるとする。VDDは最大値であるから、Delayは小さく、例えば“1”が出力される。

0029

Delayが限界ラインより下であるので、“VDDDOWN”に遷移し、VDDを単位量低下させる。これを繰り返すと、Delayは段階的に増加し、限界ラインの遅延量は“10”を超えて大きくなる(“11”)になる。これに応じて、状態は“VDDUP”に遷移し、VDDを単位量上昇させる。VDDが上昇するので、Delayは再度“10”になり、状態は“VDDDOWN”に遷移する。以下このような動作を繰り返す。これにより、Delayが限界ライン付近になるように、VDDが制御される。

0030

実際に回路ブロック1が正常に動作しなくなるのは、例えば遅延モニタ回路5が出力する遅延量Delayが“12”あり、このような場合に要求動作周波数の限界ラインの遅延量を“10”に設定する。これにより、動作中に誤動作が発生することはない。

0031

図5は、フリップフロップ(FF)の回路例およびAVS電源制御技術による電源電圧制御とFFの最小動作可能電圧VDDminの関係を示す図である。図5の(A)は、トライステート型FF(TBFF: Tri-state based FF)の回路図を、(B)はTBFFを動作させるクロック生成回路を、(C)はAVS電源制御技術とFFの最小動作可能電圧VDDminの関係を、それぞれ示す。TBFFに限らず、FFは組合せ論理回路等で多数使用される。

0032

TBFFは、マスターラッチ(Master)11と、スレーブラッチ(Slave)12と、を有する。マスターラッチ11は、図示のように接続されたインバータ13−15を有する。インバータ13および15に供給するクロックは、図5の(B)に示すように、2個の直列に接続したインバータ17および18に内部クロックCLKを入力することにより生成する。マスターラッチ11とスレーブラッチ12は、同じ構成を有する。TBFFについては広く知られているので、これ以上の説明は省略する。

0033

図5の(A)において、参照番号16で示すノードは、インバータ13とインバータ15の出力がワイヤードOR(Wired-OR)で接続され、インバータ14の入力となる。電源電圧VDDが極低電圧領域(例えば、0.5V以下)になると、トランジスタの閾値Vthのローカルばらつき(ランダムばらつき)の影響がより顕著になり、ノード16の電位振幅が不十分となり、誤動作することが知られている。そのため、電源電圧VDDが極低電圧領域になると、フリップフロップ(FF: Flip-Flop)がセル単体で動作しなくなる(誤動作する)確率が高くなる。ここで、FFが正常に動作する電源電圧VDDの限界を、FF最小動作可能電圧VDDminと称する。

0034

図5の(C)に示すように、遅延量Delayに基づくAVS電源制御技術では、遅延量が要求動作周波数ラインより小さくなる範囲で、電源電圧VDDが低下される。回路ブロック1のトランジスタの閾値VthがSlowである場合には、遅延量Delayが要求動作周波数ラインより小さくするため、VDDをある程度高くする。そのため、電源電圧VDDが、VDDminまで低下することはなく、FFの誤動作は起きない。ところが、回路ブロック1のトランジスタの閾値VthがFast側に大きく振れていると、遅延量Delayは要求動作周波数ラインより小さい状態で、電源電圧VDDが、VDDminまで低下する場合が起こり得る。言い換えれば、遅延量のみに応じて電源電圧VDDを制御するだけでは不十分で、電源電圧VDDをFFが誤動作する電圧VDDminより低下するのを防止する制御が必要である。

0035

図6は、AVS電源制御技術を適用する半導体装置で、トランジスタがFastで、VDDをVDDmin以上にするという制限無しに動作させた場合のタイムチャートである。

0036

図6では、要求動作周波数の限界ラインの遅延量は“100”であるとする。VDDが最大値(=1.2V)である時には、Delayは小さく、例えば“1”が出力される。

0037

“VDDDOWN”に遷移し、VDDを順次低下させると、Delayが“100”を超える前に、VDDはVDDminより低くなる。そして、VDDをDelayが“100”の付近になるように制御すると、VDDは常時VDDminより低くなり、FFは動作しなくなる。

0038

しかしながら、遅延量モニタ回路を使用するAVS電源制御技術では、この低いVDDで起きるフリップフロップ(Flip-Flop)が誤動作する現象を検知できない。このため、これまでは、要求動作周波数が低く(例えば数100kHz以下)なると、回路が動作しなくなる(誤動作する)電圧まで電源電圧VDDが下がってしまうといった問題があった。
以下に説明する実施形態のAVS電源制御を行う半導体装置では、誤動作を発生しないように電源電圧を制御しながら、消費エネルギを低減する。

0039

図7は、第1実施形態の半導体装置の回路構成を示す図である。
第1実施形態の半導体装置は、電源電圧が可変の電源を有し、AVS電源制御技術を適用する半導体装置である。

0040

第1実施形態の半導体装置は、回路ブロック1と、電源6と、PMU7と、PLL8と、を有する。
回路ブロック1は、FF2と、組合せ論理回路3と、FF4と、遅延モニタ回路5と、フリップフロップ(FF)モニタ(Flip-Flop Monitor)回路31と、を有する。

0041

言い換えれば、第1実施形態の半導体装置は、FFモニタ回路31を設け、PMU7が、FFモニタ回路31の出力する警告信号Warning/Holdを制御に利用することが、前述の図1に示した半導体装置と異なり、他は同じである。そのため、FFモニタ回路31およびPMU7について説明し、他の回路要素についての説明は省略する。FFモニタ回路31は、VDDが、FFが動作しなくなるFF最小動作可能電圧(VDDmin)を超えて小さくなる直前に警告信号Warningを出力する。さらに、FFモニタ回路31は、PMU7により動作状態(オン/オフ)が制御される。

0042

まず、FFモニタ回路31による警告信号Warningの生成と、それを利用したPMU7による制御について説明する。
図8は、第1実施形態で実行されるAVS技術における制御を説明する図である。図8の上側は、電源電圧VDDの変化に対する回路(トランジスタ)の遅延量Delayの変化を示し、トランジスタの動作速度がSlowの場合とFastの場合を示している。図8の下側は、電源電圧VDDの変化に対する回路消費エネルギの変化例を示し、トランジスタの動作速度がSlowの場合とFastの場合を示している。図8の上側は、図5の(B)と同じであり、Delayが要求動作周波数ラインより小さく、VDDがFF最小動作可能電圧より大きい範囲が動作可能範囲であり、VDDがこの範囲内に入るように制御を行う。VDDがFF最小動作可能電圧より小さくなるとFFに誤動作が発生し、動作中に誤動作することは望ましくないので、FF最小動作可能電圧より少し大きい電圧を第1余裕電圧として設定する。そして、FFモニタ回路31は、VDDが第1余裕電圧より低くなると警告信号Warningを発生する。

0043

前述の図5の(B)のAVS技術によれば、図8の下側に示すように、Fastのトランジスタの場合、VDDを大きく低下させても、遅延量Delayは要求動作周波数ラインより小さいため、VDDはXで示す電圧まで低下される。しかしこの状態では、FFが動作しなくなる。これに対して、第1実施形態では、VDDを低下させる場合に、FFモニタ回路31が警告信号Warningを発生すると、すなわちVDDが第1余裕電圧(図8でYで示す点)より低下すると、VDDを逆に単位量上昇させるように制御する。これにより、VDDがFF最小動作可能電圧より小さくなることはなく、回路ブロック1内のFF2および4は正常に動作する。

0044

以上説明した第1実施形態のAVS制御をまとめると、FFモニタ回路31が、VDDがFF最小動作可能電圧(VDDmin)まで低下する前に警告信号Warningを発生する。
さらに、PMU7は、警告信号Warningを受け取ったら、電源6にVDDを上げるように指示を出す。

0045

図9は、フリップフロップ(FF: Flip-Flop)モニタ回路31の構成例を示すブロック図である。
FFモニタ回路31は、入力信号生成回路32と、レプリカ回路33と、誤動作回路34と、比較回路35と、を有する。入力信号生成回路32は、PMU7からの制御信号ENが高レベル(High)の時に、0/1に交互に変化する信号を発生する。レプリカ回路33は、図5の(A)に示したようなFFと同じ回路構成および特性を有する回路で、入力信号生成回路32から入力する信号を内部クロックCLKに同期して取り込んで保持する。誤動作回路34は、上記のFFと同じ回路構成を有するが、電源電圧VDDが第1余裕電圧より低くなると誤動作する。言い換えれば、誤動作回路34は、レプリカ回路33が誤動作する電圧より高い電圧で誤動作する。比較回路35は、レプリカ回路33の出力する0/1に交互に変化する信号と、誤動作回路34の出力する0/1に交互に変化する信号とが、一致するかを判定する。レプリカ回路33と誤動作回路34は、FFであり、入力信号生成回路32から同じ信号が入力される。したがって、レプリカ回路33と誤動作回路34が共に正常に動作する場合には、比較回路35は、一致を検出する。もし、比較回路35の出力Yが不一致を示す場合には、レプリカ回路33と誤動作回路34の一方が誤動作している、具体的にはより高いVDDで誤動作する誤動作回路34が誤動作したと判定される。

0046

図10は、FFモニタ回路31のより詳細な構成例を示す回路図である。
入力信号生成回路32は、NANDゲート41と、FF42と、インバータ43と、を有する。NANDゲート41は、PMU7からの制御信号ENが高レベルの時に、PLL8からの内部クロックCLKを通過させ、ENが低レベルの時には、遮断して高レベルに固定した信号を出力する。FF42とインバータ43は、1/2分周回路を形成し、ENが高レベルの時には内部クロックCLKを1/2分周した信号を出力する。

0047

レプリカ回路33は、図5の(A)に示したようなFFと同じ回路構成および特性を有するFF51を有し、入力信号を、内部クロックCLKに同期してラッチして保持し、YFF0として出力する。
誤動作回路34は、レプリカ回路33のFF51と同じ回路構成および特性を有するFF61を有する。誤動作回路34は、入力信号を、内部クロックCLKに同期してラッチして保持し、YFF1として出力するが、VDDが、VDDminより高い第1余裕電圧より低くなると誤動作する。言い換えれば、VDDを低下させた場合に、FF61は、FF51より先に誤動作する。

0048

比較回路35は、YFF0とYFF1の一致を検出する排他的論理和ゲート(EXOR)71を有する。EXOR71は、比較結果をYとして出力する。

0049

図11は、FFモニタ回路31の別の構成例を示す回路図である。
図11のFFモニタ回路31は、NANDゲート44と、FF52と、インバータ53と、FF62と、EXOR72と、FF73と、を有する。NANDゲート44は、内部クロックCLKのゲーティングを行う。FF52は、図5の(A)に示したようなFFと同じ回路構成および特性を有し、インバータ53と一緒に1/2分周回路を形成する。FF62は、FF52と同じ回路構成および特性を有し、インバータ53と一緒に1/2分周回路を形成するが、VDDが、VDDminより高い第1余裕電圧より低くなると誤動作する。FF52の出力がYFF0であり、FF62の出力がYFF1である。EXOR72は、YFF0とYFF1の一致を検出する。FF73は、EXOR72の比較結果をクロックに同期して保持し、Yとして出力する。

0050

図11のFFモニタ回路31は、図10のFFモニタ回路31の回路構成を簡略化したものであり、機能は同じであるので、説明は省略する。また、図11のFFモニタ回路31は、図10のFFモニタ回路31と同様に利用されるので、以下の説明では、図10のFFモニタ回路31を利用する場合について説明する。

0051

図12は、誤動作回路34のFF61の構成例を示す図である。FF62も同様に実現される。
図12の(A)は、FF51と同じ構成のFF61を、GNDにはそのまま接続するが、VDDには抵抗R1を介して接続したものである。これにより、FF61に供給される電源電圧が実効的に低下し、FF61は、VDDが、VDDminより高い第1余裕電圧より低くなると誤動作する。

0052

図12の(B)は、FF51と同じ構成のFF61を、VDDにはそのまま接続するが、GNDには抵抗R1を介して接続したものである。これにより、FF61に供給される電源電圧が実効的に低下し、FF61は、VDDが、VDDminより高い第1余裕電圧より低くなると誤動作する。

0053

図12の(C)は、FF51と同じ構成のFF61を、VDDおよびGNDに抵抗R3およびR4を介して接続したものである。これにより、FF61に供給される電源電圧が実効的に低下し、FF61は、VDDが、VDDminより高い第1余裕電圧より低くなると誤動作する。

0054

図13は、図10のFFモニタ回路31の動作シミュレーションの結果を示す図である。ENを高レベルにして、VDDが高い電圧であると、レプリカ回路33の出力YFF0および誤動作回路34の出力YFF1は0/1に交互に変化する。そのため、比較回路35の出力Yは低レベル(0)である。VDDを徐々に低下させ、第1余裕電圧より低くなると、レプリカ回路33の出力YFF0は依然0/1に交互に変化するが、誤動作回路34の出力YFF1は低レベルで変化しなくなる。そのため、比較回路35の出力Yは0/1に交互に変化し、警告信号Warningが生成される。

0055

このように、誤動作回路34が正常に動作する第1余裕電圧は、レプリカ回路33が正常に動作する動作可能最小電圧VDDminよりも高い。このため、FFモニタ回路31は、レプリカ回路33が正常に動作しなくなる前に(マージンをもって)警告信号Warningを出力する。

0056

図14は、第1実施形態のAVS技術を適用する半導体装置の動作シーケンスを示す動作状態(State)遷移図である。

0057

図14に示すように、“START”から始まり、“POWERFULL”、“MONITORON”、“VDDDOWN”および“VDDUP”の状態が存在し、その間を遷移する。
“POWERFULL”状態では、FF2および4を含む回路ブロック1の内部回路の動作が確実に保障できる高い電圧にVDDの電圧を設定する。例えば、VDD=1.2Vにする。これにより、回路に誤動作を生じることなく電源制御を行うことが可能になる。

0058

“MONITORON”状態では、PMU7がENを高レベル(VDD)にして、遅延モニタ回路5およびFFモニタ回路31を起動する。
“VDDDOWN”状態では、一定周期ごとにPMU7が電源6にVDDを所定量ずつ下げる命令を繰り返し出す。例えば、PMU7は、10μ秒ごとにVDD=VDD−25mVとする命令を出す。ここで、トリガ(Trigger)TNの時には“VDDDOWN”状態を維持し、トリガTWの時には“VDDUP”状態に遷移する。

0059

“VDDUP”状態では、一定周期ごとにPMU7が電源6にVDDを所定量ずつ上げる命令を繰り返し出す。例えば、PMU7は、10μ秒ごとにVDD=VDD+25mVとする命令を出す。ここで、トリガTNの時には“VDDDOWN”状態に遷移し、トリガTWの時には“VDDUP”状態を維持する。

0060

トリガTNは、遅延モニタ回路5の出力Delayが要求動作周波数ラインを越えず、且つFFモニタ回路31が警告信号Warningを出力しない場合に出力される。
トリガTWは、遅延モニタ回路5の出力Delayが要求動作周波数ラインを越えるか、またはFFモニタ回路31が警告信号Warningを出力する場合に出力される。

0061

図15は、電源制御回路(PMU: Power Management Unit)7の回路構成を示すブロック図である。
PMU7は、トリガ(Trigger)生成部81と、電源(Power Supply)制御部84と、を有する。トリガ(Trigger)生成部81は、カウンタ82と、コンパレータ比較器)83と、を有する。カウンタ82は、システムクロックSYSCLKが高レベルの間動作状態になり、FFモニタ回路31の出力する図13に示す警告信号Warningをカウントする。コンパレータ83は、カウンタ82のカウント値を所定の値と比較して多い場合に内部トリガRIGを出力する。これにより、FFモニタ回路31の出力Yへのノイズによる影響を除いて、警告信号Warningを確実に判定できる。

0062

電源制御部84は、内部トリガTRIGに応じて図14のトリガTNまたはTWに対応する電源6の制御信号Up/Downを生成して出力する。

0063

図16は、電源制御回路(PMU)7の動作を示すタイムチャートである。
“POWERFULL”では、VDDが上昇し、例えば、最大値1.2Vまで上昇する。この間、FFモニタ31は動作状態になっていないので、FFモニタ31の出力Yは低レベルで、カウンタ82の出力するカウント値はゼロであり、コンパレータ83の出力するTRIGも低レベルである。

0064

“MONITORON”では、PMU7が遅延モニタ回路5およびFFモニタ31を動作状態にする信号ENをオン(High)にする。これに応じて、遅延モニタ回路5が遅延量Delayを測定して出力し、FFモニタ31が一致検出結果を出力Yとして出力する。VDDが1.2Vで十分に高いので、FFモニタ31の出力Yは低レベルで、カウンタ82の出力するカウント値はゼロであり、コンパレータ83の出力するTRIGも低レベルである。

0065

Delayが限界ラインより下で、且つFFモニタ31の出力Yは低レベルであるので、“VDDDOWN”に遷移し、VDDを単位量低下させる。これを繰り返すと、VDDが低下する。前述のように遅延量モニタ5の出力するDelayも増加するが、ここではDelayが要求動作周波数ラインを超える前に、VDDが第1余裕電圧を下回るものとして説明する。VDDが第1余裕電圧を下回ると、FFモニタ31の誤動作回路34が誤動作し、FFモニタ31の出力Yが、0/1を繰り返すようになる。これに応じて、カウンタ82の出力するカウント値が増加し(ここでは5になる)、基準値(例えば1)を超えるので、TRIGが高レベルになり、電源制御部84はVDDの増加を指示する指令Upを出力する。これに応じて、状態は“VDDUP”に遷移し、VDDを単位量上昇させる。VDDが上昇するので、FFモニタ31の出力Yはゼロに固定され、カウント値がゼロになるので、状態は“VDDDOWN”に遷移する。以下このような動作を繰り返す。これにより、VDDがFF最小動作可能電圧より低くなること無しに、その近傍(第1余裕電圧の前後)になるように制御される。

0066

以上、第1実施形態の半導体装置を説明した。第1実施形態では、遅延量と、FFが動作可能であるかの判定結果との両方に基づいてVDDを制御する。特に、動作周波数が低くなり(例えば数100kHz以下)、遅延量が大きくても回路ブロック1の内部回路は正常に動作するため、VDDが低電圧まで制御される場合がある。このような場合、FFが動作しなくなり、半導体装置は正常に動作しなくなる。第1実施形態の半導体装置は、FFが動作しなくなる電圧までVDDが下がることはない。このように、第1実施形態によれば、信頼性の高いAVS電源制御技術が提供される。

0067

第1実施形態の半導体装置では、図16に示すように、状態が“VDDDOWN”と“VDDUP”の間を頻繁に遷移することになる。そのため、回路ブロック1に供給されるVDDにリップル(小さな電圧変動)がのってしまう。これは、回路ブロック1の安定動作の点からは好ましくない。
次に説明する第2実施形態では、VDDの頻繁な変動が抑制される。

0068

図17は、第2実施形態の半導体装置のFFモニタ回路31の回路構成を示す図である。図17のFFモニタ回路31は、図10のFFモニタ回路31に対応する。第2実施形態の半導体装置は、FFモニタ回路31が異なり、PMU7が、FFモニタ回路31の出力する別の信号も考慮して制御を行うことが、第1実施形態と異なり、他は同じである。

0069

第2実施形態のFFモニタ回路31では、誤動作回路34が、FF61に加えて、FF62を有する。FF62は、入力信号を、内部クロックCLKに同期してラッチし、YFF2として出力するが、VDDが、第1余裕電圧より高い第2余裕電圧より低くなると誤動作する。言い換えれば、VDDを低下させた場合に、FF62は、FF61より先に誤動作する。

0070

さらに、第2実施形態のFFモニタ回路31では、比較回路35が、EXOR71に加えて、EXOR74を有する。EXOR74は、FF51の出力するYFF0とFF62の出力の一致を検出し、ホールド信号YHとして出力する。なお、EXOR71は、比較結果を警告信号YWとして出力する。

0071

図17の第1余裕電圧より高い第2余裕電圧より低くなると誤動作するFF62は、例えば、図12の(A)の抵抗R1、(B)の抵抗R2および(C)の抵抗R3とR4の抵抗値を、より大きな値とすることにより実現される。

0072

図18は、第2実施形態の半導体装置のFFモニタ回路31の別の回路構成を示す図である。図18のFFモニタ回路31は、図11のFFモニタ回路31に対応する。

0073

図18のFFモニタ回路31は、NANDゲート44と、FF52と、インバータ53と、FF62と、EXOR72と、FF73と、に加えて、FF63と、EXOR75と、FF76と、を有する。図18のFFモニタ回路31は、図17のFFモニタ回路31を図11と同様に簡略化したものであり、説明は省略する。FF73が警告信号YWを、FF76がホールド信号YHを出力する。また、図18のFFモニタ回路31は、図17のFFモニタ回路31と同様に利用されるので、以下の説明では、図17のFFモニタ回路31を利用する場合について説明する。

0074

図19は、第2実施形態のAVS技術を適用する半導体装置の動作シーケンスを示す動作状態(State)遷移図である。

0075

図14と比較して明らかなように、第2実施形態の動作状態遷移図は、“VDDHOLD”状態が追加され、トリガ(Trigger)THが追加されたことが、第1実施形態と異なり、他は同じである。したがって、異なる点について説明する。

0076

状態“VDDHOLD”は、VDDの値を維持する。トリガTHは、遅延モニタ回路5の出力Delayが要求動作周波数ラインを越えず、且つFFモニタ回路31がホールド信号YHを出力する場合に出される。具体的には、FFモニタ回路31の出力YWにはパルスが出力されておらず、出力YHにはパルスが出力されている場合に出される。

0077

“VDDHOLD”では、トリガTHが出される時にはその状態を維持し、トリガTNが出されると“VDDDOWN”に遷移し、トリガTWが出されると “VDDUP”に遷移する。

0078

“VDDDOWN”では、トリガTNが出される時にはその状態を維持し、トリガTHが出されると“VDDHOLD”に遷移し、トリガTWが出されると “VDDUP”に遷移する。

0079

“VDDUP”では、トリガTWが出される時にはその状態を維持し、トリガTHが出されると“VDDHOLD”に遷移し、トリガTNが出されると “VDDDOWN”に遷移する。

0080

図20は、第2実施形態の半導体装置の電源制御回路(PMU: Power Management Unit)7の回路構成を示すブロック図である。
第2実施形態のPMU7は、トリガ生成部81が、カウンタ85およびコンパレータ86をさらに有し、電源制御部87が、コンパレータ83および86の出力から電源6の制御信号Up/Down/Holdを生成することが、第1実施形態と異なる。他は、第1実施形態と同じである。

0081

カウンタ85は、FF76の出力YHが入力することが異なるのみで、他はカウンタ82と同じである。コンパレータ86は、コンパレータ83と同じである。コンパレータ83の出力をTRIGWとし、コンパレータ86の出力をTRIGHとする。したがって、FF74の出力YHにパルスが生じると、TRIGHは高レベルになる。

0082

電源制御部87は、TRIGWおよびTRIGHに基づいて、図19で説明したシーケンスにしたがって、電源6の制御信号Up/Down/Holdを生成する。

0083

図21および図22は、第2実施形態の電源制御回路(PMU)7の動作を示すタイムチャートである。
開始から“VDDDOWN”に遷移するまでは、図16の第1実施形態と同じなので、説明は省略する。

0084

“VDDDOWN”では、VDDを単位量低下させる。これを繰り返すと、VDDが低下する。前述のように遅延量モニタ5の出力するDelayも増加するが、ここではDelayが要求動作周波数ラインを超える前に、第2余裕電圧および第1余裕電圧を超えるとする。これに応じて、誤動作回路34のFF62が誤動作し、FFモニタ31の出力YHが、0/1を繰り返すようになる。これに応じて、カウンタ85の出力するカウント値COUNTHが増加し(ここでは4になる)、基準値(例えば2)を超えるので、TRIGHが高レベルになる。この間、誤動作回路34のFF61は正常に動作し、FFモニタ31の出力YWは、低レベルに維持され、カウンタ82のカウント値COUNTWはゼロであり、TRIGWは低レベルを維持する。したがって、電源制御部84はVDDの維持を指示する指令HOLDを出力し、これに応じて、状態は“VDDHOLD”に遷移する。この後、VDDの電圧値は維持されるので、出力YHは0/1を繰り返すのでTRIGHは高レベルを維持し、出力YWは低レベルに維持されるのでTRIGWは低レベルを維持する。したがって、状態は“VDDHOLD”に維持され、電源制御部84はVDDの維持を指示する指令HOLDを出力するので、VDDは変化しない。このように、VDDは安定し、VDDにリップルは生じない。

0085

図22に示すように、何らかの理由(例えば温度上昇)で、動作可能最小電圧VDDminが上昇し、VDDがVDDminより低くなるとする。この場合、誤動作回路34のFF61も誤動作し、FFモニタ31の出力YWは、0/1を繰り返すようになる。これに応じて、カウンタ82の出力するカウント値COUNTWが増加し(ここでは2になる)、基準値(例えば1)を超えるので、TRIGWが高レベルになる。

0086

この時、誤動作回路34のFF62は依然誤動作し、FFモニタ31の出力YHは0/1を繰り返しており、カウント値COUNTHは基準値以上(ここでは5)であり、TRIGHは高レベルになる。したがって、電源制御部84はVDDの増加を指示する指令Upを出力し、これに応じて、状態は“VDDUP”に遷移し、VDDを単位量上昇させる。VDDが上昇するので、FFモニタ31の出力YWは低レベルになり、カウント値がゼロになるので、状態は“VDDHOLD”に遷移する。以下このような動作を繰り返す。これにより、VDDは、第1余裕電圧と第2余裕電圧の間に安定的に維持され、第1余裕電圧より低くなった場合も第2余裕電圧より高くなった場合も、第1余裕電圧と第2余裕電圧の間に戻るように制御される。

0087

以上第1および第2実施形態を説明したが、各種の変形例があり得るのはいうまでもない。例えば、第1および第2実施形態では、フリップフロップ(FF: Flip-Flop)を利用するモニタ回路を例として説明したが、FFを含む回路素子を利用して、回路ブロック1が誤動作する電源電圧であるかモニタするようにしてもよい。

0088

図23は、フリップフロップ(FF)モニタ回路31の変形例を示す図である。
このFFモニタ回路31は、入力信号生成回路32と、レプリカ回路33と、誤動作回路34と、比較回路35と、を有する。入力信号生成回路32は、NANDゲート44を有し、PMU7からの制御信号ENが高レベル(High)の時に、内部クロックを通過させ、ENが低レベルの時には遮断する。

0089

レプリカ回路33は、図5の(A)に示したような回路ブロック1で使用されるFFと同じ回路構成および特性を有するFFを含むレプリカカウンタ55を有し、カウント値Y1を出力する。誤動作回路34は、レプリカ回路33で使用されるレプリカカウンタ55と同様に、回路ブロック1で使用されるFFと同じFFを含む誤動作カウンタ65を有するが、電源電圧VDDが第1余裕電圧より低くなると誤動作するFFを含む。誤動作カウンタ65は、カウント値Y2を出力する。誤動作カウンタ65に含まれるFFは、例えば、図12に示したように実現される。言い換えれば、誤動作回路34は、レプリカ回路33が誤動作(ミスカウント)する電圧より高い電圧で誤動作(ミスカウント)する。

0090

比較回路35は、レプリカ回路33の出力するカウント値Y1と、誤動作回路34の出力するカウント値Y2が一致するかデジタルコンパレータ(Digital Comparator)78を含む。レプリカ回路33と誤動作回路34の2つのカウンタには入力信号生成回路32から同じ信号が入力されるので、レプリカ回路33と誤動作回路34が共に正常に動作する場合には、カウント値は同じであり、比較回路35は一致を検出する。もし、比較回路35の出力Yが不一致を示す場合には、レプリカ回路33と誤動作回路34の一方が誤動作してミスカウントしており、具体的にはより高いVDDで誤動作する誤動作回路34がミスカウント(誤動作)したと判定される。

0091

図24は、レプリカカウンタ55および誤動作カウンタ65の入出力信号および動作を示す図であり、(A)が入出力信号を、(B)が動作を示すタイムチャートである。
図24の(A)に示すように、カウンタは、端子INから入力するパルス信号パルス数をカウントする。カウンタは、EN端子に入力するシステムクロックSYSCLKの立ち上りで、カウント値を取り込んでOUT端子からYとして出力すると共に、それまでのカント値をリセットする。

0092

図24の(B)に示すように、レプリカカウンタ55および誤動作カウンタ65は、SYSCLKの1周期に5パルスを有する入力信号INのパルス数をカウントして、SYSCLKの立ち上りに同期してY1およびY2として出力する。レプリカカウンタ55および誤動作カウンタ65が正常に動作すれば、Y1=Y2=5である。

0093

以上の通り、カウンタのようなFFを含む回路要素を利用してFFモニタ回路を形成することが可能である。FFを含む各種の回路要素は、回路ブロック1に多数使用されており、FFモニタ回路は、いずれの回路要素を利用しても実現できる。

0094

誤動作回路34に含まれる電源電圧VDDが第1余裕電圧より低くなると誤動作するFFを実現する構成例を、図12に示したが、他にも各種の実現方法があり、以下に変形例を示す。
図25は、電源電圧VDDが第1余裕電圧より低くなると誤動作するFFの変形例を示す図である。

0095

図25の(A)は、図5に示したトライステート型FF(TBFF)のマスタ部11を示す。この変形例では、マスタ部11のインバータ13および15の一部のトランジスタのゲート幅を変更して第1余裕電圧より低くなると誤動作するようにしたものである。なお、スレーブ部12またはマスタ部11およびスレーブ部12にも同様の変形を適用してもよい。

0096

図25の(B)は、図25の(A)のマスタ部11をトランジスタレベルで示す図であり、参照番号13−15で示す部分がそれぞれインバータ13−15に対応する。インバータ13は、VDDとGND間に直列に接続したPMOSトランジスタMP11およびMP12と、NMOSトランジスタMN1と、を有する。インバータ15は、VDDとGND間に直列に接続したPMOSトランジスタMP21およびMP22と、NMOSトランジスタMN2と、を有する。インバータ14は、VDDとGND間に直列に接続したPMOSトランジスタMP31と、NMOSトランジスタMN3と、を有する。配線については図示の通りであり、広く知られているので、説明は省略する。

0097

変形例においては、図25の(B)において、インバータ13のPMOSトランジスタMP11およびインバータ15のPMOSトランジスタMP21のゲート幅を、回路ブロック1で使用されるFFのものより、非常に小さくする。他のトランジスタMP12、MP22、MP31、MN1、MN2およびMN3のゲート幅は、回路ブロック1で使用されるFFのものと同じにする。これにより、MP11およびMP21のオン時の抵抗が大きくなり、信号D0およびD1の振幅が不十分になりやすくなり、FFとして誤動作しやすくなる。

0098

図26は、電源電圧VDDが第1余裕電圧より低くなると誤動作するFFの別の変形例を示す図である。

0099

図26のFF10は、トライステート型FF(TBFF)であり、同じ構成のマスタ部11及びスレーブ部12と、クロック生成部と、を有する。マスタ部11及びスレーブ部12は、図5の(A)のFFに対して、クロックが半周期ずれている以外は同じであり、同様に動作する。クロック生成部は、インバータ17と、遅延回路19と、を有し、内部クロックから反転クロックCLKBを生成する。回路ブロック1で使用される通常のFFは、図5の(B)に示すように、遅延回路19は設けず、インバータ17の出力がそのままCLKBとなる。言い換えれば、図26のFFでは、反転クロックCLKBは、通常の場合より遅れており、CLKとCLKBが同じ状態(0および1)をとる時間が長くなる。そのため、インバータ14の入力信号D0が不安定になり、FFとして誤動作しやすくなる。

0100

図26に示した信号を遅延させることにより誤動作しやすくする方法は、他にも適用可能である。例えば、図11で、インバータ53の出力を、通常と同様にFF52には遅延させずに入力し、FF62には遅延させて入力することにより、FF62は誤動作しやすくなる。

0101

以上第1および第2実施形態を説明したが、各種の変形例があり得るのはいうまでもない。例えば、第1、第2実施形態および変形例では、トライステート型FF(TBFF)を例として説明したが、他の形式のFFを使用してもよい。

0102

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

0103

1回路ブロック
2、4FF(フリップフロップ)
3組合せ論理回路(Combinational Logic)
5遅延モニタ回路
6 第1回路ブロック用電源(Power Supply)
7電源制御回路(PMU: Power Management Unit)
8PLL
31 フリップフロップ(FF)モニタ回路
33レプリカ回路
34誤動作回路
35 比較回路

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