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技術 撮像装置

出願人 オリンパス株式会社
発明者 鈴木俊介
出願日 2013年10月8日 (7年2ヶ月経過) 出願番号 2013-211096
公開日 2015年4月20日 (5年8ヶ月経過) 公開番号 2015-076702
状態 特許登録済
技術分野 光信号から電気信号への変換 スタジオ装置
主要キーワード 行数と列数 段シフト ラインドライバ 列走査回路 行信号 AD変換回路 ペリフェラル 信号転送
関連する未来課題
重要な関連分野

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図面 (7)

課題

画素信号を処理する信号処理回路ノイズの影響を受けにくくすることができる撮像装置を提供する。

解決手段

行信号生成回路204は、画素信号を出力する画素が配置された行を順次選択する行選択信号を生成する。行選択信号による各行の選択は第1の周波数に基づく間隔で行われる。列信号生成回路102は、複数の画素の列を走査する列走査信号を生成する。列走査信号による各列の走査は、第1の周波数よりも高い第2の周波数に基づく間隔で行われる。列走査回路101は、列走査信号に従って列を走査することにより、画素から行毎に出力された画素信号を列毎に順次出力する。AD変換回路202は、列走査回路101から出力された画素信号を処理する。

概要

背景

2枚の基板を有する撮像装置が知られている(例えば、特許文献1参照)。2枚の基板は、互いの表面が向かい合った状態で貼り合わされている。2枚の基板のうち一方の基板には、入射した光に応じた画素信号を出力する複数の画素が配置されている。2枚の基板のうち他方の基板には、複数の画素から出力された画素信号を他方の基板内転送する信号転送部や、転送された画素信号を処理する信号処理回路が配置されている。

概要

画素信号を処理する信号処理回路がノイズの影響を受けにくくすることができる撮像装置を提供する。行信号生成回路204は、画素信号を出力する画素が配置された行を順次選択する行選択信号を生成する。行選択信号による各行の選択は第1の周波数に基づく間隔で行われる。列信号生成回路102は、複数の画素の列を走査する列走査信号を生成する。列走査信号による各列の走査は、第1の周波数よりも高い第2の周波数に基づく間隔で行われる。列走査回路101は、列走査信号に従って列を走査することにより、画素から行毎に出力された画素信号を列毎に順次出力する。AD変換回路202は、列走査回路101から出力された画素信号を処理する。

目的

本発明は、上述した課題に鑑みてなされたものであって、画素信号を処理する信号処理回路がノイズの影響を受けにくくすることができる撮像装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1の基板と、第2の基板と、前記第1の基板および前記第2の基板を電気的に接続する接続部と、前記第1の基板に配置され、入射した光に応じた画素信号を出力する、行列状に配置された複数の画素を有する画素部と、前記第1の基板または前記第2の基板に配置され、前記画素信号を出力する前記画素が配置された行を順次選択する行選択信号を生成し、前記行選択信号による各行の選択が第1の周波数に基づく間隔で行われる行信号生成回路と、前記第1の基板に配置され、前記複数の画素の列を走査する列走査信号を生成し、前記列走査信号による各列の走査が、前記第1の周波数よりも高い第2の周波数に基づく間隔で行われる列信号生成回路と、前記第1の基板に配置され、前記列走査信号に従って列を走査することにより、前記画素から行毎に出力された前記画素信号を列毎に順次出力する列走査回路と、前記第2の基板に配置され、前記列走査回路から出力された前記画素信号を処理する信号処理回路と、を備えた撮像装置

請求項2

前記行信号生成回路が前記第1の基板に配置されている請求項1に係る撮像装置。

請求項3

前記接続部は、シリアルペリフェラルインタフェースを有し、前記行選択信号の状態が変化するタイミングを制御する制御値が、前記シリアル・ペリフェラル・インタフェースを介して、前記第2の基板から前記第1の基板に転送される請求項2に係る撮像装置。

技術分野

0001

本発明は、2枚の基板を有する撮像装置に関する。

背景技術

0002

2枚の基板を有する撮像装置が知られている(例えば、特許文献1参照)。2枚の基板は、互いの表面が向かい合った状態で貼り合わされている。2枚の基板のうち一方の基板には、入射した光に応じた画素信号を出力する複数の画素が配置されている。2枚の基板のうち他方の基板には、複数の画素から出力された画素信号を他方の基板内転送する信号転送部や、転送された画素信号を処理する信号処理回路が配置されている。

先行技術

0003

特開2011−159958号公報

発明が解決しようとする課題

0004

図5は、2枚の基板を有する撮像装置の構成の一例を示している。図5に示す撮像装置は、第1の基板40と、第2の基板50と、2枚の基板を接続する接続部とを有する。

0005

第1の基板40には、画素部400と、接続ノード600,601とが配置されている。画素部400は、入射した光に応じた画素信号を出力する、行列状に配置された複数の画素を有する。複数の画素は、複数の画素の配列の行毎に画素信号を出力する。つまり、同一の行の画素は同時に画素信号を出力し、異なる行の画素は異なるタイミングで画素信号を出力する。

0006

複数の画素の動作は、第2の基板50から供給される画素制御信号によって制御される。画素制御信号は行毎に共通の信号であって、同一の行の画素に供給される画素制御信号の状態は同一のタイミングで変化し、異なる行の画素に供給される画素制御信号の状態は異なるタイミングで変化する。画素制御信号は、画素信号を出力する画素が配置された行を順次選択する行選択信号を含む。行選択信号によって選択された同一の行の画素が同時に画素信号を出力する。

0007

画素部400には複数の接続ノード600が配置されている。それぞれの画素の位置に接続ノード600が1つずつ配置されている。つまり、複数の接続ノード600は行列状に配置されており、複数の接続ノード600の配列の行数と列数は、複数の画素の配列の行数と列数にそれぞれ等しい。また、接続ノード600の数は画素数に等しい。複数の画素間で1つの接続ノード600が共有される場合もある。画素部400の外側には複数の接続ノード601が配置されている。複数の画素の配列の行毎に接続ノード601が1つずつ配置されている。つまり、接続ノード601の数は複数の画素の配列の行数に等しい。複数の画素の配列の複数行毎に接続ノード601が配置される場合もある。接続ノード600,601は、第1の基板40と第2の基板50とを電気的に接続する接続部を構成する。

0008

第2の基板50には、信号転送部500と、バッファおよびドライバ501と、列走査回路502と、AD変換回路503と、機能回路504と、行信号生成回路505と、列信号生成回路506と、制御回路507と、レジスタおよびカウンタ508と、接続ノード600,601とが配置されている。信号転送部500には、複数の接続ノード600が配置されている。信号転送部500は、接続ノード600を介して第1の基板40から第2の基板50に転送された画素信号をバッファおよびドライバ501に転送する。バッファおよびドライバ501は、画素信号を受け取るためのカラムバッファおよびラインドライバを有する。列走査回路502は、複数の画素の列を走査する列走査信号に従って複数の画素の列を走査することにより、画素から行毎に出力された画素信号を列毎に順次出力する。AD変換回路503は、列走査回路502から出力されたアナログの画素信号をAD変換し、デジタルの画素信号を出力する。機能回路504は、AD変換回路503から出力された画素信号に対して、必要に応じて各種の画像処理を行う。

0009

行信号生成回路505は、行選択信号を含む画素制御信号を生成する。行信号生成回路505によって生成された画素制御信号は、接続ノード601を介して第2の基板50から第1の基板40に転送され、画素に供給される。列信号生成回路506は、列走査信号を生成する。制御回路507は、バッファおよびドライバ501と、AD変換回路503と、機能回路504とを制御する制御信号を生成する。

0010

レジスタおよびカウンタ508は、行信号生成回路505と、列信号生成回路506と、制御回路507とが各信号(画素制御信号、列走査信号、制御信号)を生成するのに必要なレジスタと、カウンタとを有する。レジスタは、各信号の状態(High,Low)が変化するタイミングを制御する制御値を記憶する。カウンタは、所定のクロックに同期してカウントを行い、カウント値を出力する。制御値およびカウント値は、行信号生成回路505と、列信号生成回路506と、制御回路507とに出力される。行信号生成回路505と、列信号生成回路506と、制御回路507とは、カウンタから出力されたカウント値が、レジスタから出力された制御値と一致したタイミングで各信号の状態を変化させる。

0011

図6は、2枚の基板の間で信号が転送される様子を示している。行信号生成回路505によって生成された画素制御信号S1は、図5の接続ノード601を介して、第2の基板50から、図6に示していない第1の基板40に転送され、さらに画素部400の各画素に供給される。また、画素部400の各画素から出力された画素信号S2は、図5の接続ノード600を介して、第1の基板40から第2の基板50に転送される。

0012

画素数が増大し、画素の高速な駆動が進んでいる状況では、行信号生成回路505が生成する行選択信号のパルスが、AD変換回路503でAD変換されるアナログの画素信号に対するノイズとなる場合がある。また、列信号生成回路506が生成して列走査回路502に供給される列走査信号のパルスが、AD変換回路503でAD変換されるアナログの画素信号に対するノイズとなる場合がある。このため、AD変換回路503のAD変換結果にエラーが生じる場合がある。

0013

異なる2つの行の画素信号が画素から出力される間に列走査回路502が列の走査を行うので、列走査信号は行選択信号よりも高速である。このため、列走査信号のパルスによるノイズは、AD変換回路503のAD変換結果に対して、より影響を与えやすい。

0014

本発明は、上述した課題に鑑みてなされたものであって、画素信号を処理する信号処理回路がノイズの影響を受けにくくすることができる撮像装置を提供することを目的とする。

課題を解決するための手段

0015

本発明は、上記の課題を解決するためになされたもので、第1の基板と、第2の基板と、前記第1の基板および前記第2の基板を電気的に接続する接続部と、前記第1の基板に配置され、入射した光に応じた画素信号を出力する、行列状に配置された複数の画素を有する画素部と、前記第1の基板または前記第2の基板に配置され、前記画素信号を出力する前記画素が配置された行を順次選択する行選択信号を生成し、前記行選択信号による各行の選択が第1の周波数に基づく間隔で行われる行信号生成回路と、前記第1の基板に配置され、前記複数の画素の列を走査する列走査信号を生成し、前記列走査信号による各列の走査が、前記第1の周波数よりも高い第2の周波数に基づく間隔で行われる列信号生成回路と、前記第1の基板に配置され、前記列走査信号に従って列を走査することにより、前記画素から行毎に出力された前記画素信号を列毎に順次出力する列走査回路と、前記第2の基板に配置され、前記列走査回路から出力された前記画素信号を処理する信号処理回路と、を備えた撮像装置である。

0016

また、本発明の撮像装置において、前記行信号生成回路が前記第1の基板に配置されている。

0017

また、本発明の撮像装置において、前記接続部は、シリアルペリフェラルインタフェースを有し、前記行選択信号の状態が変化するタイミングを制御する制御値が、前記シリアル・ペリフェラル・インタフェースを介して、前記第2の基板から前記第1の基板に転送される。

発明の効果

0018

本発明によれば、列信号生成回路および列走査回路と信号処理回路とが異なる基板に配置されているので、信号処理回路が列走査信号の影響を受けにくくなる。このため、信号処理回路がノイズの影響を受けにくくすることができる。

図面の簡単な説明

0019

本発明の第1の実施形態による撮像装置の構成を示すブロック図である。
本発明の第1の実施形態における各行の行選択信号と、各行が選択されるタイミングとを示すタイミングチャートである。
本発明の第1の実施形態における接続関係を示すブロック図である。
本発明の第2の実施形態による撮像装置の構成を示すブロック図である。
2枚の基板を有する撮像装置の構成を示すブロック図である。
2枚の基板の間で信号が転送される様子を示す模式図である。

実施例

0020

以下、図面を参照し、本発明の実施形態を説明する。

0021

(第1の実施形態)
まず、本発明の第1の実施形態を説明する。図1は、本実施形態による撮像装置の構成を示している。図1に示す撮像装置は、第1の基板10aと、第2の基板20aと、2枚の基板を接続する接続部とを有する。

0022

第1の基板10aには、画素部100と、列走査回路101と、列信号生成回路102と、レジスタおよびカウンタ103と、接続ノード300,301,302,303,304とが配置されている。画素部100は、入射した光に応じた画素信号を出力する、行列状に配置された複数の画素を有する。複数の画素は、複数の画素の配列の行毎に画素信号を出力する。つまり、同一の行の画素は同時に画素信号を出力し、異なる行の画素は異なるタイミングで画素信号を出力する。

0023

複数の画素の動作は、第2の基板20aから供給される画素制御信号によって制御される。画素制御信号は行毎に共通の信号であって、同一の行の画素に供給される画素制御信号の状態は同一のタイミングで変化し、異なる行の画素に供給される画素制御信号の状態は異なるタイミングで変化する。画素制御信号は、画素信号を出力する画素が配置された行を順次選択する行選択信号を含む。行選択信号によって選択された同一の行の画素が同時に画素信号を出力する。

0024

各画素は、入射した光を信号電荷に変換する光電変換素子と、信号電荷を蓄積する電荷蓄積部(容量または拡散領域)と、光電変換素子から電荷蓄積部に信号電荷を転送する転送部(転送トランジスタ)と、電荷蓄積部に蓄積された信号電荷に基づいて画素信号を生成する信号生成部(増幅トランジスタ)と、行選択信号に基づいて画素信号を出力する出力部(出力トランジスタ)とを有する。

0025

列走査回路101は、複数の画素の列を走査する列走査信号に従って複数の画素の列を走査することにより、画素から行毎に出力された画素信号を列毎に順次出力する。列信号生成回路102は、列走査信号を生成する。レジスタおよびカウンタ103は、列信号生成回路102が列走査信号を生成するのに必要なレジスタと、カウンタとを有する。レジスタは、列走査信号の状態(High,Low)が変化するタイミングを制御する制御値を記憶する。カウンタは、所定のクロックに同期してカウントを行い、カウント値を出力する。制御値およびカウント値は、列走査回路101に出力される。列走査回路101は、カウンタから出力されたカウント値が、レジスタから出力された制御値と一致したタイミングで列走査信号の状態を変化させる。

0026

画素部100には複数の接続ノード300が配置されている。それぞれの画素の位置に接続ノード300が1つずつ配置されている。つまり、複数の接続ノード300は行列状に配置されており、複数の接続ノード300の配列の行数と列数は、複数の画素の配列の行数と列数にそれぞれ等しい。また、接続ノード300の数は画素数に等しい。複数の画素間で1つの接続ノード300を共有してもよい。画素部100の外側には複数の接続ノード301が配置されている。複数の画素の配列の行毎に接続ノード301が1つずつ配置されている。つまり、接続ノード301の数は複数の画素の配列の行数に等しい。複数の画素の配列の複数行毎に接続ノード301を配置してもよい。

0027

また、列走査回路101の近傍に複数の接続ノード302,303が配置されている。複数の画素の配列の列毎に接続ノード302,303が1つずつ配置されている。つまり、接続ノード302,303の数は複数の画素の配列の列数に等しい。接続ノード300,301,302,303は、第1の基板10aと第2の基板20aとを電気的に接続する接続部を構成する。

0028

第2の基板20aには、信号転送部200と、バッファおよびドライバ201と、AD変換回路202と、機能回路203と、行信号生成回路204と、制御回路205と、レジスタおよびカウンタ206と、接続ノード300,301,302,303,304とが配置されている。信号転送部200には、複数の接続ノード300が配置されている。信号転送部200は、接続ノード300を介して第1の基板10aから第2の基板20aに転送された画素信号をバッファおよびドライバ201に転送する。

0029

バッファおよびドライバ201は、画素信号を受け取るためのカラムバッファおよびラインドライバを有する。バッファおよびドライバ201の近傍には接続ノード302が配置されている。バッファおよびドライバ201から出力された画素信号は、接続ノード302を介して、第2の基板20aから第1の基板10aに転送される。第1の基板10aに転送された画素信号は、列走査回路101を経由し、接続ノード303を介して、第1の基板10aから第2の基板20aに転送される。第2の基板20aに転送された画素信号はAD変換回路202に入力される。

0030

AD変換回路202は、アナログの画素信号をAD変換し、デジタルの画素信号を出力する。機能回路203は、AD変換回路202から出力された画素信号に対して、必要に応じて各種の画像処理を行う。行信号生成回路204は、行選択信号を含む画素制御信号を生成する。行信号生成回路204によって生成された画素制御信号は、接続ノード301を介して第2の基板20aから第1の基板10aに転送され、画素に供給される。制御回路205は、バッファおよびドライバ201と、AD変換回路202と、機能回路203とを制御する制御信号を生成する。

0031

レジスタおよびカウンタ206は、行信号生成回路204と、制御回路205とが各信号(画素制御信号および制御信号)を生成するのに必要なレジスタと、カウンタとを有する。レジスタは、各信号の状態(High,Low)が変化するタイミングを制御する制御値を記憶する。カウンタは、所定のクロックに同期してカウントを行い、カウント値を出力する。制御値およびカウント値は、行信号生成回路204と、制御回路205とに出力される。行信号生成回路204と、制御回路205とは、カウンタから出力されたカウント値が、レジスタから出力された制御値と一致したタイミングで各信号の状態を変化させる。

0032

レジスタおよびカウンタ103とレジスタおよびカウンタ206とは、例えば4つの接続ノード304を介して接続されている。レジスタおよびカウンタ103が記憶する制御値は、外部からレジスタおよびカウンタ206に入力され、接続ノード304を介してレジスタおよびカウンタ103に転送される。接続ノード304は、接続ノード300,301,302,303と共に、接続部を構成する。接続ノード304は、例えばシリアル・ペリフェラル・インタフェース(SPI)として構成可能である。

0033

図2は、行信号生成回路204が生成する各行の行選択信号と、各行が選択されるタイミングとの一例を示している。図2では4行分の行選択信号φSEL1,φSEL2,φSEL3,φSEL4が示されている。図2の横方向は時間を示している。図2縦方向は、行選択信号の電圧を示している。例えば、行選択信号φSEL1がLowからHighに変化するタイミングで1行目が選択され、行選択信号φSEL2がLowからHighに変化するタイミングで2行目が選択され、行選択信号φSEL3がLowからHighに変化するタイミングで3行目が選択され、行選択信号φSEL4がLowからHighに変化するタイミングで4行目が選択される。

0034

各行が選択されるタイミングの間隔Tは、例えば行信号生成回路204がシフトレジスタで構成される場合に、シフトレジスタの出力が1段シフトするタイミングの間隔である。言い換えると、この間隔は、シフトレジスタの出力をシフトさせる制御信号(各行の行選択信号の状態を変化させる制御信号)の周波数(以下、第1の周波数とする)の逆数である。したがって、行選択信号による各行の選択は、第1の周波数に基づく間隔Tで行われる。

0035

図3は、バッファおよびドライバ201と列走査回路101との間の接続と、列走査回路101とAD変換回路202との接続とを示している。図3に示す例では、2列毎に列走査回路101およびAD変換回路202が1つずつ配置されている。バッファおよびドライバ201から出力された画素信号は、接続ノード302を介して列走査回路101に転送される。1つの列走査回路101は2列を走査して2列分の画素信号を順次出力する。列走査回路101から出力された画素信号は、接続ノード303を介してAD変換回路202に転送される。1つのAD変換回路202には、2列分の画素信号が順次入力される。3列以上の列毎に列走査回路101およびAD変換回路202が1つずつ配置されていてもよい。

0036

1つの列走査回路101が走査する列の数をN(N≧2)とすると、行選択信号によって任意の行が選択されて1行分の画素から画素信号が同時に出力された後、行選択信号によって他の任意の行が選択されて1行分の画素から画素信号が同時に同時に出力されるまでの間に、1つの列走査回路101はN列を走査する。したがって、列走査信号による各列の走査は、第1の周波数よりも高い第2の周波数に基づく間隔で行われる。図3に示す例では、第2の周波数は第1の周波数のN倍である。

0037

本実施形態によれば、第1の基板10aと、第2の基板20aと、第1の基板10aおよび第2の基板20aを電気的に接続する接続部(接続ノード300,301,302,303,304)と、第1の基板10aに配置され、入射した光に応じた画素信号を出力する、行列状に配置された複数の画素を有する画素部100と、第1の基板10aまたは第2の基板20aに配置され、画素信号を出力する画素が配置された行を順次選択する行選択信号を生成し、行選択信号による各行の選択が第1の周波数に基づく間隔で行われる行信号生成回路204と、第1の基板10aに配置され、複数の画素の列を走査する列走査信号を生成し、列走査信号による各列の走査が、第1の周波数よりも高い第2の周波数に基づく間隔で行われる列信号生成回路102と、第1の基板10aに配置され、列走査信号に従って列を走査することにより、画素から行毎に出力された画素信号を列毎に順次出力する列走査回路101と、第2の基板20aに配置され、列走査回路101から出力された画素信号を処理する信号処理回路(AD変換回路202)と、を備えた撮像装置が構成される。

0038

図5に示す撮像装置では、列信号生成回路506および列走査回路502とAD変換回路503とが同一の基板に配置されているが、図1に示す撮像装置では、列信号生成回路102および列走査回路101とAD変換回路202とが異なる基板に配置されている。これによって、AD変換回路202が列走査信号の影響を受けにくくなるため、AD変換回路202がノイズの影響を受けにくくすることができる。また、列走査信号を生成するためのカウンタも第1の基板10aに配置されているため、AD変換回路202がよりノイズの影響を受けにくくすることができる。高解像度のAD変換等のノイズの影響を受けやすい信号処理を行う回路を含む撮像装置に対して本実施形態を適用することで、より顕著な効果が得られる。

0039

(第2の実施形態)
次に、本発明の第2の実施形態を説明する。図4は、本実施形態による撮像装置の構成を示している。図4に示す撮像装置は、第1の基板10bと、第2の基板20bと、2枚の基板を接続する接続部とを有する。

0040

第1の基板10bには、画素部100と、列走査回路101と、列信号生成回路102と、行信号生成回路104と、レジスタおよびカウンタ105と、接続ノード300,302,303,304とが配置されている。行信号生成回路104は、行選択信号を含む画素制御信号を生成する。レジスタおよびカウンタ105は、列信号生成回路102と、行信号生成回路104とが各信号(列走査信号および画素制御信号)を生成するのに必要なレジスタと、カウンタとを有する。レジスタは、各信号の状態(High,Low)が変化するタイミングを制御する制御値を記憶する。カウンタは、所定のクロックに同期してカウントを行い、カウント値を出力する。制御値およびカウント値は、列信号生成回路102と、行信号生成回路104とに出力される。列信号生成回路102と、行信号生成回路104とは、カウンタから出力されたカウント値が、レジスタから出力された制御値と一致したタイミングで各信号の状態を変化させる。第1の基板10bの他の構成については、図1に示す撮像装置の構成と同一である。

0041

第2の基板20bには、信号転送部200と、バッファおよびドライバ201と、AD変換回路202と、機能回路203と、制御回路205と、レジスタおよびカウンタ207と、接続ノード300,302,303,304とが配置されている。レジスタおよびカウンタ207は、制御回路205が制御信号を生成するのに必要なレジスタと、カウンタとを有する。レジスタは、制御信号の状態(High,Low)が変化するタイミングを制御する制御値を記憶する。カウンタは、所定のクロックに同期してカウントを行い、カウント値を出力する。制御値およびカウント値は制御回路205に出力される。制御回路205は、カウンタから出力されたカウント値が、レジスタから出力された制御値と一致したタイミングで制御信号の状態を変化させる。第2の基板20bの他の構成については、図1に示す撮像装置の構成と同一である。

0042

レジスタおよびカウンタ105とレジスタおよびカウンタ207とは、例えば4つの接続ノード304を介して接続されている。レジスタおよびカウンタ105が記憶する制御値は、外部からレジスタおよびカウンタ207に入力され、接続ノード304を介してレジスタおよびカウンタ105に転送される。第1の実施形態と同様に、接続ノード304は、例えばシリアル・ペリフェラル・インタフェース(SPI)として構成可能である。

0043

本実施形態では、行信号生成回路104が第1の基板10bに配置されている。これによって、AD変換回路202が、行信号生成回路104によって生成される画素制御信号の影響を受けにくくなる。このため、第1の実施形態と比較して、AD変換回路202がよりノイズの影響を受けにくくすることができる。また、画素制御信号を生成するためのカウンタも第1の基板10bに配置されているため、AD変換回路202がよりノイズの影響を受けにくくすることができる。

0044

また、本実施形態では、行信号生成回路104が第1の基板10bに配置されているため、第1の実施形態における接続ノード301がなくなる。したがって、第1の実施形態と比較して、接続ノードの数を減らすことができる。

0045

接続ノード301は、画素制御信号の伝送路において容量を形成し、負荷となる。このため、本実施形態では、画素制御信号に係る負荷を低減することができる。これによって、画素制御信号の波形劣化を低減し、高精度な画素制御信号を画素に供給することができる。また、負荷が低減することにより駆動電圧下げることができ、消費電力を低減することができる。

0046

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される撮像装置の場合、3枚以上の基板のうち2枚の基板が第1の基板と第2の基板に相当する。

0047

10a,10b,40 第1の基板、20a,20b,50 第2の基板、100,400画素部、101,502列走査回路、102,506列信号生成回路、103,105,206,207,508レジスタおよびカウンタ、104,204,505行信号生成回路、200,500信号転送部、201,501バッファおよびドライバ、202,503AD変換回路、203,504機能回路、205,507制御回路、301,302,303,304,601,602 接続ノード

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