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技術 ゲートファースト方法を使用した不揮発性メモリ(NVM)ならびに高kおよび金属ゲートの一体化

出願人 エヌエックスピーユーエスエイインコーポレイテッド
発明者 アサンガエイチ.ペレラ
出願日 2014年7月17日 (6年5ヶ月経過) 出願番号 2014-146944
公開日 2015年2月16日 (5年10ヶ月経過) 公開番号 2015-032825
状態 特許登録済
技術分野 半導体メモリ 不揮発性半導体メモリ
主要キーワード 絶縁体材料層 論理領域内 Nチャネル パターン化フォトレジスト層 スペーサ材料層 ドレインインプラント ナノ結晶層 論理部分
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2015年2月16日)のものです。
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図面 (20)

課題

不揮発性メモリ論理トランジスタとの一体化による不具合を低減する製造方法を提供する。

解決手段

基板12のメモリ領域11上にスプリットゲートメモリゲート構造30,32を形成すること、メモリ領域11の上、および、論理領域13の上に保護層を堆積することによってスプリットゲートのメモリゲート構造30,32を保護することを含む。保護層は、金属の拡散に対するバリアを形成する材料を含み、論理ゲート46が形成されている間、メモリ領域11の上で維持される。論理ゲート46は高k絶縁体層40および金属層42を含む。メモリゲート構造30,32および論理ゲート46上にスペーサが形成される。論理ゲート46上のスペーサ60,62、84、86はスペーサ材料から形成され、メモリゲート構造30,32上のスペーサ52、54,56,58は保護層のうちの1つを用いて形成される。

概要

背景

不揮発性メモリ(non-volatile memories :NVM)と論理トランジスタとの一体化は、電荷蓄積するNVMトランジスタ、および、一般的に高速動作向けに意図されている論理トランジスタに対して要件が異なることに起因して、常に問題であった。

概要

不揮発性メモリと論理トランジスタとの一体化による不具合を低減する製造方法を提供する。基板12のメモリ領域11上にスプリットゲートメモリゲート構造30,32を形成すること、メモリ領域11の上、および、論理領域13の上に保護層を堆積することによってスプリットゲートのメモリゲート構造30,32を保護することを含む。保護層は、金属の拡散に対するバリアを形成する材料を含み、論理ゲート46が形成されている間、メモリ領域11の上で維持される。論理ゲート46は高k絶縁体層40および金属層42を含む。メモリゲート構造30,32および論理ゲート46上にスペーサが形成される。論理ゲート46上のスペーサ60,62、84、86はスペーサ材料から形成され、メモリゲート構造30,32上のスペーサ52、54,56,58は保護層のうちの1つを用いて形成される。

目的

図10には、バリア金属P型ウェル18のようなP型ウェルのための仕事関数金属(work function metal)として機能し、NチャネルトランジスタおよびPチャネルトランジスタの両方に導電性の高いゲート導体を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体デバイスを作成する方法であって、基板メモリ領域上の不揮発性メモリゲート構造の上に保護層を堆積することであって、前記保護層は、第1の酸化物層、該第1の酸化物層の上の窒化物層、および該窒化物層の上の第2の酸化物層を含む、前記保護層を堆積すること、前記保護層の上、および、前記基板の論理領域の上に高k絶縁体層を堆積すること、前記メモリ領域内および前記論理領域内の前記高k絶縁体層の上に金属ゲート層を堆積すること、前記メモリ領域内および論理領域内の前記金属ゲート層の上に第1のポリシリコン層を堆積すること、前記メモリ領域および論理領域をパターニングおよびエッチングして、前記論理領域内に論理ゲートを形成し、前記論理領域内の前記保護層を除去することであって、前記保護層は該エッチング後、前記メモリ領域内にあるままである、前記保護層を除去すること、前記メモリ領域および論理領域の上に第1のスペーサ材料層を堆積すること、前記メモリ領域から前記第1のスペーサ材料層、前記窒化物層、および前記第2の酸化物層を除去すること、前記第1のスペーサ材料層とともに前記第1の酸化物層をエッチングして、前記不揮発性メモリゲート構造および前記論理ゲート上に第1のスペーサを形成することを備える、方法。

請求項2

前記不揮発性メモリゲート構造を形成することであって、選択ゲートを形成すること、前記メモリ領域内の前記選択ゲートの上、および、前記論理領域の上に電荷蓄積層を形成すること、前記電荷蓄積層の上に第2のポリシリコン層を堆積すること、前記第2のポリシリコン層をエッチングして、前記選択ゲートの上部および側壁の一部分の上に制御ゲートを形成すること、前記メモリ領域における前記制御ゲートの下になっていない領域から、および、前記論理領域から前記電荷蓄積層を除去することを含む前記不揮発性メモリゲートを形成することをさらに備える、請求項1に記載の方法。

請求項3

前記電荷蓄積層は絶縁体材料層の間にナノ結晶を含む、請求項2に記載の方法。

請求項4

前記第2のポリシリコン層は前記メモリ領域内および前記論理領域内に堆積される、請求項2に記載の方法。

請求項5

前記保護層が堆積された後まで、前記第2のポリシリコン層が前記論理領域内にあるままである、請求項2に記載の方法。

請求項6

前記第1のスペーサが形成された後、前記基板内に前記不揮発性メモリゲート構造および前記論理ゲートに対するハロインプラントを作成することをさらに備える、請求項1に記載の方法。

請求項7

前記ハロインプラントが形成された後、前記不揮発性メモリゲート構造および前記論理ゲートの前記第1のスペーサ上に第2のスペーサを形成すること、前記論理ゲートおよび不揮発性メモリゲート構造のためのソースおよびドレイン領域を形成すること、前記ソースおよびドレイン領域の露出部分上に自己整合ケイ化物領域を形成することをさらに備える、請求項6に記載の方法。

請求項8

前記メモリ領域内とともに前記論理領域内に前記保護層を堆積すること、前記論理領域および前記メモリ領域の上に前記高k絶縁体層を堆積する前に、前記論理領域から前記保護層を除去することをさらに備える、請求項1に記載の方法。

請求項9

半導体デバイスを作成する方法であって、基板のメモリ領域上にスプリットゲートメモリゲート構造を形成すること、前記スプリットゲートのメモリゲート構造を含む前記メモリ領域の上、および、前記基板の論理領域の上に保護層を堆積することによって前記スプリットゲートのメモリゲート構造を保護することであって、前記保護層は、金属の拡散に対するバリアを形成する材料を含む、前記スプリットゲートのメモリゲート構造を保護すること、前記論理領域内に論理ゲートを形成しながら、前記メモリ領域の上の前記保護層を維持することであって、前記論理ゲートは高k絶縁体層および金属層を含む、前記保護層を維持すること、前記論理ゲートの上にスペーサ材料を堆積すること、前記スプリットゲートのメモリゲート構造上のスペーサおよび前記論理ゲート上のスペーサを形成することであって、前記論理ゲート上の前記スペーサは前記スペーサ材料から形成され、前記スプリットゲートのメモリゲート構造上のスペーサは、前記保護層のうちの1つを用いて形成される、前記スペーサを形成することを備える、方法。

請求項10

前記保護層を堆積することは、前記メモリ領域の上に前記保護層を前記堆積するとともに、前記論理領域の上に前記保護層を堆積することを含む、請求項9に記載の方法。

請求項11

前記保護層は、第1の酸化物層と、金属の拡散に対するバリアを形成する前記材料と、第2の酸化物層とを含み、前記第1の酸化物層は、前記スプリットゲートのメモリゲート構造上の前記スペーサのうちの1つを形成するのに使用される、請求項9に記載の方法。

請求項12

前記スプリットゲートのメモリゲート構造を形成することは、選択ゲートを形成すること、前記選択ゲートの上に電荷蓄積層を形成することであって、前記選択ゲートの上に底部絶縁体層を堆積すること、前記底部絶縁体層の上にナノ結晶を堆積すること、前記ナノ結晶の上に上部絶縁体層を堆積することを含む前記電荷蓄積層を形成すること、前記電荷蓄積層の上に制御ゲートを形成することを含む、請求項9に記載の方法。

請求項13

前記制御ゲートを形成することは、前記メモリ領域および前記論理領域の上にポリシリコン層を堆積するとともに、前記論理領域内の前記ポリシリコン層は維持しながら、前記メモリ領域内の前記ポリシリコン層をエッチングすることを含む、請求項12に記載の方法。

請求項14

前記論理領域内の前記ポリシリコン層の上に前記保護層を堆積すること、前記論理ゲートを形成する前に前記論理領域内の前記保護層および前記ポリシリコン層を除去することをさらに備える、請求項13に記載の方法。

請求項15

前記スペーサを形成する前に、前記論理ゲートの上に前記スペーサ材料を堆積しながら前記メモリ領域および前記論理領域内の前記保護層の上に前記スペーサ材料を堆積すること、前記論理領域の上にフォトレジストを堆積すること、前記メモリ領域内で、前記スペーサ材料、および、少なくとも、金属の拡散に対するバリアを形成する前記材料を除去することをさらに備える、請求項9に記載の方法。

請求項16

前記スペーサが形成された後、前記基板内に前記スプリットゲートのメモリゲート構造および前記論理ゲートに対するハロインプラントを同時に作成することをさらに備える、請求項9に記載の方法。

請求項17

前記ハロインプラントが形成された後、前記スプリットゲートのメモリゲート構造および前記論理ゲートの前記スペーサ上に第2のスペーサを形成すること、前記論理ゲートおよび前記スプリットゲートのメモリゲート構造のためのソースおよびドレイン領域を同時に形成すること、前記ソースおよびドレイン領域の露出部分上に自己整合ケイ化物領域を同時に形成することをさらに備える、請求項16に記載の方法。

請求項18

半導体デバイスを作成する方法であって、基板のメモリ領域内に不揮発性メモリゲート構造を形成することであって、前記基板の前記メモリ領域および論理領域の上にポリシリコンを堆積すること、前記論理領域内および前記メモリ領域の部分内の前記ポリシリコンをマスクすること、前記ポリシリコンのマスクされていない部分をエッチングして、前記不揮発性メモリゲート構造の制御ゲートを形成することを含む前記不揮発性メモリゲート構造を形成すること、前記メモリ領域および前記論理領域の上に第1のスペーサ材料を堆積すること、前記メモリ領域内および前記論理領域内の前記第1のスペーサ材料の上に金属拡散バリア層を堆積すること、前記メモリ領域をマスクすること、前記論理領域から前記第1のスペーサ材料および前記金属拡散バリア層を除去すること、前記メモリ領域内の前記第1のスペーサ材料および前記金属拡散バリア層を維持しながら、前記メモリ領域から前記マスクを除去すること、前記論理領域内および前記メモリ領域内の前記金属拡散バリア層の上に金属層を堆積すること、前記論理領域内の前記金属層から金属ゲートを形成することであって、前記メモリ領域から前記金属層を除去することを含む前記金属ゲートを形成すること、前記論理領域内に第2のスペーサ材料を堆積すること、前記メモリ領域内の前記金属層および保護層を除去すること、前記第2のスペーサ材料をエッチングして前記金属ゲート上にスペーサを形成しながら、前記第1のスペーサ材料をエッチングして、前記不揮発性メモリゲート構造上にスペーサを形成することを備える、方法。

請求項19

前記金属層を堆積する前に前記論理領域および前記メモリ領域内に高k絶縁体層を堆積すること、前記メモリ領域内の前記金属層および前記保護層を除去しながら、前記メモリ領域内の前記高k絶縁体層を除去することをさらに備える、請求項18に記載の方法。

請求項20

前記不揮発性メモリゲート構造を形成することは、前記ポリシリコンを堆積する前に、選択ゲートを形成すること、前記選択ゲートの上に電荷蓄積層を形成することであって、前記選択ゲートの上に底部絶縁体層を堆積すること、前記底部絶縁体層の上にナノ結晶を堆積すること、前記ナノ結晶の上に上部絶縁体層を堆積することを含む前記電荷蓄積層を形成することを備える、請求項18に記載の方法。

技術分野

0001

本開示は、概して不揮発性メモリ(NVM)および論理トランジスタに関し、より詳細には、NVMを、ゲートファースト方法を使用して高kゲート絶縁体および金属ゲートを有する論理トランジスタと一体化することに関する。

背景技術

0002

不揮発性メモリ(non-volatile memories :NVM)と論理トランジスタとの一体化は、電荷蓄積するNVMトランジスタ、および、一般的に高速動作向けに意図されている論理トランジスタに対して要件が異なることに起因して、常に問題であった。

先行技術

0003

米国特許第5614746号明細書

発明が解決しようとする課題

0004

電荷を蓄積する必要性は、ほとんどがフローティングゲートを使用することによって対処されてきたが、ナノ結晶または窒化物も用いられる。これらの場合のいずれにおいても、この特有の層が必要であることによって、NVMトランジスタと論理トランジスタとの一体化が困難になっている。特定のタイプの電荷蓄積層は、一体化を達成するのに利用可能である選択肢に大きな影響を及ぼすこともある。

0005

したがって、上記で提起された問題のうちの1つ以上を改善する一体化を可能にすることが必要とされている。

課題を解決するための手段

0006

本発明の一側面は、半導体デバイスを作成する方法であって、基板メモリ領域上の不揮発性メモリゲート構造の上に保護層を堆積することであって、前記保護層は、第1の酸化物層、該第1の酸化物層の上の窒化物層、および該窒化物層の上の第2の酸化物層を含む、前記保護層を堆積すること、前記保護層の上、および、前記基板の論理領域の上に高k絶縁体層を堆積すること、前記メモリ領域内および前記論理領域内の前記高k絶縁体層の上に金属ゲート層を堆積すること、前記メモリ領域内および論理領域内の前記金属ゲート層の上に第1のポリシリコン層を堆積すること、前記メモリ領域および論理領域をパターニングおよびエッチングして、前記論理領域内に論理ゲートを形成し、前記論理領域内の前記保護層を除去することであって、前記保護層は該エッチング後、前記メモリ領域内にあるままである、前記保護層を除去すること、前記メモリ領域および論理領域の上に第1のスペーサ材料層を堆積すること、前記メモリ領域から前記第1のスペーサ材料層、前記窒化物層、および前記第2の酸化物層を除去すること、前記第1のスペーサ材料層とともに前記第1の酸化物層をエッチングして、前記不揮発性メモリゲート構造および前記論理ゲート上に第1のスペーサを形成することを備える。

0007

本発明の一側面は、半導体デバイスを作成する方法であって、基板のメモリ領域上にスプリットゲートメモリゲート構造を形成すること、前記スプリットゲートのメモリゲート構造を含む前記メモリ領域の上、および、前記基板の論理領域の上に保護層を堆積することによって前記スプリットゲートのメモリゲート構造を保護することであって、前記保護層は、金属の拡散に対するバリアを形成する材料を含む、前記スプリットゲートのメモリゲート構造を保護すること、前記論理領域内に論理ゲートを形成しながら、前記メモリ領域の上の前記保護層を維持することであって、前記論理ゲートは高k絶縁体層および金属層を含む、前記保護層を維持すること、前記論理ゲートの上にスペーサ材料を堆積すること、前記スプリットゲートのメモリゲート構造上のスペーサおよび前記論理ゲート上のスペーサを形成することであって、前記論理ゲート上の前記スペーサは前記スペーサ材料から形成され、前記スプリット・ゲート・メモリ構造上のスペーサは、前記保護層のうちの1つを用いて形成される、前記スペーサを形成することを備える。

0008

本発明の一側面は、半導体デバイスを作成する方法であって、基板のメモリ領域内に不揮発性メモリゲート構造を形成することであって、前記基板の前記メモリ領域および論理領域の上にポリシリコンを堆積すること、前記論理領域内および前記メモリ領域の部分内の前記ポリシリコンをマスクすること、前記ポリシリコンのマスクされていない部分をエッチングして、前記不揮発性メモリゲート構造の制御ゲートを形成することを含む前記メモリゲート構造を形成すること、前記メモリ領域および前記論理領域の上に第1のスペーサ材料を堆積すること、前記メモリ領域内および前記論理領域内の前記第1のスペーサ材料の上に金属拡散バリア層を堆積すること、前記メモリ領域をマスクすること、前記論理領域から前記第1のスペーサ材料および前記金属拡散バリア層を除去すること、前記メモリ領域内の前記第1のスペーサ材料および前記金属拡散バリア層を維持しながら、前記メモリ領域から前記マスクを除去すること、前記論理領域内および前記メモリ領域内の前記金属拡散バリア層の上に金属層を堆積すること、前記論理領域内の前記金属層から金属ゲートを形成することであって、前記メモリ領域から前記金属層を除去することを含む前記金属ゲートを形成すること、前記論理領域内に第2のスペーサ材料を堆積すること、
前記メモリ領域内の前記金属層および前記保護層を除去すること、前記第2のスペーサ材料をエッチングして前記金属ゲート上にスペーサを形成しながら、前記第1のスペーサ材料をエッチングして、前記不揮発性メモリゲート構造上にスペーサを形成することを備える。

図面の簡単な説明

0009

一実施形態に応じた処理の一段階における不揮発性メモリ(NVM)構造および論理トランジスタ構造を有する半導体構造の断面図。
処理の後続の段階における図1の半導体構造の断面図。
処理の後続の段階における図2の半導体構造の断面図。
処理の後続の段階における図3の半導体構造の断面図。
処理の後続の段階における図4の半導体構造の断面図。
処理の後続の段階における図5の半導体構造の断面図。
第2の実施形態に応じた処理の一段階における半導体構造の断面図。
処理の後続の段階における図7の半導体構造の断面図。
処理の後続の段階における図8の半導体構造の断面図。
処理の後続の段階における図9の半導体構造の断面図。
処理の後続の段階における図10の半導体構造の断面図。
処理の後続の段階における図11の半導体構造の断面図。
処理の後続の段階における図12の半導体構造の断面図。
処理の後続の段階における図13の半導体構造の断面図。
処理の後続の段階における図14の半導体構造の断面図。
処理の後続の段階における図15の半導体構造の断面図。
処理の後続の段階における図16の半導体構造の断面図。
処理の後続の段階における図17の半導体構造の断面図。
処理の後続の段階における図18の半導体構造の断面図。

実施例

0010

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

0011

一態様において、集積回路の不揮発性メモリ(NVM)部分におけるNVMセルと、集積回路の論理部分における論理トランジスタとの一体化は、論理部分をマスクしながら、電荷蓄積層を含む、NVM部分におけるNVMセルのゲート構造を形成することを含む。論理ゲートは、後にNVM部分における側壁スペーサを形成するのに使用されるハードマスクを用いてNVM部分をマスクしながら形成される。ソースドレインインプラントが同時にNVM部分および論理部分内で実行される。このことは、図面および以下の記載を参照することによって、より良く理解される。

0012

本明細書において記載される半導体基板は、ガリウムヒ素シリコンゲルマニウムシリコンオンインシュレータSOI)、シリコン、単結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせであることができる。酸化物層とは、別途指摘しない限り、酸化ケイ素層を指す。同様に、窒化物層とは、別途指摘しない限り、窒化ケイ素層を指す。

0013

図1には、NVM部分11および論理部分13を有する集積回路の半導体構造10が示されている。半導体構造10は、基板12と、論理部分13をNVM部分11から分離する分離領域15と、分離領域15とともに、NVM部分11内の活性領域の境界画定する、NVM部分11における分離領域17と、基板12の表面から延在するNVM部分における基板12内のP型ウェル14と、基板12の表面から延在する論理部分13におけるP型ウェル18と、論理トランジスタのためのノイズ遮断をもたらすのを補助するための、P型ウェル18の下のN型領域16と、NVM部分11および論理部分13における基板12の上面上の酸化物層20とを有する。酸化物層20は、品質を高めるために、堆積されるのではなく成長された熱酸化物である。酸化物層20および分離領域15,17の上には、インプラントによってまたはin situ(その場)でドープされてもよいポリシリコン層22がある。Pチャネルトランジスタを形成するために、論理部分13の他の部分中に図示されていないN型ウェルも形成される。

0014

図2には、選択ゲート構造を形成するためにNVM部分11におけるポリシリコン層22および酸化物層20をパターニングした後の半導体構造10が示されている。パターニングは一般的に、パターン化フォトレジストを使用して達成される。

0015

図3には、ナノ結晶26のようなナノ結晶を有する電荷蓄積層24を形成した後の半導体構造10が示されている。ナノ結晶は、好ましくは、最初に、基板12の露出した上面上、および、ポリシリコン層22の露出した上面上に熱酸化物層を成長させることによって形成される。基板12の上面上に成長されるこの酸化物は、この酸化物がプログラムおよび消去の期間において電荷が通過することになる場所であるため、特に重要である。成長した酸化物上にナノ結晶が形成され、ナノ結晶上およびその周囲に堆積酸化物が形成される。

0016

図4には、ナノ結晶層24上にポリシリコン層28が堆積された後の半導体構造10が示されている。このポリシリコン層は、in situでまたはインプラントによるものであってもよいドーピングによって導電性にされる。

0017

図5には、酸化物層29がポリシリコン層28上に形成され、パターン化フォトレジスト層が酸化物層29上に形成され、ポリシリコン層28のパターン化エッチングが実行されて、結果としてNVMゲート構造30,32が提供された後の半導体構造10が示されている。NVMゲート構造30について、ポリシリコン層22の部分は選択ゲートであり、ポリシリコン層28の部分は制御ゲートであり、制御ゲートの一部分は選択ゲートの一部分の上、および、NVMゲート構造32に面する選択ゲートの側面に隣接する基板の一部分の上にある。NVMゲート構造32について、ポリシリコン層22の部分は選択ゲートであり、ポリシリコン層28の部分は制御ゲートであり、選択ゲートの一部分は制御ゲートの一部分の上、および、NVMゲート構造30に面する選択ゲートの側面に隣接する基板の一部分の上にある。NVMゲート構造30の選択ゲートと制御ゲートとの間、および、NVMゲート構造32の選択ゲートと制御ゲートとの間に電荷蓄積層24がある。

0018

図6には、基板12および論理部分13の上から電荷蓄積層24が除去され、制御ゲートの下および選択ゲートと制御ゲートとの間に電荷蓄積層が残された後の半導体構造10が示されている。

0019

図7には、酸化物層34、酸化物層34上の窒化物層36、および窒化物層36上の酸化物層38が堆積された後の半導体構造10が示されている。酸化物層34は、ポリシリコンを窒化物層36から保護することを可能にする。

0020

図8には、論理部分13から酸化物層34、窒化物層36、および酸化物層38が除去された後の半導体構造10が示されている。NVM部分の上の酸化物層34、窒化物層36、および酸化物層38の残りの部分は、ハードマスクとして機能する。

0021

図9には、高k絶縁体の層40が、論理部分13における基板12上、および、NVM部分11における酸化物層34、窒化物層36、および酸化物層38のハードマスクの上に形成された後の半導体構造10が示されている。高k絶縁体40が形成された後、Pチャネルトランジスタの仕事関数を設定するために、論理部分13におけるN型ウェルの上に仕事関数金属が形成される。この仕事関数金属は、P型ウェル18のようなP型ウェルから、およびNVM部分11からは除去される。

0022

図10には、バリア金属、P型ウェル18のようなP型ウェルのための仕事関数金属(work function metal)として機能し、NチャネルトランジスタおよびPチャネルトランジスタの両方に導電性の高いゲート導体を提供するための金属42が堆積された後の半導体構造10が示されている。

0023

図11には、金属42の上にポリシリコン層44が堆積された後の半導体構造10が示されている。
図12には、論理部分13内に論理ゲート46を残すために論理部分13におけるポリシリコン層44、金属42、および高k絶縁体40を選択的にエッチングした後の半導体構造10が示されている。ポリシリコン層44、金属42、および高k絶縁体40がNVM部分11から除去されるのに加えて、酸化物層38もNVM部分11から除去される。金属42のエッチングには、金属がNVM部分11と接触することになるという影響があり、このことは、特に電荷蓄積層24がナノ結晶を有するため、電荷蓄積層24に対する不純物(contaminant)となる可能性がある。酸化物層34および窒化物層36によって形成されるハードマスクが、これが発生するのを防止する。酸化物層38は、金属42のエッチングに使用されるエッチャントによって除去される。

0024

図13には、窒化物層48、および窒化物層48上の酸化物層50が堆積された後の半導体構造10が示されている。NVM部分11において、窒化物層48は窒化物層36の上にある。このとき、NVM部分11内には、酸化物層34、窒化物層36,48、および酸化物層50から成る酸化物−窒化物−酸化物層(oxide-nitride-oxide layer)がある。論理部分13内では、窒化物層48は基板12上にあるが、基板12と窒化物層48との間、および論理ゲート構造46上に薄い自然酸化物層があってもよい。酸化物層50は窒化物層48上にある。酸化物層34,50および窒化物層36,48は共形である。

0025

図14には、NVM部分11から酸化物層50を除去し、論理部分13内には酸化物層50を残すために酸化物層50を選択的にエッチングした後の半導体構造10が示されている。

0026

図15には、酸化物層50をハードマスクとして使用して窒化物層36,48を選択的にエッチングした後の半導体構造10が示されている。これによって、窒化物層36,48はNVM部分11から除去され、窒化物層48は論理部分13内に維持される。酸化物層50をハードマスクとして使用することによって、フォトレジストを使用したマスク工程を必要とすることなく酸化物層50のこの選択的エッチングを達成することが可能になる。

0027

図16には、酸化物の異方性エッチング、およびその後に窒化物エッチングを実行して、結果として酸化物層34が側壁スペーサ52,54,56,58になり、酸化物層50が側壁スペーサ60になり、窒化物層48が側壁スペーサ62になった後の半導体構造10が示されている。側壁スペーサ52はNVMゲート構造30のより低い部分の周囲にあり、そのため、一側面において選択ゲートに隣接し、他方の側面において制御ゲートに隣接しており、側壁スペーサ54はNVMゲート構造30の上側部分を取り囲み、そのため、制御ゲートの上側部分に隣接しており、側壁スペーサ56はNVMゲート構造32の下側部分の周囲にあり、そのため、一側面において選択ゲートに隣接し、他方の側面において制御ゲートに隣接しており、側壁スペーサ58はNVMゲート構造32の上側部分を取り囲み、そのため、制御ゲートの上側部分に隣接しており、側壁スペーサ60は論理ゲート構造46の周囲にある。窒化物層48のエッチングによって、基板12の上、および、論理ゲート構造46の水平上面の上から窒化物層48が除去される。その結果、側壁スペーサ60の下にライナ(liner)とも称される場合がある窒化物の側壁スペーサ62が論理ゲート構造46の周囲に提供される。

0028

図17には、基板12内のNVM部分11におけるソース/ドレイン領域66,68,70、および論理部分におけるソース/ドレイン領域72,74を形成するソース/ドレインインプラント64を受けている半導体構造10が示されている。特に、ソース/ドレイン領域66はNVMゲート構造30の選択ゲートにほぼ整列したウェル14内にあり、ソース/ドレイン領域68はNVMゲート構造30,32の制御ゲートにほぼ整列したP型ウェル14内にあり、ソース/ドレイン領域70はP型ウェル14内にあり、NVMゲート構造32の選択ゲートにほぼ整列している。インプラントは、処理が完了した後にチャネル長を規定するソース/ドレイン領域を形成する64である。ソース/ドレイン領域72および74は、論理ゲート構造46の対向する両側面にほぼ整列している。側壁スペーサ62が存在する結果として、ソース/ドレイン領域72,74は、ソース/ドレイン領域66,68,70がNVMゲート構造30および32の選択ゲートおよび制御ゲートに対する整列から離れているよりも、さらに論理ゲート構造46の側面に対する整列から離れることになる。図示されているソース/ドレイン領域はN型である。

0029

図18には、側壁スペーサ52,54,56,58,60の周囲に酸化物の側壁スペーサ76,78,80,82,84がそれぞれ形成された後の半導体構造10が示されている。

0030

図19には、側壁スペーサ76,78,80,82,84に起因してゲート端部からさらに離間されており、結果として、いくぶんより深く、ソース/ドレイン領域66,68,70,72,74の部分がより高いドーピング濃度をそれぞれ有し、したがってより高い導電性を有するようにする、より高濃度にドープされたソース/ドレイン領域88,90,92,94,96,98をもたらすインプラント86を受けている半導体構造10が示されている。これによって、NVMセルおよび論理トランジスタを形成するための工程が完了する。これらのより高濃度にドープされた領域は、その後好ましくは、低抵抗コンタクトを作成するためにシリサイド化(silicided)される。後続の処理によって、インプラントされるものとしてのソース/ドレイン拡張する。

0031

したがって、たとえNVMセルがナノ結晶を使用するとしても、NVMセルの存在下で金属ゲートトランジスタを作成することができること、およびさらに、金属エッチングの期間において使用されるハードマスクを引き続きインプラントマスクとして使用される側壁スペーサの形成にも使用することができることが示された。

0032

これまでで、半導体デバイスを作成する方法が提供されたことを諒解されたい。方法は、基板のメモリ領域上の不揮発性メモリゲート構造の上に保護層を堆積することを含み、保護層は、第1の酸化物層、第1の酸化物層の上の窒化物層、および窒化物層の上の第2の酸化物層を含む。方法は、保護層の上、および、基板の論理領域の上に高k絶縁体層を堆積することをさらに含む。方法は、メモリ領域内および論理領域内の高k絶縁体層の上に金属ゲート層を堆積することをさらに含む。方法は、メモリ領域内および論理領域内の金属ゲート層の上に第1のポリシリコン層を堆積することをさらに含む。方法は、メモリ領域および論理領域をパターニングおよびエッチングして、論理領域内に論理ゲートを形成し、論理領域内の保護層を除去することをさらに含み、保護層はエッチング後、メモリ領域内にあるままである。方法は、メモリ領域および論理領域の上に第1のスペーサ材料層を堆積することをさらに含む。方法は、メモリ領域から第1のスペーサ材料層、窒化物層、および第2の酸化物層を除去することをさらに含む。方法は、第1のスペーサ材料層とともに第1の酸化物層をエッチングして、不揮発性メモリゲート構造および論理ゲート上に第1のスペーサを形成することをさらに含む。方法は、選択ゲートを形成すること、メモリ領域内の選択ゲートの上、および、論理領域の上に電荷蓄積層を形成すること、電荷蓄積層の上に第2のポリシリコン層を堆積することを含む、不揮発性メモリゲート構造を形成することをさらに含んでもよい。方法は、第2のポリシリコン層をエッチングして、選択ゲートの上部および側壁の一部分の上に制御ゲートを形成すること、メモリ領域における制御ゲートの下になっていない領域から、および、論理領域から電荷蓄積層を除去することをさらに特徴としてもよい。方法は、電荷蓄積層が絶縁体材料層の間にナノ結晶を含むことをさらに特徴としてもよい。方法は、第2のポリシリコン層がメモリ領域および論理領域内に堆積されることをさらに特徴としてもよい。方法は、保護層が堆積された後まで、第2のポリシリコン層が論理領域内にあるままであることをさらに特徴としてもよい。方法は、第1のスペーサが形成された後、基板内に不揮発性メモリゲート構造および論理ゲートに対するハロインプラントを作成することをさらに含んでもよい。方法は、ハロインプラントが形成された後、不揮発性メモリゲート構造および論理ゲートの第1のスペーサ上に第2のスペーサを形成すること、論理ゲートおよび不揮発性メモリゲート構造のためのソースおよびドレイン領域を形成すること、ソースおよびドレイン領域の露出部分上に自己整合ケイ化物領域を形成することをさらに含んでもよい。方法は、メモリ領域とともに論理領域の中に保護層を堆積すること、論理領域およびメモリ領域の上に高k絶縁体層を堆積する前に、論理領域から保護層を除去することをさらに含んでもよい。

0033

基板のメモリ領域上にスプリットゲートのメモリゲート構造(split gate memory gate structure)を形成することを含む半導体デバイスを作成する方法も記載されている。方法は、メモリゲート構造を含むメモリ領域の上、および、基板の論理領域の上に保護層を堆積することによってスプリットゲートのメモリゲート構造を保護することをさらに含み、保護層は、金属の拡散に対するバリアを形成する材料を含む。方法は、論理領域内に論理ゲートを形成しながら、メモリ領域の上の保護層を維持することをさらに含み、論理ゲートは高k絶縁体層および金属層を含む。方法は、論理ゲートの上にスペーサ材料を堆積することをさらに含む。方法は、メモリゲート構造および論理ゲート上にスペーサを形成することをさらに含み、論理ゲート上のスペーサはスペーサ材料から形成され、メモリゲート構造上のスペーサは、保護層のうちの1つを用いて形成される。方法は、保護層を堆積することが、メモリ領域の上に保護層を堆積するとともに、論理領域の上に保護層を堆積することを含むことをさらに特徴としてもよい。方法は、保護層が、第1の酸化物層と、金属の拡散に対するバリア(barrier)を形成する材料と、第2の酸化物層とを含み、第1の酸化物層はメモリゲート構造上のスペーサのうちの1つを形成するのに使用されることをさらに特徴としてもよい。方法は、スプリットゲートのメモリゲート構造を形成することが、選択ゲートを形成すること、選択ゲートの上に電荷蓄積層を形成することであって、選択ゲートの上に底部絶縁体層を堆積すること、底部絶縁体層の上にナノ結晶を堆積すること、ナノ結晶の上に上部絶縁体層を堆積することを含む前記電荷蓄積層を形成すること、電荷蓄積層の上に制御ゲートを形成することを含むことをさらに特徴としてもよい。方法は、制御ゲートを形成することが、メモリ領域および論理領域の上にポリシリコン層を堆積するとともに、論理領域内のポリシリコン層は維持しながら、メモリ領域内のポリシリコン層をエッチングすることを含むことをさらに特徴としてもよい。方法は、論理領域内のポリシリコン層の上に保護層を堆積すること、論理ゲートを形成する前に論理領域内の保護層およびポリシリコン層を除去することをさらに含んでもよい。方法は、スペーサを形成する前に、論理ゲートの上にスペーサ材料を堆積しながらメモリ領域および論理領域内の保護層の上にスペーサ材料を堆積すること、論理領域の上にフォトレジストを堆積すること、メモリ領域内で、スペーサ材料、および、少なくとも、金属の拡散に対するバリアを形成する材料を除去することをさらに含んでもよい。方法は、スペーサが形成された後、基板内に不揮発性メモリゲート構造および論理ゲートに対するハロインプラント(halo implant)を同時に作成することをさらに含んでもよい。方法は、ハロインプラントが形成された後、不揮発性メモリゲート構造および論理ゲートのスペーサ上に第2のスペーサを形成すること、論理ゲートおよび不揮発性メモリゲート構造のためのソースおよびドレイン領域を同時に形成すること、ソースおよびドレイン領域の露出部分上に自己整合ケイ化物領域を同時に形成することをさらに含んでもよい。

0034

基板のメモリ領域内に不揮発性メモリゲート構造を形成することを含む、半導体デバイスを作成する方法も記載されている。メモリゲート構造を形成することは、基板のメモリ領域および論理領域の上にポリシリコンを堆積すること、論理領域の中およびメモリ領域の部分の中のポリシリコンをマスクすること、ならびに、ポリシリコンのマスクされていない部分をエッチングして、メモリゲート構造の制御ゲートを形成することを含む。方法は、メモリ領域および論理領域の上に第1のスペーサ材料を堆積することをさらに含む。方法は、メモリ領域内および論理領域内の第1のスペーサ材料の上に金属拡散バリア層を堆積することをさらに含む。方法は、論理領域から第1のスペーサ材料および金属拡散バリア層を除去することをさらに含む。方法は、論理領域の中、および、メモリ領域内の金属拡散バリア層の上に金属層を堆積することをさらに含む。方法は、メモリ領域から金属層を除去することを含む、論理領域内の金属層から金属ゲートを形成することをさらに含む。方法は、論理領域内に第2のスペーサ材料を形成することをさらに含む。方法はメモリ領域から金属層および金属拡散バリア層を除去することをさらに含む。方法は、第2のスペーサ材料をエッチングして金属ゲート上にスペーサを形成しながら、第1のスペーサ材料をエッチングして、メモリゲート構造上にスペーサを形成することをさらに含む。方法は、金属層を堆積する前に論理領域内およびメモリ領域内に高k絶縁体層を堆積すること、メモリ領域から金属層を除去した後に、メモリ領域内の高k絶縁体層を除去することをさらに含んでもよい。方法は、ポリシリコンを堆積する前に、選択ゲートを形成すること、選択ゲートの上に電荷蓄積層を形成することをさらに特徴としてもよく、電荷蓄積層を形成することは、選択ゲートの上に底部絶縁体層を堆積すること、底部絶縁体層の上にナノ結晶を堆積すること、ナノ結晶の上に上部絶縁体層を堆積することを含む。

0035

その上、本明細書および特許請求の範囲における「正面」、「裏」、「上部」、「底」、「上」、「下」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。

0036

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、記載されているものとは異なる材料が有効であることが見出だされる場合がある。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

0037

本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「1つ」という用語は、1つまたは2つ以上として定義される。さらに、特許請求の範囲における「少なくとも1つの」および「1つ以上」のような前置きの語句の使用は、不定詞「1つの」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「1つ以上」または「少なくとも1つの」および「1つの」のような不定冠詞を含む場合であっても、1つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる

0038

別途記載されない限り、「第1の」および「第2の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

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