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技術 位相補償回路および位相補償方法

出願人 富士通株式会社
発明者 角田有紀人
出願日 2013年7月19日 (7年5ヶ月経過) 出願番号 2013-151121
公開日 2015年2月2日 (5年10ヶ月経過) 公開番号 2015-023475
状態 特許登録済
技術分野 直流方式デジタル伝送 伝送一般の監視、試験 有線伝送方式及び無線の等化,エコーの低減
主要キーワード リミティングアンプ エンファシス信号 速度補償 減算対象 ジッタ発生 信号論理 正相成分 駆動デバイス
関連する未来課題
重要な関連分野

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図面 (15)

課題

簡易な構成で位相補償することができる位相補償回路および位相補償方法を提供する。

解決手段

位相補償回路は、電気信号の特定の周波数位相特性を増加させる第1回路と、前記電気信号の特定の周波数の位相特性を減少させる第2回路と、前記第1回路および前記第2回路の少なくともいずれか一方で処理された電気信号を増幅するリミティングアンプと、を備える。

概要

背景

光送受信器において、電気信号を処理する回路などが開示されている(例えば、特許文献1〜4参照)。

概要

簡易な構成で位相補償することができる位相補償回路および位相補償方法を提供する。 位相補償回路は、電気信号の特定の周波数位相特性を増加させる第1回路と、前記電気信号の特定の周波数の位相特性を減少させる第2回路と、前記第1回路および前記第2回路の少なくともいずれか一方で処理された電気信号を増幅するリミティングアンプと、を備える。

目的

本件は上記課題に鑑みなされたものであり、簡易な構成で位相を補償することができる位相補償回路および位相補償方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

電気信号の特定の周波数位相特性を増加させる第1回路と、前記電気信号の特定の周波数の位相特性を減少させる第2回路と、前記第1回路および前記第2回路の少なくともいずれか一方で処理された電気信号を増幅するリミティングアンプと、を備えることを特徴とする位相補償回路

請求項2

エンファシス信号生成回路に含まれる遅延パスを含む、1つないし1つ以上の複数の個別パスに設けられていることを特徴とする請求項1記載の位相補償回路。

請求項3

前記遅延パスにおいて遅延回路下段ないし上段に設けられていることを特徴とする請求項2記載の位相補償回路。

請求項4

前記第1回路は、所定の帯域の位相特性を増加させるエンファシス信号生成回路であることを特徴とする請求項1〜3のいずれか一項に記載の位相補償回路。

請求項5

前記第1回路は、イコライザ回路であることを特徴とする請求項4記載の位相補償回路。

請求項6

前記第2回路は、正帰還差動増幅回路であることを特徴とする請求項1〜5のいずれか一項に記載の位相補償回路。

請求項7

入力される電気信号と、前記電気信号を遅延させた遅延信号との差分を出力することによって特定の周波数の位相特性の増加または減少を行う位相調整回路と、前記位相調整回路の位相特性の増加および減少を切り換え制御回路と、前記位相調整回路で処理された電気信号を増幅するリミティングアンプと、を備えることを特徴とする位相補償回路。

請求項8

電気信号の特定の周波数の位相特性を増加させる第1回路と、前記電気信号の特定の周波数の位相特性を減少させる第2回路と、前記第1回路および前記第2回路の少なくともいずれか一方で処理された電気信号を増幅するリミティングアンプと、を備える位相補償回路において、前記第1回路および前記第2回路の少なくともいずれか一方の位相特性を調整することによって、所望の位相を実現することを特徴とする位相補償方法。

請求項9

入力される電気信号と、前記電気信号を遅延させた遅延信号との差分を出力することによって特定の周波数の位相特性の増加または減少を行う位相調整回路と、前記位相調整回路で処理された電気信号を増幅するリミティングアンプと、を備える位相補償回路において、前記差分の論理の正逆の少なくともいずれか一方において位相特性を調整することによって、所望の位相を実現することを特徴とする位相補償方法。

技術分野

0001

本件は、位相補償回路および位相補償方法に関する。

背景技術

0002

光送受信器において、電気信号を処理する回路などが開示されている(例えば、特許文献1〜4参照)。

先行技術

0003

特開2013−74438号公報
特開2012−170081号公報
特開2008−66836号公報
特開2000−228623号公報

発明が解決しようとする課題

0004

データレート高速化に伴い、光送受信器の電気信号の波形劣化することがある。強度方向の劣化はリミティングアンプなどにより改善できるが、位相方向のずれ(ジッタ)は累積する傾向にある。クロックを用いてジッタを修正する技術が考えられるが、クロックを生成するためには大規模な回路が必要となる。

0005

本件は上記課題に鑑みなされたものであり、簡易な構成で位相を補償することができる位相補償回路および位相補償方法を提供することを目的とする。

課題を解決するための手段

0006

明細書開示の位相補償回路は、電気信号の特定の周波数位相特性を増加させる第1回路と、前記電気信号の特定の周波数の位相特性を減少させる第2回路と、前記第1回路および前記第2回路で処理された電気信号を増幅するリミティングアンプと、を備える。

発明の効果

0007

簡易な構成で位相を補償することができる。

図面の簡単な説明

0008

光送信器の構成を例示する図である。
(a)は増幅回路の一例である差動増幅回路であり、(b)は帯域不足により劣化した信号波形を表す図であり、(c)は強度方向が改善されている一方でジッタが累積した信号波形の例である。
(a)は駆動回路の一部を例示する図であり、(b)〜(g)は、波形を表す図である。
(a)は駆動回路から発光素子に至るまでの構成を例示する図であり、(b)〜(d)は波形を表す図である。
(a)は実施例1に係る位相補償回路の全体構成を表すブロック図であり、(b)および(c)は位相補償回路の各部の具体的な回路構成を説明するための図である。
(a)は位相補償周波数特性を表す図であり、(b)および(c)は波形を表す図である。
(a)〜(f)は波形を表す図である。
位相補償回路を用いた位相補償方法を表すフローチャートの一例である。
(a)〜(c)は波形を表す図である。
実施例2に係るエンファシス信号生成回路の一部を表すブロック図である。
(a)はエンファシス信号生成回路の遅延パスに位相補償回路を利用した例について説明するための図であり、(b)〜(f)は波形を表す図である。
(a)は位相生成回路の一部の構成を例示する図であり、(b)は強度特性を表す図であり、(c)は群遅延特性を表す図であり、(d)〜(f)は波形を表す図である。
実施例3に係る位相補償回路の構成を表すブロック図である。
位相補償回路を用いた位相補償方法を表すフローチャートの一例である。

0009

実施例の説明に先立って、電気信号における位相方向のずれ(ジッタ)について説明する。図1は、光送信器200の構成を例示する図である。図1を参照して、光送信器200は、半導体レーザなどの発光素子201、発光素子201を駆動する駆動回路202などを備える。駆動回路202には、電気信号が入力される。駆動回路202は、入力される電気信号に応じて、発光素子201を駆動するための駆動信号を生成する。発光素子201は、入力される駆動信号に応じて光信号を出力する。入力される電気信号を光信号に変換する過程において、発光素子201、駆動回路202、実装信号線(PCB、ボンディングワイヤ)などにおいて、ジッタの増加に伴って波形が劣化することがある。以下、駆動回路によるジッタの増加の要因について説明する。

0010

電気信号をデバイス駆動に用いる場合や信号線伝送する場合に、増幅回路を用いる。図2(a)は増幅回路の一例である差動増幅回路である。図2(a)において、「inp」は主信号正相成分であり、「inn」は主信号の逆相成分であり、「outp」は正相出力信号であり、「outn」は逆相の出力信号である。差動増幅回路は、2対の差動動作トランジスタテール電流源とからなる。差動増幅回路は、主信号の正相入力のトランジスタのコレクタ遅延信号逆相入力のトランジスタのコレクタとを接続し、主信号の逆相入力のトランジスタのコレクタと遅延信号の正相入力のトランジスタのコレクタとを接続する構成を有する。2つの差動対のテール電流源の電流比を調整することによって、減算比を調整することができる。

0011

信号線、駆動デバイス、回路などの帯域不足に起因して、アイ開口が劣化する。図2(b)は、帯域不足により劣化した信号波形を表す図である。帯域不足する増幅回路において、利得を増加させた場合、または多段に接続した場合、リミットにより立ち上がりおよび立ち下がりは改善するが、ジッタは累積する。図2(c)は、強度方向が改善されている一方でジッタが累積した信号波形の例である。

0012

図3(a)は、プリエンファシス駆動回路202を例示する図である。図3(a)の205は、速度補償等に用いるプリエンファシス生成のための遅延回路を示す。プリエンファシス生成とは、波形の劣化を考慮して信号の符号間干渉が生じやすい部分を予め強化することである。図3(a)を参照して、入力信号分岐され、一方の分岐配線であるメインパスは、リミティングアンプ203を介して減算部204に接続され、他方の分岐配線である遅延パスは、遅延部205およびリミティングアンプ206を介して減算部204に入力される。減算部204の出力信号は、駆動回路207で増幅され、エンファシス出力信号として出力される。遅延パスにおける遅延部205よりも前段の点を点Aとし、遅延部205とリミティングアンプ206との間の点を点Bとし、リミティングアンプ206と減算部204との間の点を点Cとする。

0013

図3(b)および図3(e)を参照して、点Aにおいては、信号波形に劣化がほとんど生じていない。図3(c)を参照して、遅延部205における遅延量τが少ない場合には、遅延部205で遅延された信号波形にもほとんど劣化が生じない。それにより、図3(d)を参照して、リミティングアンプ206の出力信号にもほとんどジッタが生じていない。これに対して、遅延部205における遅延量τが多くなると、図3(f)を参照して、遅延部205で遅延された信号波形に劣化が生じる。それにより、図3(g)を参照して、リミティングアンプ206の出力信号ではジッタが増加している。このように、遅延量τに応じてジッタ量が多くなる傾向にある。

0014

図4(a)は、駆動回路202から発光素子201に至るまでの構成を例示する図である。図4(a)を介して、駆動回路207から出力される出力信号は、駆動信号として発光素子201に入力される。発光素子201や接続線208には寄生容量などが介在する。駆動回路202の分岐前の点を点Dとし、駆動回路207と接続線208との間の点を点Eとし、接続線208と発光素子201との間の点を点Fとする。図4(b)は、点Dにおける信号波形である。図4(c)は、点Eにおける信号波形である。点Eの時点で信号が劣化していなくても、図4(d)を参照して、接続線208や発光素子201の寄生容量に起因してジッタが増加する傾向にある。

0015

強度方向の劣化はリミティングアンプなどの増幅段エンファシス回路で改善することができるが、ジッタは累積する。特に信号速度が高速化すると、位相方向の余裕が少なくなるため、ジッタの改善が望まれる。クロックを用いてジッタを修正する技術も考えられるが、クロックを生成するためにはCDR(Clock Data Recovery)などの大規模な回路が必要となる。そこで、以下の実施例では、簡易な構成で位相を補償することができる位相補償回路について説明する。

0016

図5(a)は、実施例1に係る位相補償回路100の全体構成を表すブロック図である。図5(b)は、位相補償回路100の各部の具体的な回路構成を説明するための図である。図5(a)を参照して、位相補償回路100は、正位相生成回路10、負位相生成回路20、およびリミティングアンプ30を備える。この位相補償回路100は、光送信器において、発光素子に至るまでのいずれかの電気回路に設けられる。なお、この正位相生成回路10は、図5(c)のようなエンファシス回路に置き換えても目標の正位相生成を実現できる。

0017

正位相生成回路10は、特定の位相特性(群遅延)を増加させる回路であり、一例として、図5(b)を参照して分岐後に遅延部11を経由しないメインパスと分岐後に遅延部11を経由する遅延パスとを備える。メインパスと遅延パスとは、減算部12で合流する。図5(c)を参照して、正位相生成回路10として、イコライザ型エンファシス回路(CTLE:Continuous Time Linear Equalizer)を用いることもできる。イコライザ型エンファシス回路は、1対の差動トランジスタと、各トランジスタのソースに接続されたテール電流源とからなる。1対のトランジスタのソース間は、可変抵抗器コンデンサとが並列に接続されている。この可変抵抗器の抵抗を調整することによって、エンファシスの強さを調整することができ、それにともなって位相特性(群遅延)を増加させることができる。

0018

負位相生成回路20は、特定の位相特性(群遅延)を減少させる回路であり、一例として正帰還型差動増幅回路であり、増幅器21と加算器22とを備える。図5(b)を参照して、正帰還型差動増幅回路は、2対の差動動作トランジスタとテール電流源とからなる。正帰還型差動増幅回路は、主信号の正相入力のトランジスタのコレクタと帰還信号の正相入力のトランジスタのコレクタとを接続し、主信号の逆相入力のトランジスタのコレクタと帰還信号の逆相入力のトランジスタのコレクタとを接続した構成を有する。2つの差動対のテール電流源の電流比を調整することで、帰還量を調整することができ、それに伴って位相特性(群遅延)を減少させることができる。

0019

リミティングアンプ30は、出力の信号振幅特定値以上となる場合に出力を特定値に制限する増幅器である。図5(b)を参照して、リミティングアンプ30は、一例として1対の差動動作トランジスタとテール電流源とからなる。

0020

図6(a)は、位相補償周波数特性を表す図である。図6(a)において、横軸は周波数(GHz)を表し、縦軸は群遅延(ps)を表す。図6(a)を参照して、位相補償を行わない場合には、群遅延はいずれの周波数においても一定である。これに対して、正位相補償を行うと群遅延がマイナス側にシフトし、負位相補償を行うと群遅延がプラス側にシフトする。

0021

正位相生成回路10のエンファシスの強さを調整することによって、正位相補償量を調整することができる。一方で、負位相生成回路20の正相帰還量を調整することによって、負位相補償量を調整することができる。ジッタは位相ずれに起因して生じるものであるから、正位相生成回路10の正位相補償量または負位相生成回路20の負位相補償量を調整することによって、ジッタを減少させることができる。

0022

図6(b)は、位相補償回路100に入力される入力波形を表す図である。図6(b)を参照して、入力波形にはジッタが生成されているものとする。図6(c)のように、正位相生成回路10の正位相補償量および負位相生成回路20の負位相補償量を調整することによって、ジッタを減少させることができる。

0023

図7(a)〜図7(c)は、負位相生成回路20を用いて高周波領域の位相を減少方向にシフトさせた場合の波形例を表す図である。図7(a)は、位相補償回路100に入力される入力波形を表す図である。図7(a)を参照して、入力波形にジッタが生じている。図7(b)および図7(c)は、位相補償回路100の出力波形を表す図である。図7(c)の位相シフト量図7(b)の位相シフト量よりも多くなっている。図7(b)および図7(c)のように、位相シフト量の増加に伴ってジッタが増加している。したがって、入力信号のジッタは負位相側に生成されていることがわかる。

0024

図7(d)〜図7(f)は、正位相生成回路10を用いて高周波領域の位相を増加方向にシフトさせた場合の波形例を表す図である。図7(d)は、図7(a)と同じ図である。図7(e)および図7(f)は、位相補償回路100の出力波形を表す図である。図7(f)の位相シフト量は図6(e)の位相シフト量よりも多くなっている。図7(e)および図7(f)のように、ジッタが減少した後に再度増加している。したがって、位相シフト量を調整することによってジッタを改善できる最適点が存在する。一例として図7(e)が最適点を表している。このように、正位相生成回路10の正位相補償量または負位相生成回路20の負位相補償量を調整することによって、ジッタを減少させることができ、ジッタを減少させるための最適点を探索することができる。

0025

図8は、位相補償回路100を用いた位相補償方法を表すフローチャートの一例である。図8を参照して、正位相生成回路10を用いて位相特性(群遅延)を徐々に増加させる(ステップS1)。次に、所望の位相が実現される点があるか否かを判定する(ステップS2)。ステップS2で「Yes」と判定された場合、正位相生成回路10の位相特性を、当該所望の位相が実現される点に設定する(ステップS3)。ステップS2で「No」と判定された場合、負位相生成回路20を用いて位相特性(群遅延)を徐々に減少させる(ステップS4)。次に、群遅延を、所望の位相が実現される点に設定する(ステップS5)。図8のフローチャートで先に正位相生成回路10の位相特性を調整しているが、負位相生成回路20の位相特性の調整を先に行ってもよい。

0026

図9(a)〜図9(c)は、位相補償回路100を用いた位相補償の過程を表す図である。図9(a)は、ジッタが生じている入力信号の波形を表す図である。図9(b)は、入力信号に対して正位相生成回路10の正位相補償量または負位相生成回路20の負位相補償量を調整した後の信号の波形である。図9(b)では、位相シフト量を調整することによってジッタが抑制されているが、それに伴って振幅強度が劣化している。振幅強度が劣化した信号をリミティングアンプ30で増幅することによって、図9(c)のように振幅強度を改善することができる。

0027

以上のように、正位相生成回路10の正位相補償量または負位相生成回路20の負位相補償量を調整することによって、ジッタを減少させることができる。さらに、ジッタを減少した信号に対してリミティングアンプで増幅することによって、ジッタを抑制したまま振幅強度を改善することができる。なお、本実施例においては、正位相生成回路10として、図5(b)のエンファシス生成回路を用いたが、図5(c)のイコライザ型エンファシス回路を用いてもよい。

0028

図10は、実施例2に係るエンファシス信号生成回路101を表すブロック図である。図3と同じ構成については、同一の符号を付すことによって説明を省略する。遅延部205は、速度補償等に用いるプリエンファシス生成のための遅延回路であり、駆動回路の一部を構成する。エンファシス信号生成回路101において、メインパスおよび遅延パスの両方において位相補償回路100が設けられている。ここでは、遅延パスにおいては、位相補償回路100は、遅延部205よりも下段に設けられている。

0029

エンファシス信号生成回路101のように、遅延パスに位相補償回路100を設けることによって、遅延部205内でのジッタ発生を抑制することができる。なお、遅延部205よりも上段に位相補償回路100を設けることによっても、遅延部205と同様に遅延部出力のジッタを補償することができる。遅延パスおよびメインパスの両方に位相補償回路100を設けることによって、個別に位相調整・補償が可能になり、遅延差への影響を低減することができる。

0030

図11(a)は、エンファシス信号生成回路101の利用例について説明するための図である。エンファシス信号生成回路101の出力信号を発光素子201に入力する際の位相補償について説明する。エンファシス信号生成回路101における分岐前の点を点(1)とし、メインパスの位相補償回路100よりも下段の点を点(2)とし、遅延パスの位相補償回路100よりも下段の点を点(3)とし、駆動回路207よりも下段の点を点(4)とし、発光素子201および接続線208よりも下段の点を点(5)とする。

0031

エンファシス信号生成回路101の出力信号におけるジッタを抑制しても、発光素子201および接続線208の寄生容量などでさらにジッタが生成されることも考えられる。この場合、接続線208に入力される信号に意図的に逆方向にジッタを付加してもよい。例えば、点(2)ではジッタを付加せずに、点(3)に意図的にジッタを付加することによって点(4)において所定のジッタが付加されたエンファシス信号を生成し、点(5)における駆動信号のジッタが最小となるようにすることができる。さらには、発光素子201の出力のジッタが最小になるように、また、光を受信する受信部でジッタが最小になるように設定することもできる。

0032

図11(b)は点(1)における信号波形であり、図11(c)は点(2)における信号波形であり、図11(d)は点(3)における信号波形であり、図11(e)は点(4)における信号波形であり、図11(f)は点(5)における信号波形である。図11(b)〜図11(f)に例示するように、点Bでジッタを付加せずに点(3)で位相補償回路により意図的にジッタを付加することによってエンファシス信号にジッタを付加することができる。これにより、個別のパスのそれぞれに所望のジッタ補償、ジッタ生成を行うことができるため、エンファシス信号の位相設定の自由度も向上し、エンファシス信号の強度特性、位相特性を自由に設定した駆動信号を出力することができ、発光素子201の出力のジッタが最小になるように設定した駆動信号を生成することができる。

0033

ここで、図5(a)の正位相生成回路10による正負位相特性について説明する。図12(a)は、位相生成回路の一部の構成を例示する図である。図12(a)を参照して、遅延部11を経由しないメインパスにおいて減算部12の前段の点を点αとし、遅延パスにおける遅延部11と減算部12との間の点を点βとする。減算部12における減算比を「a」とする。遅延部11における遅延量を「T」とする。

0034

ポストカーソル型(遅延パスの出力から他方を減算する型)では、伝達関数H(ω)、位相θ(ω)、および群遅延Gd(ω)は、下記式(1)〜(3)のように表すことができる。一方、プリカーソル型(他方から遅延パスの出力を減算する型)では、伝達関数H(ω)、位相θ(ω)、および群遅延Gd(ω)は、下記式(4)〜(6)のように表すことができる。

0035

このように、減算部12における減算方向を逆にすることによって、特定の位相特性(群遅延)の増加と特定の位相特性(群遅延)の減少とを切り換えることができる。図12(d)を参照して、減算無しの場合には、位相特性が変化していない。これに対して、プリカーソル・エンファシスまたはポストカーソルエンファシスを行うと、図12(e)および図12(f)のように、位相特性を増加または減少させることができる。図12(c)は、位相特性(群遅延特性)を表す図である。しかしながら、図12(b)を参照して、位相生成を行うと強度特性が同時にエンファシスされるため、位相特性のみの調整ができない。そこで、リミティングアンプを用いる。

0036

図13は、実施例3に係る位相補償回路102の構成を表すブロック図である。図13を参照して、図5(a)の位相補償回路100と異なる点は、リミティングアンプ13および論理選択回路14を新たに備える点、ならびに負位相生成回路20を備えていない点である。論理選択回路14は、信号論理の正相および逆相を切り換える回路である。信号論理の正相および逆相を切り換えることによって、減算部12における減算対象反転させることができる。

0037

本実施例によれば、論理反転によって位相の増加および減少を選択することができる。減算比を調整することによって、位相補償量を調整することができる。リミティングアンプ30によって、振幅を調整することができる。以上のことから、簡易な構成で位相を補償することができる。本実施例においては、遅延部11および減算部12が、入力される電気信号と、電気信号を遅延させた遅延信号との差分を出力することによって特定の周波数の位相特性の増加または減少を行う位相調整回路として機能する。論理選択回路14が、位相調整回路の位相特性の増加および減少を切り換える制御回路として機能する。

0038

図14は、位相補償回路102を用いた位相補償方法を表すフローチャートの一例である。図14を参照して、論理選択回路14において論理を反転させずに、遅延部11の遅延量を徐々に増加させることによって、位相特性(群遅延)を徐々に増加させる(ステップS11)。次に、所望の位相が実現される点があるか否かを判定する(ステップS12)。ステップS12で「Yes」と判定された場合、正位相生成回路10の位相特性を、当該所望の位相が実現される点に設定する(ステップS13)。ステップS12で「No」と判定された場合、論理選択回路14において論理を反転させ、遅延部11の遅延量を徐々に増加させることによって、位相特性(群遅延)を減少させる(ステップS14)。次に、所望の位相が実現される点に設定する(ステップS15)。

0039

なお、上記各例においては、光送信器における電気信号に着目しているが、それに限られない。光受信器において光電変換によって得られた電気信号に対する位相補償に、上記各例の位相補償回路を用いることもできる。

実施例

0040

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

0041

10正位相生成回路
11遅延部
12 減算部
20 負位相生成回路
21増幅器
22加算器
30リミティングアンプ
100 位相補償回路

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