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技術 電力変換装置の故障監視装置

出願人 富士電機株式会社
発明者 甲斐聡
出願日 2013年6月12日 (7年5ヶ月経過) 出願番号 2013-123997
公開日 2014年12月25日 (5年10ヶ月経過) 公開番号 2014-241704
状態 特許登録済
技術分野 電気的特性試験と電気的故障の検出 インバータ装置 電力変換一般
主要キーワード ゲートパス 故障検知信号 多重運転 故障監視装置 モニタ用メモリ 読出しアドレスデータ ドライユニット 書込み先アドレス
関連する未来課題
重要な関連分野

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図面 (14)

課題

メモリデータバス幅が取得できるゲートパルス点数制約となることを低減すると同時に、ゲートパルスデータモニタデータとを同じメモリに格納可能な電力変換装置故障監視装置を提供する。

解決手段

モニタ用メモリに格納される書込みデータ書込む書込み用バッファ76と、前記書込み用バッファに対するゲートパルスデータおよびモニタデータの書込みデータを発生する複数の書込みデータ発生回路60,70a〜70nと、発生した書込みデータに対して前記書込み用バッファへの書込み処理を行うバッファアクセス回路75と、前記電力変換装置の故障解析時にモニタ用メモリから読出されたゲートパルスデータおよびモニタデータを書込む読出し用バッファ82と、前記モニタ用メモリへの書込みおよび読出し処理と、前記書込み用バッファおよび前記読出し用バッファに対する入出力処理とを行うアクセス制御回路90とを備えている。

概要

背景

直流電力半導体スイッチング素子にて所定の周波数交流電力に変換して出力するために、インバータなどの電力変換装置が用いられている。
この電力変換装置としては、図12に示すように、正極側ラインLp及び負極側ラインLn間にスイッチング素子101a〜101nとスイッチング素子102a〜102aを直列に接続してスイッチングアーム103a〜103nを構成し、各スイッチングアーム103a〜103nのスイッチング素子101a〜101nとスイッチング素子102a〜102nとの接続点多相モータ104に接続された構成を有する。

各スイッチング素子101a〜101n及び102a〜102nのゲートにはゲートドライユニットGDU)105a〜105nが接続され、これらゲートドライブユニット105a〜105nにゲートパルス生成部106a〜106nからのゲートパルスが供給されている。
ここで、スイッチング素子101a〜101n及び102a〜102nは絶縁ゲートバイポーラトランジスタ(IGBT)などの高速スイッチング素子が適用される場合が多く、ゲートパルスのパルス幅はμsオーダーでの制御が行われている。

そして、電力変換装置に用いられる半導体スイッチング素子の破壊などの解析を有効に行えるようにするため、図12に示すように、ゲートパルス生成部106a〜106nから出力されるゲートパルス及び多相モータ104に流れる電流を検出する電流センサ107から出力されるアナログ信号故障監視装置11に供給して蓄積し、スイッチング素子の破壊などの故障時に故障監視装置11に蓄積されたゲートパルスデータ電流モニタデータは有力な原因解析手段となっている。

前述したように、ゲートパルスのパルス幅はμsオーダーで制御が行われるため、故障監視装置11においてμsオーダーでのサンプリングが必要となるが、それをマイクロコンピュータソフトウェアにより処理すると演算能力上、非常に重い負荷となってしまう。
このため、特許文献1には、ゲートパルスのサンプリング処理蓄積処理とをハードウェアに担わせる方法が開示されている。

図13は、従来の電力変換装置の故障監視装置の概略構成を示すブロック図である。
図13において、ゲートパルス用ハードウェア部1000には、今回ラッチ部1111、前回ラッチ部1112、コンパレータ1113およびクロック発生器1114が設けられている。そして、ゲートパルス100のラッチ信号がμsオーダーの間隔でクロック発生器1114から発生され、今回ラッチ部1111および前回ラッチ1112に供給される。また、ゲートパルス100が今回ラッチ部1111および前回ラッチ1112に順次供給され、今回ラッチ部1111にてゲートパルス100の今回値がラッチされるとともに、前回ラッチ1112にてゲートパルス100の前回値がラッチされる。そして、今回ラッチ部1111および前回ラッチ1112にてそれぞれラッチされたゲートパルス100の今回値および前回値はコンパレータ1113にて比較され、ゲートパルス100の今回値および前回値に差異が検出されると、ゲートパルス100の今回値が2ポートメモリ1120にゲートパルスデータとして格納される。

一方、サンプリング周期が数100μsオーダーの各種モニタ信号112は、CPU1121のソフトウェア処理にて2ポートメモリ1120に他ポートを介してモニタデータとして格納される。そして、故障検知信号111がCPU1121に入力されると、2ポートメモリ1120に格納されたゲートパルスデータやモニタデータがCPU1121にて読出され、これらのゲートパルスデータやモニタデータが電力変換装置の故障の原因解析に使用される。

概要

メモリデータバス幅が取得できるゲートパルス点数制約となることを低減すると同時に、ゲートパルスデータとモニタデータとを同じメモリに格納可能な電力変換装置の故障監視装置を提供する。モニタ用メモリに格納される書込みデータ書込む書込み用バッファ76と、前記書込み用バッファに対するゲートパルスデータおよびモニタデータの書込みデータを発生する複数の書込みデータ発生回路60,70a〜70nと、発生した書込みデータに対して前記書込み用バッファへの書込み処理を行うバッファアクセス回路75と、前記電力変換装置の故障解析時にモニタ用メモリから読出されたゲートパルスデータおよびモニタデータを書込む読出し用バッファ82と、前記モニタ用メモリへの書込みおよび読出し処理と、前記書込み用バッファおよび前記読出し用バッファに対する入出力処理とを行うアクセス制御回路90とを備えている。

目的

本発明は、上記従来例の未解決の課題に着目してなされたものであり、市販メモリで一般的なシングルポートのメモリを使用してハードウェアでゲートパルスのサンプリング及び蓄積を行う場合に、メモリのデータバス幅が取得できるゲートパルス点数の制約となることを低減すると同時に、ハードウェアでサンプリングと蓄積を行うゲートパルスデータとソフトウェアで蓄積を行うモニタデータとを同じメモリに格納することが可能な電力変換装置の故障監視装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

電力変換装置ゲートパスルデータおよびモニタデータサンプリングしてモニタ用メモリに格納し、前記電力変換装置の故障解析時に前記モニタ用メモリに格納されているゲートパルスデータおよびモニタデータを原因解析に使用するため読み出すようにした電力変換装置の故障監視装置であって、前記モニタ用メモリに格納されるゲートパルスデータおよびモニタデータをそれぞれ独立か並列に先入れ先出しで記憶可能な書込み用バッファと、前記ゲートパルスデータおよびモニタデータに基づいて前記書込み用バッファに対する書込みデータを発生する複数の書込みデータ発生回路と、各書込データ発生回路で発生した書込みデータに対して前記書込み用バッファへの書込み処理を行うバッファアクセス回路と、前記電力変換装置の故障解析時にモニタ用メモリから読出されたゲートパルスデータおよびモニタデータを先入れ先出しで記憶可能な読出し用バッファと、前記書込み用バッファおよび前記読出し用バッファからアクセス情報を取得して前記モニタ用メモリへの書込みおよび読出し処理と、前記書込み用バッファおよび前記読出し用バッファに対する入出力処理を行うアクセス制御回路とを備えていることを特徴とする電力変換装置の故障監視装置。

請求項2

前記モニタ用メモリは、ゲートパルスデータ用領域およびモニタデータ用領域に区分された上で、前記ゲートパルスデータ用領域および前記モニタデータ用領域はリングバッファとして使用され、前記ゲートパルスデータ用領域および前記モニタデータ用領域内のどのオフセットアドレス最新または最古のデータであるかを指し示すレコードポインタを格納する位置がそれぞれ定められていることを特徴とする請求項1記載の電力変換装置の故障監視装置。

請求項3

前記書込み用バッファは、その内部データが複数の書込みデータ発生回路の何れで発生されたデータであるかを表すタグと、前記ゲートパルスデータ又はモニタデータのデータ本体とで構成されていることを特徴とする請求項1又は2に記載の電力変換装置の故障監視装置。

請求項4

前記複数の書込みデータ発生回路のうち、サンプリング周期ゲートパルスと比較して遅いモニタデータ用の書込みデータ発生回路は、モニタデータが書込まれるとラッチして前記バッファアクセス回路に出力することを特徴とする請求項1から3の何れか1項に記載の電力変換装置の故障監視装置。

請求項5

前記複数の書込データ発生回路のうち、サンプリング周期がモニタデータと比較して速いゲートパルス用の書込データ発生回路は、一定サンプリング周期でゲートパルスデータをラッチし、そのサンプリング毎にラッチしたゲートパルスデータを前記バッファアクセス回路へ出力することを特徴とする請求項1から4の何れか1項に記載の電力変換装置の故障監視装置。

請求項6

前記バッファアクセス回路は、処理スケジューリング用のカウンタを備え、該カウンタは、予め決められた規則にしたがって変化し、前記カウンタの値に基づいて前記複数の書込データ発生回路を対象とするように切替えてモニタデータ又はゲートパルスデータを取込み、取込んだモニタデータやゲートパルスデータに、何れの書込みデータ発生回路のデータであるかを表すタグを付加して前記書込み用バッファへ出力することを特徴とする請求項1から5の何れか1項に記載の電力変換装置の故障監視装置。

請求項7

前記読出し用バッファは、前記モニタ用メモリの読出し先アドレスを入力する読出しアドレス用FIFOと、前記モニタ用メモリから読出されたデータを記憶する読出しデータ用FIFOとを備え、演算処理装置が、前記モニタ用メモリの読出し先アドレスを前記読出しアドレス用FIFOに格納し、前記モニタ用メモリに格納されたデータを前記読出しデータ用FIFOを介して読出すことを特徴とする請求項1から6の何れか1項に記載の電力変換装置の故障監視装置。

請求項8

前記アクセス制御回路は、複数の書込みデータ発生回路毎にレコードポインタを備えていることを特徴とする請求項1から7の何れか1項に記載の電力変換装置の故障監視装置。

請求項9

前記アクセス制御回路は、前記読出しバッファからタグ付データを取得し、該タグ付データのタグから何れの書込みデータ発生回路からのデータであるかを判別し、前記モニタ用メモリ内の該当するデータ用領域の先頭オフセットアドレスと、書込データ発生回路毎のレコードポインタとから当該モニタ用メモリの書込先アドレスを決定し、前記タグ付データからタグを除去後、前記モニタ用メモリへ書込みを行うとともに、前記レコードポインタをモニタデータの書込み毎に、前記モニタ用メモリ内のモニタデータ用領域がリングバッファとして使用されるように変更し、故障解析時にモニタデータの前記モニタ用メモリへの書込みを停止する場合に、当該モニタ用メモリ内の該当するデータ用領域のレコードポインタ格納位置にレコードポインタの値の書込みを行うことを特徴とする請求項8に記載の電力変換装置の故障監視装置。

請求項10

前記アクセス制御回路は、前記読出し用バッファのアドレス用FIFOから読出し先アドレスを取得して、前記モニタ用メモリからデータを読出し、前記読出しデータ用FIFOへ格納することを特徴とする請求項7から9の何れか1項に記載の電力変換装置の故障監視装置。

技術分野

0001

本発明は電力変換装置故障監視装置に関し、特に、電力変換装置のゲートパルスデータゲートパルス点弧データ)およびモニタデータモニタ用メモリに格納する場合に適用して好適なものである。

背景技術

0002

直流電力半導体スイッチング素子にて所定の周波数交流電力に変換して出力するために、インバータなどの電力変換装置が用いられている。
この電力変換装置としては、図12に示すように、正極側ラインLp及び負極側ラインLn間にスイッチング素子101a〜101nとスイッチング素子102a〜102aを直列に接続してスイッチングアーム103a〜103nを構成し、各スイッチングアーム103a〜103nのスイッチング素子101a〜101nとスイッチング素子102a〜102nとの接続点多相モータ104に接続された構成を有する。

0003

各スイッチング素子101a〜101n及び102a〜102nのゲートにはゲートドライユニットGDU)105a〜105nが接続され、これらゲートドライブユニット105a〜105nにゲートパルス生成部106a〜106nからのゲートパルスが供給されている。
ここで、スイッチング素子101a〜101n及び102a〜102nは絶縁ゲートバイポーラトランジスタ(IGBT)などの高速スイッチング素子が適用される場合が多く、ゲートパルスのパルス幅はμsオーダーでの制御が行われている。

0004

そして、電力変換装置に用いられる半導体スイッチング素子の破壊などの解析を有効に行えるようにするため、図12に示すように、ゲートパルス生成部106a〜106nから出力されるゲートパルス及び多相モータ104に流れる電流を検出する電流センサ107から出力されるアナログ信号を故障監視装置11に供給して蓄積し、スイッチング素子の破壊などの故障時に故障監視装置11に蓄積されたゲートパルスデータや電流モニタデータは有力な原因解析手段となっている。

0005

前述したように、ゲートパルスのパルス幅はμsオーダーで制御が行われるため、故障監視装置11においてμsオーダーでのサンプリングが必要となるが、それをマイクロコンピュータソフトウェアにより処理すると演算能力上、非常に重い負荷となってしまう。
このため、特許文献1には、ゲートパルスのサンプリング処理蓄積処理とをハードウェアに担わせる方法が開示されている。

0006

図13は、従来の電力変換装置の故障監視装置の概略構成を示すブロック図である。
図13において、ゲートパルス用ハードウェア部1000には、今回ラッチ部1111、前回ラッチ部1112、コンパレータ1113およびクロック発生器1114が設けられている。そして、ゲートパルス100のラッチ信号がμsオーダーの間隔でクロック発生器1114から発生され、今回ラッチ部1111および前回ラッチ1112に供給される。また、ゲートパルス100が今回ラッチ部1111および前回ラッチ1112に順次供給され、今回ラッチ部1111にてゲートパルス100の今回値がラッチされるとともに、前回ラッチ1112にてゲートパルス100の前回値がラッチされる。そして、今回ラッチ部1111および前回ラッチ1112にてそれぞれラッチされたゲートパルス100の今回値および前回値はコンパレータ1113にて比較され、ゲートパルス100の今回値および前回値に差異が検出されると、ゲートパルス100の今回値が2ポートメモリ1120にゲートパルスデータとして格納される。

0007

一方、サンプリング周期が数100μsオーダーの各種モニタ信号112は、CPU1121のソフトウェア処理にて2ポートメモリ1120に他ポートを介してモニタデータとして格納される。そして、故障検知信号111がCPU1121に入力されると、2ポートメモリ1120に格納されたゲートパルスデータやモニタデータがCPU1121にて読出され、これらのゲートパルスデータやモニタデータが電力変換装置の故障の原因解析に使用される。

先行技術

0008

特開2000−65881号公報

発明が解決しようとする課題

0009

ところで、電力変換装置においては、図12に示すように、多相モータや、マルチレベルインバータ電力変換容量増のためのインバータ多重運転等のようにゲートパルス点数が多いアプリケーションは多い。ところが、図13に示す故障監視装置において、モニタ用メモリとして市販メモリを使用する場合が多いが、市販メモリのデータバス幅は8bitや16bit等の制約があり、ハードウェアでゲートパルスのサンプリングと蓄積を行う場合、市販メモリのデータバス幅が取得できるゲートパルス点数の制約となるという未解決の課題がある。

0010

また、データの同期性のために、ハードウェアでサンプリングと蓄積を行うゲートパルスデータとソフトウェアで蓄積を行うモニタデータを、同じモニタ用メモリに格納する場合、ハードウェアの格納動作に関わらずソフトウェアの格納処理を行うためには、マルチポートメモリのような特殊なメモリが必要となっているが、そのようなメモリは一般に高価で、メモリ容量も小さいという未解決の課題がある。

0011

そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、市販メモリで一般的なシングルポートのメモリを使用してハードウェアでゲートパルスのサンプリング及び蓄積を行う場合に、メモリのデータバス幅が取得できるゲートパルス点数の制約となることを低減すると同時に、ハードウェアでサンプリングと蓄積を行うゲートパルスデータとソフトウェアで蓄積を行うモニタデータとを同じメモリに格納することが可能な電力変換装置の故障監視装置を提供することを目的としている。

課題を解決するための手段

0012

上記目的を達成するために、本発明に係る電力変換装置の故障監視装置における第1の態様は、電力変換装置のゲートパスルデータおよびモニタデータをサンプリングしてモニタ用メモリに格納し、前記電力変換装置の故障解析時に前記モニタ用メモリに格納されているゲートパルスデータおよびモニタデータを原因解析に使用するため読み出すようにした電力変換装置の故障監視装置である。そして、前記モニタ用メモリに格納されるゲートパルスデータおよびモニタデータをそれぞれ先入れ先出しで記憶可能な書込み用バッファと、前記ゲートパルスデータおよびモニタデータに基づいて前記書込み用バッファに対する書込みデータを発生する複数の書込みデータ発生回路と、各書込みデータ発生回路で発生した書込みデータに対して前記書込み用バッファへの書込み処理を行うバッファアクセス回路と、前記電力変換装置の故障解析時にモニタ用メモリから読出されたゲートパルスデータおよびモニタデータを先入れ先出しで記憶可能な読出し用バッファと、前記書込み用バッファおよび前記読出し用バッファからアクセス情報を取得して前記モニタ用メモリへの書込みおよび読出し処理と、前記書込み用バッファおよび前記読出し用バッファに対する入出力処理を行うアクセス制御回路とを備えている。

0013

また、本発明に係る電力変換装置の故障監視装置における第2の態様は、前記モニタ用メモリが、ゲートパルスデータ用領域およびモニタデータ用領域に区分された上で、前記ゲートパルスデータ用領域および前記モニタデータ用領域はリングバッファとして使用され、前記ゲートパルスデータ用領域および前記モニタデータ用領域内のどのオフセットアドレス最新または最古のデータであるかを指し示すレコードポインタを格納する位置がそれぞれ定められている。

0014

また、本発明に係る電力変換装置の故障監視装置における第3の態様は、前記書込み用バッファが、その内部データが複数の書込みデータ発生回路の何れで発生されたデータであるかを表すタグと、前記ゲートパルスデータ又はモニタデータのデータ本体とで構成されている。
また、本発明に係る電力変換装置の故障監視装置における第4の態様は、前記複数の書込みデータ発生回路のうち、サンプリング周期がゲートパルスと比較して遅いモニタデータ用の書込みデータ発生回路が、モニタデータが書込まれるとラッチして前記バッファアクセス回路に出力する構成とされている。

0015

また、本発明に係る電力変換装置の故障監視装置における第5の態様は、前記複数の書込データ発生回路のうち、サンプリング周期がモニタデータと比較して速いゲートパルス用の書込データ発生回路が、一定サンプリング周期でゲートパルスデータをラッチし、そのサンプリング毎にラッチしたゲートパルスデータを前記バッファアクセス回路へ出力する構成とされている。

0016

また、本発明に係る電力変換装置の故障監視装置における第6の態様は、前記バッファアクセス回路が、処理スケジューリング用のカウンタを備え、該カウンタは、予め決められた規則にしたがって変化し、前記カウンタの値に基づいて前記複数の書込データ発生回路を対象とするように切替えてモニタデータ又はゲートパルスデータを取込み、取込んだモニタデータやゲートパルスデータに、何れの書込みデータ発生回路のデータであるかを表すタグを付加して前記書込み用バッファへ出力する構成とされている。

0017

また、本発明に係る電力変換装置の故障監視装置における第7の態様は、前記読出し用バッファが、前記モニタ用メモリの読出し先アドレスを入力する読出しアドレス用FIFOと、前記モニタ用メモリから読出されたデータを記憶する読出しデータ用FIFOとを備え、演算処理装置が、前記モニタ用メモリの読出し先アドレスを前記読出しアドレス用FIFOに格納し、前記モニタ用メモリに格納されたデータを前記読出しデータ用FIFOを介して読出す構成とされている。
また、本発明に係る電力変換装置の故障監視装置における第8の態様は、前記アクセス制御回路が、複数の書込みデータ発生回路毎にレコードポインタを備えている。

0018

また、本発明に係る電力変換装置の故障監視装置における第9の態様は、前記アクセス制御回路は、前記読出しバッファからタグ付データを取得し、該タグ付データのタグから何れの書込みデータ発生回路からのデータであるかを判別し、前記モニタ用メモリ内の該当するデータ用領域の先頭オフセットアドレスと、書込データ発生回路毎のレコードポインタとから当該モニタ用メモリの書込先アドレスを決定し、前記タグ付データからタグを除去後、前記モニタ用メモリへ書込みを行うとともに、前記レコードポインタをモニタデータの書込み毎に、前記モニタ用メモリ内のモニタデータ用領域がリングバッファとして使用されるように変更し、故障解析時にモニタデータの前記モニタ用メモリへの書込みを停止する場合に、当該モニタ用メモリ内の該当するデータ用領域のレコードポインタ格納位置にレコードポインタの値の書込みを行う。
また、本発明に係る電力変換装置の故障監視装置における第10の態様は、前記アクセス制御回路が、前記読出し用バッファのアドレス用FIFOから読出し先アドレスを取得して、前記モニタ用メモリからデータを読出し、前記読出しデータ用FIFOへ格納する。

発明の効果

0019

本発明によれば、市販メモリで一般的なシングルポートのメモリで、ハードウェアでゲートパルスのサンプリングと蓄積を行う場合に、メモリのデータバス幅が取得できるゲートパルス点数の制約となることを低減すると同時に、ハードウェアでサンプリングと蓄積を行うゲートパルスデートとソフトウェアで蓄積を行うモニタデータとを同じメモに格納することが可能となり、さらにハードウェアのサンプリングと蓄積動作のタイミングを考慮せずにモニタデータの蓄積処理を行うソフトウェアを作成することができる。

0020

また、本発明では、モニタデータやパルスデータの書込み用バッファを1つのFIFOで構成することができ、構成を簡易化することができる。すなわち、ゲートアレイFPGAで提供される内蔵メモリ(RAMやFIFOメモリ等)は固定サイズであることが一般的である。FIFOの本数が多い場合、個々のFIFOに個別のサイズ(深さ)とすることは困難で、ゲートアレイやFPGAの内蔵メモリ(RAMやFIFOメモリ等)を無駄に使用することになる。本発明ではこの点を防止することができる。

図面の簡単な説明

0021

本発明の第1実施形態に係る電力変換装置の故障監視装置の書込み部の概略構成を示すブロック図である。
本発明の第1実施形態の具体的構成を示すブロック図である。
図2のWD−FIFO76のデータ構成を示す説明図である。
図2モニタ用RAM95の内部構成を示すブロック図である。
図2のモニタデータFIFO書込みデータ発生回路60の動作を示すフローチャートである。
図2のゲートパルスFIFO書込みデータ発生回路70a〜70nの動作を示すフローチャートである。
図2のFIFOアクセス回路75によるモニタ用RAM95への書込み動作時スケジューリング方法を示す図である。
図2のFIFOアクセス回路75の動作を示すフローチャートである。
図2のRAMアクセス制御回路90の動作を示すフローチャートである。
第1の実施形態における各部の動作サイクルを説明する図である。
第1の実施形態におけるFIFOアクセス回路及びRAMアクセス制御回路90の処理能力を説明する図である。
本発明の一実施形態に係る故障監視装置が適用される電力変換装置の概略構成を示すブロック図である。
従来の電力変換装置の故障監視装置の概略構成を示すブロック図である。

実施例

0022

以下、本発明の実施形態に係る電力変換装置の故障監視装置について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る電力変換装置の故障監視装置におけるデータ書込部の概略構成を示すブロック図である。
本実施形態では、前述した図12に示す電力変換装置の故障監視装置11のデータ書込部が、図1に示すように、前述した電力変換装置の負荷電流アナログ入力モニタデータであるモニタデータが入力されるモニタデータ書込みデータ発生回路60と、電力変換装置の各スイッチング素子へのゲートパルスデータが個別に入力されるゲートパルス書込みデータ発生回路70a〜70nとを備えている。

0023

また、データ書込部は、モニタデータ書込みデータ発生回路60およびゲートパルス書込みデータ発生回路70a〜70nの書込みデータが入力されて先入れ先出しのFIFOバッファ76に出力するFIFOアクセス回路75と、FIFOバッファ76から出力される書込みデータをモニタ用メモリとしてのモニタ用RAM95に書込むアクセス制御回路90とを備えている。

0024

なお、モニタデータ書込みデータ発生回路60は、後述するCPU21からゲートパルスデータに比較して遅いモニタデータが書込まれるとラッチし、ラッチしたモニタデータをFIFOアクセス回路75へ出力する。ゲートパルスデータ書込みデータ発生回路70a〜70nのそれぞれは、一定サンプリング周期(例えば1us)でゲートパルスデータをラッチし、そのサンプリング毎に無条件でモニタ用RAM95へ格納するため、ラッチしたゲートパルスデータをFIFOアクセス回路75へ出力する。

0025

そして、FIFOアクセス回路75は、書込みデータ発生回路60および70a〜70nからのモニタデータおよびゲートパルスデータが入力されると、図3に示すように、入力されるモニタデータおよびゲートパルスデータに当該モニタデータおよびゲートパルスデータを出力した書込みデータ発生回路を表すタグを付加した書込みデータを生成し、生成した書込みデータをFIFOバッファ76に出力する。
RAMアクセス制御回路90は、バッファ76に格納されているタグを付加した書込みデータを読込み、タグに基づいて何れの書込データ発生回路からの書込みデータであるかを判別するとともに、モニタ用RAM95の書込アドレスを生成してタグを除去した書込みデータをモニタ用RAM95に書込む。

0026

図2は、本発明の第1実施形態に係る電力変換装置の故障監視装置の概略構成を示すブロック図である。
本実施形態による前述した図12に示す故障監視装置11には、図2に示すような、CPU21、モニタ用LSI30およびモニタ用RAM95が設けられている。そして、CPU21は、データバス213を介してレジスタ40、50、モニタデータFIFO書込みデータ発生回路60、読出しアドレス用FIFO81および読出しデータ用FIFO82と接続されている。

0027

また、故障監視装置11では、前述した図12の各種センサからのアナログ信号が各種モニタ信号112としてCPU21に入力されるとともに、図12のスイッチング素子101a〜101n、102a〜102nを駆動するゲートパルスGPa、GPb、・・・、GPnがモニタ用LSI30に入力されるように構成されている。

0028

ここで、図12のスイッチング素子101a〜101n、102a〜102nを駆動するゲートパルスGPa、GPb、・・・、GPnはN(Nは2以上の整数)個の組に分けられ、例えば、ゲートパルスGPaはゲートパルスGP0〜GP15、ゲートパルスGPbはゲートパルスGP16〜GP31、ゲートパルスGPnはゲートパルスGP16×(n−1)〜GP16×(n−1)+15から構成することができる。また、モニタ用RAM95は、故障が発生するたびに切り替えて使用できるようにページに区分され、各ページはゲートパルスGPa、GPb、・・・、GPnおよびモニタデータごとに領域が区分されている。

0029

図4は、図2のモニタ用RAM95の内部構成を示すブロック図である。
図4において、モニタ用RAM95の内部はページP1〜P4毎に領域951〜954に区分され、故障が発生するたびにページP1〜P4を切り替えて使用できるように構成されている。そして、モニタ用RAM95の各領域951〜954の先頭には、ページトップアドレスPT1〜PT4がそれぞれ付与されている。

0030

そして、各領域951〜954は、ゲートパルスGPa、GPb、GPc、GPdにそれぞれ対応したゲートパルスデータ用領域9517a、9517b、9517c、9517dおよびモニタデータ用領域9516に区分され、ゲートパルスデータ用領域9517a〜9517dおよびモニタデータ用領域9516の先頭には、トップオフセットアドレスGOFa〜GOFd、MOFがそれぞれ付与されている。

0031

また、ゲートパルスデータ用領域9517a〜9517dおよびモニタデータ用領域9516はリングバッファとしてそれぞれ使用され、ゲートパルスデータ用領域9517a〜9517dおよびモニタデータ用領域9516のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納するためのレコードポインタオフセットアドレスGRPOFa〜GRPOFd、MRPOFがそれぞれ定められている。

0032

そして、図2のモニタ用LSI30には、モニタデータについてのモニタ用RAM95への書込みデータ634を先入れ先出しで入力する書込みデータ用FIFO(WD−FIFO)62、N個の組に分けられゲートパルスデータについてのモニタ用RAM95の書込みデータ734a、734b、・・・、734nを先入れ先出しでそれぞれ入力する書込みデータ用FIFO(WD−FIFO)76、モニタ用RAM95の読出し先アドレス843を入力する読出しアドレス用FIFO(A−FIFO)81およびモニタ用RAM95から読出された読出しデータ846を記憶する読出しデータ用FIFO(RD−FIFO)82が設けられている。

0033

また、モニタ用LSI30には、CPU21から入力されたモニタデータをラッチしてモニタ用RAM95への書込みデータ634としてFIFOアクセス回路75へ出力するモニタデータFIFO書込みデータ発生回路60、ゲートパルスGPa、GPb、・・・、GPnをそれぞれサンプリングして得られたゲートパルスデータをモニタ用RAM95の書込みデータ734a、734b、・・・、734nとして出力するゲートパルスFIFO書込みデータ発生回路70a、70b、・・・、70nが設けられている。

0034

なお、モニタデータFIFO書込みデータ発生回路60およびゲートパルスFIFO書込みデータ発生回路70a、70b、・・・、70nは、それぞれ独立か並列に動作することができる。
具体的には、モニタデータFIFO書込みデータ発生回路60は、センサ信号AD変換結果等のモニタデータがCPU21から書込まれると、そのモニタデータをラッチするとともに、データフラグ631として「有」を出力する。

0035

また、ゲートパルスFIFO書込みデータ発生回路70a、70b、・・・、70nは、ゲートパルスGPa、GPb、・・・、GPnを一定サンプリング周期でそれぞれラッチし、ラッチされたゲートパルスデータのサンプリング毎にモニタ用RAM95への格納が必要かを判定することができる。そして、モニタ用RAM95にゲートパルスデータを格納する場合、データフラグ731a〜731nとして「有」を出力する。
さらに、モニタ用LSI30には、各FIFO書込データ発生回路60、70a〜70nから出力されるデータフラグ631、731a〜731nと書込みデータ634、734a〜734nが入力されるFIFOアクセス回路75が設けられている。

0036

このFIFOアクセス回路75は、内部に処理スケジューリング用のステップ番号カウンタ751を備えている。このステップ番号カウンタ751は、図7に示すように、予め決められた規則に従い一定周期毎にサイクリックにステップ番号step0〜step4と変化する。このステップ番号の値によってモニタデータFIFO書込データ発生回路60からの取込み処理、ゲートパルスFIFO書込みデータ発生回路70aからの取込み処理、ゲートパルスFIFO書込みデータ発生回路70bからの取込み処理、・・・ゲートパルスFIFO書込データ発生回路70nからの取込み処理のように処理対象切換えが行われて行く。この処理対象となる頻度は全てのFIFO書込みデータ発生回路で平等とする場合に限らず、FIFO書込データ発生回路毎に重み付けして処理頻度を異なるようにしてもよい。

0037

このFIFOアクセス回路75では、モニタデータFIFO書込みデータ発生回路60のデータフラグ631が「有」であるときに、ラッチされているモニタデータを書込みデータ634として取り込む。そして、取り込んだ書込みデータ634にモニタデータFIFO書込みデータ発生回路60を表すタグを付加して書込みデータ611として書込み用バッファとしてのWD−FIFO76へ出力する。

0038

また、FIFOアクセス回路75では、ゲートパルスFIFO書込みデータ発生回路70a〜70nのデータフラグ731a〜731nが「有り」の場合に、書込みデータ734a〜734nを取り込む。そして、取り込んだ書込データ734a〜734nにゲートパルスFIFO書込みデータ発生回路70a〜70nを表すタグを付加して書込データ751としてWD−FIFO76へ出力する。

0039

WD−FIFO76の各ワードは、図3のデータ構成に示すように、モニタデータやゲートパルスデータの書込データと何れのFIFO書込みデータ発生回路60、70a〜70nのデータであるかを表すタグで構成されている。
WD−FIFO76では、タグ付書込みデータが書込まれると、フラグFIFOFG641として「有」をアクセス制御回路としてのRAMアクセス制御回路90に出力し、RAMアクセス制御回路90から読出指令となるFIFO−RD642が入力されたときにタグ付書込データをRAMアクセス制御回路90に出力する。
また、モニタLSI30は、モニタ用RAM95の読出し先アドレス843を入力する読出しアドレス用FIFO(A−FIFO)81およびモニタ用RAM95から読出された読出しデータ846を記憶する読出しデータ用FIFO(RD−FIFO)82が設けられている。

0040

RAMアクセス制御回路90は、モニタ用RAM95への書込み時にはWD−FIFO76から書込みデータを取得して、RAMアクセス制御回路90内にてモニタ用RAM95への書込み先アドレスを決定し、モニタ用RAM95へ書き込む。モニタ用RAM95からの読出し時は、A−FIFO81からモニタ用RAM95の読出し先アドレスを取得し、読み出したデータをRD−FIFO82へ格納する。
RAMアクセス制御回路90は、モニタデータおよびゲートパルスデータの書込み先アドレスをそれぞれ算出するために使用されるレコードポインタMRPおよびGRPa、GRPb、・・・、GRPnがそれぞれ格納される領域961および971a、971b、・・・、971nが設けられている。

0041

(モニタデータ格納処理)
RAMアクセス制御回路90は、WD−FIFO76のフラグFIFOFGが「有」の場合に、WD−FIFO76から書込データ644を取得し、書込データ644のタグがモニタデータFIFO書込データ発生回路60のデータであれば、RAMアクセス制御回路90内のモニタデータ用領域のトップオフセットアドレスMOFとMRPからモニタ用RAM95の書込み先アドレスを決定し、モニタ用RAM95へ書込みデータを書込む。レコードポインタMRPの変更処理は、モニタ用RAM95の書込み毎に行われ、図4のモニタ用RAM95のモニタデータ用領域9516がリングバッファとなるように変更される。
故障検知信号が受信されモニタデータのモニタ用RAM95への格納が停止される場合には、モニタ用RAM95のモニタデータ用領域9516のレコードポインタ格納位置のオフセットアドレスMRPOFへ領域961のレコードポインタMRPの値を書込む。

0042

(ゲートパルスデータ格納処理)
RAMアクセス制御回路90は、WD−FIFO76のフラグFIFOFGが「有」の場合に、書込みデータ644を取得し、取得した書込みデータのタグがゲートパルスFIFO書込みデータ発生回路のデータであれば、RAMアクセス制御回路90内の領域971aのレコードポインタGRPaと図4のモニタ用RAM95内のゲートパルストップオフセットアドレスGOFaとからモニタ用RAM95の書込み先アドレスを決定し、モニタ用RAM95へ書込む。レコードポインタGRPaの変更処理は、モニタ用RAM95の書込み毎に行われ、図4のモニタ用RAM95のゲートパルス用領域がリングバッファとなるように変更される。

0043

故障検知信号が受診されゲートパルスデータのモニタ用RAM95への格納が停止される場合には、モニタ用RAM95のゲートパルスデータGPa用領域9517aのレコードポインタ格納位置のオフセットアドレスGRPOFaへレコードポインタGRPaの値を書込む。ゲートパルスFIFO書込みデータ発生回路70b〜70nについても、同様のことが行われる。

0044

また、モニタ用LSI30は、モニタ用RAM95へのデータの書込みの実行(RUN)または停止(STOP)を指定するレジスタ40、データの書込み時や読出し時にモニタ用RAM95のどのページを使用するかを指定するレジスタ50、レジスタ40からの指定を遅延させてRAMアクセス制御回路90に伝える遅延回路41を備えている。
次に、上記実施形態の動作をモニタデータFIFO書込みデータ発生回路60で実行する書込みデータ発生処理、ゲートパルスFIFO書込みデータ発生回路70a〜70nで実行する書込みデータ発生処理、FIFOアクセス回路75で実行するデータ書込み処理およびRAMアクセス制御回路90で実行する書込処理を伴って説明する。

0045

先ず、モニタデータはCPU21から200us周期で100W連続書込みされ、ゲートパルスデータは、図4に示すように、a〜dの4群あり、ゲートパルスデータa〜dは1us周期でサンプリングされる場合を例にとる。CPU21のモニタデータ100W書込みとは、100ns/1Qword間隔で100word分を約10us間に書込むようなゲートパルスデータa〜d側の動作状況を考慮しないバースト状の書込処理を意味する。

0046

そして、モニタデータFIFO書込データ発生回路60では、図5に示すデータ書込み処理を実行する。このデータ書込み処理は、先ず、ステップS601で、レジスタ40の内容MNTOPEが実行(RUN)であるか停止(STOP)であるかを判定し、停止であるときには内容MNTOPEが実行となるまで待機し、内容MNTOPEが実行となるとモニタデータの蓄積動作の開始と判断してステップS602に移行する。

0047

このステップS602では、モニタデータFIFO書込みデータ発生回路60を対象とするCPU−WR信号211がアクティブかどうかを判断する。そして、CPU−WR信号211がアクティブの場合にはステップS603に移行し、モニタデータFIFO書込みデータ発生回路60は、CPU21から送られたモニタデータをラッチしてからステップS604に移行する。

0048

このステップS604では、データフラグ631を「有」にセットし、次いで、ステップS605に移行して、FIFOアクセス回路75がラッチしたモニタデータを取込んだか否かを判定し、モニタデータが取込まれていない場合にはこれが取込まれるまで待機し、モニタデータが取込まれたときにはステップS606に移行する。
このステップS606では、モニタデータの100ワード分の処理が終わったかどうかを判断し、モニタデータの100ワード分の処理を終わっていない場合には、ステップS602に戻って以上の処理を繰り返し、モニタデータの100ワード分の処理が終わった場合にはステップS607に移行する。

0049

このステップS607では、レジスタ内容MNTOPEが実行であるか停止であるかを判定し、実行であるときには前記ステップS602に戻り、停止であるときには書込処理を終了する。
なお、蓄積処理中のモニタデータの格納要求の量はM=100[ワード/200μs]となる。
また、ゲートパルスFIFO書込みデータ発生回路70a〜70nでは、図6に示す書込処理を実行する。この書込処理では、先ず、ステップS701で、レジスタ40の内容MNTOPEが実行(run)であるか停止(stop)であるかを判定し、内容MNTOPEが停止であるときには実行となるまで待機し、実行となるとステップS702に移行する。

0050

このステップS702では、1us毎のタイミングであるか否かを判定し、1us毎のタイミングでない場合(false)には1us毎のタイミングとなるまで待機し、1us毎のタイミングである場合(true)にはステップS703に移行してゲートパルスGPa、GPb、・・・、GPnを1usのタイミングでそれぞれ16点分だけサンプリングしてからステップS704に移行する。

0051

このステップS704では、データフラグ731を「有」に設定し、次いでステップS705に移行して、FIFOアクセス回路75がデータを取込んだか否かを判定し、データを取込んでいないときにはデータを取込むまで待機し、FIFOアクセス回路75がデータを取込んだときにはステップS706に移行する。
このステップS706では、レジスタ40の内容MNTOPEが実行(run)であるか停止(stop)であるかを判定し、実行(run)であるときには前記ステップS702に戻り、停止(stop)であるときには書込み処理を終了する。

0052

なお、ゲートパルスGPa、GPb、・・・、GPnに対応した蓄積処理中のゲートパルスデータの格納要求の量はそれぞれGn=200[ワード/200μs]となる。
さらに、FIFOアクセス回路75では、図8に示すデータ書込処理を実行する。このデータ書込処理は、先ず、ステップS611で、カウンタ751のカウント値を読込み、カウント値がどのステップを表すか判定する。カウント値step=0であるときにはモニタデータの取込み処理であると判断してステップS612に移行し、モニタデータFIFO書込みデータ発生回路60のデータフラグ631が「有」であるか「空」であるかを判定する。この判定結果が「空」であるときにはそのまま前記ステップS611に戻り、判定結果が「有」であるときにはステップS613に移行する。

0053

このステップS613では、モニタデータFIFO書込みデータ発生回路60から書込データ634を取込み、次いでステップS614に移行して、書込データ634にモニタデータFIFO書込データ発生回路60のデータであることを表すタグを付加し、書込データ611としてWD−FIFO76に書込んでから前記ステップS611に戻る。
また、ステップS611の判定結果がstep=1であるときにはゲートパルスaを取込む処理であると判断してステップS615に移行して、ゲートパルスFIFO書込みデータ発生回路70aのデータフラグ731aが「有」であるか「空」であるかを判定する。この判定結果が「空」であるときにはそのまま前記ステップS611に戻り、判定結果が「有」であるときにはステップS616に移行する。

0054

このステップS616では、ゲートパルスFIFO書込みデータ発生回路70aから書込データ734aを取込み、次いでステップS617に移行して、書込データ734aにゲートパルスFIFO書込データ発生回路70aのデータであることを表すタグを付加し、これを書込データ611としてWD−FIFO76に書込んでから前記ステップS611に戻る。

0055

さらに、ステップS611の判定結果がstep=2であるときにゲートパルスbについてのデータ取込み処理であると判断して、前記ステップS615〜S617と同様の処理を行ってゲートパルスFIFO書込みデータ発生回路70bからデータパルスデータ731bを取込み、このデータパルスデータ731bにデータパルスFIFO書込みデータ発生回路70bを表すタグを付加し、これを書込データ611としてWD−FIFO76に書込んでから前記ステップS611に戻る。

0056

また、ステップS611の判定結果がstep=3(又はstep=4)であるときにゲートパルスc(又はd)についてのデータ取込み処理であると判断して、前記ステップS615〜S617と同様の処理を行ってゲートパルスFIFO書込みデータ発生回路70c(又は70d)からデータパルスデータ731c(又は731d)を取込み、このデータパルスデータ731c(又は731d)にデータパルスFIFO書込みデータ発生回路70c(又は70d)を表すタグを付加し、これを書込データ611としてWD−FIFO76に書込んでから前記ステップS611に戻る。

0057

RAMアクセス制御回路95では、図9に示すアクセス制御処理を実行する。このアクセス制御処理は、先ず、ステップS901で遅延回路41から入力されるMNTOPEdly411がrunであるかwrite_rpであるかstopであるかを判定する。この判定結果が、runであるときにはステップS951に移行して、WD−FIFO76のフラグFIFOFGが「有」であるか「空」であるかを判定する。この判定結果が「空」であるときに前記ステップS901に戻り、「有」であるときにステップS952に移行する。

0058

このステップS952では、WD−FIFO76から書込みデータ644を読込み、次いでステップS953に移行して、書込みデータ644のタグの値を判定する。この判定結果がタグがモニタデータFIFO書込みデータ発生回路60を表す場合には、ステップS961に移行する。
このステップS961では、書込データ644に付加されているタグを除去し、次いでステップS962に移行して、レジスタ50にセットされているページ番号よりページトップアドレスPTkが決まり、このページトップアドレスPTkとレコードポインタMRPとからアドレスPTk+MOF+MRPが算出され、算出したアドレスへモニタデータの書込みが行われる。

0059

次いで、ステップS963に移行して、レコードポインタMRPをインクリメントしてからステップS964に移行する。本実施形態ではステップS962の実施後にレコードポインタをインクリメントしているが、ステップS962の実施前にレコードポインタMRPをインクリメントしてもよい。
ステップS964では、レコードポインタMRPがレコードポインタ格納オフセットMRPOF以上(MRP≧MRPOF)であるか否かを判定し、MRP<MRPOF(false)であるときにはそのまま前記ステップS901へ戻り、MRP≧MRPOF(true)であるときにはステップS965に移行して、レコードポインタMRPをトップオフセットMOFに設定(MRP=MOF)してから前記ステップS901へ戻る。

0060

また、前記ステップS953の判定結果がタグの値がゲートパルスFIFO書込みデータ発生回路70aを表す場合には、ステップS971に移行して、書込データ644に付加されているタグを除去し、次いでステップS972に移行して、レジスタ50にセットされているページ番号よりページトップアドレスPTkが決まり、このページトップアドレスPTkとレコードポインタGRPaとからアドレスPTk+GOFa+GRPaが算出され、算出したアドレスへゲートパルスデータの書込みが行われる。

0061

次いで、ステップS973に移行して、レコードポインタGRPaをインクリメントしてからステップS974に移行する。この場合もステップS972の実施後にレコードポインタをインクリメントしているが、ステップS972の実施前にレコードポインタGRPaをインクリメントしてもよい。
ステップS974では、レコードポインタGRPaがレコードポインタ格納オフセットGRPOFa以上(GRPa≧GRPOFa)であるか否かを判定し、GRPa<GRPOFa(false)であるときにはそのまま前記ステップS911へ戻り、GRPa≧GRPOFa(true)であるときにはステップS975に移行して、レコードポインタGRPaをトップオフセットGOFaに設定(GRPa=GOFa)してから前記ステップS611へ戻る。これらステップS974およびS975の処理はゲートパルスa用領域をリングバッファとして使用するための処理である。

0062

同様に、ステップS953の判定結果がタグの値がゲートパルスFIFO書込みデータ発生回路70bを表す場合には、前記ステップS971〜S975と同様に、ゲートパルス書込データからタグを除去し、RAM95のアドレスPTk+GOFb+GRPbを算出し、算出したアドレスにゲートパルスbの書込データを書き込んでからゲートパルスデータb用領域をリングバッファとして使用するための処理を行ってから前記ステップS901へ戻る。

0063

さらに、ステップS953の判定結果がタグの値がゲートパルスFIFO書込みデータ発生回路70c(又は70d)を表す場合には、前記ステップS971〜S975と同様に、ゲートパルス書込データからタグを除去し、RAM95のアドレスPTk+GOFc+GRPc(又はPTk+GOFd+GRPd)を算出し、算出したアドレスにゲートパルスc(又はd)の書込データを書き込んでからゲートパルスデータc(又はd)用領域をリングバッファとして使用するための処理を行ってから前記ステップS901へ戻る。

0064

また、前記ステップS901の判定結果がレジスタ内容MNTOPEdly411がwrite_rpであるときには、ポインタ格納処理を行うものと判断してステップS11に移行し、モニタデータについてRAM95のアドレスPTk+MOF+MRPOFへレコードポインタMRPを書込んでからステップS912に移行する。
このステップS912では、ゲートパルスaについてRAM95のアドレスPTk+GOFa+GRPOFaへレコードポインタGRPaを書込んでからステップS913に移行する。

0065

このステップS913では、ゲートパルスbについてRAM95のアドレスPTk+GOFb+GRPOFbへレコードポインタGRPaを書込んでからステップS914に移行する。
このステップS914では、ゲートパルスcについてRAM95のアドレスPTk+GOFc+GRPOFcへレコードポインタGRPcを書込んでからステップS915に移行する。

0066

このステップS915では、ゲートパルスdについてRAM95のアドレスPTk+GOFd+GRPOFdへレコードポインタGRPdを書込んでからステップS901へ戻る。
また、ステップS901の判定結果がstopであるときには、ステップS921に移行して、A−FIFO81のフラグFIFOFG841が「有」であるか「空」であるかを判定する。この判定結果が、フラグFIFOFG841が「空」であるときにはそのままステップS901へ戻り、「有」であるときにはステップS922に移行する。

0067

このステップS922では、A−FIFO81から読出アドレスデータを読込み、次いでステップS923に移行して、RAM95のアドレスからデータを読込み、次いでステップS924に移行して、データをRD−FIFO82に書込んでから前記ステップS901へ戻る。
このように、上記実施形態によると、モニタデータがCPU21でデジタルデータに変換されてモニタデータFIFO書込みデータ発生回路60に格納されるとともに、ゲートパルスa〜dが直接ゲートパルスFIFO書込みデータ発生回路70a〜70dに一定サンプリング周期毎に書込まれる。

0068

モニタデータFIFO書込みデータ発生回路60では、図5のデータ書込処理を実行することにより、レジスタ40の内容MNTOPEが実行(run)となると、CPU21から出力されるCPU−WR信号がアクティブとなることにより、モニタデータをラッチし、データフラグへ「有」を出力する。
同様に、ゲートパルスFIFO書込みデータ発生回路70a〜70dでは、図6のデータ書込処理を実行することにより、1usのサンプリング周期毎にゲートパルス16点をラッチし、データフラグへ「有」を出力する。

0069

これに対して、FIFOアクセス回路75では、図8の書込処理を行うことにより、カウンタ751のカウント値がstep0からstep4までを一定間隔で繰り返すので、step0でモニタデータFIFO書込みデータ発生回路60のデータフラグ631が「有」であるときにモニタデータFIFO書込みデータ発生回路60から書込データを取り込み、この書込データにモニタデータを表すタグを先頭に付加して書込データ611としてWD−FIFOに書込む。

0070

次の、一定周期では、カウンタ751のカウント値がstep1となるので、ゲートパルスFIFO書込みデータ発生回路70aからデータフラグが「有」であるときに書込みデータ734aを取り込み、この書込みデータの先頭にゲートパルスaを表すタグを付加して書込データ611とし、この書込データ611をWD−FIFO76へ書込む。
同様に、残りの3周期で、ゲートパルスFOFO書込みデータ発生回路70b〜70cの書込データ734b〜734dをデータフラグが「有」であるときに取り込み、書込データ734b〜734dの先頭にゲートパルスb〜dを表すタグを付加して書込データ611としてWD−FIFO76へ書込む。

0071

このようにして、順次WD−FIFO76に書込データ611が格納されると、フラグFIFOFGが「有」となるので、RAMアクセス制御回路90で、図9の処理をおこなって書込データ644を読込み、タグの内容によって、モニタデータ、ゲートパルスデータa〜dの書込処理を行って、モニタ用RAM95にアドレス指定して書込む。
一方、故障検知信号111がCPU21に入力されると、RAMアクセス制御回路90で、A−FIFO81からの読出しアドレスデータoutを読込み、これに基づいてモニタ用RAM95から読出しデータinを読出してRD−FIFO82に書込み、このRD−FIFO82からデータバスに出力される。

0072

図10は、図2のRAMアクセス制御回路90へのアクセス要求とモニタ用RAM95への書込み能力との関係を説明する図である。
本実施形態では、半導体技術の進歩により、一般的にモニタ用LSI30の内外との入出力処理と比較し、モニタ用LSI内部でのデータ授受高速に行うことができるため、図10に示すように、CPUのバスサイクルは100nsに設定し、ゲートパルス書込データ発生回路70a〜70nのバスサイクルは1μsである。そして、FIFOアクセス回路75の処理サイクルは40nsであり、モニタ用RAM95のアクセスサイクルは200nsに設定されている。

0073

これを纏めると、書込データ発生側の要求に対する,FIFOアクセス回路75及びRAMアクセス制御回路90の処理能力は図11(a)及び(b)に示すようになる。図11(a)では、200us周期中のある10us間にモニタデータのバースト状の書込要求が集中した場合でもFIFOアクセス回路75では処理可能なことを示している。
以上により、WD−FIFO76のサイズ(深さ)を適切に容易することで、モニタデータとゲートパルスデータa〜nを取りこぼすことなく、モニタ用RAM95への格納処理を行うことができる。

0074

上記実施形態によると、市販メモリで一般的なシングルポートのメモリで、ハードウェアでゲートパルスのサンプリングと蓄積を行う場合に、メモリのデータバス幅が取得できるゲートパルス点数の制約となることを低減すると同時に、ハードウェアでサンプリングと蓄積を行うゲートパルスデートとソフトウェアで蓄積を行うモニタデータとを同じメモに格納することが可能となり、さらにハードウェアのサンプリングと蓄積動作のタイミングを考慮せずにモニタデータの蓄積処理を行うソフトウェアを作成することができる。

0075

また、本発明では、モニタデーやパルスデータの書込み用バッファを1つのFIFOで構成することができ、構成を簡易化することができる。すなわち、ゲートアレイやFPGAで提供される内蔵メモリ(RAMやFIFOメモリ等)は固定サイズであることが一般的である。FIFOの本数が多い場合、個々のFIFOに個別のサイズ(深さ)とすることは困難で、ゲートアレイやFPGAの内蔵メモリ(RAMやFIFOメモリ等)を無駄に使用することになる。本発明ではこの点を防止することができる。

0076

なお、上述した実施形態では、図7のステップ=0〜4は一定周期(例えば200ns)毎に変化する方法について説明したが、データフラグ631,731a〜731nが「有」の場合と「空」の場合とでステップ=0〜4が変化する周期を異ならせてもよく、例えば、データフラグ631,731a〜731nが「有」の場合にはステップ=0〜4が200ns毎に変化し、データフラグ631,731a〜731nが「空」の場合にはステップ=0〜4が100ns毎に変化するようにしてもよい。

0077

また、遅延回路41による遅延量は、モニタ用RAM95への格納要求の発生と格納要求の処理には時間差があることから、FIFO書込みデータ発生回路60、70a〜70nの格納要求がすべて処理されてから、MNTOPEがrunからstopに変化するように設定することができる。

0078

11…故障監視装置
21…CPU
30…モニタ用LSI
40、50…レジスタ
41…遅延回路
60…モニタデータFIFO書込みデータ発生回路
70a、70b、・・・、70n…ゲートパルスFIFO書込みデータ発生回路
75…FIFOアクセス回路
751…カウンタ
76…WD−FIFO(書込み用バッファ)
81…読出しアドレス用FIFO
82…読出しデータ用FIFO
90…RAMアクセス制御回路
95…モニタ用RAM
101a〜101n,102a〜102n…スイッチング素子
103a〜103n…スイッチングアーム
104…多相モータ

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