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技術 半導体集積回路及び半導体集積回路の電源制御方法

出願人 富士通株式会社
発明者 松原聡
出願日 2013年4月3日 (7年7ヶ月経過) 出願番号 2013-077833
公開日 2014年10月27日 (6年1ヶ月経過) 公開番号 2014-204230
状態 特許登録済
技術分野 半導体集積回路 論理回路II
主要キーワード 電源バイパスコンデンサ 平均化作用 負荷成分 電流コード 電流供給期間 パルス幅設定回路 電荷供給回路 マージン電圧
関連する未来課題
重要な関連分野

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図面 (17)

課題

クロック信号に同期したIRドロップを軽減する機能を備えた半導体集積回路を提供する。

解決手段

半導体集積回路は、第1の電源を供給されクロック信号に同期して動作するデジタル回路5と、クロック信号に同期して第2の電源からデジタル回路5に電荷を供給する電荷供給回路13とを含む。さらに、第1の電源をデジタル回路5に供給すると共に第2の電源からの電荷をデジタル回路に供給する電源線と、クロック信号に同期して第2の電源からデジタル回路5に所望の電流量電流を所望の帰還供給し、所望の電流量及び所望の期間の長さは電源線の電圧の変動の検出結果に基づいて調整される電荷供給回路13を備える。

概要

背景

近年はLSI(大規模集積回路)の多機能化に伴い、アナログ回路デジタル回路との両方を搭載した、ミックスドシグナルLSIが増えてきている。デジタル回路では、多く回路部分クロック信号に同期して動作するため、大規模回路ではクロック遷移タイミング大電流消費され、電源電圧接地電圧IRドロップが発生する。このIRドロップはクロック周波数に同期した高い周波数成分を含み、LSI内部の電源バイパスコンデンサ等では十分に軽減することができない。IRドロップは、アナログ回路の特性やデジタル回路のタイミングマージン等に悪影響を与える。

IRドロップ補正技術として、デジタル回路内に配線された複数のクロック信号線においてそれぞれ異なるスキューを持たせる手法がある。この手法では、クロック信号に同期した電流消費ピークがスキューにより分散され、IRドロップの最悪値を改善することができる。しかしながら、IRドロップにより電源電圧が降下することに変わりはなく、アナログ特性やタイミングマージンを大幅に改善することはできない。

またデジタル回路内のロジック回路の動作又は非動作を制御するイネーブル信号に着目し、電源回路からの電流供給量をイネーブル信号に応じて調整することにより、IRドロップを改善する手法もある。この手法により、ロジック回路の動作開始時や動作終了時の大きな電源電圧変動を安定化することは可能になるが、クロック周波数に同期した高周波成分を含むIRドロップには対応することができない。

概要

クロック信号に同期したIRドロップを軽減する機能を備えた半導体集積回路を提供する。半導体集積回路は、第1の電源を供給されクロック信号に同期して動作するデジタル回路5と、クロック信号に同期して第2の電源からデジタル回路5に電荷を供給する電荷供給回路13とを含む。さらに、第1の電源をデジタル回路5に供給すると共に第2の電源からの電荷をデジタル回路に供給する電源線と、クロック信号に同期して第2の電源からデジタル回路5に所望の電流量電流を所望の帰還供給し、所望の電流量及び所望の期間の長さは電源線の電圧の変動の検出結果に基づいて調整される電荷供給回路13を備える。

目的

なお遅延回路66は可変遅延回路であり、図9のグレイコード化回路62から供給されるパルス幅コードに応じた遅延時間を提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

第1の電源を供給されクロック信号に同期して動作するデジタル回路と、前記クロック信号に同期して第2の電源から前記デジタル回路に電荷を供給する電荷供給回路とを含むことを特徴とする半導体集積回路

請求項2

前記第1の電源を前記デジタル回路に供給すると共に前記第2の電源からの前記電荷を前記デジタル回路に供給する電源線を更に含み、前記電荷供給回路は、前記クロック信号に同期して前記第2の電源から前記デジタル回路に所望の電流量電流を所望の期間供給し、前記所望の電流量及び前記所望の期間の長さは、前記電源線の電圧の変動の検出結果に基づいて調整されることを特徴とする請求項1記載の半導体集積回路。

請求項3

前記電源線の電圧の変動を検出した検出結果を出力する電源電圧モニタ回路と、前記電源電圧モニタ回路の出力する検出結果に応じて信号値が変化する信号を生成する電流量調整回路と前記電源電圧モニタ回路の出力する検出結果に応じてパルス幅が変化するパルスを前記クロック信号に同期して生成するパルス生成回路と、を更に含み、前記電荷供給回路は、前記電流量調整回路からの前記信号と前記パルス生成回路からの前記パルスとに基づいて、前記信号値に応じた前記所望の電流量の電流を、前記パルス幅に応じた前記所望の期間、前記第2の電源から前記デジタル回路に供給することを特徴とする請求項2記載の半導体集積回路。

請求項4

前記電源電圧モニタ回路により出力される前記検出結果は、前記電源線の電圧の上側ピーク電圧と、前記電源線の電圧の下側ピーク電圧と、前記電源線の電圧の平均電圧を含むことを特徴とする請求項3記載の半導体集積回路。

請求項5

前記パルス生成回路は、前記上側ピーク電圧と前記平均電圧との差に応じて前記パルスの前記パルス幅を変化させることを特徴とする請求項4記載の半導体集積回路。

請求項6

前記電流量調整回路は、前記上側ピーク電圧と下側ピーク電圧との間の中間電圧と前記平均電圧との高低関係に応じて前記信号の前記信号値を変化させることを特徴とする請求項4又は5記載の半導体集積回路。

請求項7

前記パルス生成回路は、前記デジタル回路の直近に配置され、クロック源から直接又は前記デジタル回路のクロック信号線のうちクロック源に近い位置から前記クロック信号を受け取ることを特徴とする請求項1乃至6何れか一項記載の半導体集積回路。

請求項8

アナログ回路を更に含むことを特徴とする請求項1乃至7何れか一項記載の半導体集積回路。

請求項9

第1の電源を供給されるデジタル回路をクロック信号に同期して動作させ、前記クロック信号に同期して第2の電源から前記デジタル回路に電荷を供給する各段階を含むことを特徴とする半導体集積回路の電源制御方法

請求項10

前記電荷を供給する段階は、前記クロック信号に同期して前記第2の電源から前記デジタル回路に所望の電流量の電流を所望の期間供給し、前記第1の電源を前記デジタル回路に供給すると共に前記第2の電源からの前記電荷を前記デジタル回路に供給する電源線の電圧の変動を検出し、前記電圧の変動の検出結果に基づいて、前記所望の電流量及び前記所望の期間の長さを調整する各段階を更に含むことを特徴とする請求項9記載の半導体集積回路の電源制御方法。

技術分野

0001

本願開示は、半導体集積回路及び半導体集積回路の電源制御方法に関する。

背景技術

0002

近年はLSI(大規模集積回路)の多機能化に伴い、アナログ回路デジタル回路との両方を搭載した、ミックスドシグナルLSIが増えてきている。デジタル回路では、多く回路部分クロック信号に同期して動作するため、大規模回路ではクロック遷移タイミング大電流消費され、電源電圧接地電圧IRドロップが発生する。このIRドロップはクロック周波数に同期した高い周波数成分を含み、LSI内部の電源バイパスコンデンサ等では十分に軽減することができない。IRドロップは、アナログ回路の特性やデジタル回路のタイミングマージン等に悪影響を与える。

0003

IRドロップ補正技術として、デジタル回路内に配線された複数のクロック信号線においてそれぞれ異なるスキューを持たせる手法がある。この手法では、クロック信号に同期した電流消費ピークがスキューにより分散され、IRドロップの最悪値を改善することができる。しかしながら、IRドロップにより電源電圧が降下することに変わりはなく、アナログ特性やタイミングマージンを大幅に改善することはできない。

0004

またデジタル回路内のロジック回路の動作又は非動作を制御するイネーブル信号に着目し、電源回路からの電流供給量をイネーブル信号に応じて調整することにより、IRドロップを改善する手法もある。この手法により、ロジック回路の動作開始時や動作終了時の大きな電源電圧変動を安定化することは可能になるが、クロック周波数に同期した高周波成分を含むIRドロップには対応することができない。

先行技術

0005

特開平6−84357号公報
特開平11−219586号公報

発明が解決しようとする課題

0006

以上を鑑みると、クロック信号に同期したIRドロップを軽減する機能を備えた半導体集積回路が望まれる。

課題を解決するための手段

0007

半導体集積回路は、第1の電源を供給されクロック信号に同期して動作するデジタル回路と、前記クロック信号に同期して第2の電源から前記デジタル回路に電荷を供給する電荷供給回路とを含むことを特徴とする。

発明の効果

0008

少なくとも1つの実施例によれば、クロック信号に同期したIRドロップを軽減する機能を備えた半導体集積回路を提供できる。

図面の簡単な説明

0009

半導体集積回路の構成の一例を示す図である。
電荷供給回路からの電荷供給によるIRドロップの削減の様子を示す図である。
パルス生成回路によるパルス幅調整を説明するための図である。
電流量調整回路による電流量調整を説明するための図である。
電荷供給回路の構成の一例を示す図である。
平均電圧モニタ回路の構成の一例を示す図である。
平均電圧モニタ回路の構成の別の一例を示す図である。
ピーク電圧モニタ回路の上側ピーク検出部分の構成の一例を示す図である。
パルス生成回路一部であるパルス幅設定回路の構成の一例を示す図である。
パルス生成回路の一部であるパルス信号生成回路の構成の一例を示す図である。
図10のパルス信号生成回路の各信号の波形を示す図である。
電流量調整回路の一部である中間電圧生成回路の構成の一例を示す図である。
電流量調整回路の一部である電流コード生成回路の構成の一例を示す図である。
図1に示す電源電圧モニタ回路、パルス生成回路、電流量調整回路、電荷供給回路、及びタイミング生成回路を配置する位置の一例を示す図である。
図1に示す半導体集積回路のIRドロップ削減効果を調べるためのシミュレーションにおいて用いたLSI回路の構成図である。
図15の半導体集積回路の動作をシミュレーションした結果を示す図である。

実施例

0010

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

0011

図1は、半導体集積回路の構成の一例を示す図である。図1に示す半導体集積回路は、電源電圧モニタ回路10、パルス生成回路11、電流量調整回路12、電荷供給回路13、タイミング生成回路14、第1の電源線15、第2の電源線16、デジタル回路5、及びアナログ回路6を含む。図1に示す半導体集積回路は、デジタル回路とアナログ回路とが同一の半導体基板上に混載されたものである。なお図1及び以降の同様の図において、各ボックスで示される各回路ブロックと他の回路ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路ブロックは、他のブロックと物理的にある程度分離された1つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の1つの機能を示したものであってもよい。

0012

デジタル回路5は、第1の電源線15から第1の電源(例えば電源電圧1V)を供給され、クロック信号に同期して動作する。デジタル回路5では、多く回路部分がクロック信号に同期して動作するため、クロックの遷移タイミングで大電流が消費され、第1の電源のみを用いたのでは、電源電圧(第1の電源線15での電圧)や接地電圧にIRドロップが発生する。このIRドロップは、アナログ回路6の特性やデジタル回路5のタイミングマージン等に悪影響を与え、回路の誤動作の原因となる。なおアナログ回路6は、デジタル回路5と同一の基板上に設けられており、デジタル回路5に起因する電源電圧や接地電圧の変動の影響を受ける。

0013

上記のIRドロップを軽減するために、電荷供給回路13は、クロック信号に同期して第2の電源線16を介して第2の電源(例えば電源電圧3V)からデジタル回路5に電荷を供給する。具体的には、電荷供給回路13は、クロック信号に同期して第2の電源からデジタル回路5に所望の電流量の電流を所望の期間供給する。なお第1の電源の電圧よりも、第2の電源の電圧が高くてよい。より具体的には、電荷供給回路13における電圧降下分を考慮して、第2の電源から第1の電源線15に印加できる電圧が、少なくとも第1の電源の電圧と等しいかそれ以上であることが好ましい。

0014

前述のように、クロック信号に同期してデジタル回路5が電流を消費することにより、第1の電源線15にIRドロップが発生し、デジタル回路5への第1の電源からの印加電圧が低下してしまう。このため、デジタル回路5の内部で本来HIGHレベル引き上げられるはずの信号線において、電荷が不足してHIGHレベルまで十分に迅速に電圧が立ち上がらない。そこで、この電流消費のタイミングと同一のタイミングで、第2の電源から電荷供給回路13を介して電流をデジタル回路5に供給することで、デジタル回路5内部で不足となる電荷を補充する。言葉換えて言えば、IRドロップにより第1の電源線15の電圧が低下するタイミングで、第2の電源を第1の電源線15に接続することにより、第1の電源線15の電圧を上昇させる。これにより、第1の電源線15の電圧が理想的には所望の電圧値(1V)に戻り、デジタル回路5のタイミングマージンへの影響をなくすことができる。またアナログ回路6の特性への影響を無くすことができる。

0015

第1の電源線15は、第1の電源をデジタル回路5に供給すると共に、第2の電源からの電荷をデジタル回路5に供給する電源線である。前述のように、電荷供給回路13は、クロック信号に同期して第2の電源からデジタル回路5に所望の電流量の電流を所望の期間供給するが、この所望の電流量及び所望の期間の長さは、第1の電源線15の電圧の変動の検出結果に基づいて調整される。

0016

電源電圧モニタ回路10は、第1の電源線15の電圧の変動を検出した検出結果を出力する。電流量調整回路12は、電源電圧モニタ回路10の出力する検出結果に応じて信号値が変化する信号を生成する。この信号は、例えばデジタル的に信号値を表現するコード信号であってよい。パルス生成回路11は、電源電圧モニタ回路10の出力する検出結果に応じてパルス幅が変化するパルスをクロック信号に同期して生成する。タイミング生成回路14は、パルス生成回路11と電流量調整回路12とがそれぞれの動作をするために用いるタイミング信号をクロック信号に基づいて生成し、生成したタイミング信号をパルス生成回路11と電流量調整回路12とに供給する。

0017

電荷供給回路13は、電流量調整回路12からの信号とパルス生成回路11からのパルスとに基づいて、上記信号値に応じた所望の電流量の電流を、上記パルス幅に応じた所望の期間、第2の電源からデジタル回路5に供給する。これにより、デジタル回路5の電流消費によるIRドロップの期間と同一の期間、デジタル回路5の電流消費によるIRドロップで不足する電荷量に相当する量の電荷を、デジタル回路5に供給することができる。

0018

電源電圧モニタ回路10は、平均電圧モニタ回路10Aとピーク電圧モニタ回路10Bとを含む。平均電圧モニタ回路10Aは、第1の電源線15の電圧の平均電圧を検出し、検出した電圧を検出結果として出力する。ピーク電圧モニタ回路10Bは、第1の電源線15の電圧の上側ピーク電圧と第1の電源線15の電圧の下側ピーク電圧とを検出し、検出した電圧を検出結果として出力する。

0019

図2は、電荷供給回路13からの電荷供給によるIRドロップの削減の様子を示す図である。図2において、横軸は時間を示し、縦軸は電圧を示す。図2(a)は電源電圧(第1の電源線15の電圧)を示し、図2(b)はパルス生成回路11の出力するパルスを示し、図2(c)はクロック信号を示す。第1の電源線15の電圧波形21は、電荷供給回路13による電荷供給がない場合のIRドロップ波形を示す。図2(a)及び図2(c)に示されるように、このIRドロップは、クロック信号の各パルスの立ち上がりの直後に発生する。

0020

図2(b)に示すパルス信号においては、LOW期間が着目パルス期間となる。即ち、パルス生成回路11が生成するLOWパルスのパルス幅が、電荷供給回路13の電荷供給期間(電流供給期間)となる。図2(a)に示す電圧波形22は、パルス生成回路11の生成するLOWパルスの期間、電荷供給回路13が供給する電荷により第1の電源線15の電圧が上昇する分を示したものである。更に、電圧波形23は、電圧波形21と電圧波形22とを加算したものであり、電荷供給回路13による電荷供給によりIRドロップが軽減された後の第1の電源線15の電圧を示す。このように、電荷供給回路13による電荷供給により、IRドロップを削減することができる。

0021

図3は、パルス生成回路11によるパルス幅調整を説明するための図である。パルス生成回路11によりパルス幅調整することにより、電荷供給回路13による電荷供給期間(電流供給期間)を調整することができる。図3(a)乃至(c)において、横軸は時間、縦軸は電圧を示し、各波形は第1の電源線15の電圧波形を示す。

0022

図3(a)において、電圧波形31は、電荷供給回路13による電荷供給がない場合のIRドロップ波形を示す。電圧波形32は、パルス生成回路11の生成するLOWパルスの期間、電荷供給回路13が供給する電荷により第1の電源線15の電圧が上昇する分を示す。更に、電圧波形33は、電圧波形31と電圧波形32とを加算したものであり、電荷供給回路13による電荷供給後の第1の電源線15の電圧を示す。図3(a)に示す状態では、電荷供給回路13の電荷供給期間(パルス生成回路11のLOWパルスの期間)が短すぎるため、IRドロップの電圧降下量に等しい振幅のパルス(負のパルス)が、IRドロップの後半部分において残ってしまっている。この場合、第1の電源線15の上側ピーク電圧と平均電圧とを検出すると、上側ピーク電圧が平均電圧より若干高くなっている。

0023

図3(c)において、電圧波形37は、電荷供給回路13による電荷供給がない場合のIRドロップ波形を示す。電圧波形38は、パルス生成回路11の生成するLOWパルスの期間、電荷供給回路13が供給する電荷により第1の電源線15の電圧が上昇する分を示す。更に、電圧波形39は、電圧波形37と電圧波形38とを加算したものであり、電荷供給回路13による電荷供給後の第1の電源線15の電圧を示す。図3(c)に示す状態では、電荷供給回路13の電荷供給期間(パルス生成回路11のLOWパルスの期間)が長すぎるため、電荷供給による電圧上昇量に等しい振幅のパルス(正のパルス)が、IRドロップの終了後に現れてしまう。この場合、第1の電源線15の上側ピーク電圧と平均電圧とを検出すると、上側ピーク電圧が平均電圧よりも十分に高くなっている。

0024

図3(b)において、電圧波形34は、電荷供給回路13による電荷供給がない場合のIRドロップ波形を示す。電圧波形35は、パルス生成回路11の生成するLOWパルスの期間、電荷供給回路13が供給する電荷により第1の電源線15の電圧が上昇する分を示す。更に、電圧波形36は、電圧波形34と電圧波形35とを加算したものであり、電荷供給回路13による電荷供給後の第1の電源線15の電圧を示す。図3(b)に示す状態では、電荷供給回路13の電荷供給期間(パルス生成回路11のLOWパルスの期間)がIRドロップの期間と略同一であり、電荷供給による電圧上昇量に等しい振幅のパルス(正のパルス)が、IRドロップの終了後に現れてしまう。この場合、第1の電源線15の上側ピーク電圧と平均電圧とを検出すると、上側ピーク電圧と平均電圧との差は殆どなくなっている。

0025

上記のように、電荷供給期間が短すぎる場合、長すぎる場合、及び丁度よい場合の各場合において、上側ピーク電圧と平均電圧との差が異なっている。従って、図1に示すパルス生成回路11が、上側ピーク電圧と平均電圧との差に応じてパルスのパルス幅を変化させることにより、適切な電荷供給期間を実現することができる。具体的には、平均電圧に適度のマージンΔVを加えた電圧よりも上側ピーク電圧が高い場合に、パルス幅を減少させ、それ以外の場合にはパルス幅を増加させるようなパルス幅調整を行えばよい。

0026

図4は、電流量調整回路12による電流量調整を説明するための図である。電流量調整回路12により電流量調整することにより、電荷供給回路13による電荷供給量(電流供給量)を調整することができる。図4(a)乃至(c)において、横軸は時間、縦軸は電圧を示し、各波形は電荷供給後(即ちIRドロップ削減処理後)の第1の電源線15の電圧波形を示す。

0027

図4(a)に示すIRドロップ削減処理後の電圧波形では、電荷供給量が多すぎたために、正のパルスが第1の電源線15の電圧に現れてしまっている。この場合、上側ピーク電圧と下側ピーク電圧との間の中間電圧が、平均電圧よりも高くなっている。

0028

図4(c)に示すIRドロップ削減処理後の電圧波形では、電荷供給量が少なすぎたために、負のパルスが第1の電源線15の電圧に残ってしまっている。この場合、上側ピーク電圧と下側ピーク電圧との間の中間電圧が、平均電圧よりも低くなっている。

0029

図4(c)に示すIRドロップ削減処理後の電圧波形では、電荷供給量が丁度よいために、第1の電源線15の電圧は略フラットな状態(略変動がない状態)になっている。この場合、上側ピーク電圧と下側ピーク電圧との間の中間電圧が、平均電圧と略同等となっている。

0030

上記のように、電荷供給量が多すぎる場合、少なすぎる場合、及び丁度よい場合の各場合において、上側ピーク電圧と下側ピーク電圧との間の中間電圧と平均電圧との高低関係が異なっている。従って、図1に示す電流量調整回路12が、上側ピーク電圧と下側ピーク電圧との間の中間電圧と平均電圧との高低関係に応じて出力信号の信号値を変化させることにより、適切な電荷供給量を実現することができる。上側ピーク電圧と下側ピーク電圧との間の中間電圧が平均電圧よりも高いときには電荷供給量を減少させ、上側ピーク電圧と下側ピーク電圧との間の中間電圧が平均電圧よりも低いときには電荷供給量を増加させればよい。

0031

図5は、電荷供給回路13の構成の一例を示す図である。図5の電荷供給回路13は、NMOSトランジスタ41及び42、NMOSトランジスタ43−1乃至43−N、NMOSトランジスタ44−1乃至44−N、及びPMOSトランジスタ45乃至47を含む。NMOSトランジスタ41及び42には、所定の電流量の電流が電流バイアスとして流れる。NMOSトランジスタ42とNMOSトランジスタ43−1乃至43−Nとは、カレントミラー回路の構成となっている。NMOSトランジスタ42を流れる電流バイアスの電流量に対応する電流量の電流が、NMOSトランジスタ43−1乃至43−Nのそれぞれを流れる。例えばNMOSトランジスタ42のサイズとNMOSトランジスタ43−1のサイズとが等しい場合、NMOSトランジスタ42を流れる電流バイアスの電流量に等しい電流量の電流がNMOSトランジスタ43−1を流れる。また例えばサイズが2倍であれば2倍の電流が流れ、サイズが4倍であれば4倍の電流が流れる。

0032

NMOSトランジスタ44−1乃至44−Nのゲートにはそれぞれ、N個の電流コードが印加される。NMOSトランジスタ44−1乃至44−Nにそれぞれ直列に接続されるNMOSトランジスタ43−1乃至43−Nのサイズを、NMOSトランジスタ42のサイズの1倍、2倍、4倍、・・・、2N倍としてよい。この場合、上記のN個の電流コードで表わされる2進数の大きさに相当する量の合計電流を、NMOSトランジスタ43−1乃至43−Nに流すことができる。

0033

上記の合計電流がPMOSトランジスタ45に流れ、その電流量に等しい量の電流がPMOSトランジスタ46に流れる。これにより、N個の電流コードにより指定した量の電流を、PMOSトランジスタ46から第1の電源線15を介してデジタル回路5に供給することができる。なお、PMOSトランジスタ46に直列に接続されたPMOSトランジスタ47のゲートには、パルス生成回路11からのパルスが印加されている。このパルスにより、PMOSトランジスタ47が、クロック信号に同期して導通及び非導通を繰り返す。

0034

図6は、平均電圧モニタ回路10Aの構成の一例を示す図である。図6に示す平均電圧モニタ回路10Aは、抵抗素子50及び容量素子51を含む。図1に示す第1の電源線15の電圧を入力電圧として、抵抗素子50を介して容量素子51に電荷が蓄えられる。容量素子51による平均化作用により、細かな電圧変動分が取り除かれ、入力電源電圧の平均電圧が出力される。

0035

図7は、平均電圧モニタ回路10Aの構成の別の一例を示す図である。図7において、図6と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図7に示す平均電圧モニタ回路10Aは、抵抗素子50及び容量素子51に加え、更に演算増幅器52を含む。演算増幅器52をボルテージフォロワとして用いることで、電圧平均値を供給する先の入力インピーダンスの影響を受けず、入力電圧に対する適切な平均電圧を検出することができる。

0036

図8は、ピーク電圧モニタ回路10Bの上側ピーク検出部分の構成の一例を示す図である。図8に示す回路は、ダイオード53、PMOSトランジスタ54、NMOSトランジスタ55、容量素子56、及び演算増幅器57を含む。図1に示す第1の電源線15の電圧を入力電圧として、ダイオード53及びPMOSトランジスタ54を介して容量素子56に電荷が蓄えられる。入力電圧が、容量素子56の端子間電圧とダイオード53の閾値電圧との和以下であれば、容量素子56の端子間電圧はそのまま維持される。入力電圧が、容量素子56の端子間電圧とダイオード53の閾値電圧との和以下になると、容量素子56は入力電圧に応じた電圧まで充電される。これにより、入力電圧の上側ピーク電圧(上限電圧)に応じた電圧が容量素子56に保持されることになる。なおリセットをHIGHにすることにより、NMOSトランジスタ55を導通して容量素子56を完全に放電させ、初期化することができる。また演算増幅器57をボルテージフォロワとして用いることで、上側ピーク電圧を供給する先の入力インピーダンスの影響を受けず、適切な上側ピーク電圧を検出することができる。

0037

なお下側ピーク電圧も、図8と同様の回路構成により、検出することができる。但し、容量素子56の一端は接地電位ではなくHIGH側の電源電位に接続し、ダイオード53の向きは図8とは逆に入力側がカソードとなるようにすればよい。またリセット時に容量素子56を接続するのは接地電位ではなく、HIGH側の電源電位とすればよい。

0038

図9は、パルス生成回路11の一部であるパルス幅設定回路の構成の一例を示す図である。図10は、パルス生成回路11の一部であるパルス信号生成回路の構成の一例を示す図である。

0039

図9に示すパルス幅設定回路は、コンパレータ60、同期式アップダウンカウンタ61、及びグレイコード化回路62を含む。コンパレータ60は、ピーク電圧モニタ回路10Bからの上側ピーク電圧と平均電圧モニタ回路10Aからの平均電圧を受け取る。なおコンパレータ60には、マージン電圧ΔV分の上乗せがされている。従ってコンパレータ60は、平均電圧にマージンΔVを加えた電圧よりも上側ピーク電圧が高い場合にHIGHを出力し、平均電圧にマージンΔVを加えた電圧よりも上側ピーク電圧が低い場合にLOWを出力する。

0040

同期式アップダウンカウンタ61は、コンパレータ60の出力がHIGHのとき、クロック信号を64分周した64分周クロックCLK64に同期してカウントダウンする。また同期式アップダウンカウンタ61は、コンパレータ60の出力がLOWのとき、64分周クロックCLK64に同期してカウントアップする。なおコンパレータ60も、64分周クロックCLK64をトリガとして動作する同期式のコンパレータであってよい。

0041

64分周クロックCLK64に同期して動作するグレイコード化回路62は、同期式アップダウンカウンタ61の出力するカウント値をグレイコードに変換する。得られたグレイコードは、パルス幅コードとして図10のパルス信号生成回路に供給される。このようにして、クロック信号の64サイクルに1回、パルス幅コードが更新される。なお64分周クロックCLK64は、図1に示すタイミング生成回路14により生成される。

0042

図10のパルス信号生成回路は、バッファ63、遅延回路64、バッファ65、遅延回路66、インバータ67、及びNAND回路68を含む。まず遅延回路64により、入力されたクロック信号Aを遅延させる。この遅延後のクロック信号Bと、この遅延後のクロック信号Bを遅延回路66により遅延させ更にインバータ67により反転した信号CとをNAND回路68に入力することで、遅延回路66の遅延時間に相当するパルス幅のLOWパルス信号Dを生成する。なお遅延回路66は可変遅延回路であり、図9のグレイコード化回路62から供給されるパルス幅コードに応じた遅延時間を提供する。

0043

図11は、図10のパルス信号生成回路の各信号の波形を示す図である。図11に示されるように、クロック信号Aを遅延回路64の遅延時間D1だけ遅延させることにより、遅延後のクロック信号Bが得られる。この遅延後のクロック信号Bを遅延回路66の遅延時間D2だけ遅延させ更に論理反転することにより、信号Cが得られる。最後に、遅延後のクロック信号Bと信号CとのNAND論理を求めることにより、遅延時間D2に等しいパルス幅を有するLOWパルス信号Dが得られる。このLOWパルス信号Dは、クロック信号Aに対して遅延を有しながら同期している。LOWパルス信号Dは、図5に示すパルス生成回路11のPMOSトランジスタ47のゲートに印加される。

0044

図9の回路において、コンパレータ60の出力がHIGHのとき、同期式アップダウンカウンタ61はカウントダウンし、パルス幅コードの示すパルス幅は短くなる。またコンパレータ60の出力がLOWのとき、同期式アップダウンカウンタ61はカウントアップし、パルス幅コードの示すパルス幅は長くなる。また図10の回路により、パルス幅コードの示すパルス幅を有するLOWパルス信号が生成される。このような構成のパルス生成回路11により、パルス信号を生成し、平均電圧にマージンΔVを加えた電圧よりも上側ピーク電圧が高い場合にパルス幅を減少させ、それ以外の場合にはパルス幅を増加させることが可能となる。

0045

図12は、電流量調整回路12の一部である中間電圧生成回路の構成の一例を示す図である。図13は、電流量調整回路12の一部である電流コード生成回路の構成の一例を示す図である。

0046

図12に示す中間電圧生成回路は、抵抗素子70及び71を含む。抵抗素子70及び71は、直列に接続され、互いに等しい抵抗値Rを有する。従って直列接続された抵抗素子70及び71の一端に上側ピーク電圧を印加し、他端に下側ピーク電圧を印加することにより、抵抗素子70と71との間の接続点には、上側ピーク電圧と下側ピーク電圧との間の中間電圧が生成される。

0047

図13に示す電流コード生成回路は、コンパレータ72、同期式アップダウンカウンタ73、及びグレイコード化回路74を含む。コンパレータ72は、図12の中間電圧生成回路からの中間電圧と平均電圧モニタ回路10Aからの平均電圧を受け取る。コンパレータ72は、平均電圧よりも中間電圧が高い場合にHIGHを出力し、平均電圧よりも中間電圧が低い場合にLOWを出力する。

0048

同期式アップダウンカウンタ73は、コンパレータ72の出力がHIGHのとき、クロック信号を1024分周した1024分周クロックCLK1Kに同期してカウントダウンする。また同期式アップダウンカウンタ73は、コンパレータ72の出力がLOWのとき、1024分周クロックCLK1Kに同期してカウントアップする。なおコンパレータ72も、1024分周クロックCLK1Kをトリガとして動作する同期式のコンパレータであってよい。

0049

1024分周クロックCLK1Kに同期して動作するグレイコード化回路74は、同期式アップダウンカウンタ73の出力するカウント値をグレイコードに変換する。得られたグレイコードは、電流コードとして図5に示される電荷供給回路13にNビットの電流コードとして供給される。このようにして、クロック信号の1024サイクルに1回、電流コードが更新される。なお1024分周クロックCLK1Kは、図1に示すタイミング生成回路14により生成される。

0050

図13の回路において、コンパレータ72の出力がHIGHのとき、同期式アップダウンカウンタ73はカウントダウンし、電流コードの示す電流量は少なくなる。またコンパレータ72の出力がLOWのとき、同期式アップダウンカウンタ73はカウントアップし、電流コードの示す電流量は多くなる。このようにして調整される電流コードの示す電流量を有する電流が、図5の電荷供給回路13により生成される。この構成により、適切な電荷供給量を実現することが可能となる。

0051

なお図13の電流コード生成回路は1024分周のクロックに同期して動作し、元のクロック信号の1024サイクルに1回、電流量が更新される。また図9のパルス幅設定回路は64分周のクロックに同期して動作し、元のクロック信号の64サイクルに1回、パルス幅が更新される。このようにして、それぞれ異なる更新サイクルを有するフィードバック制御により、電流量とパルス幅とが更新される。なおこの例では、パルス幅を短いサイクルで制御し且つ電流量を長いサイクルで制御しているが、それとは逆に、パルス幅を長いサイクルで制御し且つ電流量を短いサイクルで制御してもよい。それぞれ異なる更新サイクルでフィードバック制御することにより、一方の変量を十分に収束させてから、他方の変量を収束させることができるので、安定した制御を実現することができる。

0052

図14は、図1に示す電源電圧モニタ回路10、パルス生成回路11、電流量調整回路12、電荷供給回路13、及びタイミング生成回路14(以降、これらの回路を纏めてIRドロップ削減回路と呼ぶ)を配置する位置の一例を示す図である。図14に示されるように、IRドロップ削減回路82(特にクロック信号に基づいてパルスを生成するパルス生成回路11)は、デジタル回路80の直近に配置され、クロック源84から直接にクロック信号を受け取ってよい。また或いはIRドロップ削減回路83(特にクロック信号に基づいてパルスを生成するパルス生成回路11)は、デジタル回路81の直近に配置され、デジタル回路81のクロック信号線のうちクロック源85に近い位置からクロック信号を受け取ってよい。このような配置とすることにより、電荷供給回路13の電荷供給開始タイミング(即ちパルス生成回路11の生成するパルスの立ち上がりのタイミング)を、IRドロップの開始タイミングに合わせることが容易となる。なおこのタイミング合わせのためには、図10の遅延回路64として、適切な遅延時間のものを設計時に選択しておけばよい。

0053

また図14に示されるように、互いに周波数が異なる複数のクロック信号に対応して、クロック源84からのクロックを用いるドメインと、クロック源85からのクロックを用いるドメインとの複数のドメインが存在する場合がある。この場合、それぞれのドメインにおいて、それぞれ別個のIRドロップ削減回路82及び83を設けてよい。

0054

図15は、図1に示す半導体集積回路のIRドロップ削減効果を調べるためのシミュレーションにおいて用いたLSI回路の構成図を示す。図15に示すLSI回路は、電源回路90、PCB(PrintedCircuit Board)負荷91、ピーク電圧モニタ92、平均電圧モニタ93、パルス幅調整回路94、電流量調整回路95、電荷供給回路96、分周器97、及びロジック回路98を含む。ピーク電圧モニタ92、平均電圧モニタ93、パルス幅調整回路94、電流量調整回路95、及び電荷供給回路96は、図1のピーク電圧モニタ回路10B、平均電圧モニタ回路10A、パルス生成回路11、電流量調整回路12、及び電荷供給回路13に相当する。PCB(Printed Circuit Board)負荷91は、LSIが搭載される回路基板上の電源線を含めた電源線の負荷成分抵抗インダクタンスキャパシタンス等)を表わしたものである。ロジック回路98は図1に示すデジタル回路5に相当する。分周器97は図1に示すタイミング生成回路14に相当する。この分周器97が、クロック信号に基づいて、64分周クロック信号CLK64及び1024分周クロック信号CLK1Kを生成する。64分周クロック信号CLK64は、ピーク電圧モニタ92とパルス幅調整回路94とに供給される。

0055

ピーク電圧モニタ92は、上側ピーク電圧VPKUと下側ピーク電圧VPKLを生成する。平均電圧モニタ93は、平均電圧VAVGを生成する。パルス幅調整回路94は、上側ピーク電圧VPKUと平均電圧VAVGとに基づいて、前述のパルス生成回路11と同様に所望のパルス幅を有するパルスを生成する。電流量調整回路95は、上側ピーク電圧VPKUと、下側ピーク電圧VPKLと、平均電圧VAVGとに基づいて、前述の電流量調整回路12と同様に電流コードを生成する。

0056

図16は、図15の半導体集積回路の動作をシミュレーションした結果を示す図である。図16(a)乃至(d)において、横軸は時間、縦軸はロジック回路98に入力される電源電圧を示す。図16(a)は、電荷供給が行われない初期状態を示し、上側ピークから下側ピーク迄で100mV電圧変動が発生している。図16(b)は、パルス幅調整中の状態を示し、図3(a)に模式的に示した電圧波形33に類似の波形が観測されている。図16(c)は、パルス幅調整終了の状態を示し、図3(b)に模式的に示した電圧波形36に類似の波形が観測されている。図16(d)は、電流量調整終了時の状態を示し、図4(b)に模式的に示した電圧波形に類似の波形が観測されており、IRドロップが殆ど解消されている。このシミュレーション結果から、図1の半導体集積回路におけるIRドロップ削減機能が極めて有効であることが分かる。

0057

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

0058

5デジタル回路
6アナログ回路
10電源電圧モニタ回路
10A平均電圧モニタ回路
10Bピーク電圧モニタ回路
11パルス生成回路
12電流量調整回路
13電荷供給回路
14タイミング生成回路
15 第1の電源線
16 第2の電源線

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