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技術 トランジスタの製造方法

出願人 三星電子株式会社
発明者 粱正煥
出願日 2014年7月25日 (5年11ヶ月経過) 出願番号 2014-151987
公開日 2014年10月23日 (5年8ヶ月経過) 公開番号 2014-199952
状態 特許登録済
技術分野 薄膜トランジスタ 絶縁ゲート型電界効果トランジスタ
主要キーワード シリコン構造物 結果グラフ 誘導層 格子特性 トリゲート 変形層 電流漏洩 ドレーン層
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2014年10月23日)のものです。
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図面 (12)

課題

ゲートチャンネル部との接触面を増大させ電流損失を減らし、チャンネルを形成する半導体層格子特性を変化させ電子移動度を向上させることができるトランジスタの製造方法を提供すること、及び、ゲートと接触する面積が増大され、半導体層の格子特性も向上されてチャンネル部内の電子の流れを改善し、電力消耗も減らすことができるトランジスタの製造方法を提供することを目的とする。

解決手段

半導体基板上に第1半導体層及び第1半導体層と異なる格子定数結晶構造を有する第2半導体層を順次形成する段階と、第2半導体層及び第1半導体層をエッチングして格子定数の差によって第1半導体層の結晶構造が変形された変形結晶構造を有し、直線状の第1半導体パターンを形成する段階と、第1半導体パターン上に第1半導体層と同一な結晶構造を有する第3半導体層を形成する段階とを含む。

概要

背景

現在まで、半導体産業は技術的/産業的に量的及び質的な向上を達成してきた。その核心技術は、半導体トランジスタの小型化及び集積化技術である。半導体トランジスタの小型化及び集積化技術は、半導体素子を構成する構造物の小型化によって達成される。半導体素子が小型化されるにつれて、単位チップ内により多くの素子集積することができ、素子を通過する電子の通過時間を減らすことにより、素子の処理速度を向上させることができる。又、半導体素子内で移動する電子の量を減少させて素子の消費電力を低減することができる。

半導体素子の高集積化高速化、低電力化は、即ち半導体の性能向上を意味するものである。過去1971年、最少線幅が10μm程度であったトランジスタから、1997年には最少線幅が0.25μm程度であるトランジスタ、2003年には最少線幅が90nm程度であるトランジスタ時代まで期待することができるようになった。半導体電子素子の小型化技術は、過去30年間、そのサイズにおいて約50倍程度、その集積度においては約10000倍程度、そしてチップの速度においては約1000倍程度の向上を達成することができた。現在、約90nmの線幅を有するトランジスタに対する研究が進行されており、約65nm程度の線幅を有するトランジスタに対する研究も進行されている。

従来の0.13μmの半導体製造工程では、200mmのウエハーに70nm程度の幅を有するゲートを形成した。しかし、90nmの半導体製造工程では、300mmのウエハーに50nm程度の線幅を有するゲートを形成することができる。更に、65nmの半導体製造工程では、300mm以上のウエハーに35nm程度の線幅を有するゲートの形成が可能であると予想されている。

前記90nmの半導体製造工程では、従来の0.13μmの半導体工程と比較して多くの改善が達成された。1.2nmのゲート酸化膜、50nmのゲート及び変形シリコン技術等が基盤になって高速及び低電力のトランジスタを製作することができるのみならず、300mmのウエハーを用いることができるので、製造単価を低減することができる。このような傾向は継続されて、半導体技術の発展無限であると予測されている。しかし、半導体技術の飛躍的な発展にもかかわらず、チップを構成する基本素子であるトランジスタ構造は、MOSFET(Metal Oxide Silicon Field Effect Transistor)構造を維持している。即ち、電子を粒子として取り扱って、漂流拡散(drift diffusion)による運動方程式により記述される基本動作原理は、半導体素子が50倍以上縮小されてきたにもかかわらず、変化していない。即ち、MOSFET技術は、素子の縮小化技術の基本的な基盤とも言うことができる。

前記MOSFET技術は、最少線幅0.1μmまでは無理なく延長されると展望されている。しかし、0.1μm以下のナノ級MOSFET技術においては、克服すべき多くの製造工程技術の障害がある。又、最少線幅10nm水準の空間では物理学的な観点において、電子の量子力学的原理による運動効果が大きく現れるので、電子を単に独立的な荷電粒子として取り扱った過去の原理に基づくトランジスタは動作することができなくなる。

このような問題点を解決するために、ナノ級素子の製作工程技術の確立に基づいた時間的な観点で二つの解決方案提示された。

第1に、現在のMOSFET技術の延長線上で短チャンネル効果量子効果による不作用を極小化させることにより解決する方法と、第2に、古典的MOSFET動作を脱皮した量子力学的動作原理を有するナノ新素子で代替する方法である。

0.1μm以下スケールのCMOS技術は、1)有限空乏層(space charge layer)、2)トンネルリング、3)ドーピング不均一性問題のために、その有用性がまだ不透明である。又、素子製造技術上の障害要因としては、1)lithography、2)gate oxide film、3)shallow source/drain extension、4)halo pocket/retrograde well形成技術等がある。

このような問題点を解決するための方案として、1)誘電率が大きく、SiO2を代替することができるゲート酸化膜、2)ゲート遅延(gate delay)を向上させることができる技術、3)ゲート酸化膜とチャンネルとの間の表面散乱を縮小して電子移動度(electron mobility)を増加させて高い駆動電流を維持させる技術が研究されているが、現在まで特別な結果はない。

しかし、90nmの半導体製造工程において、前述した問題の一部を解決する方法として、半導体素子に変形シリコン技術(strained silicon technology)を用いることがある。

図1は、従来の半導体素子に変形シリコンを適用して電子移動度が増大する現象を説明するためのグラフである。図1は、インテル(Intel)社が行った変形シリコン(strained Si)半導体の試験結果グラフである。図1において、縦軸は電子の有効移動度(effective mobility)を意味し、横軸は垂直有効領域(vertical effective field)を意味する。

図1を参照すると、一般的なシリコン半導体を用いた場合(10)、15%程度のシリコンゲルマニウムを用いてシリコンを変形した場合(15)、20%程度のシリコン−ゲルマニウムを用いてシリコンを変形した場合(16)が図示されている。

一般に、半導体素子は500〜600K(V/Cm)領域で用いられる。この際、一般のシリコン半導体(10)は、約270(cm2/V°s)の電子移動値を示す。これに対して、15%程度のシリコン−ゲルマニウムを用いてシリコンを変形した場合(15)には約450(cm2/V°s)の電子移動値を示し、20%程度のシリコン−ゲルマニウムを用いてシリコンを変形した場合(16)には480(cm2/V°s)の電子移動値を示す。

図1に示したように、約17%程度のゲルマニウム原子濃度を有するシリコン−ゲルマニウムエピタキシャル層を用いて活性シリコン層上に変形(strain)を導入すると、電子移動度を70%以上に改善することができる。しかし、図1は、2次元的な観点で半導体素子を試験したグラフであり、まだトランジスタに変形シリコン(strained Si)を3次元的に整合(match)する製造技術は開発されていない。

現在までは、2次元的に半導体素子に変形シリコン(strained Si)を用いてトランジスタの速度を向上させる研究が公知された程度である。究極的にトランジスタの集積度と速度を向上させるために、スケールを減らすか、3次元的に半導体素子を適用しなければならない。しかし、100nm以下での集積回路工程用形状描写技術がまだ確保されなかったため、素子のスケールを減らすのには限界がある。従って、スケールを減らすことよりも3次元的な素子を適用する技術が更に適合すると展望されている。しかし、チャンネル幅が90nm以下では、短チャンネル効果(Short Channel Effect)とゲート酸化膜を通じた漏洩電流が発生する問題がある。ここで、短チャンネル効果とは、高温熱処理によりソース及びドレーン層内のn型又はp型不純物原子が、チャンネル領域内で拡散して有効チャンネルの長さが減少することを意味する。有効チャンネルの長さが減少すると、特に、極度に小さいゲート長さのデバイス内のソースとドレーンとの間に短絡が発生する。

これに対する改善方案として、CMOS構造でチャンネル(channel)の3面にポリゲート(poly gates)が形成されたトランジスタがある。このようなトランジスタをTri−Gate素子という。前記Tri−Gate素子を用いると、シングルゲートを用いた場合よりもシリコンの厚さの問題及び短チャンネル効果も改善することができる。前述したように、変形シリコン(strained Si)を用いたTri−Gate素子は、今後90nm以下のトランジスタを具現することができる有力な技術であるが、前記のような問題のために、まだ具現されていない状況である。

概要

ゲートとチャンネル部との接触面を増大させ電流損失を減らし、チャンネルを形成する半導体層格子特性を変化させ電子移動度を向上させることができるトランジスタの製造方法を提供すること、及び、ゲートと接触する面積が増大され、半導体層の格子特性も向上されてチャンネル部内の電子の流れを改善し、電力消耗も減らすことができるトランジスタの製造方法を提供することを目的とする。半導体基板上に第1半導体層及び第1半導体層と異なる格子定数結晶構造を有する第2半導体層を順次形成する段階と、第2半導体層及び第1半導体層をエッチングして格子定数の差によって第1半導体層の結晶構造が変形された変形結晶構造を有し、直線状の第1半導体パターンを形成する段階と、第1半導体パターン上に第1半導体層と同一な結晶構造を有する第3半導体層を形成する段階とを含む。

目的

本発明は、前述した従来技術の問題点を解決するためのもので、本発明の第1目的は、ゲートとチャンネル部との接触面を増大させ電流の損失を減らし、チャンネルを形成する半導体層の格子特性を変化させ電子移動度を向上させることができるトランジスタの製造方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体基板上に第1半導体層及び前記第1半導体層と異なる格子定数を有する第2半導体層を順次形成する段階と、前記第2半導体層及び前記第1半導体層をエッチングして第1半導体層パターン及び前記第1半導体層パターン上に積層された第2半導体層パターンを具備し、一方向に沿って延長する線状第1半導体パターンを形成する段階と、前記第1半導体パターン上に前記第1半導体層と同一な格子定数を有する第3半導体層を形成する段階と、前記第3半導体層をエッチングして前記第1半導体パターンの側壁及び上面に覆う第2半導体パターンを形成する段階と、及び前記第2半導体パターンに直交する方向に延長して側面及び上面で前記第2パターンの少なくとも一部を囲むゲートを形成する段階を含み、前記第1半導体層パターン及び前記第2半導体パターンは電子移動度が向上された引張シリコンで形成されることを特徴とするトランジスタの製造方法。

請求項2

前記第1半導体層及び前記第3半導体層はシリコンを含み、前記第2半導体層はシリコン−ゲルマニウムを含むことを特徴とする請求項1記載のトランジスタの製造方法。

請求項3

前記第2半導体層は、エピタキシャル成長工程で形成されることを特徴とする請求項2記載のトランジスタの製造方法。

請求項4

前記第3半導体層は、シリコンを含むことを特徴とする請求項2記載のトランジスタの製造方法。

請求項5

前記ゲートと前記第2半導体パターンとの間にゲート酸化膜を形成する段階を更に含むことを特徴とする請求項1記載のトランジスタの製造方法。

請求項6

前記ゲートの上面に金属シリサイド層を形成する段階を更に含むことを特徴とする請求項1記載のトランジスタの製造方法。

請求項7

前記第2半導体パターンに不純物注入する段階を更に含むことを特徴とする請求項1記載のトランジスタの製造方法。

技術分野

0001

本発明は、半導体素子及びその製造方法に関し、より詳細にはチャンネル(channel)部とゲートパターンとの接触面を増大させて電流損失を低減し、チャンネル部を構成する半導体層格子(lattice)特性を変化させ電子移動度を向上させることができるトランジスタの製造方法に関するものである。

背景技術

0002

現在まで、半導体産業は技術的/産業的に量的及び質的な向上を達成してきた。その核心技術は、半導体トランジスタの小型化及び集積化技術である。半導体トランジスタの小型化及び集積化技術は、半導体素子を構成する構造物の小型化によって達成される。半導体素子が小型化されるにつれて、単位チップ内により多くの素子集積することができ、素子を通過する電子の通過時間を減らすことにより、素子の処理速度を向上させることができる。又、半導体素子内で移動する電子の量を減少させて素子の消費電力を低減することができる。

0003

半導体素子の高集積化高速化、低電力化は、即ち半導体の性能向上を意味するものである。過去1971年、最少線幅が10μm程度であったトランジスタから、1997年には最少線幅が0.25μm程度であるトランジスタ、2003年には最少線幅が90nm程度であるトランジスタ時代まで期待することができるようになった。半導体電子素子の小型化技術は、過去30年間、そのサイズにおいて約50倍程度、その集積度においては約10000倍程度、そしてチップの速度においては約1000倍程度の向上を達成することができた。現在、約90nmの線幅を有するトランジスタに対する研究が進行されており、約65nm程度の線幅を有するトランジスタに対する研究も進行されている。

0004

従来の0.13μmの半導体製造工程では、200mmのウエハーに70nm程度の幅を有するゲートを形成した。しかし、90nmの半導体製造工程では、300mmのウエハーに50nm程度の線幅を有するゲートを形成することができる。更に、65nmの半導体製造工程では、300mm以上のウエハーに35nm程度の線幅を有するゲートの形成が可能であると予想されている。

0005

前記90nmの半導体製造工程では、従来の0.13μmの半導体工程と比較して多くの改善が達成された。1.2nmのゲート酸化膜、50nmのゲート及び変形シリコン技術等が基盤になって高速及び低電力のトランジスタを製作することができるのみならず、300mmのウエハーを用いることができるので、製造単価を低減することができる。このような傾向は継続されて、半導体技術の発展無限であると予測されている。しかし、半導体技術の飛躍的な発展にもかかわらず、チップを構成する基本素子であるトランジスタ構造は、MOSFET(Metal Oxide Silicon Field Effect Transistor)構造を維持している。即ち、電子を粒子として取り扱って、漂流拡散(drift diffusion)による運動方程式により記述される基本動作原理は、半導体素子が50倍以上縮小されてきたにもかかわらず、変化していない。即ち、MOSFET技術は、素子の縮小化技術の基本的な基盤とも言うことができる。

0006

前記MOSFET技術は、最少線幅0.1μmまでは無理なく延長されると展望されている。しかし、0.1μm以下のナノ級MOSFET技術においては、克服すべき多くの製造工程技術の障害がある。又、最少線幅10nm水準の空間では物理学的な観点において、電子の量子力学的原理による運動効果が大きく現れるので、電子を単に独立的な荷電粒子として取り扱った過去の原理に基づくトランジスタは動作することができなくなる。

0007

このような問題点を解決するために、ナノ級素子の製作工程技術の確立に基づいた時間的な観点で二つの解決方案提示された。

0008

第1に、現在のMOSFET技術の延長線上で短チャンネル効果量子効果による不作用を極小化させることにより解決する方法と、第2に、古典的MOSFET動作を脱皮した量子力学的動作原理を有するナノ新素子で代替する方法である。

0009

0.1μm以下スケールのCMOS技術は、1)有限空乏層(space charge layer)、2)トンネルリング、3)ドーピング不均一性問題のために、その有用性がまだ不透明である。又、素子製造技術上の障害要因としては、1)lithography、2)gate oxide film、3)shallow source/drain extension、4)halo pocket/retrograde well形成技術等がある。

0010

このような問題点を解決するための方案として、1)誘電率が大きく、SiO2を代替することができるゲート酸化膜、2)ゲート遅延(gate delay)を向上させることができる技術、3)ゲート酸化膜とチャンネルとの間の表面散乱を縮小して電子移動度(electron mobility)を増加させて高い駆動電流を維持させる技術が研究されているが、現在まで特別な結果はない。

0011

しかし、90nmの半導体製造工程において、前述した問題の一部を解決する方法として、半導体素子に変形シリコン技術(strained silicon technology)を用いることがある。

0012

図1は、従来の半導体素子に変形シリコンを適用して電子移動度が増大する現象を説明するためのグラフである。図1は、インテル(Intel)社が行った変形シリコン(strained Si)半導体の試験結果グラフである。図1において、縦軸は電子の有効移動度(effective mobility)を意味し、横軸は垂直有効領域(vertical effective field)を意味する。

0013

図1を参照すると、一般的なシリコン半導体を用いた場合(10)、15%程度のシリコンゲルマニウムを用いてシリコンを変形した場合(15)、20%程度のシリコン−ゲルマニウムを用いてシリコンを変形した場合(16)が図示されている。

0014

一般に、半導体素子は500〜600K(V/Cm)領域で用いられる。この際、一般のシリコン半導体(10)は、約270(cm2/V°s)の電子移動値を示す。これに対して、15%程度のシリコン−ゲルマニウムを用いてシリコンを変形した場合(15)には約450(cm2/V°s)の電子移動値を示し、20%程度のシリコン−ゲルマニウムを用いてシリコンを変形した場合(16)には480(cm2/V°s)の電子移動値を示す。

0015

図1に示したように、約17%程度のゲルマニウム原子濃度を有するシリコン−ゲルマニウムエピタキシャル層を用いて活性シリコン層上に変形(strain)を導入すると、電子移動度を70%以上に改善することができる。しかし、図1は、2次元的な観点で半導体素子を試験したグラフであり、まだトランジスタに変形シリコン(strained Si)を3次元的に整合(match)する製造技術は開発されていない。

0016

現在までは、2次元的に半導体素子に変形シリコン(strained Si)を用いてトランジスタの速度を向上させる研究が公知された程度である。究極的にトランジスタの集積度と速度を向上させるために、スケールを減らすか、3次元的に半導体素子を適用しなければならない。しかし、100nm以下での集積回路工程用形状描写技術がまだ確保されなかったため、素子のスケールを減らすのには限界がある。従って、スケールを減らすことよりも3次元的な素子を適用する技術が更に適合すると展望されている。しかし、チャンネル幅が90nm以下では、短チャンネル効果(Short Channel Effect)とゲート酸化膜を通じた漏洩電流が発生する問題がある。ここで、短チャンネル効果とは、高温熱処理によりソース及びドレーン層内のn型又はp型不純物原子が、チャンネル領域内で拡散して有効チャンネルの長さが減少することを意味する。有効チャンネルの長さが減少すると、特に、極度に小さいゲート長さのデバイス内のソースとドレーンとの間に短絡が発生する。

0017

これに対する改善方案として、CMOS構造でチャンネル(channel)の3面にポリゲート(poly gates)が形成されたトランジスタがある。このようなトランジスタをTri−Gate素子という。前記Tri−Gate素子を用いると、シングルゲートを用いた場合よりもシリコンの厚さの問題及び短チャンネル効果も改善することができる。前述したように、変形シリコン(strained Si)を用いたTri−Gate素子は、今後90nm以下のトランジスタを具現することができる有力な技術であるが、前記のような問題のために、まだ具現されていない状況である。

先行技術

0018

特開平09−181309号公報

発明が解決しようとする課題

0019

本発明は、前述した従来技術の問題点を解決するためのもので、本発明の第1目的は、ゲートとチャンネル部との接触面を増大させ電流の損失を減らし、チャンネルを形成する半導体層の格子特性を変化させ電子移動度を向上させることができるトランジスタの製造方法を提供することにある。

0020

本発明の第2目的は、ゲートと接触する面積が増大され、半導体層の格子特性も向上されてチャンネル部内の電子の流れを改善し、電力消耗も減らすことができるトランジスタの製造方法を提供することにある。

課題を解決するための手段

0021

本願発明のトランジスタの製造方法は、半導体基板上に第1半導体層及び第1半導体層と異なる格子定数結晶構造を有する第2半導体層を順次形成する段階と、第2半導体層及び第1半導体層をエッチングして格子定数の差によって第1半導体層の結晶構造が変形された変形結晶構造を有し、直線状の第1半導体パターンを形成する段階と、第1半導体パターン上に第1半導体層と同一な結晶構造を有する第3半導体層を形成する段階と、第3半導体層をエッチングして第1半導体パターンの側壁及び上面に3次元形状を有する第2半導体パターンを形成する段階と、及び第1半導体パターンに直交する方向に延長して少なくとも3面で前記第2パターンの少なくとも一部を囲むゲートを形成する段階を更に含むことを特徴とする。

発明の効果

0022

本発明によると、チャンネルとゲートとが接触する面積を増大させて電流の損失を減らし、チャンネルを形成する半導体層の格子特性を変化させることによりチャンネル部内の電子移動度を向上させることができる。

図面の簡単な説明

0023

従来の半導体素子に変形シリコンを適用して電子移動度が増大する現象を説明するためのグラフである。
本発明の一実施例による半導体素子の製造方法を説明するための工程図である。
本発明の一実施例による半導体素子の製造方法を説明するための工程図である。
本発明の一実施例による半導体素子の製造方法を説明するための工程図である。
本発明の一実施例による半導体素子の製造方法を説明するための工程図である。
本発明の一実施例による半導体素子の製造方法を説明するための工程図である。
本発明の一実施例による半導体素子の製造方法を説明するための工程図である。
本発明の他の実施例による半導体素子を説明するための斜視図である。
図8に図示したチャンネルとゲートとの接触面を説明するための断面図である。
図8に図示したチャンネル内部の電子の流れを説明するための概略図である。
従来の変形シリコンを用いた2次元的なチャンネルを3次元的な概念拡張した斜視図である。

実施例

0024

以下、添付図面を参照して本発明の好ましい実施例による半導体素子及びその製造方法について詳細に説明する。

0025

[実施例1]
図2乃至図7は、本発明の一実施例による半導体素子の製造方法を説明するための工程図である。

0026

図2及び図3を参照すると、本実施例の半導体素子の製造方法によると、まず半導体基板100上に第1半導体層110を形成した後、第1半導体層110上に第1半導体層110と異なる格子(lattice)特性を有する第2半導体層120を形成する。

0027

図4を参照すると、第1半導体層110及び第2半導体層120をエッチングして半導体基板100上に第1半導体層パターン及び第2半導体層パターンからなる第1半導体パターン200を形成する。

0028

図5を参照すると、第1半導体パターン200上に第1半導体層110と同一の格子特性を有する第3半導体層130を形成する。この場合、第3半導体層130は、第1半導体パターン200をカバーしながら半導体基板100上に形成される。

0029

図6を参照すると、第3半導体層130をエッチングして第1半導体パターン200の上面及び側壁を囲む第2半導体パターン300を形成する。

0030

図7を参照すると、第2半導体パターン300が形成された半導体基板100上にゲート層(図示せず)を形成した後、前記ゲート層をエッチングして第2半導体パターン300と直交する方向にゲート400を形成する。

0031

本実施例において、半導体基板100は酸化膜を含む絶縁基板であり、半導体基板100上にはシリコンを含む第1半導体層110が形成される。この時、第1半導体層110は約10〜30nm程度の厚さで形成することが望ましい。

0032

前記第1半導体層110上に第1半導体層110の結晶構造の変化を誘導する第2半導体層120が形成される。即ち、第1半導体層110上には、第1半導体層110と異なる格子特性を有する第2半導体層120が形成される。このような第2半導体層120は、第1半導体層110を構成する原子間の結合力弱化させることによって、第1半導体層110の結晶構造を変化させる。これは、第2半導体層120と第1半導体層110とを互いに異なる結晶構造を有する材質で形成するためである。従って、第2半導体層120は、第1半導体層110の結晶構造を変化させることができる。例えば、第1半導体層110がシリコンで形成される場合、第2半導体層120は、シリコンの結晶構造を変化させるために、シリコン−ゲルマニウム又はシリコン−カーバイド層を用いて形成する。上部のシリコン−ゲルマニウム層又はシリコン−カーバイド層は、下部のシリコン内に引張力を誘導する。

0033

好ましくは、第1半導体層110をシリコンで形成する場合、第2半導体層120はシリコン−ゲルマニウムで形成する。即ち、シリコン−ゲルマニウムを含む第2半導体層120は変形誘導層になり、シリコンを含む第1半導体層110は変形層になる。この場合、第1半導体層110を変形シリコン(strained silicon)層という。

0034

前記第1半導体層110上に第2半導体層120を形成する方法は、選択的に適用が可能である。例えば、通常的な蒸着工程で第2半導体層120を形成するか、エピタキシャル(epitaxial)成長工程で第2半導体層120を形成することができる。好ましくは、第1半導体層110上にエピタキシャル成長工程で第2半導体層120を形成することが好ましい。この際、第2半導体層120は、約10〜90nm程度の厚さを有する。

0035

前記半導体基板100上に第1半導体層110及び第2半導体層120を順次形成した後、第1半導体層110及び第2半導体層120を写真エッチング工程でエッチングして第1半導体パターン200を形成する。この場合、第1半導体パターン200は、半導体基板100上に第1方向である長さ方向に形成される。

0036

前記第1半導体パターン200を形成した後、第1半導体パターン200上に第3半導体層130を形成する。その後、写真エッチング工程で第3半導体層130をエッチングして第1半導体パターン200の上面及び側面上に第3半導体層パターン131を形成することにより、第2半導体パターン300を完成する。前記第3半導体層パターン131は、第2半導体パターン300を囲む構造を有する。又、第3半導体層130は、第1半導体層110と同一な格子特性を有する。例えば、第1半導体層110をシリコンで形成した場合、第3半導体層130は第1半導体層110と同一な格子特性を有するシリコンで形成する。即ち、第3半導体層130は、第1半導体層110と同一な結晶構造を有する材質で形成する。しかし、第3半導体層130が第1半導体層110と完全に同一な物質では構成されない。

0037

前記第2半導体パターン300は、第3半導体層130を形成する方法によって、異なる方法で形成する。例えば、半導体基板100上に位置する第2半導体パターン300上に第3半導体層130を蒸着工程で形成する場合、第2半導体パターン300は、通常的な写真エッチング工程で形成される。

0038

一方、シリコンを含む第1半導体パターン200からエピタキシャル成長工程で第3半導体層130を形成する場合がある。第1半導体パターン200のエピタキシャル工程前には、プリベーキング(pre−baking)又はプリクリーニング(pre−cleaning)工程を進行する。プリベーキング又はプリクリーニング工程は、シリコンが外部に露出される時、自然酸化膜が成長するので、パッシベーション(passivation)した後、エピタキシャル工程を進行するために用いられる。プリベーキング又はプリクリーニング工程では、半導体基板100を約900℃程度の温度で約1分間加熱した後、エピタキシャル成長工程を進行する。エピタキシャル成長工程では、約900℃程度の温度で約2分未満間、半導体基板100を加熱する。これにより、好ましくはエピタキシャル成長工程で生成された第3半導体層130は、約10〜100nm程度の厚さを有する。前記エピタキシャル成長工程は、通常的な写真エッチング工程より簡単に行われる。シリコンを含む第1半導体パターン200にエピタキシャル成長工程を適用すると、第1半導体パターン200の外部にはシリコン系列の物質が成長する。この場合、第1半導体パターン200に成長されたシリコン系列の物質はシリコンと同一な格子特性を有することになる。

0039

好ましくは、半導体基板100は酸化膜を含む絶縁基板であり、第1半導体層110はシリコン層であり、第2半導体層120は第1半導体層110からエピタキシャル成長されたシリコンゲルマニウム層である。又、第3半導体層130は、第1半導体パターン200からエピタキシャル成長されたシリコン層である。この時、第2半導体層120は、第1半導体層110から垂直方向に成長させる。シリコン−ゲルマニウムに含まれるゲルマニウムの濃度は、第1半導体層110から漸次増加させることが好ましい。

0040

前記第2半導体パターン300を形成した後、第2半導体パターン300上にゲート酸化膜が形成される。前記ゲート酸化膜上にゲートを構成する物質を連続的に形成して、前記ゲート物質平坦化した後、ウェット又はドライエッチング工程で所定の厚さを有するゲート物質をエッチングしてゲート400を形成する。この際、第2半導体パターン300は、ゲート400と接触されるチャンネルになる。この後、ゲート400に通常的なスペーサを構成する層を蒸着及びエッチングしてスペーサを形成する。

0041

前記ゲート400上に金属膜を蒸着して熱処理を進行してゲート400上に金属シリサイド層を形成する。ゲート400に蒸着される金属としては、コバルト(Co)、ニッケル(Ni)又は鉛(Pb)等が用いられる。半導体装置デザインルール(design rule)が減少するほど、半導体装置での金属シリサイド層の形成は必須的である。

0042

前記第2半導体パターン300の一側端部は、半導体基板100上に定義されるソース(source)領域と接触するように形成され、第2半導体パターン300の他側端部は、半導体基板100上に定義されるドレーン(drain)領域と接触するように形成される。即ち、第2半導体の両端部に対応する基板上にそれぞれ定義された負極に該当するソースと正極に該当するドレーンとの間で、第2半導体パターン300部分はチャンネルになる。前記チャンネルは、電気伝導度のあるシリコンで形成され電流通路役割を果たす。第2半導体パターン300の外部とゲート400とが接触する部位にゲート酸化膜を形成して、このようなゲート酸化膜を媒介としてチャンネルとゲートとが連通される。

0043

一般に、トランジスタの集積度及び速度を高めるために、スケールを減らすか、3次元構造の半導体素子を適用しなければならない。しかし、3次元構造の半導体素子において、チャンネルの幅が90nm以下に減少すると、ゲート酸化膜を通じた漏洩電流が発生する。

0044

本発明に係る第2半導体パターン300、即ちチャンネルは3次元構造物であり、第2半導体パターン300の外部を囲む構造としてゲート400を形成するため、チャンネルとゲートとの接触面を増加させることができる。即ち、チャンネルの3面にトリゲート(Tri−Gate)が形成される。このようなトリゲートを用いると、シングルゲートを用いた場合よりも、シリコンの厚さ及び電流漏洩問題を改善することができる。ここで、第2半導体パターン300、ゲート酸化膜、ゲート400、スペーサ、ソース領域、ドレーン領域及び金属シリサイド層等は、MOSFET(Metal Oxide Silicon Field Effect Transistor)を動作させるための構造物である。

0045

一般的なMOSFETは、p型シリコン基板の表面近傍に2つのn型層を設けてこれをソースとドレーンとし、ソースとドレーンとの電流通路になるチャンネルを形成した後、チャンネルの表面にゲート酸化膜を形成し、その上にゲートを形成する構造を有する。前記ゲートに(−)電圧印加すると、基板にあるホールが一側方向へ引かれて、ゲート酸化膜下のチャンネルに集まることになり、ソースとドレーンとの間を流れる電流が増加する。逆に、ゲートに(+)電圧を印加すると、ホールはゲートよりも遠くに押されて電流が減少する。しかし、ゲートの電圧を更に上昇させると、半導体内の電子がチャンネルに集まることになって、逆に電流が増加する。即ち、MOSFETは、ゲート電圧の状態によってチャンネル内部に流れる電流を変化させて増幅する。

0046

通常的に、ソース及びドレーン領域の深さは、半導体デバイスの小型化によって浅くなる。このような理由で、極度に微細なデバイスでは、ソース及びドレーン領域の抵抗値が増加して、MOSFETデバイス性能を低下させる。しかし、本発明による半導体素子は、第2半導体パターン300が3次元的に垂直に形成されて、前記第2半導体パターンのうちゲート400によって取り囲まれる部分のチャネルが、前記第2半導体パターンの両端部に対応する基板上にそれぞれ定義されたソース及びドレーンと、連通されるため、ソース及びドレーンの抵抗値の増加によるMOSFETの性能低下を防止することができる。又、本実施例による半導体素子を製造する工程内に、半導体素子の電気的特性を改善するために、各半導体層不純物イオン注入する段階を更に含むことができる。

0047

[実施例2]
図8は、本発明の他の実施例による半導体素子を説明するための斜視図であり、図9は、図8に図示したチャンネルとゲートとの接触面を説明するための断面図であり、図10は、図8に図示したチャンネル内部の電子の流れを説明するための概念図であり、図11は、従来の変形シリコンを用いた2次元的なチャンネルを3次元概念に拡張した概略的な斜視図である。

0048

図8に図示したように、本実施例による半導体素子は、半導体基板100に第1半導体パターンで形成された第1構造物510と、第1半導体パターンと異なる格子特性を有する第2半導体パターンで形成され、前記第1構造物510の中心部を貫通するように配置される第2構造物520と、を含む。

0049

第1構造物510の外面には、ゲート酸化膜が形成され、第1構造物510上には、第1構造物510に対して直交する方向にゲート400が形成される。前記ゲート400の側壁には、スペーサ(図示せず)が形成され、第1構造物510及びゲート400の表面には、金属シリサイド層を形成することができる。この場合、第1構造物510及びゲート400に蒸着される金属は、コバルト、ニッケル又は鉛等を含む。一般的に、半導体装置のデザインルール(design rule)が減少するほど、半導体装置において金属シリサイド層の形成は必須的である。

0050

前記第1構造物510の一側は、半導体基板の一側に形成されたソース領域に接触され、第1構造物510の他側は、半導体基板100の他側に形成されたドレーン領域に接触される。

0051

前記半導体基板100は酸化膜を含む絶縁基板であり、第1構造物510はシリコンを含む。この時、第1構造物510の下部は、半導体基板100から約10〜30nm程度の厚さで形成され、下部を除いた第1構造物510の残り面は約10〜100nm程度の厚さで形成されることが好ましい。

0052

第2構造物520は、第1構造物510の結晶構造の変化を誘導する第2半導体で形成される。従って、第2構造物520と第1構造物510とは、互いに異なる格子(lattice)特性を有する。

0053

前記第2構造物520は、シリコンの結晶構造を変化させるために、シリコン−ゲルマニウム又はシリコン−カーバイドを用いて形成される。第1構造物510がシリコンで形成されると、第2構造物520はシリコン−ゲルマニウムで形成することが好ましい。前記第2構造物520は、第1構造物510の中心部を半導体基板100に対して第1方向である長さ方向に貫通するように配置される。即ち、第1構造物510の中心部に第2構造物520が長さ方向に挿入された構造で形成される。この際、第2構造物520は、シリコンを含む第1構造物510からエピタキシャル成長工程で形成することができる。好ましくは、第2構造物520は、約10〜90nm程度の厚さで形成される。

0054

第1構造物510とゲート400との間にはゲート酸化膜が介在され、第1構造物510上には第1構造物510に対して直交する方向にゲート400が形成される。ここで、第1構造物510はゲート400と連通されるチャンネルになる。第1構造物510、即ち、チャンネルは電流通路になる。第1構造物510は、ゲート酸化膜を介在してゲート400に連通される。ここで、第1構造物510及び第2構造物520、ゲート酸化膜、ゲート400、スペーサ、ソース領域、ドレーン領域、金属シリサイド層等は、MOSFETを動作させるために形成される構造物である。前記MOSFETは、ゲート電圧の状態によってチャンネル内部に流れる電流を変化させて増幅することになる。

0055

一般的に、MOSFETを動作させるために、ゲート400に(−)電圧を印加すると、半導体基板100にあるホールが一側方向に引かれて、ゲート酸化膜上部のチャンネルに集まることになって、ソースとドレーンとの間を流れる電流が増加する。逆に、ゲート400に(+)電圧を印加すると、ホールはゲート400よりも遠くに押されて電流が減少する。しかし、ゲートの電圧を更に上昇させると、半導体内の電子がチャンネルに集まることになって、逆に電流が増加する。本実施例において、第1構造物510は3次元的な構造を有する構造物であり、ゲート400に対して3つのゲート接触面511、512、513が形成される。一般に、ソース及びドレーン層の深さは、半導体デバイスの小型化によって小さくなる。このような理由で、極度に微細なデバイスではソース及びドレーン領域の抵抗値が増加してMOSFETデバイス性能を低下させる。しかし、本発明による半導体素子は、従来の2次元的な構造物に対してチャンネルとゲートとが接触するゲート接触面511、512、513が増大されトランジスタの集積度及び速度を高めることができる。又、増大された接触面にゲート酸化膜を通じた漏洩電流が減少することになる。

0056

前記第2構造物520によって第1構造物510の結晶構造が変化する。具体的に説明すると、第2構造物520が含むシリコン−ゲルマニウムによって第1構造物510が含むシリコンに引張力が誘導される。これは、シリコン−ゲルマニウムとシリコンとの格子定数に差が存在するために発生し、このように結晶構造が変化(modification)したシリコンを変形シリコン(strained silicon)という。前記第1構造物510の結晶構造が変化すると、第1構造物510を通過する電流の抵抗が減少する。図10に示したように、電子の移動度又はホールの移動度は一般的なシリコン格子601よりも変形シリコンの格子602で向上される。これは、シリコン内部の結晶構造が変化し電子に発生する抵抗が減少されたためである。従って、究極的にトランジスタの集積度及び速度を高めるために、3次元的なチャンネルを利用しなければならない。しかし、チャンネルの幅が減少されるにつれて、短チャンネル効果、ゲート酸化膜を通じた漏洩電流が発生する。これを改善するために、ゲート酸化膜を減らし、電流の流れを向上させなければならない。従って、変形シリコンを用いた3次元的なチャンネルが必要である。しかし、従来の半導体チャンネルは、2つのシリコン層間にシリコンの変形を誘発するシリコン−ゲルマニウムを適用した2次元的なチャンネル構造であった。従来のシリコン−ゲルマニウムを用いた2次元的なチャンネルを3次元的なチャンネルの概念に拡張すると、図11に図示されたように、シリコン−ゲルマニウムパターン720が外部に開放される。又、第1シリコンパターン710と第2シリコンパターン730とは、互いに離隔され連通させることができない。前記チャンネルの外部にはゲート酸化膜が形成された後、ゲートと接触される。この時、ゲート酸化膜は、必ずシリコン上に蒸着されなければならない。しかし、シリコン−ゲルマニウムパターン720が外部に露出されると、チャンネルの外部にはゲート酸化膜が部分的に形成される異常なチャンネル構造が形成される。又、シリコン−ゲルマニウムパターン720によるシリコンパターン710、730の変形は不均一に発生する。前記シリコン−ゲルマニウムパターン720はシリコンパターン710、730と接触する面部位にのみ変形を誘発して、シリコンパターン710、730内には不均一な変形が発生する。

0057

これに対して、本発明によるチャンネルは、3次元シリコンチャンネルを形成して、短チャンネル効果、ゲート酸化膜を通じた電流漏洩を改善した。又、シリコンチャンネル内部にシリコン−ゲルマニウムパターンが長さ方向に貫通されるように形成して、電子移動度及び電力消費を改善することができる。

0058

本発明によると、シリコン構造物内部にシリコンと異なる格子特性を有する構造物を貫通されるように形成して、チャンネルとゲートとの接触面を増大させることにより、短チャンネル問題及び電流漏洩を改善することができる。

0059

又、シリコンがシリコン−ゲルマニウムを受容する構造の半導体素子をチャンネルに適用してチャンネル内部の電子移動度及び電流損失を減らすことができる。

0060

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

0061

100半導体基板
110 第1半導体層
120 第2半導体層
130 第3半導体層
200 第1半導体パターン
300 第2半導体パターン
400ゲート
510 第1構造物
511,512,513ゲート接触面
520 第2構造物
601 一般シリコン格子
602変形シリコン格子
710 第1シリコンパターン
720 シリコン−ゲルマニウムパターン
730 第2シリコンパターン

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