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技術 薄膜トランジスタアレイ

出願人 凸版印刷株式会社
発明者 石崎守
出願日 2013年3月22日 (7年3ヶ月経過) 出願番号 2013-059410
公開日 2014年10月2日 (5年8ヶ月経過) 公開番号 2014-187093
状態 特許登録済
技術分野 要素組合せによる可変情報用表示装置2 薄膜トランジスタ 半導体集積回路装置の内部配線
主要キーワード 曲線状部分 全面成膜後 口部先端 ポリチオフェン溶液 電気泳動体 キャパシタ配線 フッ素化樹脂 重なり面
関連する未来課題
重要な関連分野

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図面 (18)

課題

ゲートソース間容量ソース画素間容量が小さい、劣化しにくい、欠陥の少ない、薄膜トランジスタアレイを提供する。

解決手段

絶縁基板上に、ゲート電極ゲート配線キャパシタ電極キャパシタ配線と、ゲート絶縁膜と、平面視でゲート電極と重なる領域に互いの間隙を有するソース電極ドレイン電極とを有し、少なくとも前記間隙に半導体パターンを有し、ソース配線と、ドレイン電極に接続され平面視でキャパシタ電極と重なる画素電極と、半導体パターンの上を覆う保護層とを有する薄膜トランジスタであって、平面視で、ドレイン電極が1本の等幅の線状であり、ソース電極が線状かつドレイン電極をドレイン電極から一定間隔を隔てて囲むさや形状であり、ソース配線が複数のソース電極間を結ぶように形成されていて半導体パターンのうち前記間隙にある部分をゲート配線の延伸方向に垂直な方向に延長した領域の幅よりも細い。

概要

背景

半導体自体を基板としたトランジスタ集積回路技術を基礎として、ガラス基板上にアモルファスシリコン(a-Si)やポリシリコン(poly-Si)の薄膜トランジスタ(Thin Film Transistor:TFT)アレイが製造され、液晶ディスプレイ電気泳動ディスプレイなどに応用されている(非特許文献1)。TFTとしては、例えば図9のようなものが用いられている(図9では半導体形状は、明示されていない)。ここでTFTはスイッチの役割を果たしており、ゲート配線2’に与えられた選択電圧によってTFTをオンにした時に、ソース配線4’に与えられた信号電圧ドレイン5に接続された画素電極7に書き込む。書き込まれた電圧は、画素電極7/ゲート絶縁膜キャパシタ電極10によって構成される蓄積キャパシタに保持される。ゲート絶縁膜は、ゲート電極2、ゲート配線2’、キャパシタ電極10、および、キャパシタ配線10’よりも上層にあり、ソース電極4、ソース配線4’、ドレイン電極5、画素電極7、および、図示しない半導体パターンよりも下層にある。キャパシタ電極10にはキャパシタ配線10’から電圧が印加される。ここで、TFTアレイの場合、ソースおよびドレインの働きは書き込む電圧の極性によって変わるため、動作の特徴でソースおよびドレインの名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。

概要

ゲートソース間容量やソース・画素間容量が小さい、劣化しにくい、欠陥の少ない、薄膜トランジスタアレイを提供する。絶縁基板上に、ゲート電極、ゲート配線、キャパシタ電極、キャパシタ配線と、ゲート絶縁膜と、平面視でゲート電極と重なる領域に互いの間隙を有するソース電極、ドレイン電極とを有し、少なくとも前記間隙に半導体パターンを有し、ソース配線と、ドレイン電極に接続され平面視でキャパシタ電極と重なる画素電極と、半導体パターンの上を覆う保護層とを有する薄膜トランジスタであって、平面視で、ドレイン電極が1本の等幅の線状であり、ソース電極が線状かつドレイン電極をドレイン電極から一定間隔を隔てて囲むさや形状であり、ソース配線が複数のソース電極間を結ぶように形成されていて半導体パターンのうち前記間隙にある部分をゲート配線の延伸方向に垂直な方向に延長した領域の幅よりも細い。

目的

本発明は、係る従来技術の状況に鑑みてなされたもので、ゲート・ソース間容量が小さい、ソース・画素間容量が小さい、ゲート・ドレイン間容量(=ゲート・画素間容量)が小さい、劣化しにくい、欠陥の少ない、薄膜トランジスタアレイを提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

絶縁基板上に、ゲート電極および前記ゲート電極に接続されたゲート配線ならびにキャパシタ電極および前記キャパシタ電極に接続されたキャパシタ配線と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを有し、少なくとも前記ソース電極と前記ドレイン電極との前記間隙に半導体パターンを有し、前記ソース電極に接続されたソース配線と、前記ドレイン電極に接続され平面視で前記キャパシタ電極と重なっている画素電極と、前記半導体パターンの上を覆う保護層とを有する薄膜トランジスタであって、平面視で、前記ドレイン電極が1本の等幅の線状であり、前記ソース電極が線状かつ前記ドレイン電極を前記ドレイン電極から一定間隔を隔てて囲むさや形状であり、前記ソース配線が複数のソース電極間を結ぶように形成されているとともに前記半導体パターンのうち前記ソース電極と前記ドレイン電極との前記間隙にある部分をゲート配線の延伸方向に垂直な方向に延長した領域の幅よりも細いことを特徴とする薄膜トランジスタアレイ

請求項2

平面視で、前記ソース配線が、前記半導体パターンのうち前記ソース電極と前記ドレイン電極との間にある部分を前記ゲート配線の延伸方向に垂直な方向に延長した領域の内部に収まっていることを特徴とする請求項1記載の薄膜トランジスタアレイ。

請求項3

平面視で、前記ドレイン電極が前記ゲート配線の延伸方向に平行な方向から前記ソース配線の延伸方向に平行な方向に曲がって引き回されており、前記ソース電極の前記さや形状が前記ドレイン電極の引回し方向に沿って曲線状になっていることを特徴とする請求項1または2記載の薄膜トランジスタアレイ。

請求項4

平面視で、前記ドレイン電極の先端が丸くなっており、前記ソース電極のさや形状の先端が前記ドレイン電極の先端に沿って曲線状になっていることを特徴とする請求項1〜3のいずれか1項記載の薄膜トランジスタアレイ。

請求項5

平面視で、前記半導体パターンが、前記ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることを特徴とする請求項1〜4のいずれか1項記載の薄膜トランジスタアレイ。

請求項6

平面視で、前記半導体パターンの縁が、前記ドレイン電極およびそれを囲むソース電極のさや形状の開口部先端付近と交差していることを特徴とする請求項1〜5のいずれか1項に記載の薄膜トランジスタアレイ。

請求項7

平面視で、前記保護層が、前記ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることを特徴とする請求項1〜6のいずれか1項記載の薄膜トランジスタアレイ。

請求項8

平面視で、前記ゲート電極が、長方形でなく、前記ソース電極の曲線状に沿った、曲線状または多角形状であることを特徴とする請求項3〜7のいずれか1項記載の薄膜トランジスタアレイ。

請求項9

さらに、前記画素電極上に穴を有する層間絶縁膜と、前記層間絶縁膜の穴を通じて前記画素電極に接続された上部画素電極とを有することを特徴とする請求項1〜8のいずれか1項記載の薄膜トランジスタアレイ。

技術分野

0001

本発明は、薄膜トランジスタアレイに関し、特に、フレキシブル基板印刷法に適した薄膜トランジスタアレイに係る。

背景技術

0002

半導体自体を基板としたトランジスタ集積回路技術を基礎として、ガラス基板上にアモルファスシリコン(a-Si)やポリシリコン(poly-Si)の薄膜トランジスタ(Thin Film Transistor:TFT)アレイが製造され、液晶ディスプレイ電気泳動ディスプレイなどに応用されている(非特許文献1)。TFTとしては、例えば図9のようなものが用いられている(図9では半導体形状は、明示されていない)。ここでTFTはスイッチの役割を果たしており、ゲート配線2’に与えられた選択電圧によってTFTをオンにした時に、ソース配線4’に与えられた信号電圧ドレイン5に接続された画素電極7に書き込む。書き込まれた電圧は、画素電極7/ゲート絶縁膜キャパシタ電極10によって構成される蓄積キャパシタに保持される。ゲート絶縁膜は、ゲート電極2、ゲート配線2’、キャパシタ電極10、および、キャパシタ配線10’よりも上層にあり、ソース電極4、ソース配線4’、ドレイン電極5、画素電極7、および、図示しない半導体パターンよりも下層にある。キャパシタ電極10にはキャパシタ配線10’から電圧が印加される。ここで、TFTアレイの場合、ソースおよびドレインの働きは書き込む電圧の極性によって変わるため、動作の特徴でソースおよびドレインの名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。

0003

国際公開第2010/107027号

先行技術

0004

本正一編著:「液晶ディスプレイ技術 −アクティブマトリクスLCD−」産業図書、1996年11月発行、p.55

発明が解決しようとする課題

0005

我々は、印刷法に適したTFTアレイとして、図10〜12のようにソース配線領域内にチャネル部を有し、チャネル部およびソース配線をストライプ絶縁層で覆う構造を発明した(特許文献1)。この構造により、ソース配線4’の外にTFT領域を設ける必要がないため、画素電極7の面積が大きいTFTとすることができた。

0006

しかし、図10のようなクシ形構造では、ドレイン電極5のうち、ゲート電極2と重なりを有しかつチャネルを形成しない部分即ちチャネルまで給電するための部分11が複数本存在するため(図13)、ゲートドレイン間容量(=ゲート・画素間容量)が大きくなり、ゲート電圧がオンからオフに変化する際の電圧変化画素電位に影響する、いわゆるゲートフィードスルー電圧が大きくなり、表示品質が悪くなるという問題があった。

0007

また、図11のようなT字形図12のようなL字形の場合、チャネル長を大きくすると、ソース配線4’の幅がその2倍分広くなり、ゲート・ソース間容量が大きくなるという問題があった(図14(a)、15(a))。また、図14(b)や図15(b)のように層間絶縁膜8および上部画素電極9を有する構造の場合、ソース・画素間容量が大きくなるという問題があった。ゲート・ソース間容量が大きいと、過剰な充放電電流が流れるため、消費電力が大きくなる。また、ソース・画素間容量が大きいと、ソース電圧の変化が画素電位に影響するソースラインカップリングが大きくなり、表示品質が悪くなる。

0008

また、図13、14(c)、15(c)のように、チャネルを形成する部分のドレイン電極5および/またはソース電極4に内角180°未満の角部12が存在する場合、その頂点部分に電流が集中するので、ドレイン電極5および/またはソース電極4および頂点近傍の半導体パターン6が劣化しやすいという問題があった。

0009

さらには、ゲート電極2とキャパシタ電極10の間隔が小さい部分において、ゲート・キャパシタ間ショートが起こり易いという問題があった。

0010

本発明は、係る従来技術の状況に鑑みてなされたもので、ゲート・ソース間容量が小さい、ソース・画素間容量が小さい、ゲート・ドレイン間容量(=ゲート・画素間容量)が小さい、劣化しにくい、欠陥の少ない、薄膜トランジスタアレイを提供することを課題とする。

課題を解決するための手段

0011

上記課題を解決するための、第1の発明は、絶縁基板上に、ゲート電極および前記ゲート電極に接続されたゲート配線ならびにキャパシタ電極および前記キャパシタ電極に接続されたキャパシタ配線と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを有し、少なくとも前記ソース電極と前記ドレイン電極との前記間隙に半導体パターンを有し、前記ソース電極に接続されたソース配線と、前記ドレイン電極に接続され平面視で前記キャパシタ電極と重なっている画素電極と、前記半導体パターンの上を覆う保護層とを有する薄膜トランジスタであって、
平面視で、前記ドレイン電極が1本の等幅の線状であり、前記ソース電極が線状かつ前記ドレイン電極を前記ドレイン電極から一定間隔を隔てて囲むさや形状であり、前記ソース配線が複数のソース電極間を結ぶように形成されているとともに前記半導体パターンのうち前記ソース電極と前記ドレイン電極との前記間隙にある部分をゲート配線の延伸方向に垂直な方向に延長した領域の幅よりも細いことを特徴とする薄膜トランジスタアレイである。

0012

第2の発明は、前記第1の発明において、平面視で、前記ソース配線が、前記半導体パターンのうち前記ソース電極と前記ドレイン電極との間にある部分を前記ゲート配線の延伸方向に垂直な方向に延長した領域の内部に収まっていることを特徴とする薄膜トランジスタアレイである。

0013

第3の発明は、前記第1または第2の発明において、平面視で、前記ドレイン電極が前記ゲート配線の延伸方向に平行な方向から前記ソース配線の延伸方向に平行な方向に曲がって引き回されており、前記ソース電極の前記さや形状が前記ドレイン電極の引回し方向に沿って曲線状になっていることを特徴とする薄膜トランジスタアレイである。

0014

第4の発明は、前記第1〜第3のいずれかの発明において、平面視で、前記ドレイン電極の先端が丸くなっており、前記ソース電極のさや形状の先端が前記ドレイン電極の先端に沿って曲線状になっていることを特徴とする薄膜トランジスタアレイである。

0015

第5の発明は、前記第1〜第4のいずれかの発明において、平面視で、前記半導体パターンが、前記ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることを特徴とする薄膜トランジスタアレイである。

0016

第6の発明は、前記第1〜第5のいずれかの発明において、平面視で、前記半導体パターンの縁が、前記ドレイン電極およびそれを囲むソース電極のさや形状の開口部先端付近と交差していることを特徴とする薄膜トランジスタアレイである。

0017

第7の発明は、前記第1〜第6のいずれかの発明において、平面視で、前記保護層が、前記ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることを特徴とする薄膜トランジスタアレイである。

0018

第8の発明は、前記第3〜第7のいずれかの発明において、平面視で、前記ゲート電極が、長方形でなく、前記ソース電極の曲線状に沿った、曲線状または多角形状であることを特徴とする薄膜トランジスタアレイである。

0019

第9の発明は、前記第1〜第8のいずれかの発明において、さらに、前記画素電極上に穴を有する層間絶縁膜と、前記層間絶縁膜の穴を通じて前記画素電極に接続された上部画素電極とを有することを特徴とする薄膜トランジスタアレイである。

発明の効果

0020

本発明によれば、表示品質が良い、劣化しにくい、欠陥が少ない、薄膜トランジスタアレイを提供できる。

図面の簡単な説明

0021

本発明の第1の実施形態に係る薄膜トランジスタの構成の一例を示す平面図
本発明の第1の実施形態に係る薄膜トランジスタの構成の他の例を示す平面図
本発明の第1の実施形態に係る薄膜トランジスタの製造方法の一例を示す平面図
本発明の第2の実施形態に係る薄膜トランジスタの構成の一例を示す平面図
本発明の第2の実施形態に係る薄膜トランジスタの構成の他の例を示す平面図
本発明の第2の実施形態に係る薄膜トランジスタの製造方法の一例を示す平面図
本発明の第2の実施形態に係る薄膜トランジスタの構成のさらに他の例を示す平面図
本発明の第2の実施形態に係る薄膜トランジスタの製造方法の他の例を示す平面図
従来の薄膜トランジスタの構成例を示す平面図
従来の薄膜トランジスタの第2の構成例を示す平面図
従来の薄膜トランジスタの第3の構成例を示す平面図
従来の薄膜トランジスタの第4の構成例を示す平面図
ドレイン電極がクシ形の場合の薄膜トランジスタの構成例を示す平面図
ドレイン電極がT字形でチャネル長が大きい場合の薄膜トランジスタの構成例を示す平面図
ドレイン電極がL字形でチャネル長が大きい場合の薄膜トランジスタの構成例を示す平面図
図3の製造方法により作製した、ゲート電極が四角形の薄膜トランジスタの構成例を示す平面図
図6の製造方法により作製した、ゲート電極が四角形の薄膜トランジスタの構成例を示す平面図

0022

本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使
用する図面では、説明を判り易くするために縮尺は正確には描かれていない。

0023

(第1の実施形態)
本発明の第1の実施形態に係る薄膜トランジスタアレイの構成の一例を、図1に示す。図1(a)は層間絶縁膜8と上部画素電極9を有しない薄膜トランジスタアレイの1画素部分を示す平面図、図1(b)は、図1(a)の上に層間絶縁膜8と上部画素電極9を有する薄膜トランジスタアレイの1画素部分を示す平面図、図1(c)は、チャネル部と領域A、ゲート電極2とゲート配線2’、キャパシタ電極10とキャパシタ配線10’、ソース電極4とソース配線4’、ドレイン電極5と画素電極7を示す1画素部分の説明図である。図1に示すように、本実施形態に係る薄膜トランジスタアレイは、絶縁基板1上に、下層側から上層側へ向う順に、ゲート電極2およびゲート電極2に接続されたゲート配線2’、ならびに、キャパシタ電極10およびキャパシタ電極10に接続されたキャパシタ配線10’と、ゲート絶縁膜3(図3(b)参照)と、上から見てゲート電極2と重なる領域に互いの間隙を有するソース電極4およびドレイン電極5とを有し、平面視で(基板面に垂直な方向に見て)少なくともソース電極4とドレイン電極5との間隙に半導体パターン6を有し、ソース電極4はソース配線4’に接続されており、ドレイン電極5は画素電極7に接続されており、半導体パターン6の上を覆う保護層6’を有する薄膜トランジスタである。図1(b)ではさらに画素電極7上に穴8Aを有する層間絶縁膜8と、穴8Aを介して画素電極7と接続された上部画素電極9を有する。当該薄膜トランジスタにおいては、平面視で、ドレイン電極5が1本の等幅の線状であり、ソース電極4が線状かつドレイン電極5をドレイン電極5から一定間隔を隔てて囲むさや形状であり(図1(c)参照)、ソース配線4’が複数のソース電極4間を結ぶように形成されており、ソース配線4’は、半導体パターン6のうち、ゲート電極2上でソース電極4とドレイン電極5との間隙に形成された部分を、ゲート配線2’の延伸方向に垂直な方向に延長した領域Aの幅よりも細い(図1(c)参照)。ソース配線4’が細いことにより、ゲート・ソースの重なり面積とソース・上部画素電極の重なり面積を小さくすることができ、ゲート・ソース間容量およびソース・画素間容量を小さくすることができる。

0024

ゲート・ソース間容量が小さいことにより、ゲート・ソース間容量の充放電による電力消費を小さくすることができる。また、ソース・画素間容量が小さいことにより、ソース電圧変化が画素電位に影響する、ソースラインカップリングを小さくするこができ、表示品質が良くなる。一方、このドレイン電極5の形状でチャネルがソース配線4’内に収まるようにすると、ソース配線4’の幅が大きくなってしまい、ゲート・ソース間容量や、ソース・画素間容量が大きくなってしまう。

0025

また、図1では、ドレイン電極5は1本の直線状であり、先端が丸くなっている。そして、それを囲むソース電極4のさや形状は、ドレイン電極先端の丸みに沿って曲線状になっている。ドレイン電極5が1本の線状であることにより、ドレイン電極5のうち、ゲート電極2と重なりを有しかつチャネルを形成しない部分即ちチャネルまで給電するための部分が1本で済むため、ゲート・ドレイン間容量(=ゲート・画素間容量)が小さくなり、ゲート電圧がオンからオフに変化する際の電圧変化が画素電位に影響する、いわゆるゲートフィードスルー電圧を小さく抑えることができ、表示品質が良くなる。また、チャネル内のドレイン電極5やソース電極4に内角180°未満の角部がないため、電流集中がなく、ソース電極4、ドレイン電極5、半導体パターン6の劣化を抑えることができる。なお、第1の実施形態は、チャネル幅をあまり大きくできないので、移動度が大きい半導体に適している。

0026

ここで、半導体パターン6のうち、ゲート電極2上でソース電極4とドレイン電極5との間隙に形成された部分が、制御された電流が流れる部分であり、チャネルと呼ばれる。このチャネル部を、ゲート配線2’の延伸方向に垂直な方向に延長した領域が、領域Aである(図1(c))。ソース電極4・ドレイン電極5間の距離が、制御された電流が流れる長さであり、チャネル長と呼ばれる。制御された電流が流れる幅(チャネル幅)は、制御された電流が流れる方向に垂直な方向のチャネル寸法であり、チャネルのソース電極4・ドレイン電極5間の中心線の長さとみなすことができる。

0027

また、ソース配線4’が上記領域Aの内部に収まっている。これにより、ソース配線4’とソース電極4が全体としてほぼ一直線上に並ぶため、ソース配線4’・ソース電極4・ドレイン電極5・画素電極7を形成する際にソース配線4’にかかる応力を小さくすることができ、ソース配線4’の断線が起こりにくい。また、図1(c)ではソース配線4’がソース電極4とつながる部分において、ソース配線4’とソース電極4を一体に見た場合に内角180°以上の角部が形成されているが、この部分を曲線状や面取りにしてもよい。それにより、さらに断線が起こりにくくなる。

0028

また、半導体パターン6は少なくともソース電極4とドレイン電極5との間をつなぐように形成されていればよく、ソース電極4・ドレイン電極5の上層にあってもよいし、ソース電極4・ドレイン電極5の下層にあってもよい。また、半導体パターン6の上を覆うように、保護層6’を設けてもよい。即ち、ソース電極4・ドレイン電極5の上に半導体パターン6、その上に保護層6’がそれぞれ設けられていてもよいし、半導体パターン6の上にソース電極4・ドレイン電極5、その上に保護層6’がそれぞれ設けられていてもよい。保護層6’は、半導体6が、外気や層間絶縁膜8の材料から損傷を受けることを防止する。

0029

図1では、半導体パターン6が、ソース配線4’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、半導体パターン6の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線4’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。

0030

また、半導体パターン6の縁が、ドレイン電極5およびそれを囲むソース電極4のさや形状の開口部先端付近と交差している。これにより、半導体の働きをソース電極4によってチャネル部とそれ以外に分断することができる。従って、チャネル外の半導体を経由して制御されない電流がドレイン電極5に流れこむことを防止できる。

0031

さらに、保護層6’が、ソース配線4’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、保護増6’の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線4’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。

0032

また、ゲート電極2が四角形でなく、四角形の角部を削り、ソース電極4の曲線に沿わせた曲線形状または鈍角多角形状である(図1(c)参照)。これにより、ゲート電極2と(キャパシタ電極10+キャパシタ配線10’)との間隔を広くすることができ、ゲート・キャパシタ間ショートを抑制できる。一方、ゲート電極2が四角形の場合の1画素分の平面図を図16(a)に示し、ゲート電極2、ゲート配線2’、キャパシタ電極10、キャパシタ配線10’の2画素分の平面図を図16(b)に示す。ゲート・キャパシタ間距離が小さい部分13において、レジストインク中の遺物の影響等によって短絡が起こり易い(図16(b))。

0033

なお、図1(a)のように層間絶縁膜8・上部画素電極9がない場合、構造が単純で製造が容易である利点がある。図1(b)のように層間絶縁膜8・上部画素電極9がある場合、有効エリアを上部画素電極9の面積まで広げることができるという利点がある。

0034

本発明の第1の実施形態に係る薄膜トランジスタの構成の、他の一例を図2に示す。図2(a)は層間絶縁膜8と上部画素電極9を有しない薄膜トランジスタアレイの1画素部分を示す平面図、図2(b)は図2(a)の上に層間絶縁膜8と上部画素電極9を有する薄膜トランジスタアレイの1画素部分を示す平面図、図2(c)は、チャネル部と領域A、ゲート電極2とゲート配線2’、キャパシタ電極10とキャパシタ配線10’、ソース電極4とソース配線4’、ドレイン電極5と画素電極7を示す1画素部分の説明図である。図2では、半導体形状が長方形ではあるものの、各画素ごとに独立している。この場合、印刷におけるソース配線に沿った方向の位置ずれ余裕は複数の薄膜トランジスタに連続したストライプの場合よりも小さくなるが、使用する半導体量を減らすことができる。

0035

また、図1〜2のような本実施形態に係る薄膜トランジスタの製造方法の一例を、図3に示す。絶縁基板1上に、ゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成する(図3(a))。次に、その上にゲート絶縁膜3を形成する(図3(b)に縦線で示し、図3(c)以降では記載を省略)。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7を形成する(図3(c))。その際、ドレイン電極5が1本の等幅の線状であり、ソース電極4が線状であり、かつドレイン電極5をドレイン電極5から一定間隔を隔てて囲むさや形状であり、ソース配線4’が複数のソース電極4間を結ぶように形成されており、ソース配線4’は半導体パターン6のうちソース電極4・ドレイン電極5間にある部分をゲート配線2’の延伸方向に垂直な方向に延長した領域Aの内部に収まっており、かつ該領域Aの幅よりも細い形状の版を用いて印刷する。ドレイン電極5の先端が丸くなっており、ソース電極4のさや形状の先端もドレイン電極5の先端に沿って曲線状になっている。そして、少なくともソース電極4とドレイン電極5との間に半導体パターン6を形成する(図3(d))。半導体パターン6は、図2のように各トランジスタごとに独立していてもよいが、図1のようにソース配線4’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。また、半導体パターン6の縁が、ドレイン電極5およびそれを囲むソース電極4のさや形状の開口部先端付近と交差していることが望ましい。さらに、半導体パターン6を覆う保護層6’を形成する(図3(e))。保護層6’は、ソース配線4’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。

0036

そしてその後に、画素電極7上に穴8Aを有する層間絶縁膜8を形成する工程(図3(f))と、その上に、層間絶縁膜8の穴8Aを通じて画素電極7に接続された上部画素電極9を形成する工程(図3(g))と、を有してもよい。

0037

また、ゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成する工程(図3(a))において、ゲート電極2が、長方形でなく、ソース電極4の曲線状に沿った、曲線状または多角形状であることが望ましい。

0038

絶縁基板1としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリエーテルスルホン(PES)、等のフレキシブルなものでもよい。

0039

ゲート電極2、ゲート配線2’、キャパシタ電極10、キャパシタ配線10’としては、Al、Ag、Cu、Cr、Ni、Mo、Au、Pt等の金属や、ITO等の導電性酸化物カーボン導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後フォトリソエッチングレジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。

0040

ゲート絶縁膜3としては、SiO2、SiON、SiN等の無機物や、ポリビニルフェノールPVP)、エポキシ等の有機物を用いることができる。製法としては、スパッタCVD等の真空成膜や、溶液の塗布・焼成によって得られる。

0041

ソース電極4・ソース配線4’・ドレイン電極5・画素電極7としては、Ag、Cu、Cr、Ni、Mo、Au、Pt、Al等の金属や、ITO等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷グラビア印刷フレキソ印刷オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、20μm以下のパターンを再現性よく形成することができる。

0042

半導体パターン6としては、ポリチオフェン系アセン系アリルアミン系などの有機半導体や、In2O3系、Ga2O3系、ZnO系、SnO2系、InGaZnO系、InGaSnO系、InSnZnO系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェットディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。

0043

保護層6’としては、フッ素系樹脂シリコーン系樹脂などを用いることができる。製法としては、溶液をインクジェット、ディスペンサ、スクリーン印刷等で印刷・焼成する方法が好適である。

0044

層間絶縁膜8としてはエポキシ等の有機絶縁膜が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

0045

上部画素電極9としてはAgペースト等が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

0046

なお、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7を形成する工程と、半導体6を形成する工程の順序は、逆でもよい。

0047

(第2の実施形態)
本発明の第2の実施形態に係る薄膜トランジスタアレイの一例を、図4に示す。図4(a)は層間絶縁膜8と上部画素電極9を有しない薄膜トランジスタアレイの1画素部分を示す平面図、図4(b)は図4(a)の上に層間絶縁膜8と上部画素電極9を有する薄膜トランジスタアレイの1画素部分を示す平面図、図4(c)は、チャネル部と領域A、ゲート電極2とゲート配線2’、キャパシタ電極10とキャパシタ配線10’、ソース電極4とソース配線4’、ドレイン電極5と画素電極7を示す1画素部分の説明図である。図4に示すように、本実施形態に係る薄膜トランジスタアレイは、絶縁基板1上に、下層側から上層側へ向かう順に、ゲート電極2およびゲート電極2に接続されたゲート配線2’と、キャパシタ電極10およびキャパシタ電極10に接続されたキャパシタ配線10’と、ゲート絶縁膜3と、平面視でゲート電極2と重なる領域に互いの間隙を有するソース電極4およびドレイン電極5とを有し、少なくともソース電極4とドレイン電極5との間隙に半導体パターン6を有し、ソース電極4はソース配線4’に接続されており、ドレイン電極5は画素電極7に接続されており、半導体パターン6の上を覆う保護層6’を有する薄膜トランジスタである。図4(b)ではさらに画素電極7上に穴8Aを有する層間絶縁膜8と、穴8Aを介して画素電極7と接続された上部画素電極9を有する。当該薄膜トランジスタにおいては、平面視で、ドレイン電極5が1本の等幅の線状であり、ソース電極4が線状かつドレイン電極5をドレイン電極5から一定間隔を隔てて囲むさや形状であり(図4(c)参照)、ソース配線4’が複数のソース電極4間を結ぶように形成されており、ソース配線4’は、半導体パターン6のうち、ゲート電極2上でソース電極4とドレイン電極5との間隙に形成された部分を、ゲート配線2’の延伸方向に垂直な方向に延長した領域Aの幅よりも細い(図4(c)参照)。ソース配線4’が細いことにより、ゲート・ソースの重なり面積とソース・上部画素電極の重なり面積を小さくすることができ、ゲート・ソース間容量およびソース・画素間容量を小さくすることができる。

0048

ゲート・ソース間容量が小さいことにより、ゲート・ソース間容量の充放電による電力消費を小さくすることができる。また、ソース・画素間容量が小さいことにより、ソース電圧変化が画素電位に影響する、ソースラインカップリングを小さくするこができ、表示品質が良くなる。一方、このドレイン電極5の形状でチャネルがソース配線4’内に収まるようにすると、ソース配線4’の幅が大きくなってしまい、ゲート・ソース間容量や、ソース・画素間容量が大きくなってしまう。

0049

また、図4に示すように、平面視で、ドレイン電極5は1本の線状であり、ゲート配線2’の延伸方向に平行な方向からソース配線4’の延伸方向に平行な方向に曲線的に曲がって引き回されており、先端が丸くなっている。そして、ドレイン電極5を囲むソース電極4のさや形状は、ドレイン電極の引回し方向の曲がりや先端の丸みに沿って曲線状になっている。ドレイン電極5が1本の線状であることにより、ドレイン電極5のうち、ゲート電極2と重なりを有しかつチャネルを形成しない部分即ちチャネルまで給電するための部分が1本で済むため、ゲート・ドレイン間容量(=ゲート・画素間容量)が小さくなり、ゲート電圧がオンからオフに変化する際の電圧変化が画素電位に影響する、いわゆるゲートフィードスルー電圧を小さく抑えることができ、表示品質が良くなる。また、ドレイン電極5やソース電極4に角部がないため、電流集中がなく、ソース電極4、ドレイン電極5、半導体パターン6の劣化を抑えることができる。なお、図4ではドレイン電極5がゲート配線2’の延伸方向に平行な直線状部分から曲線状部分へと移行しているが、当該曲線状部分からさらにソース配線4’の延伸方向に平行な直線状に伸びてもよい。第2の実施形態は、ドレイン電極5が内角180°未満の角部を有しない形状でありながら、狭い領域Aの中でもチャネル幅を大きくできるという特徴を有する。

0050

ここで、半導体パターン6のうち、ゲート電極2上でソース電極4とドレイン電極5との間隙に形成された部分が、制御された電流が流れる部分であり、チャネルと呼ばれる。このチャネル部を、ゲート配線2’の延伸方向に垂直な方向に延長した領域が、領域Aである(図4(c))。ソース電極4・ドレイン電極5間の距離が、制御された電流が流れる長さであり、チャネル長と呼ばれる。制御された電流が流れる幅(チャネル幅)は、制御された電流が流れる方向に垂直な方向のチャネル寸法であり、チャネルのソース電極4・ドレイン電極5間の中心線の長さとみなすことができる。

0051

また、ソース配線4’が上記領域Aの内部に収まっている。これにより、ソース配線4’とソース電極4が全体としてほぼ一直線上に並ぶため、ソース配線4’・ソース電極4・ドレイン電極5・画素電極7を形成する際にソース配線4’にかかる応力を小さくすることができ、ソース配線4’の断線が起こりにくい。また、図4(c)ではソース配線4’がソース電極4とつながる部分において、ソース配線4’とソース電極4を一体に見た場合に内角180°以上の角部が形成されているが、この部分を曲線状や面取りにしてもよい。それにより、さらに断線が起こりにくくなる。

0052

また、半導体パターン6は少なくともソース電極4とドレイン電極5との間をつなぐように形成されていればよく、ソース電極4・ドレイン電極5の上層にあってもよいし(図4(a))、ソース電極4・ドレイン電極5の下層にあってもよい(図7(a))。また、半導体パターン6の上を覆うように、保護層6’を設けてもよい。即ち、ソース電極4・ドレイン電極5の上に半導体パターン6、その上に保護層6’でもよいし(図4(a))、半導体パターン6の上にソース電極4・ドレイン電極5、その上に保護層6’でもよい(図7(a))。保護層6’は、半導体6が、外気や層間絶縁膜8の材料から損傷を受けることを防止する。半導体パターン6がソース電極4・ドレイン電極5の下層にある場合でも、領域Aの位置は同等である(図7(c))。

0053

図4では、半導体パターン6が、ソース配線4’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、半導体パターン6の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線4’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。

0054

また、半導体パターン6の縁が、ドレイン電極5およびそれを囲むソース電極4のさや形状の開口部先端付近と交差している。これにより、半導体の働きをソース電極4によってチャネル部とそれ以外に分断することができる。従って、チャネル外の半導体を経由して制御されない電流がドレイン電極5に流れこむことを防止できる。

0055

さらに、保護層6’が、ソース配線4’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、保護層6’の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線4’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。

0056

また、ゲート電極2が四角形でなく、四角形の角部を削り、ソース電極4の曲線に沿わせた曲線形状または鈍角多角形状である(図4(c)参照)。これにより、ゲート電極2と(キャパシタ電極10+キャパシタ配線10’)との間隔を広くすることができ、ゲート・キャパシタ間ショートを抑制できる。一方、ゲート電極2が四角形の場合の1画素分の平面図を図17(a)に示し、ゲート電極2、ゲート配線2’、キャパシタ電極10、キャパシタ配線10’の2画素分の平面図を図17(b)に示す。ゲート・キャパシタ間距離が小さい部分13において、レジストやインク中の遺物の影響等によって短絡が起こり易い(図17(b))。

0057

なお、図4(a)、図7(a)のように層間絶縁膜8・上部画素電極9がない場合、構造が単純で製造が容易である利点がある。図4(b)、図7(b)のように層間絶縁膜8・上部画素電極9がある場合、有効エリアを上部画素電極9の面積まで広げることができるという利点がある。

0058

本発明の第2の実施形態に係る薄膜トランジスタの構成の、他の一例を図5に示す。図5(a)は層間絶縁膜8と上部画素電極9を有しない薄膜トランジスタアレイの1画素部分を示す平面図、図5(b)は図5(a)の上に層間絶縁膜8と上部画素電極9を有する薄膜トランジスタアレイの1画素部分を示す平面図、図5(c)は、チャネル部と領域A、ゲート電極2とゲート配線2’、キャパシタ電極10とキャパシタ配線10’、ソース電極4とソース配線4’、ドレイン電極5と画素電極7を示す1画素部分の説明図である。図5では、半導体形状が長方形ではあるものの、各画素ごとに独立している。この場合、印刷におけるソース配線に沿った方向の位置ずれ余裕は複数の薄膜トランジスタに連続したストライプの場合よりも小さくなるが、使用する半導体量を減らすことができる。

0059

また、図4〜5のような本実施形態に係る薄膜トランジスタの製造方法の一例を、図6に示す。絶縁基板1上に、ゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成する(図6(a))。次に、その上にゲート絶縁膜3を形成する(図6(b)に縦線で示し、図6(c)以降では記載を省略)。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7を形成する(図6(c))。その際、ドレイン電極5が1本の等幅の線状であり、ソース電極4が線状であり、かつドレイン電極5をドレイン電極5から一定間隔を隔てて囲むさや形状であり、ソース配線4’が複数のソース電極4間を結ぶように形成されており、ソース配線4’は半導体パターン6のうちソース電極4・ドレイン電極5間にある部分をゲート配線2’の延伸方向に垂直な方向に延長した領域Aの内部に収まっており、かつ該領域Aの幅よりも細い形状の版を用いて印刷する。ドレイン電極5の先端が丸くなっており、ソース電極4のさや形状の先端もドレイン電極5の先端に沿って曲線状になっている。そして、少なくともソース電極4とドレイン電極5との間に半導体パターン6を形成する(図6(d))。半導体パターン6は、図5のように各トランジスタごとに独立していてもよいが、図4のようにソース配線4’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。また、半導体パターン6の縁が、ドレイン電極5およびそれを囲むソース電極4のさや形状の開口部先端付近と交差していることが望ましい。さらに、半導体パターン6を覆う保護層6’を形成する(図6(e))。保護層6’は、ソース配線4’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。

0060

そしてその後に、画素電極7上に穴8Aを有する層間絶縁膜8を形成する工程(図6(f))と、その上に、層間絶縁膜8の穴8Aを通じて画素電極7に接続された上部画素電極9を形成する工程(図6(g))と、を有してもよい。

0061

また、ゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成する工程(図6(a))において、ゲート電極2が、長方形でなく、ソース電極4の曲線状に沿った、曲線状または多角形状であることが望ましい。

0062

絶縁基板1としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリエーテルスルホン(PES)、等のフレキシブルなものでもよい。

0063

ゲート電極2、ゲート配線2’、キャパシタ電極10、キャパシタ配線10’としては、Al、Ag、Cu、Cr、Ni、Mo、Au、Pt等の金属や、ITO等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。

0064

ゲート絶縁膜3としては、SiO2、SiON、SiN等の無機物や、ポリビニルフェノール(PVP)、エポキシ等の有機物を用いることができる。製法としては、スパッタ、CVD等の真空成膜や、溶液の塗布・焼成によって得られる。

0065

ソース電極4・ソース配線4’・ドレイン電極5・画素電極7としては、Ag、Cu、Cr、Ni、Mo、Au、Pt、Al等の金属や、ITO等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、20μm以下のパターンを再現性よく形成することができる。

0066

半導体パターン6としては、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、In2O3系、Ga2O3系、ZnO系、SnO2系、InGaZnO系、InGaSnO系、InSnZnO系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。

0067

保護層6’としては、フッ素系樹脂、シリコーン系樹脂などを用いることができる。製法としては、溶液をインクジェット、ディスペンサ、スクリーン印刷等で印刷・焼成する方法が好適である。

0068

層間絶縁膜8としてはエポキシ等の有機絶縁膜が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

0069

上部画素電極9としてはAgペースト等が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。

0070

なお、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7を形成する工程と、半導体6を形成する工程の順序は、逆でもよい(図8(a)〜(g))。その場合、図7のようなトップコンタクト型のTFTとなる。

0071

(実施例1)
本発明の実施例について、図1(a)および図3を用いて説明する。図1(a)に示す素子を、図3(a)〜図3(e)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した(図3(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図3(b))。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図3(c))。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した(図3(d))。

0072

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した(図3(e))。

0073

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。

0074

(実施例2)
本発明の実施例について、図1(b)および図3を用いて説明する。図1(b)に示す素子を、図3(a)〜図3(g)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した(図3(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図3(b))。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図3(c))。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した(図3(d))。

0075

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した(図3(e))。そして、エポキシ樹脂をスクリーン印刷し、100℃で焼成することにより、層間絶縁膜8を形成した。(図3(f))。さらに、銀ペーストをスクリーン印刷し、100℃で焼成することにより、上部画素電極9を形成した(図3(g))。

0076

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。

0077

(実施例3)
本発明の実施例について、図2(b)および図3を用いて説明する。図2(b)に示す素子を、図3(a)〜図3(g)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した(図3(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図3(b))。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図3(c))。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した(図3(d)。ただし、半導体パターン6は図2(a)の形状とした)。

0078

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した(図3(e))。そして、エポキシ樹脂をスクリーン印刷し、100℃で焼成することにより、層間絶縁膜8を形成した。(図3(f))。さらに、銀ペーストをスクリーン印刷し、100℃で焼成することにより、上部画素電極9を形成した(図3(g))。

0079

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。

0080

(実施例4)
本発明の実施例について、図4(a)および図6を用いて説明する。図4(a)に示す素子を、図6(a)〜図6(e)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した(図6(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図6(b))。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図6(c))。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した(図6(d))。

0081

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した(図6(e))。

0082

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。

0083

(実施例5)
本発明の実施例について、図4(b)および図6を用いて説明する。図4(b)に示す素子を、図6(a)〜図6(g)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した(図6(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図6(b))。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図6(c))。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した(図6(d))。

0084

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した(図6(e))。そして、エポキシ樹脂をスクリーン印刷し、100℃で焼成することにより、層間絶縁膜8を形成した。(図6(f))。さらに、銀ペーストをスクリーン印刷し、100℃で焼成することにより、上部画素電極9を形成した(図6(g))。

0085

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。

0086

(実施例6)
本発明の実施例について、図5(b)および図6を用いて説明する。図5(b)に示す素子を、図6(a)〜図6(g)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した(図6(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図6(b))。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図6(c))。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した(図6(d)。ただし、半導体パターン6は図5(a)の形状とした)。

0087

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した(図6(e))。そして、エポキシ樹脂をスクリーン印刷し、100℃で焼成することにより、層間絶縁膜8を形成した。(図6(f))。さらに、銀ペーストをスクリーン印刷し、100℃で焼成することにより、上部画素電極9を形成した(図6(g))。

0088

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。

0089

(実施例7)
本発明の実施例について、図7(b)および図8を用いて説明する。図7(b)に示す素子を、図8(a)〜図8(g)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した(図8(a))。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図8(b))。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した(図8(c))。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図8(d))。

0090

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した(図8(e))。そして、エポキシ樹脂をスクリーン印刷し、100℃で焼成することにより、層間絶縁膜8を形成した。(図8(f))。さらに、銀ペーストをスクリーン印刷し、100℃で焼成することにより、上部画素電極9を形成した(図8(g))。

0091

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。

0092

(実施例8)
本発明の実施例について、図16および図3を用いて説明する。図16に示す素子を、図3(a)〜図3(g)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した(図3(a)。ただし、ゲート電極2は図16の形状とした)。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図3(b))。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図3(c))。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した(図3(d))。

0093

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した(図3(e))。そして、エポキシ樹脂をスクリーン印刷し、100℃で焼成することにより、層間絶縁膜8を形成した。(図3(f))。さらに、銀ペーストをスクリーン印刷し、100℃で焼成することにより、上部画素電極9を形成した(図3(g))。

0094

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。しかし、ゲート・キャパシタ間の短絡がある場合があり、歩留まりが悪かった。

0095

(実施例9)
本発明の実施例について、図17および図6を用いて説明する。図17に示す素子を、図6(a)〜図6(g)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した(図6(a)。ただし、ゲート電極2は図17の形状とした)。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した(図6(b))。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図6(c))。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した(図6(d))。

0096

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した(図6(e))。そして、エポキシ樹脂をスクリーン印刷し、100℃で焼成することにより、層間絶縁膜8を形成した。(図6(f))。さらに、銀ペーストをスクリーン印刷し、100℃で焼成することにより、上部画素電極9を形成した(図6(g))。

0097

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。しかし、ゲート・キャパシタ間の短絡がある場合があり、歩留まりが悪かった。

0098

(比較例1)
比較例1について、図10を用いて説明する。図10に示す素子を、図3と同様の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した。

0099

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した。そして、エポキシ樹脂をスクリーン印刷し、100℃で焼成することにより、層間絶縁膜8を形成した。さらに、銀ペーストをスクリーン印刷し、100℃で焼成することにより、上部画素電極9を形成した。

0100

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加した場合、クロストークが発生した。ゲート電圧を通常の±20Vでなく±25Vに上げることにより、クロストークが解消した。これは、ゲート・ドレイン間容量が大きいことが原因である。また、長時間駆動を行った場合、ドレイン電極5やソース電極4の角部分12において、劣化が見られた(図13)。

0101

(比較例2)
比較例2について、図14を用いて説明する。図14に示す素子を、図3と同様の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した。

0102

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した。そして、エポキシ樹脂をスクリーン印刷し、100℃で焼成することにより、層間絶縁膜8を形成した。さらに、銀ペーストをスクリーン印刷し、100℃で焼成することにより、上部画素電極9を形成した。

0103

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加した場合、わずかなクロストークが発生した。これは、ソース・画素間容量が大きいことが原因である。また、消費電力が大きくなっていた。さらには、長時間駆動を行った場合、ドレイン電極5やソース電極4の角部分12において、劣化が見られた。

0104

(比較例3)
比較例3について、図15を用いて説明する。図15に示す素子を、図3と同様の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2・ゲート配線2’・キャパシタ電極10・キャパシタ配線10’を形成した。次に、ポリビニルフェノール溶液をスピンコートし、150℃で焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した。さらに、ソース電極4・ソース配線4’・ドレイン電極5・画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液をフレキソ印刷し、100℃で焼成することにより、半導体パターン6を形成した。

0105

次に、フッ素化樹脂をスクリーン印刷し、100℃で焼成することにより、保護層6’を形成した。そして、エポキシ樹脂をスクリーン印刷し、100℃で焼成することにより、層間絶縁膜8を形成した。さらに、銀ペーストをスクリーン印刷し、100℃で焼成することにより、上部画素電極9を形成した。

0106

こうして作製した薄膜トランジスタと、透明電極を有するPET基板との間に電気泳動体を挟み、所定の駆動波形を印加した場合、わずかなクロストークが発生した。これは、ソース・画素間容量が大きいことが原因である。また、消費電力が大きくなっていた。さらには、長時間駆動を行った場合、ドレイン電極5やソース電極4の角部分12において、劣化が見られた。

0107

ここまで、ゲート電極2がソース電極4・ドレイン電極5より下層にあるボトムゲート構造として説明してきたが、同様の電極形状を、ゲート電極2がソース電極4・ドレイン電極5より上層にあるトップゲート構造としてもよい。ただし、その場合には、層間絶縁膜だけでなくゲート絶縁膜にも開口部を設ける必要がある。また、上部画素電極が必須となり、それがキャパシタ電極と短絡しないようにする必要もある(すなわち、ゲート絶縁膜の開口部にキャパシタ電極が接触しないようにする)。

実施例

0108

以上の説明から理解できるように、本発明には、以下の効果がある。1つには、ゲート・ソース間容量、ソース・画素間容量、ゲート・画素間容量を小さくすることができ、表示品質が良い薄膜トランジスタアレイが得られる。また、ドレイン電極やソース電極に電流集中部分がないので、劣化しにくい薄膜トランジスタアレイが得られる。さらに、ゲート・キャパシタ間距離を大きくすることができ、欠陥が少ない薄膜トランジスタアレイを提供できる

0109

本発明は、液晶表示装置電子ペーパー有機EL表示装置等の薄膜トランジスタに適用可能である。

0110

1 …絶縁基板
2 …ゲート電極
2’ …ゲート配線
3 …ゲート絶縁膜
4 …ソース電極
4’ …ソース配線
5 …ドレイン電極
6 …半導体
6’ … 保護層
7 …画素電極
8 …層間絶縁膜
8A … 層間絶縁膜の穴
9 … 上部画素電極
10 …キャパシタ電極
10’ …キャパシタ配線
11 … ドレイン電極のうち、ゲート電極と重なり、かつチャネルを形成しない部分
12 … ドレイン電極やソース電極の内角180°未満の角部の頂点
13 …ゲート・キャパシタ間距離が小さい部分

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