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技術 半導体装置及びその消去方法

出願人 サイプレスセミコンダクターコーポレーション
発明者 小倉寿典小川裕之
出願日 2013年3月22日 (7年8ヶ月経過) 出願番号 2013-059666
公開日 2014年10月2日 (6年1ヶ月経過) 公開番号 2014-186767
状態 特許登録済
技術分野 リードオンリーメモリ
主要キーワード 信号発信回路 信号発振回路 待機電圧 電子雪崩 降伏状態 アバランシュ スタンバイ電圧 データ記憶素子
関連する未来課題
重要な関連分野

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図面 (14)

課題

消去動作の後、待機状態に戻す際に大電流が流れるのを防止しうる半導体記憶装置及びその消去方法を提供する。

解決手段

N型ウェルと、ウェル内に形成されたP型の第1及び第2の不純物領域と、第1の不純物領域と第2の不純物領域との間のウェル上に形成された電荷蓄積層と、電荷蓄積層上に形成されたゲート電極とを含むP型メモリトランジスタ消去する際に、ゲート電極に負電圧印加し、第1の不純物領域及びウェルに正電圧を印加して、電荷蓄積層に蓄積された電荷を引き抜いた後、第1の不純物領域をフローティング状態にしてウェルを降圧させる。

概要

背景

フラッシュメモリに代表される不揮発性半導体記憶装置は、種々の電子機器におけるデータ記憶素子として多用されている。近年、電子機器の小型化・低消費電力化の要求に伴い、半導体記憶装置にも半導体記憶装置の高集積化・低消費電力化が求められている。

概要

消去動作の後、待機状態に戻す際に大電流が流れるのを防止しうる半導体記憶装置及びその消去方法を提供する。N型ウェルと、ウェル内に形成されたP型の第1及び第2の不純物領域と、第1の不純物領域と第2の不純物領域との間のウェル上に形成された電荷蓄積層と、電荷蓄積層上に形成されたゲート電極とを含むP型メモリトランジスタ消去する際に、ゲート電極に負電圧印加し、第1の不純物領域及びウェルに正電圧を印加して、電荷蓄積層に蓄積された電荷を引き抜いた後、第1の不純物領域をフローティング状態にしてウェルを降圧させる。

目的

本発明の目的は、消去動作の際に大電流が流れるのを防止しうる半導体記憶装置及びその消去方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体基板内に形成されたN型ウェルと、前記ウェル内に形成されたP型の第1の不純物領域及び第2の不純物領域と、前記第1の不純物領域と前記第2の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを含むP型メモリトランジスタを有する半導体記憶装置消去方法であって、前記ゲート電極に負電圧印加し、前記第1の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜く工程と、前記電荷蓄積層に蓄積された前記電荷を引き抜く工程の後、前記第1の不純物領域をフローティング状態にして前記ウェルを降圧させる工程とを有することを特徴とする半導体記憶装置の消去方法。

請求項2

請求項1記載の半導体記憶装置の消去方法において、前記ウェルを降圧させる工程において、前記ウェルを第1の待機電圧まで降圧させることを特徴とする半導体記憶装置の消去方法。

請求項3

請求項1又は2記載の半導体記憶装置の消去方法において、前記ウェルを降圧させる工程の後、前記第1の不純物領域に第2の待機電圧を印加する工程を更に有することを特徴とする半導体記憶装置の消去方法。

請求項4

請求項1乃至3のいずれか1項に記載の半導体記憶装置の消去方法において、前記ウェルを降圧させる工程では、前記第2の不純物領域に第4の待機電圧を印加することを特徴とする半導体記憶装置の消去方法。

請求項5

請求項1乃至3のいずれか1項に記載の半導体記憶装置の消去方法において、前記ウェルを降圧させる工程では、前記第2の不純物領域をフローティング状態とし、前記ウェルを降圧させる工程の後、前記第2の不純物領域に第4の待機電圧を印加する工程を更に有することを特徴とする半導体記憶装置の消去方法。

請求項6

半導体基板内に形成されたN型のウェルと、前記ウェル内に形成されたP型の第1の不純物領域及び第2の不純物領域と、前記第1の不純物領域と前記第2の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するP型メモリトランジスタと、前記ゲート電極に負電圧を印加し、前記第1の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜いた後、前記第1の不純物領域をフローティング状態にして前記ウェルを降圧する制御回路とを有することを特徴とする半導体記憶装置。

請求項7

請求項6記載の半導体記憶装置において、前記制御回路は、前記ウェルを降圧させる際、前記ウェルを第1の待機電圧まで降圧させることを特徴とする半導体記憶装置。

請求項8

請求項6又は7記載の半導体記憶装置において、前記ウェルの電圧を検出するウェル電圧検出回路を更に有し、前記制御回路は、前記ウェルを降圧させた後、前記第1の不純物領域に第2の待機電圧を印加することを特徴とする半導体記憶装置。

請求項9

請求項8記載の半導体記憶装置において、前記制御回路は、前記ウェルを降圧させた後、前記ゲート電極を第3の待機電圧に降圧することを特徴とする半導体記憶装置。

請求項10

請求項6乃至9のいずれか1項に記載の半導体記憶装置において、前記制御回路は、前記ウェルを降圧させる際に、前記第2の不純物領域に第4の待機電圧を印加することを特徴とする半導体記憶装置。

請求項11

請求項6乃至10のいずれか1項に記載の半導体記憶装置において、前記制御回路は、前記ウェルを降圧させる際に、前記第2の不純物領域をフローティング状態とし、前記ウェルを降圧させた後、前記第2の不純物領域に第4の待機電圧を印加することを特徴とする半導体記憶装置。

技術分野

0001

本発明は、P型メモリトランジスタを有する半導体記憶装置及びその消去方法に関する。

背景技術

0002

フラッシュメモリに代表される不揮発性の半導体記憶装置は、種々の電子機器におけるデータ記憶素子として多用されている。近年、電子機器の小型化・低消費電力化の要求に伴い、半導体記憶装置にも半導体記憶装置の高集積化・低消費電力化が求められている。

先行技術

0003

特開2000−003597号公報
特開2007−080338号公報

発明が解決しようとする課題

0004

しかしながら、本願発明者等がP型メモリトランジスタの消去動作に関する検証を行ったところ、トランジスタの各端子消去電圧印加後、待機電圧に戻す際に、大電流が流れる場合があることが初めて明らかとなった。大電流が発生しても消去を可能にするためには、大電流に耐える太い配線や、大電流を供給できる大きな電源回路が必要であり、半導体記憶装置の集積化の妨げになる。また、消去時に流れる大電流は、場合によってはメモリトランジスタ自体を破壊する虞もある。

0005

本発明の目的は、消去動作の際に大電流が流れるのを防止しうる半導体記憶装置及びその消去方法を提供することにある。

課題を解決するための手段

0006

実施形態の一観点によれば、半導体基板内に形成されたN型ウェルと、前記ウェル内に形成されたP型の第1の不純物領域及び第2の不純物領域と、前記第1の不純物領域と前記第2の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを含むP型メモリトランジスタを有する半導体記憶装置の消去方法であって、前記ゲート電極に負電圧を印加し、前記第1の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜く工程と、前記第1の不純物領域をフローティング状態にして前記ウェルを待機電圧まで降圧する工程とを有する半導体記憶装置の消去方法が提供される。

0007

また、実施形態の他の観点によれば、半導体基板内に形成されたN型のウェルと、前記ウェル内に形成されたP型の第1の不純物領域及び第2の不純物領域と、前記第1の不純物領域と前記第2の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するP型メモリトランジスタと、前記ゲート電極に負電圧を印加し、前記第1の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜いた後、前記第1の不純物領域をフローティング状態にして前記ウェルを待機電圧まで降圧する制御回路とを有する半導体記憶装置が提供される。

発明の効果

0008

開示の半導体記憶装置及びその消去方法によれば、消去電圧を待機電圧まで降圧する際に大電流が流れるのを防止することができる。また、メモリトランジスタが大電流により破壊されるのを防止することができ、半導体記憶装置の信頼性を向上することができる。

図面の簡単な説明

0009

図1は、一実施形態による半導体記憶装置の構造を示す概略図(その1)である。
図2は、一実施形態による半導体記憶装置の構造を示す概略図(その2)である。
図3は、一実施形態による半導体記憶装置の構造を示す概略図(その3)である。
図4は、一実施形態による半導体記憶装置の構造を示す概略図(その4)である。
図5は、一実施形態による半導体記憶装置の構造を示す概略図(その5)である。
図2は、一実施形態による半導体記憶装置の構造を示す概略図(その6)である。
図7は、一実施形態による半導体記憶装置の消去方法を示すフローチャートである。
図8は、一実施形態による半導体記憶装置の消去方法を示すタイムチャートである。
図9は、一実施形態による半導体記憶装置の消去方法における各端子への印加電圧を示す概略図である。
図10は、参考例による半導体記憶装置の構造を示す概略図である。
図11は、参考例による半導体記憶装置の消去方法を示すフローチャートである。
図12は、参考例による半導体記憶装置の消去方法を示すタイムチャートである。
図13は、参考例による半導体記憶装置の消去方法における各端子への印加電圧を示す概略図である。

実施例

0010

[一実施形態]
一実施形態による半導体記憶装置の構造及びその消去方法について図1乃至図9を用いて説明する。

0011

図1乃至図6は、本実施形態による半導体記憶装置の構造を示す概略図である。図7は、本実施形態による半導体記憶装置の消去方法を示すフローチャートである。図8は、本実施形態による半導体記憶装置の消去方法を示すタイムチャートである。図9は、本実施形態による半導体記憶装置の消去方法における各端子への印加電圧を示す概略図である。

0012

はじめに、本実施形態による半導体記憶装置の構造について図1乃至図6を用いて説明する。

0013

図1に示すように、メモリセルアレイ10には、ワードライン制御回路12、ビットライン制御回路30、ソースライン制御回路46及びウェル制御回路62が接続されている。ワードライン制御回路12には、ワードライン電圧発生回路22が接続されている。ビットライン制御回路30には、ビットライン電圧制御回路40が接続されている。ソースライン制御回路46には、ソースライン電圧発生回路56が接続されている。ウェル制御回路62には、ウェル電圧発生回路72が接続されている。ワードライン電圧発生回路22、ビットライン電圧発生回路40、ソースライン電圧発生回路56及びウェル電圧発生回路には、ストレス印加信号発振回路82が接続されている。なお、本明細書では、これら制御回路及び電圧発生回路を、一括して「制御回路」と表現することがある。

0014

ワードラインの電圧を検出するワードライン電圧検出回路28には、ワードライン制御回路12、ワードライン電圧発生回路22、ソースライン電圧発生回路56、ウェル電圧発生回路72及びストレス印加信号発信回路82が接続されている。ウェルの電圧を検出するウェル電圧検出回路78には、ワードライン制御回路12、ソースライン制御回路46及びウェル制御回路62が接続されている。ワードライン電圧発生回路22及びビットライン制御回路30には、消去実行信号発信回路80が接続されている。

0015

このように、本実施形態による半導体記憶装置では、消去の後にストレス印加信号の立ち下がりに応じてウェル電圧を降圧する観点から、ストレス印加信号発信回路82からの出力信号をウェル電圧発生回路72に入力できるようになっている。また、Nウェル電圧が待機電圧まで降下したのを確認後にソース電圧及びゲート電圧を待機電圧に戻す観点から、ウェル電圧検出回路72からの出力信号をソースライン制御回路46及びワードライン制御回路12に入力できるようになっている。

0016

メモリセルアレイ10は、図2に示すように、複数のセクタ10A,10B…を有している。複数のセクタ10A,10B…は、互いに電気的に分離されたNウェルによって画定されている。Nウェルには、ウェル信号線Wがそれぞれ接続されている。ここでは、セクタ10AのNウェルにウェル信号線WAが接続され、セクタ10BのNウェルにウェル信号線WBが接続されているものとする。なお、図2には2つのセクタ10A,10Bを記載しているが、セクタの総数はこれに限定されるものではない。

0017

セクタ10A,B内には、P型メモリトランジスタMCがマトリクス状にそれぞれ配置されている。P型メモリトランジスタMCは、例えばP型のシリコン基板内に形成されたNウェル内に形成される。ソース領域(第1の不純物領域)、ドレイン領域(第2の不純物領域)及びコントロールゲート電極P型半導体により形成され、フローティングゲート電極(電荷蓄積層)はN型半導体により形成される。なお、以後の説明において「ゲート電極」は、「コントロールゲート電極」を表すものである。

0018

行方向に並ぶP型メモリトランジスタMCのゲート電極は、ワードラインWLにより共通接続されている。また、列方向に並ぶP型メモリトランジスタMCのドレイン端子は、ビットラインBLにより共通接続されている。ここでは、セクタ10AにワードラインWLA1,WLA2,WLA3…とビットラインBLA1,BLA2,BLA3…が設けられ、セクタ10BにワードラインWLB1,WLB2,WLB3…とビットラインBLB1,BLB2,BLB3…が設けられているものとする。なお、図では各セクタ10A,10Bに5本のワードラインWLと3本のビットラインBLとを記載しているが、ワードラインWL及びビットラインBLの本数はこれらに限定されるものではない。

0019

P型メモリトランジスタMCのソース端子は、セクタ10A,10B毎に束ねられ、ソースラインSLに接続されている。ここでは、セクタ10A内のP型メモリトランジスタMCに共通接続されたソースラインSLをソースラインSLAと表し、セクタ10BのメモリセルMCに共通接続されたソースラインSLをソースラインSLBと表すものとする。

0020

ワードライン電圧発生回路22は、図3に示すように、消去電圧1発生回路24、消去電圧2発生回路25、VDD発生回路26を有している。ワードライン電圧発生回路22は、ワードライン電圧検出回路28、ストレス印加信号発信回路80、ストレス信号発信回路82からの信号に応じて、消去電圧1発生回路24、消去電圧2発生回路25、VDD発生回路26により発生された電圧をワードライン制御回路12に出力する。

0021

ワードライン制御回路12は、図3に示すように、電源接続論理回路14、電源接続スイッチ16、ワードラインアドレスデコード回路18、ワードライン選択回路20を有している。電源接続論理回路14は、ワードライン電圧発生回路22及びウェル電圧検出回路78からの信号に応じて各ワードラインWLに印加する電圧を決定し、電源接続スイッチ16、ワードラインアドレスデコード回路18及びワードライン選択回路20を制御する。これにより、各ワードラインWLに、ワードライン電圧発生回路22から出力された駆動電圧の中から選択された所望の駆動電圧をそれぞれ印加できるようになっている。

0022

なお、消去はセクタ単位で行われるため、ワードライン選択回路20では、セクタ毎にワードラインWLに印加される電圧が選択される。図において、WLAは、セクタ10Aに配置されたワードライン(WLA1,WLA2,WLA3…)に対応し、WLBは、セクタ10Bに配置されたワードライン(WLB1,WLB2,WLB3…)に対応する。

0023

ビットライン電圧発生回路40は、図4に示すように、スタンバイ電圧発生回路42を有している。ビットライン電圧発生回路40は、ストレス印加信号発信回路82からの信号に応じて、スタンバイ電圧発生回路42により発生された電圧をビットライン制御回路30に出力する。

0024

ビットライン制御回路30は、図4に示すように、電源接続論理回路32、電源接続スイッチ34、ビットラインアドレスデコード回路34、ビットライン選択回路38を有している。電源接続論理回路32は、ビットライン電圧発生回路40及び消去実行信号発信回路80からの信号に応じて各ビットラインBLに印加する電圧を決定し、電源接続スイッチ34、ビットラインアドレスデコード回路36及びワードライン選択回路38を制御する。これにより、各ビットラインBLに、ビットライン電圧発生回路40から出力された駆動電圧の中から選択された所望の駆動電圧をそれぞれ印加できるようになっている。或いは、ビットライン電圧発生回路40から切り離し、各ビットラインBLをフローティング状態にできるようになっている。

0025

なお、消去はセクタ単位で行われるため、ビットライン選択回路38では、セクタ毎にビットラインBLに印加される電圧が選択される。図において、BLAは、セクタ10Aに配置されたビットライン(BLA1,BLA2,BLA3…)に対応し、BLBは、セクタ10Bに配置されたビットライン(BLB1,BLB2,BLB3…)に対応する。

0026

ソースライン電圧発生回路56は、図5に示すように、消去電圧発生回路58、VDD発生回路60を有している。ソースライン電圧発生回路50は、ストレス印加信号発信回路82からの信号に応じて、消去電圧発生回路58、VDD発生回路60により発生された電圧をソースライン制御回路46に出力する。

0027

ソースライン制御回路46は、図5に示すように、電源接続論理回路48、電源接続スイッチ50、セクタデコード回路52、セクタ選択回路54を有している。電源接続論理回路48は、ソースライン電圧発生回路56及びウェル電圧検出回路78からの信号に応じて各ソースラインSLに印加する電圧を決定し、電源接続スイッチ50、セクタデコード回路52及びセクタ選択回路54を制御する。これにより、各ソースラインSLA,SLB…に、ソースライン電圧発生回路56から出力された駆動電圧の中から選択された所望の駆動電圧をそれぞれ印加できるようになっている。或いは、ソースライン電圧発生回路56から切り離し、各ソースラインSLをフローティング状態にできるようになっている。

0028

ウェル電圧発生回路72は、図6に示すように、スタンバイ電圧発生回路74、消去電圧発生回路76を有している。ウェル電圧発生回路72は、ワードライン電圧検出回路28及びストレス印加信号発信回路82からの信号に応じて、スタンバイ電圧発生回路74、消去電圧発生回路76により発生された電圧をウェル制御回路62に出力する。

0029

ウェル制御回路62は、図6に示すように、電源接続論理回路64、電源接続スイッチ66、セクタデコード回路68、セクタ選択回路70を有している。電源接続論理回路64は、ウェル電圧発生回路72からの信号に応じて各セクタのNウェルに印加する電圧を決定し、電源接続スイッチ66、セクタデコード回路68及びセクタ選択回路70を制御する。これにより、各セクタ10A,10BのNウェル(ウェル信号線WA,WB)に、ウェル電圧発生回路72から出力された駆動電圧の中から選択された所望の駆動電圧をそれぞれ印加できるようになっている。

0030

次に、本実施形態による半導体記憶装置の消去方法について図1乃至図9を用いて説明する。ここでは、セクタ10A内のP型メモリトランジスタMCを一括消去する過程を説明する。なお、以下の説明において示す駆動電圧の値は一例であり、これに限定されるものではなく、半導体装置の寸法や電源電圧等に応じて適宜増減することができる。また、本明細書において、「昇圧」とは印加電圧の絶対値を大きくすることを意味し、「降圧」とは印加電圧の絶対値を小さくすることを意味するものとする。

0031

P型メモリトランジスタMCの消去は、フローティングゲートに蓄積された電子を引き抜くことにより行われる。この方式は、FN(Fowler-Nordheim Tunneling)イレース方式と呼ばれている。

0032

本実施形態による半導体記憶装置の消去方法では、図7に示すステップS10〜ステップS16の順序で、P型メモリトランジスタMCの消去を行う。本実施形態による半導体記憶装置の消去方法を用いることにより、後述する参考例による消去方法の場合において生じるような大電流がソース−Nウェル間に流れるのを防止することができる。

0033

(ステップS10)
待機状態では、総てのP型メモリトランジスタMCの各端子(ゲートドレイン、ソース、Nウェル)には、電源電圧VDD(ここでは+1.2V)の待機電圧が印加されている)。

0034

(ステップS11)
ここで、時間t1において、消去実行命令が出されたものとする。消去実行命令が出されると、消去実行信号発信回路80は、ワードライン電圧発生回路22及びビットライン電圧発生回路40に、ローレベルからハイレベル立ち上がる消去実行信号を出力する。

0035

ビットライン電圧発生回路40は、消去実行信号の立ち上がりに応じて、ビットライン制御回路32を介して、消去対象のセクタ10AのビットラインBLAをフローティング状態とする。それ以外のセクタ10BのビットラインBLBの電圧は、スタンバイ電圧発生回路42からの出力電圧である待機電圧のまま維持する(図8及び図4参照)。

0036

また、ワードライン電圧発生回路22は、消去実行信号の立ち上がりに応じて、ワードライン制御回路12を介して、消去電圧1発生回路24を消去対象のセクタ10AのワードラインWLAに接続する。これにより、ワードラインWLAの電圧を待機電圧から消去電圧1発生回路24からの出力電圧(Vgate(E′):−5.3V)まで徐々に昇圧する。それ以外のセクタ10BのワードラインWLBの電圧は、VDD発生回路26からの出力電圧である待機電圧のまま維持する(図8及び図3参照)。

0037

なお、消去電圧1発生回路24からの出力電圧は、消去時の印加電圧である消去電圧2発生回路25からの出力電圧と待機電圧との間の電圧である。本実施形態の消去方法では、ゲート電極に印加する電圧を、まず消去電圧1発生回路24からの出力電圧(Vgate(E′))まで昇圧し、次いで消去時の印加電圧である消去電圧2発生回路25からの出力電圧(Vgate(E))まで昇圧する。2段階に分けて昇圧するのは、カップリングによる誤動作を防止するためである。

0038

ワードライン電圧検出回路28は、ワードラインWLAの電圧を検出し、ワードラインWLAの電圧が所定値(Vgate(E′):−5.3V)まで充電されたかどうかをチェックする。ワードラインWLAの電圧が所定値まで充電されたことが確認されると、ワードライン電圧検出回路28は、所定時間の間ハイレベルからローレベルに立ち下がるVgate(E′)検出信号を、ワードライン電圧発生回路22、ソースライン電圧発生回路56及びウェル電圧発生回路72に出力する。ここでは、Vgate(E′)検出信号の立ち上がり時を時間t2とする。

0039

(ステップS12)
ソースライン電圧発生回路56は、Vgate(E′)検出信号の立ち上がりに応じて、ソースライン制御回路46を介して、消去電圧発生回路58を消去対象のセクタ10AのソースラインSLAに接続する。これにより、ソースラインSLAの電圧を待機電圧から消去電圧発生回路58からの出力電圧(Vsource(E):+9.3V)まで徐々に昇圧する。それ以外のセクタ10Bに接続されたソースラインSLBの電圧は、VDD発生回路60からの出力電圧である待機電圧のまま維持する(図8及び図5参照)。

0040

また、ウェル電圧発生回路72は、Vgate(E′)検出信号の立ち上がりに応じて、ウェル制御回路62を介して、消去電圧発生回路76を消去対象のセクタ10AのNウェル(ウェル信号線WA)に接続する。これにより、Nウェルの電圧を待機電圧から消去電圧発生回路76からの出力電圧(Vwell(E):+9.3V)まで徐々に昇圧する。それ以外のセクタ10BのNウェル(ウェル信号線WB)の電圧は、スタンバイ電圧発生回路74からの出力電圧である待機電圧のまま維持する(図8及び図6参照)。

0041

また、ワードライン電圧発生回路22は、Vgate(E′)検出信号の立ち上がりに応じて、ワードライン制御回路12を介して、消去電圧2発生回路25を消去対象のセクタ10AのワードラインWLAに接続する。これにより、ワードラインWLAの電圧をVgate(E′)から消去電圧2発生回路25からの出力電圧(Vgate(E):−9.3V)まで徐々に昇圧する。それ以外のセクタ10BのワードラインWLBの電圧は、VDD発生回路26からの出力電圧である待機電圧のまま維持する(図8及び図3参照)。

0042

ワードライン電圧検出回路28は、ワードラインWLAの電圧を検出し、ワードラインWLAの電圧が所定値(Vgate(E):−9.3V)まで充電されたかどうかをチェックする。ワードラインWLAの電圧が所定値まで充電されたことが確認されると、ワードライン電圧検出回路28は、所定時間の間ハイレベルからローレベルに立ち下がるVgate(E)検出信号を、ストレス印加信号発信回路82に出力する。

0043

(ステップS13)
ストレス印加信号発信回路82は、Vgate(E)検出信号の立ち上がりに応じて、ローレベルからハイレベルに立ち上がるストレス印加信号を、ワードライン電圧発生回路22、ビットライン電圧発生回路40、ソースライン電圧発生回路56及びウェル電圧発生回路72に出力する。

0044

ストレス印加信号がハイレベルに維持されている間、消去対象のセクタ10A内のP型メモリトランジスタMCの各端子には消去を実行するための所定の電圧が印加される。すなわち、ゲート端子にはVgate(E)(−9.3V)が印加され、ソース端子にはVsource(E)(+9.3V)が印加され、NウェルにはVwell(E)(+9.3V)が印加される。ドレイン端子はフローティングである。これにより、セクタ10A内のP型メモリトランジスタMCの消去が実行される(ステップS13)。ここでは、消去実行時を時間t3とする。

0045

所定の消去時間が経過後、ストレス印加信号発信回路82は、ストレス印加終了命令を受け、ストレス印加信号をハイレベルからローレベルに立ち下げる(時間t4)。

0046

(ステップS14)
ワードライン電圧発生回路22は、ストレス印加信号の立ち下がりに応じて、ワードライン制御回路12を介して、消去対象のセクタ10AのワードラインWLAを消去電圧1発生回路24に接続し、Vgate(E′)(−5.3V)まで放電する。それ以外のセクタ10BのワードラインWLBの電圧は、VDD発生回路26からの出力電圧である待機電圧のまま維持する(図8及び図3参照)。

0047

また、ビットライン電圧発生回路40は、ストレス印加信号の立ち下がりに応じて、ビットライン制御回路32を介して、スタンバイ電圧発生回路42を消去対象のセクタ10AのビットラインBLAに接続する。これにより、セクタ10AのビットラインBLAにスタンバイ電圧発生回路42からの出力電圧である待機電圧を印加する。それ以外のセクタ10BのビットラインBLBの電圧は、スタンバイ電圧発生回路42からの出力電圧である待機電圧のまま維持する(図8及び図4参照)。

0048

また、ソースライン電圧発生回路56は、ストレス印加信号の立ち下がりに応じて、ソースライン制御回路46を介して、消去対象のセクタ10AのソースラインSLAをフローティング状態とする。それ以外のセクタ10BのソースラインSLBの電圧は、VDD発生回路60からの出力電圧である待機電圧のまま維持する(図8及び図5参照)。

0049

また、ウェル電圧発生回路72は、ストレス印加信号の立ち下がりに応じて、ウェル電圧制御回路62を介して、スタンバイ電圧発生回路74を消去対象のセクタ10AのNウェル(ウェル信号線WA)に接続する。これにより、セクタ10AのNウェルの電圧をVwell(E)(+9.3V)からスタンバイ電圧発生回路74の出力電圧である待機電圧まで徐々に降圧する。それ以外のセクタ10BのNウェルに接続されたウェル信号線WBの電圧は、スタンバイ電圧発生回路76からの出力電圧である待機電圧のまま維持する(図8及び図6参照)。

0050

このように、本実施形態の消去方法では、ソース端子をフローティングとした状態でNウェル電圧を待機電圧まで降圧する。ソース端子をフローティング状態としてNウェル電圧を降圧するとソース−Nウェル接合順方向バイアスされることがあるが、ソース端子がフローティング状態のため大電流が流れることはない。これについては後述する。

0051

ウェル電圧検出回路78は、ウェル信号線WAの電圧を検出し、Nウェルが待機電圧(VDD)まで放電されたかどうかをチェックする。Nウェルが待機電圧まで放電されたことが確認されると、ウェル電圧検出回路78は、所定時間の間ローレベルからハイレベルに立ち上がるVDD検出信号を、ワードライン電圧発生回路22及びソースライン電圧発生回路56に出力する。

0052

(ステップS15)
ワードライン電圧発生回路22は、VDD検出信号の立ち下がりに応じて、ワードライン制御回路12を介して、消去対象のセクタ10AのワードラインWLAをVDD発生回路26に接続し、待機電圧まで放電する。それ以外のセクタ10BのワードラインWLBの電圧は、VDD発生回路26からの出力電圧である待機電圧のまま維持する(図8及び図3参照)。

0053

また、ソースライン電圧発生回路56は、VDD検出信号の立ち下がりに応じて、ソースライン制御回路46を介して、消去対象のセクタ10AのソースラインSLAをVDD発生回路60に接続する。これにより、10AのソースラインSLAに、VDD発生回路60からの出力電圧である電圧VDDを印加する。それ以外のセクタ10BのソースラインSLBの電圧は、VDD発生回路60からの出力電圧である待機電圧のまま維持する(図8及び図5参照)。

0054

(ステップS16)
これにより、消去対象のセクタ10A内のP型メモリトランジスタMCの各端子への印加電圧は、待機状態に戻る。

0055

次いで、消去実行信号をローレベルに立ち下げ、セクタ10Aの消去を完了する(図8参照)。

0056

この後、必要に応じて、同様の手順により、他のセクタ10B等の消去を行う。

0057

上述のように、本実施形態による半導体記憶装置の消去方法では、図9(a)に示す端子電圧で消去を実行した後、図9(b)に示す(1)〜(3)の順序で各端子電圧を待機電圧まで降圧する。すなわち、手順(1)では、ゲート電圧をVgate(E)(−9.3V)からVgate(E′)(−5.3V)まで降圧し、フローティング状態のドレイン電圧を待機電圧(+1.2V)に戻し、ソース電圧をVsource(E)(+9.3V)からフローティング状態にする。次いで、手順(2)では、ウェル電圧をVwell(E)(+9.3V)から待機電圧(+1.2V)まで降圧する(ステップS14)。その後、手順(3)では、フローティング状態のソース電圧を待機電圧(+1.2V)に戻す(ステップS15)。

0058

本実施形態による半導体記憶装置の消去方法においてこのような手順で端子電圧を降圧する理由について、以下に述べる。

0059

まず、手順(1)において、ソース端子をVsource(E)が印加された状態からフローティング状態に切り換えると、ソース端子はいくらかの電荷が蓄積された状態となる。ここでは、蓄積された電荷によってソース端子の電圧がVsource(E)のまま保持された状態であった場合を考える。

0060

次いで、手順(2)においてNウェル電圧を降圧すると、ソース電圧がNウェル電圧よりも高くなり、すなわちソース−Nウェル接合は順方向バイアスされ、ソース−Nウェル接合には順方向電流(図中、矢印で表す)が流れる。ソース電圧がVsource(E)よりも低い電圧に保持されていた場合も、Nウェル電圧がソース電圧よりも低くなることにより、順方向電流が流れる。

0061

ソース電圧はこの順方向電流に伴う電荷の移動によって下降していき、順方向電流はソース電圧とNウェル電圧とが等しくなるまで流れる。このときソース端子をフローティング状態にしておくことにより、フローティング状態に切り換えた際に保持されていた電荷の流れ以上の順方向電流が発生することはない(後述の参考例を参照)。

0062

したがって、Nウェル電圧を徐々に降圧することで、ソース−Nウェル接合に順方向電流を流してソース端子に蓄積されていた電荷を徐々に引き抜き、ソース電圧を徐々に降圧することができる。

0063

その後、手順(3)においてフローティング状態のソース電圧を待機電圧に戻し、ゲート電圧を待機電圧に戻すことで、大電流の発生を防止しつつ、一連の消去プロセスを実行することができる。

0064

したがって、本実施形態の消去方法を用いる半導体記憶装置では、電源回路の電流供給能力を低く、すなわち、電源回路を小さくすることができる。また、配線も通常の太さにすることができる。これにより、半導体記憶装置の集積度を向上することができる。また、逆方向の大電流が流れることによるP型メモリトランジスタの破壊を防止することができ、半導体記憶装置の信頼性を向上することができる(後述の参考例を参照)。

0065

このように、本実施形態によれば、P型メモリトランジスタを消去した後、消去電圧を待機電圧まで降圧する際に大電流が流れるのを防止することができる。これにより、大電流に耐えうる太い配線や大電流を供給するための大きな電源回路は不要となり、半導体記憶装置の集積度を向上することができる。また、メモリトランジスタが大電流により破壊されるのを防止することができ、半導体記憶装置の信頼性を向上することができる。

0066

[参考例]
参考例による半導体記憶装置及びその消去方法について図10乃至図13を用いて説明する。図1乃至図9に示す一実施形態による半導体記憶装置及びその消去方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

0067

図10は、本参考例による半導体記憶装置の構造を示す概略図である。図11は、本実施形態による半導体記憶装置の消去方法を示すフローチャートである。図12は、本実施形態による半導体記憶装置の消去方法を示すタイムチャートである。図13は、本実施形態による半導体記憶装置の消去方法における各端子への印加電圧を示す概略図である。

0068

はじめに、本参考例による半導体記憶装置の構造について図10を用いて説明する。

0069

図10に示すように、メモリセルアレイ10には、ワードライン制御回路12、ビットライン制御回路30、ソースライン制御回路46及びウェル制御回路62が接続されている。ワードライン制御回路12には、ワードライン電圧発生回路22が接続されている。ビットライン制御回路30には、ビットライン電圧制御回路40が接続されている。ソースライン制御回路46には、ソースライン電圧発生回路56が接続されている。ウェル制御回路62には、ウェル電圧発生回路72が接続されている。ワードライン電圧発生回路22、ビットライン電圧発生回路40、ソースライン電圧発生回路56には、ストレス印加信号発振回路82が接続されている。

0070

ワードラインの電圧を検出するワードライン電圧検出回路28には、ワードライン制御回路12、ワードライン電圧発生回路22、ソースライン電圧発生回路56、ウェル電圧発生回路72及びストレス印加信号発信回路82が接続されている。ワードライン電圧発生回路22及びビットライン制御回路30には、消去実行信号発信回路80が接続されている。

0071

メモリセルアレイ10、ワードライン制御回路12、ワードライン電圧発生回路、ビットライン制御回路30、ビットライン電圧発生回路、ソースライン制御回路46、ソースライン電圧発生回路56、ウェル制御回路62及びウェル電圧発生回路72の内部構成は、図2乃至図6に示す一実施形態による半導体記憶装置と基本的には同じである。

0072

このように、本参考例による半導体記憶装置では、消去の後にソース電圧を待機電圧まで降圧した後にNウェル電圧を待機電圧まで降圧する観点から、ソースライン制御回路46の出力信号をウェル電圧発生回路72に入力できるようになっている。

0073

この点で、ストレス印加信号発信回路82からの出力信号がウェル電圧発生回路72に入力され、ウェル電圧検出回路72からの出力信号がソースライン制御回路46及びワードライン制御回路12に入力される一実施形態による半導体記憶装置とは相違している。

0074

次に、本参考例による半導体記憶装置の消去方法について図11乃至図13を用いて説明する。

0075

本参考例による半導体記憶装置の消去方法では、図11に示すステップS20〜ステップS27の順序で、P型メモリトランジスタMCの消去を行う。

0076

(ステップS20)
待機状態では、総てのP型メモリトランジスタMCの各端子(ゲート、ドレイン、ソース、Nウェル)には、電源電圧VDDの待機電圧が印加されている。

0077

(ステップS21)
ここで、時間t1において、消去実行命令が出されたものとする。消去実行命令が出されると、消去実行信号発信回路80は、ワードライン電圧発生回路22及びビットライン電圧発生回路40に、ローレベルからハイレベルに立ち上がる消去実行信号を出力する。

0078

ビットライン電圧発生回路40は、消去実行信号の立ち上がりに応じて、ビットライン制御回路32を介して、消去対象のセクタ10AのビットラインBLAをフローティング状態とする(図12参照)。

0079

また、ワードライン電圧発生回路22は、消去実行信号の立ち上がりに応じて、ワードライン制御回路12を介して、消去電圧1発生回路24を消去対象のセクタ10AのワードラインWLAに接続する。これにより、ワードラインWLAの電圧を待機電圧から消去電圧1発生回路24からの出力電圧(Vgate(E′):−5.3V)まで徐々に昇圧する(図12参照)。

0080

ワードライン電圧検出回路28は、ワードラインWLAの電圧を検出し、ワードラインWLAの電圧が所定値(Vgate(E′):−5.3V)まで充電されたかどうかをチェックする。ワードラインWLAの電圧が所定値まで充電されたことが確認されると、ワードライン電圧検出回路28は、所定時間の間ハイレベルからローレベルに立ち下がるVgate(E′)検出信号を、ワードライン電圧発生回路22、ソースライン電圧発生回路56及びウェル電圧発生回路72に出力する(ステップS21)。ここでは、Vgate(E′)検出信号の立ち上がり時を時間t2とする。

0081

(ステップS22)
ソースライン電圧発生回路56は、Vgate(E′)検出信号の立ち上がりに応じて、ソースライン制御回路46を介して、消去電圧発生回路58を消去対象のセクタ10AのソースラインSLAに接続する。これにより、ソースラインSLAの電圧を待機電圧から消去電圧発生回路58からの出力電圧(Vsource(E):+9.3V)まで徐々に昇圧する(図12参照)。

0082

また、ウェル電圧発生回路72は、Vgate(E′)検出信号の立ち上がりに応じて、ウェル制御回路62を介して、消去電圧発生回路76を消去対象のセクタ10AのNウェル(ウェル信号線WA)に接続する。これにより、Nウェルの電圧を待機電圧から消去電圧発生回路76からの出力電圧(Vwell(E):+9.3V)まで徐々に昇圧する(図12参照)。

0083

また、ワードライン電圧発生回路22は、Vgate(E′)検出信号の立ち上がりに応じて、ワードライン制御回路12を介して、消去電圧2発生回路25を消去対象のセクタ10AのワードラインWLAに接続する。これにより、ワードラインWLAの電圧をVgate(E′)から消去電圧2発生回路25からの出力電圧(Vgate(E):−9.3V)まで徐々に昇圧する(図12参照)。

0084

ワードライン電圧検出回路28は、ワードラインWLAの電圧を検出し、ワードラインWLAの電圧が所定値(Vgate(E):−9.3V)まで充電されたかどうかをチェックする。ワードラインWLAの電圧が所定値まで充電されたことが確認されると、ワードライン電圧検出回路28は、所定時間の間ハイレベルからローレベルに立ち下がるVgate(E)検出信号を、ストレス印加信号発信回路82に出力する。

0085

(ステップS23)
ストレス印加信号発信回路82は、Vgate(E)検出信号の立ち上がりに応じて、ローレベルからハイレベルに立ち上がるストレス印加信号を、ワードライン電圧発生回路22、ビットライン電圧発生回路40及びソースライン電圧発生回路56に出力する。

0086

ストレス印加信号がハイレベルに維持されている間、消去対象のセクタ10A内のP型メモリトランジスタMCの各端子には消去を実行するための所定の電圧が印加される。これにより、セクタ10A内のP型メモリトランジスタMCの消去が実行される。ここでは、消去実行時を時間t3とする。

0087

所定の消去時間が経過後、ストレス印加信号発信回路82は、ストレス印加終了命令を受け、ストレス印加信号をハイレベルからローレベルに立ち下げる(時間t4)。

0088

(ステップS24)
ワードライン電圧発生回路22は、ストレス印加信号の立ち下がりに応じて、ワードライン制御回路12を介して、消去対象のセクタ10AのワードラインWLAを消去電圧1発生回路24に接続し、Vgate(E′)(−5.3V)まで放電する(図12参照)。

0089

また、ビットライン電圧発生回路40は、ストレス印加信号の立ち下がりに応じて、ビットライン制御回路32を介して、スタンバイ電圧発生回路42を消去対象のセクタ10AのビットラインBLAに接続する。これにより、セクタ10AのビットラインBLAにスタンバイ電圧発生回路42からの出力電圧である待機電圧を印加する(図12参照)。

0090

また、ソースライン電圧発生回路56は、ストレス印加信号の立ち下がりに応じて、ソースライン制御回路46を介して、VDD発生回路60を消去対象のセクタ10AのソースラインSLAに接続する。これにより、セクタ10AのソースラインSLAの電圧をVsource(E))(+9.3V)からVDD発生回路60からの出力電圧である待機電圧まで徐々に降圧する(図12参照、ステップS24)。ここでは、ソースラインSLAの電圧が待機電圧まで降圧された時を時間t5とする。
(ステップS25)
次いで、消去対象のセクタ10AのソースラインSLAの電圧が待機電圧まで降圧された後、ウェル電圧発生回路72は、ウェル電圧制御回路62を介して、スタンバイ電圧発生回路74を消去対象のセクタ10AのNウェル(ウェル信号線WA)に接続する。これにより、セクタ10AのNウェルの電圧をVwell(E)(+9.3V)からスタンバイ電圧発生回路74の出力電圧である待機電圧まで徐々に降圧する(図12参照)。

0091

なお、本参考例では、ソースラインSLAの電圧を先に待機電圧まで降圧した後、Nウェルの電圧を待機電圧まで降圧している。これは、ソース−Nウェル接合に順方向バイアスが印加されるのを防止するためである。

0092

(ステップS26)
次いで、消去対象のセクタ10AのNウェルの電圧が待機電圧まで降圧された後、ワードライン電圧発生回路22は、ワードライン制御回路12を介して、消去対象のセクタ10AのワードラインWLAをVDD発生回路26に接続し、待機電圧(VDD)まで放電する(図12参照)。

0093

(ステップS27)
これにより、消去対象のセクタ10A内のP型メモリトランジスタMCの各端子への印加電圧は、待機状態に戻る。

0094

次いで、消去実行信号をローレベルに立ち下げ、セクタ10Aの消去を完了する(図12参照)。

0095

上述のように、本参考例による半導体記憶装置の消去方法では、図13(a)に示す端子電圧で消去を実行した後、図13(b)に示す(1)〜(3)の順序で各端子電圧を待機電圧まで降圧する。図13(b)の順序に従い、(2)ソース電圧を降圧し、その後、(3)Nウェル電圧を降圧した場合、ソース−Nウェル接合は常に逆方向バイアスされた状態となり、理論的には電流は流れないはずである。

0096

しかしながら、実際に上記手順でソース電圧及びNウェル電圧を降圧すると、徐々に逆方向電流(図中、矢印で表す)が増加し、結果10mAオーダーの大電流が流れることが確認された。なお、NウェルとP型基板との間では電流が流れていないことが確認された。また、ソース電位は+5V付近までしか下がっていないことが確認された。

0097

この大電流が発生しても消去を可能にするためには、大電流に耐えうる太い配線や、大電流を供給する能力を有する大きな電源回路が必要となる。また、仮に大電流に耐える配線や電源回路を備えたとしても、場合によってはP型メモリトランジスタ自体を破壊する虞がある。

0098

本願発明者等は、大電流が流れる原因について鋭意検討を行い、そのメカニズムが以下のようなものであると考察した。

0099

ソース−Nウェル接合には、ソース電圧を降圧して逆方向バイアスとなることで空乏層が広がるため、通常は電流は流れない。しかしながら、電圧条件によっては、あるところからツェナーアバランシュと呼ばれる降伏状態となり、電流が流れ出すことがある。ツェナーが定電流であるのに対し、アバランシェ電子雪崩と呼ばれるように二次曲線的に電流量が増えるように電流が流れる。

0100

消去を終えた後のシーケンスの電圧条件と実測値は、P型メモリトランジスタ構造では、ソースとNウェル間での電位差がバンド間トンネルBTBT:Band To Band Tunneling)電流(アバランシェ)の発生条件によく似ている。

0101

これらのことより、はじめにBTBTにより発生した電子が僅かな電流を発生させ、続いて電子雪崩を誘発し、逆方向大電流になったと推定される。

0102

[変形実施形態]
上記実施形態に記載した半導体記憶装置及びその消去方法は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

0103

例えば、上記実施形態では、P型メモリトランジスタの消去後、ソース電圧及びウェル電圧を待機電圧まで戻す際に、ドレイン端子には待機電圧を印加しているが、消去時から引き続きドレイン端子はフローティング状態を維持するようにしてもよい。この場合、ソース端子をフローティング状態から待機電圧に戻す際に、ドレイン端子もフローティング状態から待機電圧に戻すようにすればよい。

0104

また、上記実施形態では、ゲート電圧を2段階で降圧・昇圧しているが、必ずしも2段階で降圧・昇圧する必要はない。例えば、待機電圧から消去電圧まで徐々に昇圧し、消去電圧から待機電圧まで徐々に降圧するようにしてもよい。

0105

また、P型メモリトランジスタに消去電圧を印加するまでの手順は、必ずしも上記実施形態に記載の手順と同じである必要はない。カップリング等による誤動作を防止しうる手順を適宜選択することが望ましい。

0106

また、上記実施形態では、待機電圧をVDDとしたが、必ずしもVDDである必要はない。また、各端子に印加する待機電圧は、必ずしも同じである必要はない。

0107

以上の実施形態に関し、更に以下の付記を開示する。

0108

(付記1)半導体基板内に形成されたN型のウェルと、前記ウェル内に形成されたP型の第1の不純物領域及び第2の不純物領域と、前記第1の不純物領域と前記第2の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを含むP型メモリトランジスタを有する半導体記憶装置の消去方法であって、
前記ゲート電極に負電圧を印加し、前記第1の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜く工程と、
前記電荷蓄積層に蓄積された前記電荷を引き抜く工程の後、前記第1の不純物領域をフローティング状態にして前記ウェルを降圧させる工程と
を有することを特徴とする半導体記憶装置の消去方法。

0109

(付記2) 付記1記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程において、前記ウェルを第1の待機電圧まで降圧させる
ことを特徴とする半導体記憶装置の消去方法。

0110

(付記3) 付記1又は2記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程の後、前記第1の不純物領域に第2の待機電圧を印加する工程を更に有する
ことを特徴とする半導体記憶装置の消去方法。

0111

(付記4) 付記1乃至3のいずれか1項に記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程の後、前記ゲート電極を第3の待機電圧まで降圧する工程を更に有する
ことを特徴とする半導体記憶装置の消去方法。

0112

(付記5) 付記4記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程では、前記ゲート電極に、前記負電圧より高く、前記第3の待機電圧より低い電圧を印加する
ことを特徴とする半導体記憶装置の消去方法。

0113

(付記6) 付記1乃至5のいずれか1項に記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程では、前記第2の不純物領域に第4の待機電圧を印加する
ことを特徴とする半導体記憶装置の消去方法。

0114

(付記7) 付記1乃至5のいずれか1項に記載の半導体記憶装置の消去方法において、
前記ウェルを降圧させる工程では、前記第2の不純物領域をフローティング状態とし、
前記ウェルを降圧させる工程の後、前記第2の不純物領域に第4の待機電圧を印加する工程を更に有する
ことを特徴とする半導体記憶装置の消去方法。

0115

(付記8) 付記1乃至7のいずれか1項に記載の半導体記憶装置の消去方法において、
前記電荷を引き抜く工程では、前記第2の不純物領域をフローティング状態とする
ことを特徴とする半導体記憶装置の消去方法。

0116

(付記9)半導体基板内に形成されたN型のウェルと、前記ウェル内に形成されたP型の第1の不純物領域及び第2の不純物領域と、前記第1の不純物領域と前記第2の不純物領域との間の前記ウェル上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するP型メモリトランジスタと、
前記ゲート電極に負電圧を印加し、前記第1の不純物領域及び前記ウェルに正電圧を印加して、前記電荷蓄積層に蓄積された電荷を引き抜いた後、前記第1の不純物領域をフローティング状態にして前記ウェルを降圧する制御回路と
を有することを特徴とする半導体記憶装置。

0117

(付記10) 付記9記載の半導体記憶装置において、
前記制御回路は、前記ウェルを降圧させる際、前記ウェルを第1の待機電圧まで降圧させる
ことを特徴とする半導体記憶装置。

0118

(付記11) 付記9又は10記載の半導体記憶装置において、
前記ウェルの電圧を検出するウェル電圧検出回路を更に有し、
前記制御回路は、前記ウェルを降圧させた後、前記第1の不純物領域に第2の待機電圧を印加する
ことを特徴とする半導体記憶装置。

0119

(付記12) 付記11記載の半導体記憶装置において、
前記制御回路は、前記ウェルを降圧させた後、前記ゲート電極を第3の待機電圧に降圧する
ことを特徴とする半導体記憶装置。

0120

(付記13) 付記12記載の半導体記憶装置において、
前記制御回路は、前記ウェルを降圧させる際に、前記ゲート電極に、前記負電圧より高く、前記第3の待機電圧より低い電圧を印加する
ことを特徴とする半導体記憶装置。

0121

(付記14) 付記9乃至13のいずれか1項に記載の半導体記憶装置において、
前記制御回路は、前記ウェルを降圧させる際に、前記第2の不純物領域に第4の待機電圧を印加する
ことを特徴とする半導体記憶装置。

0122

(付記15) 付記9乃至13のいずれか1項に記載の半導体記憶装置において、
前記制御回路は、前記ウェルを降圧させる際に、前記第2の不純物領域をフローティング状態とし、前記ウェルを降圧させた後、前記第2の不純物領域に第4の待機電圧を印加する
ことを特徴とする半導体記憶装置。

0123

(付記16) 付記9乃至15のいずれか1項に記載の半導体記憶装置において、
前記制御回路は、前記電荷を引き抜く際に、前記第2の不純物領域をフローティング状態とする
ことを特徴とする半導体記憶装置。

0124

10…メモリセルアレイ
12…ワードライン制御回路
14,32,48,64…電源接続論理回路
16,34,50,66…電源接続スイッチ
18…ワードラインアドレスデコード回路
20…ワードライン選択回路
22…ワードライン電圧発生回路
24…消去電圧1発生回路
25…消去電圧2発生回路
26,60…VDD発生回路
28…ワードライン電圧検出回路
30…ビットライン制御回路
36…ビットラインアドレスデコード回路
38…ビットライン選択回路
40…ビットライン電圧発生回路
42,74…スタンバイ電圧発生回路
46…ソースライン制御回路
52,68…セクタデコード回路
54,70…セクタ選択回路
56…ソースライン電圧発生回路
58,76…消去電圧発生回路
62…ウェル制御回路
72…ウェル電圧発生回路
78…ウェル電圧検出回路
80…消去実行信号発信回路
82…ストレス印加信号発信回路

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