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技術 可変インピーダンス回路および減衰器

出願人 日本無線株式会社
発明者 小林純
出願日 2013年3月14日 (6年4ヶ月経過) 出願番号 2013-051468
公開日 2014年9月25日 (4年9ヶ月経過) 公開番号 2014-179727
状態 特許登録済
技術分野 減衰器 非可逆伝送装置
主要キーワード 高入力インピーダンス回路 周波数特性補償回路 切り替え型 可変インピーダンス回路 非減衰状態 型減衰器 減衰状態 緩衝増幅器
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2014年9月25日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (7)

課題

本発明は、外部から与えられる指示に応じて既定周波数帯域におけるインピーダンスが異なる2通りの値となる可変インピーダンス回路と、その可変インピーダンス回路の組み合わせとして構成され、所望の信号に減衰を与える減衰器とに関し、構成の複雑化、実装性の低下、コストの大幅な増加の何れも伴うことなく、所望の周波数帯域で入出力特性減衰量偏差を大幅に軽減できることを目的とする。

解決手段

スイッチング素子と、前記スイッチング素子に接続された回路とを備え、前記回路のリアクタンス分は、前記遮断領域で、前記スイッチング素子との総合的なインピーダンスのリアクタンス分が「0」または誘導性となる値である

概要

背景

マイクロ波帯の信号のレベルを2通りの値に切り替えることが要求される電子機器には、例えば、Switch−T型減衰器が搭載される。
図4は、従来のSwitch−T型減衰器の構成例を示す図である。

図において、FET51-1のソース抵抗器52-1の一方の端子とには、入力信号が与えられる。FET51-2のドレインと抵抗器52-1の他方の端子は、共に、FET51-2のドレインと、FET51-3のソースと、抵抗器52-3の一方の端子とに接続される。FET51-2のソースは、抵抗器53を介して接地される。FET51-3のドレインと抵抗器52-3の他方の端子とは直結され、出力信号を出力する。FET51-1、51-3のゲートには、それぞれ抵抗器54-1、54-3を介して制御電圧VC1が印可される。FET51-2のゲートには、抵抗器54-2を介して制御電圧VC2が印可される。

このような構成のSwitch−T型減衰器では、入力信号に減衰が与えられる必要がない状態では、FET51-1、51-3は、制御電圧VC1に応じて飽和領域に設定され、かつFET51-2は、制御電圧VC2に応じて遮断領域に設定される。

このような状態(以下、「非減衰状態」という。)では、FET51-1は、図5(a)に示すように、内部に固有導入線インダクタンスLSD1 とジャンクション抵抗RSD1 とが縦続接続されてなる回路に等価となる。また、FET51-3は、内部に固有のジャンクション抵抗RSD3 と導入線インダクタンスLjSD3とが縦続接続されてなる回路に等価となる。さらに、FET51-2は、内部に固有のジャンクション容量CjSD2とジャンクション抵抗RjSD2とが縦続接続された回路に等価となる。

一方、入力信号に減衰が与えられるべき状態では、FET51-1、51-3は、制御電圧VC1に応じて遮断領域に設定され、かつFET51-2は、制御電圧VC2に応じて飽和領域に設定される。

このような状態(以下、「減衰状態」という。)では、FET51-1は、図5(b)に示すように、内部に固有のジャンクション容量CjSD1とジャンクション抵抗RjSD1とが縦続接続されてなる回路に等価となる。また、FET51-3は、ジャンクション抵抗RjSD3とジャンクション容量CjSD3とが縦続接続されてなる回路に等価となる。さらに、FET51-2は、内部に固有の導入線インダクタンスLSD2 とジャンクション抵抗RjSD2とが縦続接続されてなる回路に等価となる。

すなわち、従来の切り替え型減衰器挿入損失は、非減衰状態では低域ほど低く設定され、減衰状態では高域ほど高く設定されることによって、入力信号に所望の2通りの減衰が与えられる。

なお、本発明に関連性がある先行技術としては、後述する特許文献1および特許文献2があった。
(1) 「第1制御電圧に応じて減衰量が変化する減衰器と、第2制御電圧に応じて周波数特性を変化させ、前記減衰器の周波数特性の変化を補償する周波数特性補償回路と、当該可変減衰器の減衰量を設定する設定手段と、前記設定手段により設定された減衰量に応じて前記第1制御電圧および前記第2制御電圧を決定する減衰量調整手段とを有する」ことによって、「減衰量の変化によらず安定した周波数特性を持ち、高精度に減衰量を設定し得る」点に特徴がある可変減衰器…特許文献1

(2) 「入力信号が供給され上記入力信号を所定遅延時間だけ遅延する遅延線と、上記遅延線の出力信号が供給される高入力インピーダンス回路と、からなる第1の信号路と、上記遅延線の入力端から出力される反射信号及び上記入力信号が供給される可変減衰器からなる第2の信号路と、上記第1の信号路の出力が一方の入力端に供給されると共に上記第2の信号路の出力が他方の入力端に供給される加算器叉は減算器とを備えたコサイン特性の周波数特性補償回路において、上記可変減衰器と遅延特性及び周波数特性が等しい緩衝増幅器を上記第1の信号路の上記高入力インピーダンス回路と上記加算器叉は減算器との間に設けた」ことによって、「可変減衰器の内部遅延の悪影響を除去して、遅延時間の変動がなく、本来の特性補償が可能である」点に特徴がある周波数特性補償回路…特許文献2

概要

本発明は、外部から与えられる指示に応じて既定周波数帯域におけるインピーダンスが異なる2通りの値となる可変インピーダンス回路と、その可変インピーダンス回路の組み合わせとして構成され、所望の信号に減衰を与える減衰器とに関し、構成の複雑化、実装性の低下、コストの大幅な増加の何れも伴うことなく、所望の周波数帯域で入出力特性や減衰量の偏差を大幅に軽減できることを目的とする。スイッチング素子と、前記スイッチング素子に接続された回路とを備え、前記回路のリアクタンス分は、前記遮断領域で、前記スイッチング素子との総合的なインピーダンスのリアクタンス分が「0」または誘導性となる値である

目的

本発明は、構成の複雑化、実装性の低下、コストの大幅な増加の何れも伴うことなく、所望の周波数帯域で入出力特性や減衰量の偏差を大幅に軽減できる可変インピーダンス回路および減衰器を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

スイッチング素子と、前記スイッチング素子に接続された回路とを備え、前記回路のリアクタンス分は、既定周波数帯域において、遮断領域における前記スイッチング素子との総合的なインピーダンスのリアクタンス分が所望の精度で「0」または誘導性となる値であることを特徴とする可変インピーダンス回路

請求項2

スイッチング素子と、前記スイッチング素子に接続された回路とを備え、前記回路のリアクタンス分は、既定の周波数帯域において、飽和領域または活性領域における前記スイッチング素子との総合的なインピーダンスのリアクタンス分が所望の精度で「0」または容量性となる値であることを特徴とする可変インピーダンス回路。

請求項3

T型またはπ形に配置された第一ないし第三の要素から構成される減衰器であって、前記第一ないし第三の要素は、何れも、請求項1または請求項2に記載の可変インピーダンス回路として構成されたことを特徴とする減衰器。

技術分野

0001

本発明は、外部から与えられる指示に応じて既定周波数帯域におけるインピーダンスが異なる2通りの値となる可変インピーダンス回路と、その可変インピーダンス回路の組み合わせとして構成され、所望の信号に減衰を与える減衰器とに関する。

背景技術

0002

マイクロ波帯の信号のレベルを2通りの値に切り替えることが要求される電子機器には、例えば、Switch−T型減衰器が搭載される。
図4は、従来のSwitch−T型減衰器の構成例を示す図である。

0003

図において、FET51-1のソース抵抗器52-1の一方の端子とには、入力信号が与えられる。FET51-2のドレインと抵抗器52-1の他方の端子は、共に、FET51-2のドレインと、FET51-3のソースと、抵抗器52-3の一方の端子とに接続される。FET51-2のソースは、抵抗器53を介して接地される。FET51-3のドレインと抵抗器52-3の他方の端子とは直結され、出力信号を出力する。FET51-1、51-3のゲートには、それぞれ抵抗器54-1、54-3を介して制御電圧VC1が印可される。FET51-2のゲートには、抵抗器54-2を介して制御電圧VC2が印可される。

0004

このような構成のSwitch−T型減衰器では、入力信号に減衰が与えられる必要がない状態では、FET51-1、51-3は、制御電圧VC1に応じて飽和領域に設定され、かつFET51-2は、制御電圧VC2に応じて遮断領域に設定される。

0005

このような状態(以下、「非減衰状態」という。)では、FET51-1は、図5(a)に示すように、内部に固有導入線インダクタンスLSD1 とジャンクション抵抗RSD1 とが縦続接続されてなる回路に等価となる。また、FET51-3は、内部に固有のジャンクション抵抗RSD3 と導入線インダクタンスLjSD3とが縦続接続されてなる回路に等価となる。さらに、FET51-2は、内部に固有のジャンクション容量CjSD2とジャンクション抵抗RjSD2とが縦続接続された回路に等価となる。

0006

一方、入力信号に減衰が与えられるべき状態では、FET51-1、51-3は、制御電圧VC1に応じて遮断領域に設定され、かつFET51-2は、制御電圧VC2に応じて飽和領域に設定される。

0007

このような状態(以下、「減衰状態」という。)では、FET51-1は、図5(b)に示すように、内部に固有のジャンクション容量CjSD1とジャンクション抵抗RjSD1とが縦続接続されてなる回路に等価となる。また、FET51-3は、ジャンクション抵抗RjSD3とジャンクション容量CjSD3とが縦続接続されてなる回路に等価となる。さらに、FET51-2は、内部に固有の導入線インダクタンスLSD2 とジャンクション抵抗RjSD2とが縦続接続されてなる回路に等価となる。

0008

すなわち、従来の切り替え型減衰器の挿入損失は、非減衰状態では低域ほど低く設定され、減衰状態では高域ほど高く設定されることによって、入力信号に所望の2通りの減衰が与えられる。

0009

なお、本発明に関連性がある先行技術としては、後述する特許文献1および特許文献2があった。
(1) 「第1制御電圧に応じて減衰量が変化する減衰器と、第2制御電圧に応じて周波数特性を変化させ、前記減衰器の周波数特性の変化を補償する周波数特性補償回路と、当該可変減衰器の減衰量を設定する設定手段と、前記設定手段により設定された減衰量に応じて前記第1制御電圧および前記第2制御電圧を決定する減衰量調整手段とを有する」ことによって、「減衰量の変化によらず安定した周波数特性を持ち、高精度に減衰量を設定し得る」点に特徴がある可変減衰器…特許文献1

0010

(2) 「入力信号が供給され上記入力信号を所定遅延時間だけ遅延する遅延線と、上記遅延線の出力信号が供給される高入力インピーダンス回路と、からなる第1の信号路と、上記遅延線の入力端から出力される反射信号及び上記入力信号が供給される可変減衰器からなる第2の信号路と、上記第1の信号路の出力が一方の入力端に供給されると共に上記第2の信号路の出力が他方の入力端に供給される加算器叉は減算器とを備えたコサイン特性の周波数特性補償回路において、上記可変減衰器と遅延特性及び周波数特性が等しい緩衝増幅器を上記第1の信号路の上記高入力インピーダンス回路と上記加算器叉は減算器との間に設けた」ことによって、「可変減衰器の内部遅延の悪影響を除去して、遅延時間の変動がなく、本来の特性補償が可能である」点に特徴がある周波数特性補償回路…特許文献2

先行技術

0011

特開2002−151992号公報
実開平2−130182号公報

発明が解決しようとする課題

0012

ところで、上述した従来例のSwitch−T型減衰器では、所望の周波数帯域における入出力特性が減衰状態と非減衰状態とで異なるために、その周波数帯域が広いほど、減衰量に誤差図6(1))が生じ易かった。

0013

しかし、例えば、移動通信のように、高い周波数帯への移行次々と図られ、かつ伝送容量のさらなる拡大が要求される分野では、より広帯域において高い精度で減衰量の可変や設定を可能とする技術が強く要望されつつある。

0014

本発明は、構成の複雑化、実装性の低下、コストの大幅な増加の何れも伴うことなく、所望の周波数帯域で入出力特性や減衰量の偏差を大幅に軽減できる可変インピーダンス回路および減衰器を提供することを目的とする。

課題を解決するための手段

0015

請求項1に記載の発明では、スイッチング素子と、前記スイッチング素子に接続された回路とを備える。前記回路のリアクタンス分は、既定の周波数帯域において、遮断領域における前記スイッチング素子との総合的なインピーダンスのリアクタンス分が所望の精度で「0」または誘導性となる値である。

0016

すなわち、スイッチング素子と回路との総合的なインピーダンスは、スイッチング素子が遮断領域にある状態であっても、そのスイッチング素子が活性領域または飽和状態で有するインピーダンスと同様に、所望の精度で誘導性となり、あるいはリアクタンス分が含まれない。
請求項2に記載の発明では、スイッチング素子と、前記スイッチング素子に接続された回路とを備える。前記回路のリアクタンス分は、既定の周波数帯域において、飽和領域または活性領域における前記スイッチング素子との総合的なインピーダンスのリアクタンス分が所望の精度で「0」または容量性となる値である。

0017

すなわち、スイッチング素子と回路との総合的なインピーダンスは、スイッチング素子が活性領域または飽和状態にある状態であっても、そのスイッチング素子が遮断領域で有するインピーダンスと同様に、所望の精度で容量性となり、あるいはリアクタンス分が含まれない。
請求項3に記載の発明では、T型またはπ形に配置された第一ないし第三の要素から構成される減衰器であって、前記第一ないし第三の要素は、何れも、請求項1または請求項2に記載の可変インピーダンス回路として構成される。

0018

すなわち、第一ないし第三の要素の何れも、総合的なインピーダンスは、これらの要素に個別に含まれるスイッチング素子が飽和領域または活性領域と、遮断領域とにある場合とに異なる2通りの値をとり、これらの2通りの値の何れも、既定の周波数帯域において周波数に対する依存性が低く抑えられる。

発明の効果

0019

本発明に係る可変インピーダンス回路のインピーダンスは、スイッチング素子が遮断領域、活性領域、飽和領域の何れにあっても、周波数に対する依存性が低く抑えられる。

0020

また、本発明に係る減衰器の減衰量は、既定の周波数帯域において偏差が低く安定に維持される。

0021

したがって、本発明が適用された電子装置は、周波数に対する特性の依存度や変動が抑圧され、性能、信頼性、付加価値の何れも高めることが可能となる。

図面の簡単な説明

0022

本発明の一実施形態を示す図である。
従来例の周波数に応じた減衰量を示す図である。
本実施形態の他の態様を示す図である。
従来の切り替え型減衰器の構成例を示す図である。
従来例の等価回路を示す図である。
従来例の課題を示す図である。

実施例

0023

以下、図面に基づいて本発明の実施形態について詳細に説明する。
図1は、本発明の一実施形態を示す図である。
図において、図4に示すものと機能および構成が同じものについては、同じ符号を付与し、ここでは、その説明を省略する。

0024

本実施形態と、図4に示す従来例との構成の相違点は、以下の点にある。
(1)FET51-1のソースと抵抗器52-1の一方の端子との間に線路11S-1が形成される。
(2) FET51-1のドレインと抵抗器52-1の他方の端子との間に線路11D-1が形成される。

0025

(3)FET51-3のソースと抵抗器52-3の一方の端子との間に線路11S-3が形成される。
(4) FET51-3のドレインと抵抗器52-3の他方の端子との間に線路11D-3が形成される。

0026

以下、図1を参照して本実施形態の原理を説明する。
本実施形態では、線路11S-1、11D-1、11S-3、11D-3は、以下の要件を満たす形状、サイズおよび配置で形成される。

0027

(a)線路11S-1に付帯する浮遊容量CS1と、その線路11S-1のインダクタンスLS1とにより低域フィルタBPFS1が形成される。
(b) 線路11D-1に付帯する浮遊容量CD1と、その線路11D-1のインダクタンスLD1とにより低域フィルタBPFD1が形成される。

0028

(c)減衰時に、図5(b) に示すように、高域フィルタとして機能するFET51-1の伝達特性が上記低域フィルタBPFS1、BPFD1および抵抗器52-1の総合的な伝達特性によって相殺される。または、非減衰時に、図5(a) に示すように、低域フィルタとして機能するFET51-1の伝達特性が所望の精度で再現される。

0029

(d)線路11S-3に付帯する浮遊容量CS3と、その線路11S-3のインダクタンスLS3とにより低域フィルタBPFS3が形成される。
(e) 線路11D-3に付帯する浮遊容量CD3と、その線路11D-1のインダクタンスLD3とにより低域フィルタBPFD3が形成される。

0030

(f)減衰時に、図5(b) に示すように、高域フィルタとして機能するFET51-3の伝達特性が上記低域フィルタBPFS3、BPFD3および抵抗器52-3の総合的な伝達特性によって相殺される。または、非減衰時に、図5(a) に示すように、低域フィルタとして機能するFET51-3の伝達特性が所望の精度で再現される。

0031

すなわち、減衰時には、高域フィルタとして機能するFET51-1、51-3の伝達特性は、線路11S-1、11S-3が付加される構成の軽微な変更のみによって、実装面における制約がほとんど増加することなく、非減衰時における低域フィルタとしての伝達特性にほぼ同様に設定される。

0032

したがって、本実施形態によれば、所望の広帯域において、図6点線で示すように、非減衰時と減衰時とにおける挿入損失の差がほぼ一定となり、かつ図2実線で示すように、従来例に比べて大きな偏差を伴うことなく安定に得られる。

0033

なお、本実施形態では、線路11S-1、11D-1、11S-3、11D-3は、既述の要件に限定されず、以下に列記する要件を満たす形状、サイズおよび配置で形成されてもよい。

0034

(1)線路11S-1、11D-1
線路11S-1、11D-1のインダクタンスLS1、LD1がFET51-1のソース・ドレイン間のジャンクション容量CjSD1を所望の精度で相殺する。

0035

(2)線路11S-3、11D-3
線路11S-3、11D-3のインダクタンスLS3、LD3がFET51-3のソース・ドレイン間のジャンクション容量CjSD3を所望の精度で相殺する。

0036

また、本実施形態の構成は、図1に示すものに限定されず、例えば、以下に列記する何れの形態であってもよい。

0037

(1)図3(a) に示すように、FET51-2のドレインが抵抗器53を介してFET51-1のドレインとFET51-3のソースとに直接接続され、そのFET51-2のソースが直接接地される。

0038

(2)図3(b),(c) に示すように、図1図3(a) に示す構成に等価な回路として構成される。

0039

さらに、本実施形態では、FET51-1〜51-3は、何れも、既述の要件を満たすならば、如何なる半導体素子やスイッチング素子で代替されてもよい。

0040

また、本実施形態では、FET51-1〜51-3は、飽和領域と遮断領域との何れかの状態に設定されている。
しかし、これらのFET51-1〜51-3の何れも、飽和領域に代えて活性領域と遮断領域との何れかの状態に設定されてもよい。

0041

さらに、本実施形態は、挿入損失が2通りに設定される減衰器に限定されず、FET51-1〜51-3が遮断領域、活性領域、飽和領域の何れかに設定されることによって、3通り以上の減衰量を実現する減衰器にも同様に適用可能である。

0042

また、本実施形態では、遮断領域にあるFET51-1、51-3のジャンクション容量CjSD1,CjSD3を活性領域や飽和領域で相殺し、あるいは緩和させるために、線路11S-1、11D-1、11S-3、11D-3が備えられている。

0043

しかし、本発明は、このような構成に限定されず、例えば、活性領域や飽和領域にあるときにFET51-1、51-3の導入線インダクタンスLSD1,LSD3を遮断領域で相殺し、あるいは緩和させるキャパシター(浮遊容量として形成されてもよい。)が線路11S-1、11D-1、11S-3、11D-3に代えて備えられてもよい。

0044

さらに、本発明は、MMIC(Monolithic Microwave IntegratedCircuit)として形成されなくてもよく、多様な周波数帯において同様に適用可能である。

0045

また、本発明は、図1に示すように、T形回路として構成された減衰器に限定されず、π形回路として構成された減衰器にも同様に適用可能である。

0046

さらに、本発明は、上述した実施形態に限定されず、本発明の範囲において多様な実施形態の構成が可能であり、構成要素の全てまたは一部に如何なる改良が施されてもよい。

0047

11D,11S線路
51FET
52,53,54 抵抗器

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