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技術 差動増幅回路のための適応バイアス生成回路及び差動増幅回路

出願人 国立大学法人神戸大学
発明者 尾崎年洋廣瀬哲也
出願日 2013年3月4日 (7年9ヶ月経過) 出願番号 2013-041698
公開日 2014年9月18日 (6年3ヶ月経過) 公開番号 2014-171084
状態 特許登録済
技術分野 増幅器一般
主要キーワード ステップ波 スマートセンサ 速度指標 入力電圧レンジ テイル電流源 既存回路 ステップ応答特性 固定バイアス電流
関連する未来課題
重要な関連分野

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図面 (20)

課題

レール・ツー・レールオペアンプのための適応バイアス生成回路において、安定性を向上させ適応バイアス電流量を制御できる適応バイアス生成回路を提供する。

解決手段

適応バイアス生成回路は、バイアス電流と所定の適応電流とを加算して加算結果の電流を出力する加算器と、加算器からの電流に基づいて動作し、差動入力電圧差動増幅して対応する2個の電流を生成する入力差動対回路と、2個の電流を比較して2個の電流のうち小さい電流を選択して当該小さい電流の2倍の電流を出力する電流比較回路と、バイアス電流と適応電流と小さい電流の2倍の電流とを加算してなる電流から、2個の電流の加算結果の電流をK倍(0<K<1)してなる電流を減算し、当該減算結果の電流をバイアス電流と比較し、当該比較結果の電流を電圧に変換する電流電圧変換回路と、電流電圧変換回路からの電圧に基づいて適応電流を発生する電流生成回路とを備える。

概要

背景

近年、環境センサ生体センサなどを用いて生活の利便性を向上させるユビキタスネットワーク社会の実現が期待されている。これらのセンサデバイスは環境や生体多数設置されることが想定されるため、バッテリー交換することなく長期間の連続動作が求められる。従って、このような次世代情報社会の実現のためには、低電力で動作するスマートセンサLSI(Large Scale Integration)が必要になる。

スマートセンサLSIは、環境や生体から取得したアナログ信号アンプフィルタで信号を整形した後、AD変換器デジタル信号に変換する。これらのシステムでは、数多くのオペアンプが利用される。従って、オペアンプを低電力で動作させることは、スマートセンサLSIの低電力化に有効な手段となる。

オペアンプの基本構成要素として差動対回路がある。差動対回路は、nチャンネルMOSFET又はpチャンネルMOSFET(以下、MOSFETをMOSトランジスタといい、nチャンネルMOSトランジスタnMOSトランジスタといい、pチャンネルMOSトランジスタpMOSトランジスタという。)から構成され、それぞれの特性に応じて入力電圧レンジが制限される。差動対回路の入力電圧レンジが狭いと、ダイナミックレンジが狭くなる。広い入力電圧レンジを確保できる差動増幅器(以下、オペアンプという。)として、入力差動対回路をnMOSトランジスタとpMOSトランジスタの相補構成としたレール・ツー・レール(Rail−to−Rail)オペアンプがある。当該レール・ツー・レールオペアンプは実質的に接地電位から電源電圧までの範囲で入力電圧レンジを確保できる。

また、特許文献1及び2においては、MOSトランジスタ構成で、通常動作時は低電力で動作し、出力の変化時には出力電流帰還することにより、回路動作高速化を行う技術が開示されている。

概要

レール・ツー・レールオペアンプのための適応バイアス生成回路において、安定性を向上させ適応バイアス電流量を制御できる適応バイアス生成回路を提供する。適応バイアス生成回路は、バイアス電流と所定の適応電流とを加算して加算結果の電流を出力する加算器と、加算器からの電流に基づいて動作し、差動入力電圧差動増幅して対応する2個の電流を生成する入力差動対回路と、2個の電流を比較して2個の電流のうち小さい電流を選択して当該小さい電流の2倍の電流を出力する電流比較回路と、バイアス電流と適応電流と小さい電流の2倍の電流とを加算してなる電流から、2個の電流の加算結果の電流をK倍(0<K<1)してなる電流を減算し、当該減算結果の電流をバイアス電流と比較し、当該比較結果の電流を電圧に変換する電流電圧変換回路と、電流電圧変換回路からの電圧に基づいて適応電流を発生する電流生成回路とを備える。A

目的

本発明の目的は以上の問題点を解決し、レール・ツー・レールオペアンプのための適応バイアス生成回路において、安定性を向上させ適応バイアス電流量を制御できる適応バイアス生成回路及びそれを用いた差動増幅回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

レール・ツー・レール差動増幅回路のための適応バイアス生成回路において、一定のバイアス電流を発生するバイアス電流源と、上記バイアス電流と所定の適応電流とを加算して加算結果の電流を出力する加算器と、上記加算器からの電流に基づいて動作し、差動入力電圧差動増幅して対応する2個の電流を生成する入力差動対回路と、上記2個の電流を比較して上記2個の電流のうち小さい電流を選択して当該小さい電流の2倍の電流を出力する電流比較回路と、上記バイアス電流と上記適応電流と上記小さい電流の2倍の電流とを加算してなる電流から、上記2個の電流の加算結果の電流をK倍(0<K<1)してなる電流を減算し、当該減算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換する電流電圧変換回路と、上記電流電圧変換回路からの電圧に基づいて上記適応電流を発生する電流生成回路とを備えたことを特徴とする適応バイアス生成回路。

請求項2

上記電流電圧変換回路は、上記加算器からの電流から上記2個の電流の加算結果の電流をK倍(0<K<1)した電流を減算し、当該減算結果の電流と上記小さい電流の2倍の電流とを加算し、当該加算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換することを特徴とする請求項1記載の適応バイアス生成回路。

請求項3

上記電流電圧変換回路は、上記バイアス電流と上記適応電流と上記小さい電流の2倍の電流とを加算してなる電流を、上記2個の電流の加算結果の電流をK倍(0<K<1)してなる電流と上記バイアス電流とを加算してなる電流と比較し、当該比較結果の電流を電圧に変換することを特徴とする請求項1記載の適応バイアス生成回路。

請求項4

上記電流電圧変換回路において上記比較結果の電流を電圧に変換する回路をMOSトランジスタで構成し、上記比較する回路を、上記MOSトランジスタのゲートに接続されるノードに上記適応電流と上記小さい電流の2倍の電流とが流れ込む一方、当該ノードから上記2個の電流の加算結果の電流をK倍(0<K<1)した電流が流れ出るように構成し、もしくは、上記比較する回路を、上記MOSトランジスタのゲートに接続されるノードに上記2個の電流の加算結果の電流をK倍(0<K<1)した電流が流れ込む一方、当該ノードから上記適応電流と上記小さい電流の2倍の電流とが流れ出るように構成したことを特徴とする請求項3記載の適応バイアス生成回路。

請求項5

上記小さい電流の2倍の電流と加算する上記適応電流を、上記適応電流のn倍(0<n<K)の電流と置き換えたことを特徴とする請求項1〜4のうちのいずれか1つに記載の適応バイアス生成回路。

請求項6

上記電流電圧変換回路において、上記2個の電流の加算結果の電流をK倍(0<K<1)した電流を得る回路は、1対のMOSトランジスタを含み、当該1対のMOSトランジスタのアスペクト比を1:Kにして形成されたカレントミラー回路であることを特徴とする請求項1〜5のうちのいずれか1つに記載の適応バイアス生成回路。

請求項7

請求項1〜6のうちのいずれか1つに記載の適応バイアス生成回路を備えたことを特徴とするレール・ツー・レール差動増幅回路。

技術分野

0001

本発明は、差動増幅回路のための適応バイアス生成回路、及び当該適応バイアス生成回路を備えた差動増幅回路に関する。

背景技術

0002

近年、環境センサ生体センサなどを用いて生活の利便性を向上させるユビキタスネットワーク社会の実現が期待されている。これらのセンサデバイスは環境や生体多数設置されることが想定されるため、バッテリー交換することなく長期間の連続動作が求められる。従って、このような次世代情報社会の実現のためには、低電力で動作するスマートセンサLSI(Large Scale Integration)が必要になる。

0003

スマートセンサLSIは、環境や生体から取得したアナログ信号アンプフィルタで信号を整形した後、AD変換器デジタル信号に変換する。これらのシステムでは、数多くのオペアンプが利用される。従って、オペアンプを低電力で動作させることは、スマートセンサLSIの低電力化に有効な手段となる。

0004

オペアンプの基本構成要素として差動対回路がある。差動対回路は、nチャンネルMOSFET又はpチャンネルMOSFET(以下、MOSFETをMOSトランジスタといい、nチャンネルMOSトランジスタnMOSトランジスタといい、pチャンネルMOSトランジスタpMOSトランジスタという。)から構成され、それぞれの特性に応じて入力電圧レンジが制限される。差動対回路の入力電圧レンジが狭いと、ダイナミックレンジが狭くなる。広い入力電圧レンジを確保できる差動増幅器(以下、オペアンプという。)として、入力差動対回路をnMOSトランジスタとpMOSトランジスタの相補構成としたレール・ツー・レール(Rail−to−Rail)オペアンプがある。当該レール・ツー・レールオペアンプは実質的に接地電位から電源電圧までの範囲で入力電圧レンジを確保できる。

0005

また、特許文献1及び2においては、MOSトランジスタ構成で、通常動作時は低電力で動作し、出力の変化時には出力電流帰還することにより、回路動作高速化を行う技術が開示されている。

0006

特開2001−255761号公報
特開2011−182188号公報

先行技術

0007

Y. Tsuruya et al., “A nano-watt power CMOS amplifier with adaptive biasing for power-aware analog LSIs”, 38thIEEE European Solid-StateCircuits Conference, pp. 69-72, September 2012.
Chi-Hung Lin et al., “A Low-Voltage CMOS Rail-to-Rail Class-AB Input/Output OpAmp with Slew-Rate and Settling Enhancement”, IEEE International Symposium on Circuits and Systems, pp. 448-450, May 1998.
Yuan Taur et al., “Fundamentals of ModernVLSIDevices”, Cambridge University Press, pp.125-129, 1998.
S. Hatanaka et al., “CMOS Rail-to-Rail Opamp”, Technical Report ofIEICE, pp. 169-175, July 1999.
R. Jacob Baker et al., “CMOS Circuit Design, Layout, and Simulation”, Institute of Electrical and Electronics Engineers, pp.564-568, 1998.
G. Ferri et al., “Integrated Rail-to-Rail Low-Voltage Low-Power Enhanced DC-Gain Fully Differential Operational Transconductance Amplifier”,ETRI Journal, Vol.29, No.6, pp. 785-793, December 2007.

発明が解決しようとする課題

0008

しかし、レール・ツー・レールオペアンプは回路が大規模であるため消費電力が大きくなる問題点がある。オペアンプの消費電力はバイアス電流に比例するため、バイアス電流を削減することで低電力動作を実現することができる。しかし、バイアス電流を削減することにより動作速度が低下する問題があった。

0009

低電力オペアンプの高速化技術として、適応バイアス技術を用いたオペアンプが報告されている(例えば、非特許文献1参照)。適応バイアス技術とは、待機時に微小電流で動作させ、動作時に大電流を生成して動作させる回路技術である。これにより、消費電力の低減と動作速度の向上を同時に実現する。しかし、既存の適応バイアス技術はレール・ツー・レールを考慮しない単純なオペアンプに向けた構成であり、レール・ツー・レールオペアンプに用いると動作が不安定となり、意図しない大電流を発生して正しく動作しない問題があった。また、適応バイアス電流生成量を設計で制御できない問題があった。

0010

本発明の目的は以上の問題点を解決し、レール・ツー・レールオペアンプのための適応バイアス生成回路において、安定性を向上させ適応バイアス電流量を制御できる適応バイアス生成回路及びそれを用いた差動増幅回路を提供することにある。

課題を解決するための手段

0011

第1の発明に係る適応バイアス生成回路は、レール・ツー・レール差動増幅回路のための適応バイアス生成回路において、
一定のバイアス電流を発生するバイアス電流源と、
上記バイアス電流と所定の適応電流とを加算して加算結果の電流を出力する加算器と、
上記加算器からの電流に基づいて動作し、差動入力電圧差動増幅して対応する2個の電流を生成する入力差動対回路と、
上記2個の電流を比較して上記2個の電流のうち小さい電流を選択して当該小さい電流の2倍の電流を出力する電流比較回路と、
上記バイアス電流と上記適応電流と上記小さい電流の2倍の電流とを加算してなる電流から、上記2個の電流の加算結果の電流をK倍(0<K<1)してなる電流を減算し、当該減算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換する電流電圧変換回路と、
上記電流電圧変換回路からの電圧に基づいて上記適応電流を発生する電流生成回路とを備えたことを特徴とする。

0012

上記適応バイアス生成回路において、上記電流電圧変換回路は、上記加算器からの電流から上記2個の電流の加算結果の電流をK倍(0<K<1)した電流を減算し、当該減算結果の電流と上記小さい電流の2倍の電流とを加算し、当該加算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換することを特徴とする。

0013

また、上記適応バイアス生成回路において、上記電流電圧変換回路は、上記バイアス電流と上記適応電流と上記小さい電流の2倍の電流とを加算してなる電流を、上記2個の電流の加算結果の電流をK倍(0<K<1)してなる電流と上記バイアス電流とを加算してなる電流と比較し、当該比較結果の電流を電圧に変換することを特徴とする。

0014

さらに、上記適応バイアス生成回路において、上記電流電圧変換回路において上記比較結果の電流を電圧に変換する回路をMOSトランジスタで構成し、
上記比較する回路を、上記MOSトランジスタのゲートに接続されるノードに上記適応電流と上記小さい電流の2倍の電流とが流れ込む一方、当該ノードから上記2個の電流の加算結果の電流をK倍(0<K<1)した電流が流れ出るように構成し、もしくは、
上記比較する回路を、上記MOSトランジスタのゲートに接続されるノードに上記2個の電流の加算結果の電流をK倍(0<K<1)した電流が流れ込む一方、当該ノードから上記適応電流と上記小さい電流の2倍の電流とが流れ出るように構成したことを特徴とする。

0015

また、上記適応バイアス生成回路において、上記小さい電流の2倍の電流と加算する上記適応電流を、上記適応電流のn倍(0<n<K)の電流と置き換えたことを特徴とする。

0016

またさらに、上記電流電圧変換回路において、上記帰還回路において、上記2個の電流の加算結果の電流をK倍(0<K<1)した電流を得る回路は、1対のMOSトランジスタを含み、当該1対のMOSトランジスタのアスペクト比を1:Kにして形成されたカレントミラー回路であることを特徴とする。

0017

第2の発明に係るレール・ツー・レール差動増幅回路は、上記適応バイアス生成回路を備えたことを特徴とする。

発明の効果

0018

本発明に係る適応バイアス生成回路によれば、上記バイアス電流と上記適応電流と上記小さい電流の2倍の電流とを加算してなる電流から、上記2個の電流の加算結果の電流をK倍(0<K<1)してなる電流を減算し、当該減算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換するので、レール・ツー・レールオペアンプのための適応バイアス生成回路において、安定性を向上させ適応バイアス電流量を制御できる。

図面の簡単な説明

0019

(a)は基本的な差動増幅回路の構成を示す回路図であり、(b)は(a)の差動増幅回路の入力電圧レンジを示す図である。
(a)は基本的なレール・ツー・レールオペアンプの構成を示す回路図であり、(b)は(a)のレール・ツー・レールオペアンプの入力電圧レンジを示す図である。
(a)はオペアンプを用いたユニティゲイン・バッファの構成を示す回路図であり、(b)は(a)のユニティ・ゲイン・バッファのステップ応答を示す電圧波形図である。
比較例に係る適応バイアス生成回路の構成を示すブロック図である。
図4の具体例の構成を示す回路図である。
電流抽出用MOSトランジスタを備えた差動対回路の構成を示す回路図である。
図6の差動対回路における入力電圧差ΔVINと電流I1,I2及びIminとの関係を示すグラフである。
(a)は図4の適応バイアス生成回路において入力差動対回路1がオンであるときの回路であり、(b)は図4の適応バイアス生成回路において入力差動対回路1がオフであるときの回路である。
本発明の第1の実施形態に係る適応バイアス生成回路の構成を示すブロック図である。
図9Aの適応バイアス生成回路の変形例の構成を示すブロック図である。
図9Aの適応バイアス生成回路の具体例の構成を示す回路図である。
(a)は図10の適応バイアス生成回路において入力差動対回路1がオンであるときの回路であり、(b)は図10の適応バイアス生成回路において入力差動対回路1がオフであるときの回路である。
本発明の第2の実施形態に係るレール・ツー・レール差動増幅回路の構成を示すブロック図である。
図12のレール・ツー・レール差動増幅回路のうちのオペアンプ本体21の構成を示す回路図である。
図12のレール・ツー・レール差動増幅回路のうちの適応バイアス生成回路22Bの構成を示す回路図である。
(a)実施例1に係る差動増幅回路のSPIEシミュレーション結果であって、その利得の周波数特性を示すグラフであり、(b)その位相の周波数特性を示すグラフである。
実施例1に係る差動増幅回路を用いたユニティ・ゲイン・バッファのSPIEシミュレーション結果であって、その入出力特性を示すグラフである。
実施例1に係る差動増幅回路を用いたユニティ・ゲイン・バッファのSPIEシミュレーション結果であって、その入力電圧に対する消費電流を示すグラフである。
実施例1に係る差動増幅回路を用いたユニティ・ゲイン・バッファのSPIEシミュレーション結果であって、その入力電圧に対する誤差電圧を示すグラフである。
(a)は実施例1に係る差動増幅回路を用いたユニティ・ゲイン・バッファの入力電圧のSPIEシミュレーション結果であって、その立ち上がり時のステップ応答特性を示す電圧波形図であり、(b)はその消費電流の時間経過を示す図である。
(a)は実施例1に係る差動増幅回路を用いたユニティ・ゲイン・バッファのSPIEシミュレーション結果であって、その入力電圧の立ち下がり時のステップ応答特性を示す電圧波形図であり、(b)はその消費電流の時間経過を示す図である。
実施例1及び2、並びに比較例1及び2のSPIEシミュレーション結果のまとめを示す表である。
本発明の第1の変形例に係る適応バイアス生成回路の構成を示す回路図である。
本発明の第2の変形例に係る適応バイアス生成回路の構成を示す回路図である。
図23のn倍のカレントミラー回路の構成を示す回路図である。

実施例

0020

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

0021

本発明では、スマートセンサLSI応用に向けたオペアンプの高性能化を目的とし、従来の適応バイアス技術の課題を克服する適応バイアス技術を開発した。またこれを用いた超低電力・高速レール・ツー・レール差動増幅回路を提案する。提案する適応バイアス生成回路は既存回路電流経路を追加し、適応バイアス電流生成回路の安定性の向上と適応バイアス電流量の制御を可能としたことを特徴としている。

0022

1.基本的な差動増幅回路
図1(a)は基本的な差動増幅回路の構成を示す回路図であり、図1(b)は図1(a)の差動増幅回路の入力電圧レンジを示す図である。図1(a)において、差動増幅回路は、入力差動対回路(MOSトランジスタM1,M2)と、カレントミラー回路(MOSトランジスタM3,M4)と、テイル電流源(MOSトランジスタM5)とを備えて構成される。ここで、電源電圧をVDD、MOSトランジスタM1のゲート・ソース間電圧をVGS1、そのドレイン・ソース間電圧をVDS1、MOSトランジスタM3のゲート・ソース間電圧をVGS3、MOSトランジスタM5のドレイン・ソース間電圧をVDS5、MOSトランジスタを飽和領域で動作させるために必要な最小飽和ドレイン・ソース間電圧をVDsatとする。

0023

ここで、VDS5=VIN+−VGS1であるので、MOSトランジスタM5が飽和領域で動作するための条件より、入力電圧VIN+の下限は次式で決定される。

0024

VIN+−VGS1=VDS5>VDsat

0025

従って、入力電圧VIN+の下限は次式で表される。

0026

VIN+>VGS1+VDsat

0027

また、MOSトランジスタM1,M3,M5のドレイン・ソース間電圧VDS1,VDS3,VDS5の合計が電源電圧よりも低くなければいけないので、VDS1=VDsatのとき、入力電圧VIN+の上限は次式で決定される。

0028

VDS1+|VGS3|+VDS5=VDsat+|VGS3|+VIN+−VGS1<VDD

0029

従って、入力電圧VIN+の上限は次式で表される。

0030

VIN+<VDD−(|VGS3|−VGS1+VDsat)

0031

上より、nMOSトランジスタで構成された入力差動対回路の入力電圧レンジは次式で表される。

0032

VGS1+VDsat<VIN+<VDD−(|VGS3|−VGS1+VDsat)

0033

すなわち、基本的な差動増幅回路の入力電圧レンジは電源電圧VDDよりも小さくなる。

0034

2.レール・ツー・レールオペアンプ
入力差動対回路の入力電圧レンジの制約を解決する手法として、入力差動対回路をnMOSトランジスタの入力差動対回路とpMOSトランジスタの入力差動対回路の両方を用いてレール・ツー・レール動作を可能とする手法がある。

0035

図2(a)は基本的なレール・ツー・レールオペアンプの構成を示す回路図であり、図2(b)は図2(a)のレール・ツー・レールオペアンプの入力電圧レンジを示す図である。図2(a)において、レール・ツー・レールオペアンプは、nMOSトランジスタの入力差動対回路(MOSトランジスタM1,M2)と、pMOSトランジスタの入力差動対回路(MOSトランジスタM3,M4)と、テイル電流源(MOSトランジスタM5,M6)と、カスコード増幅段(MOSトランジスタM7〜M14)とを備えて構成される。図2(b)に示すように、入力電圧VIN+が所定の電圧(VGS1+VDSAT)よりも高いときにはnMOSトランジスタの入力差動対回路が、入力電圧VIN+が所定の電圧(VDD−(VGS3+VDsat)よりも低いときにはpMOSトランジスタの入力差動対回路が動作し、幅広入力電圧範囲に対応する。

0036

次いで、nMOSトランジスタの入力差動対回路の入力電圧レンジについて説明する。ここで、電源電圧をVDD、MOSトランジスタM1のゲート・ソース間電圧をVGS1、そのドレイン・ソース間電圧をVDS1、MOSトランジスタM6のドレイン・ソース間電圧をVDS6、MOSトランジスタM7のドレイン・ソース間電圧をVDS7、MOSトランジスタを飽和領域で動作させるために必要な最小飽和ドレイン・ソース間電圧をVDsatとする。入力電圧VIN+の下限は、上述と同様にして次式で決定される。

0037

VIN+−VGS1=VDS6>VDsat

0038

従って、入力電圧VIN+の下限は次式で表される。

0039

VIN+>VGS1+VDsat

0040

入力電圧VIN+の上限も、同様に次式で決定される。

0041

VDS1+VDS6+VDS7=VDsat+VIN+−VGS1+VDsat<VDD

0042

従って、入力電圧VIN+の上限は次式で表される。

0043

VIN+<VDD−(2VDsat−VGS1)

0044

ここで、2VDsat−VGS1<0なので、入力電圧VIN+の上限はVDDとなる。

0045

そして、pMOSトランジスタの入力差動対回路の入力電圧レンジは、nMOSトランジスタ入力段の上限と下限の関係が逆転する。以上より、入力電圧VIN+が所定の電圧(VGS1+VDSAT)よりも低いときにはpMOSトランジスタ入力段が動作し、入力電圧VIN+が所定の電圧(VDD−(VGS3+VDsat)よりも高いときにはnMOSトランジスタ入力段が動作する。入力電圧VIN+がこれら2つの電圧の間の中間範囲では、両方の入力段が同時に動作する。2つの入力段がお互いに動作できない領域を補い合うことで、接地電位(GND)から電源電圧VDDまでの範囲で入力が可能である。

0046

図2のレール・ツー・レールオペアンプは、nMOSトランジスタ及びpMOSトランジスタのそれぞれの入力段に対しテイル電流が必要である。また、カスコード増幅段のバイアス電圧VB3、VB4、VB5を生成するためのバイアス回路が必要である。このため、図1の基本的な差動増幅回路と比較して回路が大規模となり、消費電力が大きくなる傾向がある(例えば、非特許文献2参照)。

0047

3.オペアンプのスルーレートと消費電力
図3(a)はオペアンプを用いたユニティ・ゲイン・バッファの構成を示す回路図であり、図3(b)は図3(a)のユニティ・ゲイン・バッファのステップ応答を示す電圧波形図である。ここで、ユニティ・ゲイン・バッファは、入力電圧端子に接続された非反転入力端子を有し、出力端子から反転入力端子への帰還回路を有するオペアンプ10を備え、入力電圧VIN=出力電圧VOUTとなるように動作する。ユニティ・ゲイン・バッファに急峻なパルス電圧を入力すると、ある傾きをもって変化する。この最大傾斜をスルーレート(slew rate)SRと呼び、次式で表す(例えば、非特許文献3参照)。

0048

SR=ΔV/Δt (1)

0049

ここで、ΔVは単位時間Δt当たりの出力電圧の変化量である。スルーレートSRが大きいことは、出力電圧VOUTが高速に応答できることを意味する。このため、スルーレートSRはオペアンプ10の速度指標みなすことができる。また、出力負荷容量CLを電圧ΔVだけ充電するのに必要な時間Δtは、オペアンプ10を駆動するバイアス電流IBIASを用いて次式で表すことができる。

0050

Δt=CL×ΔV/IBIAS (2)

0051

式(2)を式(1)のSRに代入して、次式を得る。

0052

SR=ΔV/Δt=IBIAS/CL (3)

0053

式(3)より、スルーレートSRはバイアス電流IBIASに比例し、出力負荷容量CLに反比例することがわかる。

0054

オペアンプ10の消費電力Powerは、次式のごとくバイアス電流IBIASと電源電圧VDDの積で表すことができる。

0055

Power=IBIAS×VDD(4)

0056

従って、式(4)より、オペアンプ10はバイアス電流IBIASを小さくすることで低電力動作が可能となる。しかし、前述の通り、バイアス電流IBIASを小さくすることでスルーレートSRが低下する。このため、オペアンプ10の動作速度と消費電力Powerにはトレードオフの関係がある。

0057

4.適応バイアス技術と適応バイアス生成回路
消費電力と動作速度のトレードオフ問題を解決する手法として、適応バイアス技術がある。式(3)及び式(4)より、オペアンプ10のスルーレートSRと消費電力Powerはそれぞれ次式で表すことができる。

0058

SR=ΔV/Δt=IBIAS/CL
Power=IBIAS×VDD

0059

ここで、オペアンプ10の低消費電力動作を実現するためには、バイアス電流IBIASを低くすることが求められるが、これは動作速度が劣化することを意味する。そこで、適応バイアス技術を用いることを考える。すなわち、高いスルーレートSRが必要となる信号の遷移時に大電流IADPmaxをバイアスし、信号が入力されていない待機時に微小電流IADPminをバイアスする。このとき、スルーレートSRと消費電力Powerは次式で表される。

0060

SR=ΔV/Δt=IADPmax/CL
Power=IADPmin×VDD

0061

これより、回路は平均の消費電力の上昇を抑えながら、高速に動作することができる。

0062

図4は比較例に係る適応バイアス生成回路の構成を示すブロック図であり、図5図4の具体例の構成を示す回路図である。図4及び図5の適応バイアス生成回路は、入力差動対回路1(MOSトランジスタMd1,Mb1,Md2,Mb2)と、電流比較回路2(MOSトランジスタMb3〜Mb6)と、電流電圧変換回路3(MOSトランジスタMc3,Mc4及び1個の固定バイアス電流源5を含む回路)と、適応電流IADP生成回路4(MOSトランジスタMa2を含む回路)と、別の1個の固定バイアス電流源5とを備えて構成される。

0063

図4及び図5において、適応バイアス生成回路は、入力差動対回路1の端子間の入力電圧差ΔVIN=VIN+−VIN−に応じて適応電流IADPを制御する。ここで、入力差動対回路1に入力される非反転入力端子及び反転入力端子の各電圧VIN+,VIN−が一致する(ΔVIN=0)とき適応電流IADPは最小の値となり、非反転入力端子及び反転入力端子の各電圧VIN+,VIN−が異なる(ΔVIN≠0)とき入力電圧差ΔVINの値に応じて適応電流IADPが変化する。入力電圧差ΔVINは入力差動対回路1で電流I1、I2に変換される。2つの電流のうち小さい電流Iminは、入力電圧差の絶対値|ΔVIN|に応じて変化する。このため、最小電流Iminを用いることで、入力電圧差ΔVINの値に応じた適応電流IADPの制御が可能となる。

0064

図6は電流抽出用MOSトランジスタを備えた入力差動対回路の構成を示す回路図である。ここで、MOSトランジスタのサブスレッショルド領域におけるドレイン電流IDは、ゲート・ソース間電圧VGS、しきい値電圧VTH、ドレイン・ソース間電圧VDSを用いて次式で与えられる(例えば、非特許文献3参照)。

0065

ID=μCOX(W/L)(ζ−1)V2T×exp((VGS−VTH)/ζVT)
×{1−exp(−VDS/VT)}

0066

ただし、μは移動度、COXは酸化膜容量、Wはゲート幅、Lはゲート長、VTは熱電圧である。また、VT=kBT/qで、kBはボルツマン定数、Tは絶対温度、qは電気素量、ζ=1+Cd/COXであり、Cdはゲート領域直下の空乏層容量である。ここで、ドレイン・ソース間電圧VDSが約100mVよりも大きくなると、ドレイン電流IDはドレイン・ソース間電圧VDSに依存せず、次式で表される。

0067

ID=μCOX(W/L)(ζ−1)V2T×exp((VGS−VTH)/ζVT)

0068

ここで、W/L=K、μCOX(ζ—1)VT2=I0とすると、次式を得る。

0069

ID=KI0×exp((VGS−VTH)/ζVT)

0070

この式を、ゲート・ソース間電圧VGSについて解くと、次式を得る。

0071

VGS=VTH+ζVT×ln(ID/KI0)

0072

図6において、MOSトランジスタM1及びM2のゲート・ソース間電圧をそれぞれVGS1,VGS2とし、MOSトランジスタM1及びM2に流れる電流をそれぞれI1,I2とすると、ゲート・ソース間電圧VGS1及びVGS2はそれぞれ電流I1,I2を用いて次式で表すことができる。

0073

VGS1=VTH+ζVT×ln(I1/KI0)
VGS2=VTH+ζVT×ln(I2/KI0)

0074

MOSトランジスタM1及びM2のゲート電圧をそれぞれVIN+,VIN−とすると、VIN+−VIN−=VGS1−VGS2より、次式を得る。

0075

VIN+−VIN−=VGS1−VGS2
={VTH+ζVTln(I1/KI0)}−{VTH+ζVTln(I2/KI0)}
=ζVT×ln(I1/I2)

0076

従って、次式を得る。

0077

I1=I2exp((VIN+−VIN−)/ζVT)

0078

電流I1と電流I2の合計はテイル電流IBIASに等しいため、I1+I2=IBIASとして、VIN+−VIN−=ΔVINとすると、電流I1及び電流I2は入力電圧差ΔVINの関数として次式で表すことができる。

0079

I1=IBIAS(exp(ΔVIN/ζVT)/(1+exp(ΔVIN/ζVT)))
I2=IBIAS(1/(1+exp(ΔVIN/ζVT)))

0080

ここで、電流I1及び電流I2は入力電圧差ΔVINに関して対称となるので最小電流Imin=min(I1、I2)は次式で表すことができる。

0081

Imin=α×IBIAS

0082

ただし、パラメータαは次式で表される。

0083

α=1/(1+exp(|ΔVIN|/ζVT)) (5)

0084

図7図6の入力差動対回路における入力電圧差ΔVINと電流I1,I2及びIminとの関係を示すグラフである。図7から明らかなように、入力電圧差ΔVIN=0のとき、電流I1=I2=Imin=IBIAS/2となる。また、入力電圧差の絶対値|ΔVIN|が大きくなると最小電流Iminは減少し、|ΔVIN|>0.2Vで最小電流Imin≒0となる。

0085

図4の具体例を示す図5の回路は、入力差動対回路1に入力する同相電圧VCMに応じて、「入力差動対回路1が動作する状態もしくは動作しない状態」となり、ここで、それぞれの状態を以下、「入力差動対回路1がオンもしくはオフである」という。

0086

図8(a)は図4の適応バイアス生成回路において入力差動対回路1がオンであるときの回路であり、図8(b)は図4の適応バイアス生成回路において入力差動対回路1がオフであるときの回路である。図8(a)及び図8(b)において、VACは入力差動対回路1に入力されるノーマルモードの交流電圧であり、VCMは入力差動対回路1に入力されるコモンモードの同相電圧である。なお、図8(b)において、入力差動対回路1がオフのときに動作しない回路部を点線で図示している。

0087

まず、図8(a)を用いて入力差動対回路1がオンの場合について説明する。

0088

同相電圧VCMが所定の電圧よりも低いとき、MOSトランジスタMd1,Mb1,Md2,Mb2により構成される入力差動対回路1は動作し、入力差動対回路1を流れる電流が、MOSトランジスタMb3〜Mb6により構成される電流比較回路2により検出される。電流比較回路2のMOSトランジスタMb3とMb5のうち、ゲート・ソース間電圧VGSが大きい方のMOSトランジスタが線形領域で動作する。これにより、MOSトランジスタMb3,Mb5には電流I1及び電流I2のうち小さい方の電流Iminが流れる。MOSトランジスタMb4,Mb6についても同様に動作するため、MOSトランジスタMc3には2Iminが流れる。

0089

MOSトランジスタMb5又はMb6が線形領域で動作する場合、MOSトランジスタMb3,Mb4のゲート・ソース間電圧VGSがMOSトランジスタMb1,Mb2のゲート・ソース間電圧VGSと比較して、MOSトランジスタMb5,Mb6のドレイン・ソース間電圧VDSだけ小さくなる。さらに、MOSトランジスタMb3,Mb4のソース電位Vsが基板電位よりも高くなるため、基板バイアス効果によりしきい値電圧が上昇する。これらの要因により、MOSトランジスタMb3,Mb4に流れる電流量モニタされるべき電流量よりも減少する。ここで、この電流の減少量をΔIとする。MOSトランジスタMc3とMc4はカレントミラー構成で、MOSトランジスタMc3はMOSトランジスタMc4に自身と同じ電流を流そうとする。MOSトランジスタMc4に流れる電流をI4とする。電流I4がバイアス電流IBIASよりも大きいと、制御電圧VADPが上昇し適応電流IADPが減少する。このため、最小電流Iminが減少し、電流I4も減少する。また、電流I4がバイアス電流IBIASよりも小さいと、制御電圧VADPが低下し適応電流IADPが増加する。このため、最小電流Iminが増加し、電流I4も増加する。

0090

以上の動作により、最終的にI4=IBIASに収束するため、次式が成立する。

0091

2(Imin−ΔI)=IBIAS

0092

ここで、Imin=α×IBIASより、次式を得る。

0093

2(α×IBIAS−ΔI)=IBIAS

0094

入力差動対回路1を構成するMOSトランジスタMd1,Md2のテイル電流はIBIAS+IADPであるから、次式を得る。

0095

2α×(IBIAS+IADP)−2ΔI=IBIAS

0096

従って、適応電流IADPについて次式を得る。

0097

IADP=((1−2α)/2α)IBIAS+(1/α)ΔI

0098

ここで、αは入力電圧差ΔVINの関数であるため、入力電圧差ΔVINが変化すると、上式が成立するような適応電流IADPとなるように制御電圧VADPが変化する。入力電圧差ΔVIN=0のとき、α=1/2となるので、次式が成り立つ。

0099

IADP=2ΔI

0100

また、MOSトランジスタMb3,Mb4のアスペクト比をそれぞれMOSトランジスタMb2,Mb1よりも大きくすることで、ゲート・ソース間電圧VGSの減少と基板バイアス効果による電流量の減少を緩和でき、入力電圧差ΔVIN=0における適応電流IADPの値を小さくし、待機時における消費電力を抑制することができる。入力電圧差ΔVIN≠0のとき、式(5)によれば十分大きな入力電圧差ΔVINについてα≒0となるので、適応電流IADPが増大し、オペアンプを高速に駆動することができる。

0101

さらに、比較例に係る適応バイアス生成回路の問題点について以下に説明する。

0102

図5の適応バイアス生成回路は、入力差動対回路1がオフになると適応バイアス電流生成回路が動作を停止し、安定に動作できない問題がある。このことを、図8(b)を用いて以下説明する。

0103

同相電圧VCMが所定の電圧よりも高いとき、入力差動対回路1は動作を停止する。入力差動対回路1がオフなので、電流I1=I2=0となる。ここで、MOSトランジスタMb3,Mb4,Mb5,Mb6,Mc3に流れる電流が0となるため、MOSトランジスタMc4がオフとなる。これにより、制御電圧VADPが接地電位に漸近する。すなわち、入力差動対回路1が動作を停止すると適応バイアスループフィードバックループが切断されることになる。このため、制御電圧VADPの制御できず安定動作が困難になる。特に、同相電圧VCMが変化し、入力差動対回路1がオフから再びオンとなると、制御不能な大電流が発生して出力に大きな歪みが生じる。これは、接地電位から電源電圧VDDまでを入力範囲とする場合に問題となる。従って、既存の適応バイアス生成回路はレール・ツー・レールオペアンプに適用することができない。

0104

以上説明したように、比較例においては、レール・ツー・レールを考慮しないオペアンプの入力レンジは接地電位から電源電圧までの範囲より狭くなり、電源電圧を下げると電源電圧幅に占める入力レンジの割合が低下する問題がある。レール・ツー・レールオペアンプは接地電位から電源電圧までの全ての範囲で入力が可能であるがレール・ツー・レールを考慮しないオペアンプと比較して回路規模が大きく、消費電力が増大する問題がある。また、既存の適応バイアス技術はレール・ツー・レールオペアンプに適用できない問題があることを明らかにした。

0105

5.第1の実施形態に係る適応バイアス生成回路
図9Aは本発明の第1の実施形態に係る適応バイアス生成回路の構成を示すブロック図であり、図10図9Aの適応バイアス生成回路22Aの具体例の構成を示す回路図である。第1の実施形態に係る適応バイアス生成回路は、図9Aに示すように、減算及び加算回路11により構成されるフィードバック回路により、入力差動対回路1がオフとなっても適応電流IADPの帰還ループを保持し、制御電圧VADPが接地電位になる動作を防止することを特徴としている。また、図9Aの加算及びK倍回路12により、電流の帰還量を調整し適応電流IADPの生成量を制御することを特徴としている。

0106

図9A及び図10において、第1の実施形態に係る適応バイアス生成回路22Aは、
(1)MOSトランジスタMd1,Md2,Mb1,Mb2を含む回路により構成され、入力電圧VIN+,VIN−に対して差動増幅を行って入力電圧VIN+,VIN−に対応した電流I1,I2を生成する入力差動対回路1と、
(2)MOSトランジスタMb3〜Mb6を含む回路により構成され、電流I1,I2を比較して電流I1,I2のうちの小さい電流である最小電流Iminの2倍の電流2Iminを生成して出力する電流比較回路2と、
(3)MOSトランジスタMc3,Mc4及び一定のバイアス電流IBIASを発生して出力する固定バイアス電流源5を含む回路により構成され、バイアス電流IBIASをMOSトランジスタMc4に流れる電流と比較し、比較結果に対応する電流を電圧に変換して出力する電流電圧変換回路3と、
(4)MOSトランジスタMa2を含む回路により構成され、電流電圧変換回路3からの電圧に対応する適応電流IADPを生成して出力する適応電流IADP生成回路4と、
(5)2個の定電流源から構成され、一定のバイアス電流IBIASを発生して出力する固定バイアス電流源5と、
(6)MOSトランジスタMa2のゲートに接続される接続点により構成され、適応電流IADPとバイアス電流IBIASを加算して加算結果の電流を入力差動対回路1に供給する加算器6と、
(7)MOSトランジスタMb7,Mb8を含む回路により構成され、加算器12aとK倍器12bとを備え、電流I1,I2を加算して加算結果の電流をK倍してその結果の電流を減算及び加算回路11の減算器11aに出力する加算及びK倍回路12と、
(8)MOSトランジスタMc1,Mc2を含む回路により構成され、減算器11aと加算器11bとを備え、加算器6からの電流から加算及びK倍回路12bからの電流を減算し、電流比較回路2からの電流2Iminを加算し、加算結果の電流を電流電圧変換回路3に出力する減算及び加算回路11とを備えて構成される。

0107

図11(a)は図10の適応バイアス生成回路22Aにおいて入力差動対がオンであるときの回路であり、図11(b)は図10の適応バイアス生成回路22Aにおいて入力差動対がオフであるときの回路である。以下、図11(a)及び図11(b)を参照して図10の適応バイアス生成回路22Aの回路動作を説明する。

0108

入力差動対回路1がオンのときを示す図11(a)において、MOSトランジスタMb1〜Mb6については図5と同様に動作する。MOSトランジスタMb7及びMb8はそれぞれMOSトランジスタMb1及びMb2のK倍(0<K<1)の電流を抽出するようにMOSトランジスタMb7,Mb8,Mb1,Mb2のアスペクト比(ゲート長Lに対するゲート幅Wの比をいう)を調整している。具体的には、MOSトランジスタMb1とMb7とはカレントミラー回路を構成し、MOSトランジスタMb2とMb8とはカレントミラー回路を構成し、MOSトランジスタMb7のアスペクト比をMOSトランジスタMb1のアスペクト比のK倍とし、MOSトランジスタMb8のアスペクト比をMOSトランジスタMb2のアスペクト比のK倍とするように各MOSトランジスタMb7,Mb8,Mb1,Mb2を形成する。このとき、MOSトランジスタMb1に流れる電流I1のK倍の電流K×I1がMOSトランジスタMb7に流れ、MOSトランジスタMb2に流れる電流I2のK倍の電流K×I2がMOSトランジスタMb8に流れる。

0109

MOSトランジスタMa1には適応電流IADPが流れるため、MOSトランジスタMc1には、電流(IBIAS+IADP−K(I1+I2))が流れる。MOSトランジスタMc1の電流は、MOSトランジスタMc1,Mc2からなるカレントミラー回路により、MOSトランジスタMc2によりコピーされるため、MOSトランジスタMc3には次の値の電流が流れる。

0110

IBIAS+IADP−K(I1+I2)+2Imin (6)

0111

また、MOSトランジスタMc3及びMc4はカレントミラー回路を構成しており、各MOSトランジスタMc3,Mc4には上記式(6)の電流が流れ、MOSトランジスタMc4に流れる上記式(6)の電流が接続点6Cに流れ込む一方、バイアス電流IBIASが接続点6Cから流れ出る。当該回路においては、これら2つの電流が等しくなるように動作し、当該動作は次式で表される。

0112

IBIAS+IADP−K(I1+I2)+2Imin=IBIAS

0113

ここで、I1+I2=IBIAS+IADPであり、Imin=α(IBIAS+IADP)−ΔIなので、次式を得る。

0114

IBIAS+IADP−K(IBIAS+IADP)+2(α(IBIAS+IADP)−ΔI)=IBIAS

0115

これより、適応電流IADPは次式で表される。

0116

IADP=((K−2α)IBIAS+2ΔI)/(1−K+2α)

0117

入力電圧差ΔVIN=0のとき、α=1/2となるので、次式を得る。

0118

IADP=((K−1)IBIAS+2ΔI)/(2−K)

0119

また、入力電圧差ΔVIN≠0のとき、式(5)によれば十分大きなΔVINについてα≒0となるので、次式を得る。

0120

IADP=(KIBIAS+2ΔI)/(1−K)

0121

以上より、MOSトランジスタMb7,Mb8,Mb1,Mb2のアスペクト比について、MOSトランジスタMb7のアスペクト比をMOSトランジスタMb1のアスペクト比のK倍とし、MOSトランジスタMb8のアスペクト比をMOSトランジスタMb2のアスペクト比のK倍とするように、各MOSトランジスタMb7,Mb8,Mb1,Mb2を形成し、当該パラメータKを調整することで、待機時及び動作時の適応電流IADPの生成量を制御することができる。なお、適応電流IADPに対応した適応バイアス電圧VADPmはMOSトランジスタMa2のゲート電圧から出力される。

0122

入力差動対回路1がオフのときを示す図11(b)において、I1=I2=0となる。このとき、Imin=0、K(I1+I2)=0となるので、MOSトランジスタMc3に流れる電流はIBIAS+IADPとなる。入力差動対回路1がオンの場合と同様に、MOSトランジスタMc3,Mc4はカレントミラー回路を構成し、それぞれ同じ電流が流れ、当該回路においては、MOSトランジスタMc4を流れる電流とバイアス電流IBIASとが等しくなるように動作し、当該動作は次式で表される。

0123

IBIAS+IADP=IBIAS

0124

これより、適応電流IADP≒0に収束する。図4及び図5に図示した比較例に係る適応バイアス電流生成回路では、入力差動対回路1がオフのとき制御電圧VADPが0Vとなってフィードバック制御が切断されていた。しかし、図9A及び図10の第1の実施形態に係る適応バイアス生成回路22Aを用いることで制御電圧VADPを制御でき、安定動作を実現することができる。

0125

以上説明したように、本実施形態に係る適応バイアス生成回路によれば、比較例に係る適応バイアス生成回路において減算及び加算回路11及び加算及びK倍回路12をさらに備えたことにより、接地電位から電源電圧VDDまでの全ての入力電圧に対して適応電流IADPを制御することができる。これにより、比較例に係る適応バイアス生成回路において入力差動対回路1がオフからオンへ切り替わる瞬間に大電流が発生する問題を解決した。また、MOSトランジスタMb7,Mb8,Mb1,Mb2のアスペクト比を調整することで適応電流IADPの生成量を制御することができる。

0126

以上の第1の実施形態において、入力電圧差ΔVIN=0のとき適応電流IADPが負になる可能性があり、次式の関係式について以下に説明する。

0127

nIBIAS+IADP−K(I1+I2)+2Imin=IBIAS

0128

ここで、I1+I2=IBIAS+IADPであり、Imin=α(IBIAS+IADP)−ΔIなので、次式を得る。

0129

nIBIAS+IADP−K(IBIAS+IADP)+2(α(IBIAS+IADP)−ΔI)
=IBIAS

0130

これより、適応電流IADPは次式で表される。

0131

IADP=((1−n+K−2α)IBIAS+2ΔI)/(1−K+2α)

0132

ここで、入力電圧差ΔVIN=0のとき、α=1/2となるので、次式を得る。

0133

IADP=((K−n)IBIAS+2ΔI)/(2−K)

0134

入力電圧差ΔVIN≠0のとき、式(5)によれば十分大きなΔVINについてα≒0となるので、次式を得る。

0135

IADP=((1−n+K)IBIAS+2ΔI)/(1−K)

0136

従って、Kは上述のように0<K<1の範囲で設定したが、適応電流IADPを正にするためには、1−n+K>0であり、次式の条件が成立する必要がある。

0137

0<n<K<1

0138

図9B図9Aの適応バイアス生成回路の変形例の構成を示すブロック図である。図9Aにおいて減算及び加算回路11と電流電圧変換回路3とを別々に構成しているが、本発明はこれに限らず、図9Bに示すように、加算回路11と電流電圧変換回路3の動作を含む回路を一体化して電流電圧変換回路3Aで構成してもよい。すなわち、電流電圧変換回路3Aは、IBIAS+IADP+2Iminの電流とIBIAS+K(I1+I2)の電流が等しくなるように回路を変更できる。この構成は、後述する図22回路構成に対応する。

0139

6.第2の実施形態に係るレール・ツー・レール差動増幅回路
図12は本発明の第2の実施形態に係るレール・ツー・レール差動増幅回路の構成を示すブロック図である。また、図13図12のレール・ツー・レール差動増幅回路のうちのオペアンプ本体21の構成を示す回路図であり、図14図12のレール・ツー・レール差動増幅回路のうちの適応バイアス生成回路22Bの構成を示す回路図である。なお、図14において、図10の各回路1〜12の対応回路について同一の符号を付している。

0140

図12において、第2の実施形態に係るレール・ツー・レール差動増幅回路は、
(1)非特許文献4において開示され、図13に図示するレール・ツー・レールオペアンプ21と、
(2)図10の適応バイアス生成回路22Aと、図14の適応バイアス生成回路22Bとを含む適応バイアス生成回路22とを備えて構成される。

0141

ここで、各適応バイアス生成回路22Aは、pMOSトランジスタの入力差動対回路1を有し、図13のレール・ツー・レールオペアンプ21のpMOSトランジスタの入力差動対回路のための適応バイアス電圧VADPmを供給する。また、各適応バイアス生成回路22Bは、nMOSトランジスタの入力差動対回路1を有し、図13のレール・ツー・レールオペアンプ21のnMOSトランジスタの入力差動対回路のための適応バイアス電圧VADPnを供給する。なお、適応電流IADPに対応した適応バイアス電圧VADPmはMOSトランジスタMa2のゲート電圧から出力される。

0142

図13のレール・ツー・レールオペアンプ21は、オペアンプ部21aと、バイアス生成回路21bとを備えて構成される。バイアス電流IBAISと適応バイアス生成回路22Aで生成したIADPと適応バイアス生成回路22Bで生成したIADPをIINとして供給することで、バイアス電圧VB1,VB2,VB3,VB4が生成される。(IIN=IBIAS+IADP(pMOS差動対回路用)+IADP(nMOS差動対回路用))

0143

なお、図13のMOSトランジスタMe1〜Me6で構成されるカレントミラー回路は、MOSトランジスタMc1〜Mc8で構成されるカスコード出力回路に電流の同相成分が流入することを防止する(例えば、非特許文献4参照)。

0144

以上のように構成された第2の実施形態に係るレール・ツー・レールオペアンプによれば、図13に示すオペアンプ本体21に対し、図10の適応バイアス生成回路22A及び図14の適応バイアス生成回路22Bを搭載し、接地電位から電源電圧VDDまでの入力電圧に対して適応バイアス電流及びそれに対応する適応バイアス電圧を生成することができる。

0145

7.シミュレーションによる評価
本発明者らは、
(1)図10及び図14の適応バイアス生成回路22A,22Bを備えたレール・ツー・レールオペアンプ21であってK=15/16とした場合(実施例1)と、
(2)図10及び図14の適応バイアス生成回路22A,22Bを備えたレール・ツー・レールオペアンプ21であってK=14/16とした場合(実施例2)と、
(3)図4で示した適応バイアス生成回路を備えたレール・ツー・レールオペアンプ21(比較例1)と、
(4)図13で示したレール・ツー・レールオペアンプ21に適応バイアス生成回路22A,22Bを用いない場合(比較例2)とについて、SPICE(Simulation Program with IntegratedCircuit Emphasis)によるシミュレーション評価を行った。

0146

当該シミュレーションにおいて、使用したプロセスは0.18−μmCMOSプロセスであり、電源電圧VDDは1.8 V、出力負荷容量CLは10pFとした。また、固定バイアス電流のみを与えた比較例2で106.5nA、比較例1で68nA、実施例1で65.5nA、実施例2で75.5nAとし、ユニティ・ゲイン・バッファ構成において、入力電圧VINが0.9Vとなるときの回路全体の消費電流が1μAとなるように定めた。

0147

図15(a)実施例1に係る差動増幅回路のSPICEシミュレーション結果であって、その利得の周波数特性を示すグラフであり、図15(b)その位相の周波数特性を示すグラフであり、図15に実施例1のボード線図を示す。ここで、直流利得は83.4dB、ユニティ・ゲイン周波数は5.91kHz、位相余裕は88.4°である。図15から明らかなように、位相余裕を60°以上確保することで、実施例1は負帰還をかけても安定に動作する。

0148

図16は実施例1に係る差動増幅回路を用いたユニティ・ゲイン・バッファのSPICEシミュレーション結果であって、その入出力特性を示すグラフであり、図17は実施例1に係る差動増幅回路を用いたユニティ・ゲイン・バッファのSPICEシミュレーション結果であって、その入力電圧に対する消費電流を示すグラフである。また、図18は実施例1に係る差動増幅回路を用いたユニティ・ゲイン・バッファのSPICEシミュレーション結果であって、その入力電圧に対する誤差電圧を示すグラフである。

0149

図18から明らかなように、実施例1は入力電圧が100mVから1.7Vまでの範囲で高い線形性を持つことが分かる。入力電圧が接地電位や電源電圧に近づくと線形性が失われるのは、出力電圧が接地電位や電源電圧に近づき出力段のMOSトランジスタが十分なドレイン・ソース間電圧を確保できなくなり、線形領域で動作するためである。消費電流が入力電圧に依存するのは、入力電圧によって差動対のオン/オフが切り替わるためである。入力電圧が低い場合にはnMOSトランジスタの入力差動対回路がオフ、pMOSトランジスタの入力差動対回路がオンとなり、入力電圧が高くなるとnMOSトランジスタの入力差動対回路がオン、pMOSトランジスタの入力差動対回路がオフとなる。入力電圧が中間の部分で両方の入力差動対回路がオンとなるため、消費電流は最大となる。

0150

図19(a)は実施例1に係る差動増幅回路を用いたユニティ・ゲイン・バッファの入力電圧のSPICEシミュレーション結果であって、その立ち上がり時のステップ応答特性を示す電圧波形図であり、図19(b)はその消費電流の時間経過を示す図である。また、図20(a)は実施例1に係る差動増幅回路を用いたユニティ・ゲイン・バッファのSPICEシミュレーション結果であって、その入力電圧の立ち下がり時のステップ応答特性を示す電圧波形図であり、図20(b)はその消費電流の時間経過を示す図である。

0151

図19及び図20から明らかなように、比較例1及び2ではステップ波が入力された瞬間に大電流が発生し、大きな歪みの原因となっている。実施例1及び実施例2は歪みが無く、適応バイアスを用いない場合よりも高速に応答していることが確認できる。また、実施例1は実施例2よりも信号遷移時の消費電流が大きいことから、Kの値に応じて適応バイアス電流の生成量を制御可能であることが確認できる。

0152

図21は実施例1及び2、並びに比較例1及び2のSPICEシミュレーション結果のまとめを示す表である。図21から明らかなように、入力電圧VINが0.9Vのときの消費電力を待機時電力(Static Power)、1kHzの矩形波を10周期入力したときの平均消費電力を動作時電力(Dynamic Power)PDとして評価した。また、性能指数(figure of merit)FOMを、スルーレートSR+とSR−の平均値SR±、出力負荷容量CL、及び動作時電力PDを用いて次式で定義して評価した。

0153

FOM=SR±・CL/PD

0154

ここで、スルーレートSR+とSR−の平均値SR±は適応バイアス生成回路を用いない場合と比較して、実施例1で9.2倍、実施例2で6.5倍となり、高速化を実現した。また、性能指数FOMは適応バイアス生成回路を用いない場合に対して実施例1で6.9倍、実施例2で4.7倍となった。

0155

8.実施形態の作用効果
本発明に係る実施形態によれば、レール・ツー・レール動作可能な適応バイアス生成回路22A,22Bと、それを用いた超低電力・高速レール・ツー・レールオペアンプ(図12)を提案した。比較例1に係る適応バイアス生成回路は、入力差動対回路の端子電圧を電流に変換してモニタし、電流の変化に応じて適応バイアス電流を生成する。しかし、比較例1に係る適応バイアス生成回路は、入力差動対回路がオフからオンに切り替わる瞬間に大電流が発生する問題がある。これは、入力差動対回路が停止するとき、入力差動対回路を流れる電流が停止するため、適応バイアス生成回路内のフィードバックループが切断し、制御電圧が接地電位又は電源電圧に漸近することが原因である。また、適応バイアス電流の生成量を設計で制御できない問題があった。

0156

そこで、本実施形態に係る適応バイアス生成回路では、入力差動対回路1がオフの場合における適応バイアス電流の制御と適応バイアス電流の生成量の調整を目的として新たな電流フィードバック回路11,12を追加した。これにより、入力差動対回路1が停止する入力コモンモード電圧で適応バイアス電流を収束させることができ、大電流が発生する問題を解決する。また、加算及びK倍回路12のMOSトランジスタのアスペクト比を調整することにより適応バイアス電流の生成量を制御することが可能となる。さらに、本実施形態に係る適応バイアス生成回路22A,22Bを用いてレール・ツー・レールオペアンプ21を駆動することでレール・ツー・レールオペアンプの超低電力・高速動作を可能とすることができる。また、SPICEシミュレーションにおいて、本実施形態に係る適応バイアス生成回路は、比較例1に係る適応バイアス生成回路で問題となっていた大電流が発生しないことを確認し、適応バイアスを用いない場合と比較して同一消費電力下で9.2倍の高速化を実現した。

0157

9.適応バイアス生成回路の第1の変形例
図22は本発明の第1の変形例に係る適応バイアス生成回路の構成を示す回路図である。図10の本実施形態に係る適応バイアス生成回路における適応バイアス電流IADPは、図10のノード6Cの電位(制御電圧VM)で決定される。ノード6Cに流入し、流出する電流を考えると次式が成立する。

0158

IBIAS+IADP−K(I1+I2)+2Imin=IBIAS

0159

この式を変形すると次式を得る。

0160

IBIAS+IADP+2Imin=IBIAS+K(I1+I2) (7)

0161

この式(7)から、適応バイアス電流生成回路の簡単化を行うことを考える。図22に式(7)を満たす第1の変形例に係る適応バイアス生成回路を示す。図10の第1の実施形態に係る適応バイアス生成回路22Aと異なり、ノード6Cにおいて必要な電流加減算を行う回路構成とした。当該回路構成は、図9Bの適応バイアス生成回路に対応し、図9Aの減算及び加算回路11を削減できる。当該第1の変形例に係る適応バイアス生成回路によれば、回路構成の簡略化により低電力化、高精度化が可能である。以下、回路動作について説明する。

0162

上述したように、入力差動対回路1の各MOSトランジスタMb1,Mb2を流れる電流をそれぞれI1とI2とすると、上記式(7)の関係を満たすように制御電圧VMが決定される。

0163

IBIAS+IADP+2Imin=IBIAS+K(I1+I2) (8)

0164

上記式(8)の左辺はノード6Cに流れ込む電流を示す一方、上記式(8)の右辺はノード6Cから流れ出る電流を示し、当該ノード6Cで流れ込む電流と流れ出る電流が等しくなるように制御を行っていることを示している。この場合は、pMOSトランジスタの入力差動対回路1の場合であるが、nMOSトランジスタの入力差動対回路1の場合は、流れ込む電流と流れ出る電流とは逆の関係になる。

0165

ここで、I1+I2=IBIAS+IADPであり、また最小電流Iminは次式で表される。

0166

Imin=α(IBIAS+IADP)—ΔI

0167

ただし、α(IBIAS+IADP)>ΔIである。これらを代入して、整理すると次式を得る。

0168

IADP=((K−2α)/(1+2α−K))IBIAS+(2/(1+2α−K))ΔI
(9)

0169

この式(9)に従って、適応電流IADPが流れて制御電圧VMが制御される。ここで、数値例として、入力電圧差の絶対値|ΔVIN|=0のとき、αは1/2となる。このとき、次式を得る。

0170

IADP=((K−1)/(2−K))IBIAS+(2/(2−K))ΔI

0171

また、入力電圧差の絶対値|ΔVIN|≫0のとき、αは0となる。このとき、次式を得る。

0172

IADP=(K/(1−K))IBIAS+(2/(1−K))ΔI

0173

また、入力差動対回路1がオフのとき、Imin=0、I1=0、I2=0なので次式を得る。

0174

IBIAS+IADP=IBIAS (10)

0175

従って、式(10)を満たすように適応電流IADPが流れる。適応電流IADP=0なので、電力消費は0である。

0176

10.適応バイアス生成回路の第2の変形例
図23は本発明の第2の変形例に係る適応バイアス生成回路の構成を示す回路図である。図22の第1の変形例では、入力電圧差の絶対値|ΔVIN|=0のとき、適応電流IADPがIADP=((K−1)/(2−K))IBIAS+(2/(2−K))ΔIとなり、ΔIやKの値によっては適応電流IADPが負の電流となる場合がある。また、入力差動対回路1がオフのとき、適応電流IADPが0となり、制御性が困難となる場合がある。これらの問題を解決するために、図22の第1の変形例とは異なる回路構成を考えた。これが図23の第2の変形例に係る適応バイアス生成回路である。

0177

図23において、ノード6Cに流し込むバイアス電流IBIASに替えて、バイアス電流nIBIASとしたことを特徴としている。これにより、ノード6Cに流入出する電流は次式で表される。

0178

nIBIAS+IADP+2Imin=IBIAS+K(I1+I2)

0179

以下、この回路の動作を説明する。

0180

図23において、ノード6Cに関する電流を整理してIADPを求めると、次式を得る。

0181

IADP=
((1−n−2α+K)/(1+2α−K))IBIAS+(2/(1+2α−K))ΔI
(11)

0182

この式(11)に従って、適応電流IADPが流れて制御電圧VMが制御される。数値例として、入力電圧差の絶対値|ΔVIN|=0のとき、αは1/2となる。従って、次式を得る。

0183

IADP=((K−n)/(2−K))IBIAS+(2/(2−K))ΔI

0184

K<1であるので、n<Kとすることで、適応電流IADPが負の電流となることを回避できる。また、入力電圧差の絶対値|ΔVIN|≫0のとき、αは0となる。従って、次式を得る。

0185

IADP=((1−n+K)/(1−K))IBIAS+(2/(1−K))ΔI

0186

また、入力差動対回路1がオフのとき、Imin=0、I1=0、I2=0なので次式を得る。

0187

IADP=(1−n)IBIAS (12)

0188

従って、式(12)を満たすように適応電流IADPが流れる。この場合においても、次式を満たす必要がある。

0189

0<n<K<1

0190

図24図23のn倍のカレントミラー回路の具体的な構成を示す回路図である。図24において、各MOSトランジスタのサイズ比をMN1:MN2:MN3:MN4を1:1:1:nとすると、MOSトランジスタMN2、MN3、MN4を流れる電流はそれぞれIBIAS、IBIAS、nIBIASとなる。pMOSトランジスタのトランジスタサイズ比をMP1:MP2:MP3=1:1:nとすると、nMOSトランジスタMN2からのバイアス電流IBIASを受けて、pMOSトランジスタMP2、MP3を流れるバイアス電流はIBIAS、nIBIASとなる。以上により、nIBIASのバイアス電流源を構成できる。

0191

11.減算及び加算回路11及び加算及びK倍回路12
図9Aの第1の実施形態に係る適応バイアス生成回路においては、減算及び加算回路11と加算及びK倍回路12とを備えているが、減算及び加算回路11のみを備えた場合において当該適応バイアス生成回路が所望の動作を行うかについて以下考察した。

0192

減算及び加算回路11と加算及びK倍回路12を備えた適応バイアス生成回路の基本式は次式の通りである。

0193

IBIAS+IADP−K(I1+I2)+2Imin=IBIAS

0194

ここで、減算及び加算回路11のみの場合を想定すると、上式は次式で表される。

0195

IBIAS+IADP+2Imin=IBIAS

0196

ここで、Imin=α(IBIAS+IADP)—ΔIを代入すると次式を得る。

0197

IBIAS+IADP+2(α(IBIAS+IADP)−ΔI)=IBIAS

0198

まとめると、次式を得る。

0199

IADP=(2/(1+2α))ΔI−(2α/(1+2α))IBIAS

0200

ここで、数値例として、入力電圧差の絶対値|ΔVIN|=0(α=1/2)のとき、適応バイアス電流IADPは次式で表される。

0201

IADP=ΔI−(1/2)IBIAS

0202

この場合において、適応電流IADPは負の電流となるため当該回路構成を使用することができない。

0203

また、入力電圧差の絶対値|ΔVIN|≫0(α=0)のとき、適応電流IADPは次式で表される。

0204

IADP=2ΔI

0205

ここで、入力電圧差の絶対値|ΔVIN|≫0のとき大電流を生成したい要求に対して微小電流しか電流が生成されないので、当該回路構成をしようすることができない。

0206

そして、入力差動対回路1がオフのとき、Imin=0なので、次式を満たすように適応電流IADPが流れる。

0207

IBIAS+IADP=IBIAS

0208

以上説明したように、図9Aの適応バイアス生成回路において減算及び加算回路11のみを備えた場合において当該適応バイアス生成回路が所望の動作を行うことはできないので、減算及び加算回路11及び加算及びK倍回路12を備えることは必須要件であることが理解できる。

0209

以上詳述したように、本発明に係る適応バイアス生成回路によれば、上記電流電圧変換回路は、上記バイアス電流と上記適応電流と上記小さい電流の2倍の電流とを加算してなる電流から、上記2個の電流の加算結果の電流をK倍(0<K<1)してなる電流を減算し、当該減算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換
するので、レール・ツー・レールオペアンプのための適応バイアス生成回路において、安定性を向上させ適応バイアス電流量を制御できる。

0210

1…差動対、
2…電流比較回路、
3,3A…電流電圧変換回路、
4…適応電流IADP発生回路
5…固定バイアス電流源、
6…加算器、
6C…ノード、
10…オペアンプ、
11…減算及び加算回路、
11a…減算器、
11b…加算器、
12…加算及びK倍回路、
12a…加算器、
12b…K倍器、
21…レール・ツー・レールオペアンプ本体、
22A,22B…適応バイアス生成回路。

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