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技術 半導体装置

出願人 株式会社デンソー
発明者 澤田剛一田中靖士
出願日 2013年11月5日 (7年1ヶ月経過) 出願番号 2013-229502
公開日 2014年8月14日 (6年4ヶ月経過) 公開番号 2014-146785
状態 特許登録済
技術分野 ボンディング 半導体集積回路装置の内部配線
主要キーワード 繰り返し衝撃 下層パッド 上層パッド 両パッド ジルコニウム合金 DMOS ワイヤボンディング領域 導通部材
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2014年8月14日)のものです。
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図面 (7)

課題

プロービングボンディングの際に、パッド部下への応力伝搬を抑制し、クラックの発生を抑えることが可能な半導体装置を提供する。

解決手段

SOI基板5上に形成された層間絶縁膜10と、層間絶縁膜10内に形成された複数の配線層12a〜12cと、層間絶縁膜10上及び配線層12a〜12c上を覆うように形成された第1硬質膜20aと、第1硬質膜20aより上層側に設けられると共に、配線層12a〜12cと電気的に接続され、一方面側ボンディング接続されるパッド部30とを有している。また、パッド部30は、SOI基板5寄りに配置される下層パッド層30aと、下層パッド層30aよりも上層側に配置される上層パッド層30bから構成されている。そして、下層パッド層30aと上層パッド層30bの間には、これらパッド層30a、30bよりも硬質な第2硬質膜32が配置されている。

概要

背景

従来、半導体素子が形成された半導体装置の上部側にパッド部を設け、このパッド部に、半導体素子の性能をテストするためのプローブ針を接触させたり、ワイヤなどをボンディング接続したりすることが行われている。例えば、このような構成の半導体装置として、下記特許文献1に示すものが知られている。

特許文献1には、基板(26)上に配線領域(24)が形成され、この配線領域(24)上に、複数の開口を有したパッシベーション層(18)が形成されており、この複数の開口を介してボンディングパッド(200)が配線領域(24)と接続された半導体装置(集積回路(20))が開示されている。また、ボンディングパッド(200)は、第1ワイヤボンディング領域(202)と第2ワイヤボンディング領域(204)とから構成されており、バッド領域を通常よりも広くした構成が記載されている。

概要

プロービングボンディングの際に、パッド部下への応力伝搬を抑制し、クラックの発生を抑えることが可能な半導体装置を提供する。SOI基板5上に形成された層間絶縁膜10と、層間絶縁膜10内に形成された複数の配線層12a〜12cと、層間絶縁膜10上及び配線層12a〜12c上を覆うように形成された第1硬質膜20aと、第1硬質膜20aより上層側に設けられると共に、配線層12a〜12cと電気的に接続され、一方面側がボンディング接続されるパッド部30とを有している。また、パッド部30は、SOI基板5寄りに配置される下層パッド層30aと、下層パッド層30aよりも上層側に配置される上層パッド層30bから構成されている。そして、下層パッド層30aと上層パッド層30bの間には、これらパッド層30a、30bよりも硬質な第2硬質膜32が配置されている。

目的

本発明は、上述した課題を解決するためになされたものであり、パッド部から下方へ伝搬する応力を抑制し得る半導体装置を提供する

効果

実績

技術文献被引用数
1件
牽制数
1件

この技術が所属する分野

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請求項1

半導体素子(50)が形成された半導体基板(5)と、前記半導体基板の上方に形成された層間絶縁膜(10)と、前記層間絶縁膜内に形成された複数の配線層(12a,12b,12c)と、前記層間絶縁膜及び前記配線層の上層側に形成されて前記層間絶縁膜よりも硬質な第1硬質膜(20a)と、前記第1硬質膜より上層側に設けられる外部接続用パッド部(30)と、を有し、前記パッド部は、前記半導体基板寄りに配置される下層パッド層(30a)と、前記下層パッド層よりも上層側に配置される上層パッド層(30b)とを備え、前記下層パッド層と前記上層パッド層との間には、これらパッド層よりも硬質であって導電性を有する第2硬質膜(32)が配置されていることを特徴とする半導体装置(1)。

請求項2

前記下層パッド層は、前記上層パッド層よりも厚く形成されており、前記第2硬質膜は、前記半導体基板の一方面と直交する断面において、前記パッド部の中央よりも上側の位置に配置されていることを特徴とする請求項1に記載の半導体装置。

請求項3

前記第1硬質膜は、シリコン窒化膜により形成され、前記パッド部の下層側には、バリアメタル膜(22)が形成され、前記シリコン窒化膜とバリアメタル膜との間には、両膜を密着させるシリコン酸化膜(20b)が配置されていることを特徴とする請求項1又は請求項2に記載の半導体装置。

請求項4

前記パッド部の下方側の領域に、前記半導体素子が形成されていることを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置。

請求項5

前記パッド部と前記配線層は、コンタクト部(16)を介して電気的に接続されており、前記コンタクト部は、前記パッド部におけるボンディング材(40)が接続されるボンディング領域(α)から離れた位置において、前記第1硬質膜を貫通する構成で形成されていることを特徴とする請求項1から請求項4のいずれか一項に記載の半導体装置。

請求項6

前記パッド部のボンディング領域は、前記ボンディング材の下方において当該ボンディング材と前記第1硬質膜との間に前記下層パッド層を残した構成で前記ボンディング材に接続されていることを特徴とする請求項5に記載の半導体装置。

請求項7

前記パッド部と前記ボンディング材は、互いに種類の異なる金属から構成されていることを特徴とする請求項5又は請求項6に記載の半導体装置。

技術分野

0001

本発明は、半導体装置に関する。

背景技術

0002

従来、半導体素子が形成された半導体装置の上部側にパッド部を設け、このパッド部に、半導体素子の性能をテストするためのプローブ針を接触させたり、ワイヤなどをボンディング接続したりすることが行われている。例えば、このような構成の半導体装置として、下記特許文献1に示すものが知られている。

0003

特許文献1には、基板(26)上に配線領域(24)が形成され、この配線領域(24)上に、複数の開口を有したパッシベーション層(18)が形成されており、この複数の開口を介してボンディングパッド(200)が配線領域(24)と接続された半導体装置(集積回路(20))が開示されている。また、ボンディングパッド(200)は、第1ワイヤボンディング領域(202)と第2ワイヤボンディング領域(204)とから構成されており、バッド領域を通常よりも広くした構成が記載されている。

先行技術

0004

特開2010−153901号公報

発明が解決しようとする課題

0005

ところで、このように上部側にパッド部を設けた半導体装置では、パッド部へのプローブ針の挿し込みやパッド部に対してボンディングを行った時の衝撃などによってパッド部が削れやすく、パッド部が薄層化しやすいという問題がある。そして、このように、パッド部が薄層化してしまうと、外部からの応力がパッド部の下層側に伝搬されやすくなり、パッド部の下方にクラック等の不具合が発生しやすくなる。

0006

一方、上記特許文献1では、パッド領域を広く構成し、プロービングとボンディングをそれぞれ異なる場所で行うようにしているが、パッド部に一度に大きな衝撃が加わったり、繰り返し衝撃が加わったりすると、この衝撃をパッド部で吸収しきれずに、パッド部の下層側へ応力が伝搬して、クラックが発生する虞があった。

0007

本発明は、上述した課題を解決するためになされたものであり、パッド部から下方へ伝搬する応力を抑制し得る半導体装置を提供することにある。

課題を解決するための手段

0008

本発明は、半導体素子(50)が形成された半導体基板(5)と、前記半導体基板の上方に形成された層間絶縁膜(10)と、前記層間絶縁膜内に形成された複数の配線層(12a,12b,12c)と、前記層間絶縁膜及び前記配線層の上層側に形成されて前記層間絶縁膜よりも硬質な第1硬質膜(20a)と、前記第1硬質膜より上層側に設けられる外部接続用のパッド部(30)と、を有し、前記パッド部は、前記半導体基板寄りに配置される下層パッド層(30a)と、前記下層パッド層よりも上層側に配置される上層パッド層(30b)とを備え、前記下層パッド層と前記上層パッド層との間には、これらパッド層よりも硬質であって導電性を有する第2硬質膜(32)が配置されていることを特徴とする。

発明の効果

0009

請求項1の半導体装置は、パッド部内に第2硬質膜が介在しているため、プローブ針の挿し込み時やボンディング時などに、パッド部に対して上方から応力が加わった場合に、この応力がパッド部の下方側に伝搬されることを第2硬質膜によって抑制することができる。従って、パッド部の下方側にクラック等の不具合が生じ難く、この部分を効果的の保護することができる。また、第2硬質膜の下層側には、下層パッド層及び第1硬質膜が更に設けられているので、これらによっても応力の伝搬を軽減することができる。特に、第2硬質膜の存在により、下層パッド層の削れを抑えることができるため、下層パッド層及び第1硬質膜による保護効果を一層高めることができる。

図面の簡単な説明

0010

図1は、第1実施形態に係る半導体装置を示す断面説明図である。
図2は、第1実施形態に係る半導体装置の製造工程を示す断面説明図である。
図3は、第1実施形態に係る半導体装置の製造工程を示す断面説明図である。
図4は、第1実施形態に係る半導体装置の製造工程を示す断面説明図である。
図5は、下層パッド層の厚さ及び第2硬質膜の厚さと、クラックの有無の関係を示す図である。
図6は、第1硬質膜の厚さとクラック発生率との関係を示す図である。

実施例

0011

[第1実施形態]
以下、本発明の第1実施形態について、詳細に説明する。
図1に示すように、本実施形態の半導体装置1は、LDMOS横方向拡散MOSトランジスタ)やIGBT絶縁ゲート型バイポーラトランジスタ)などの半導体素子50がSOI基板5上に複数形成されている。そして、これら半導体素子50上には、層間絶縁膜10、配線層12a〜12c、第1硬質膜20a、バリアメタル膜22、パッド部30が順に形成されている。SOI基板5は、例えば、N型シリコンにて構成されたSOI(Silicon On Insulator)層2とP型支持基板3とが埋込酸化膜4を介して接合されて構成されている。なお、SOI基板5は、「半導体基板」の一例に相当する。また、本明細書では、半導体基板(SOI基板5)の厚さ方向が上下方向であり、半導体基板において一方の主面側(層間絶縁膜10、配線層12a〜12cが積層される面側)が上方であり、他方の主面側(支持基板3側)が下方である。

0012

半導体素子50の上には、層間絶縁膜10が形成されている。この層間絶縁膜10は、例えば、SOG(Spin On Glass)膜、ホウリン含有ケイ酸ガラス(BPSG)膜及びTEOS(テトラエトキシシラン)膜等から構成されている。そして、層間絶縁膜10内には、SOI層2側から順に、第1配線層12a、第2配線層12b、第3配線層12cが形成されている。各配線層12a〜12cは、例えば、Alを主体として構成されている。また、層間絶縁膜10中には、複数のビア14が形成されており、これらビア14によって各配線層12a〜12cと半導体素子50とが電気的に接続されている。

0013

そして、層間絶縁膜10及び各配線層12a〜12cの上層側には、これら層間絶縁膜10及び各配線層12a〜12c上を覆うように、第1硬質膜20aが形成されている。この第1硬質膜20aは、ヤング率が240GPaであって、TEOS膜などの層間絶縁膜10を構成する主要な部材よりも硬質なパッシベーション膜、例えば、シリコン窒化膜より形成されている。なお、層間絶縁膜10の主要な部材のヤング率は第1硬質膜20aよりも小さく、例えば、TEOS膜のヤング率は70GPaである。第1硬質膜20aは、プラズマCVD法によって形成されたP−SiN膜などからなり、例えば厚さ1.0μm程度で形成することができる。第1硬質膜20a上には、後述するバリアメタル膜22との密着強度を高めるためにシリコン酸化膜20bが積層されている。このシリコン酸化膜20bは、例えば、CVD法によって形成されたTEOS(テトラエトキシシラン)膜などからなり、例えば厚さ0.23μm程度で形成することができる。

0014

バリアメタル膜22は、シリコン酸化膜20b上に形成されている。具体的には、少なくともボンディング領域αにおいてシリコン酸化膜20bのほぼ全体を覆うようにシリコン酸化膜20b上に積層されている。このバリアメタル膜22は、パッド部30に用いられるAl、ボンディング材であるAuなどの金属のマイグレーションを抑制するために設けられており、チタンチタン合金(例えば、チタン窒化物チタンタングステン)、タングステンタングステン合金、銅や銅合金タンタルタンタル合金ジルコニウムジルコニウム合金などの比較的融点が高い材質で構成されており、2種以上が積層されていてもよい。例えば、バリアメタル膜22は、厚さ0.1μmのチタン窒化物膜と、厚さ0.02μmのチタン膜とを積層させた構成とすることができる。

0015

そして、バリアメタル膜22の上(すなわち、第1硬質膜20aより上層側)には、外部接続用のパッド部30が設けられており、このパッド部30の上面側(一方面側)にボンディング材40等の導通部材が接続されるようになっている。なお、図1は、ボンディング材40が接続される前の図であり、図4(B)は、ボンディング材40が接続された後の図である。このパッド部30は、半導体基板寄り(すなわち下層側)に配置される下層パッド層30aと、この下層パッド層30aよりも上層側に配置される上層パッド層30bとを備えている。そして、下層パッド層30aと上層パッド層30bとの間には、これら両パッド層を導通させ、かつ両パッド層よりも硬質な導電性の第2硬質膜32が配置されている。第2硬質膜32は、少なくともボンディング領域αにおいて、下層パッド層30aの上面のほぼ全体を覆うように下層パッド層30aの上に積層されている。また、下層パッド層30aも、少なくともボンディング領域αにおいて、バリアメタル膜22のほぼ全体を覆うように積層されている。なお、ボンディング領域αは、パッド部30におけるボンディング材40(後述)が接続されるべき領域であり、表面保護膜42によって被覆されずに表面保護膜42の外側に露出した領域として構成されている。

0016

下層パッド層30a及び上層パッド層30bは、例えば、ヤング率が80GPa未満の膜からなり、アルミニウムアルミニウム合金などを主体として構成されている。また、第2硬質膜32は、例えば、ヤング率が80GPa以上の膜からなり、チタンやチタン合金、タングステンやタングステン合金、銅や銅合金、タンタルやタンタル合金、ジルコニウムやジルコニウム合金などを主体として構成されている。

0017

そして、図1に示すように、下層パッド層30aは、上層パッド層30bよりも厚く形成されている。また、第2硬質膜32は、SOI基板5の一方面と直交する断面において、パッド部30の中央よりも上側の位置に配置されている。本実施形態では、下層パッド層30aの厚さは3.3μm、上層パッド層30bの厚さは1.3μm、第2硬質膜32の厚さは0.1μmに設定されている。なお、例えば、下層パッド層30aは、2.9μm以上の厚さが好ましく、上層パッド層30bは、1.0μm以上の厚さが好ましく、また第2硬質膜32は、0.07μm以上の厚さが好ましい。このように、下層パッド層30aを上層パッド層30bよりも厚く形成することで、この下層パッド層30aでより衝撃を吸収することができる。

0018

また、第1硬質膜20a及び層間絶縁膜10には、パッド部30と配線層12cとを電気的に接続するためのコンタクトホール16が形成されている。このコンタクトホール16は、図1に示すように、パッド部30におけるボンディング材40が接続されるボンディング領域αから離れた位置において、第1硬質膜20a等を貫通する構成で形成されている。そして、パッド部30は、このコンタクトホール16内を埋めるように形成されており、このコンタクトホール16を介してボンディング材40が配線層12cと電気的に接続されている。具体的には、コンタクトホール16内に第2硬質膜32及び下層パッド層30aが入り込むように層状になっている。また、バリアメタル膜22は、コンタクトホール16の外側ではシリコン酸化膜20bを介して第1硬質膜20a上に積層されており、コンタクトホール16の位置では、コンタクトホール16内に入り込むと共に第1硬質膜20aよりも下方位置において配線層12cに接続された構成となっている。このように、ボンディング領域αと離れた位置にコンタクトホール16を設けることで、応力をより分散させることができる。なお、コンタクトホール16は、「コンタクト部」の一例に相当する。

0019

ボンディング材40は、パッド部30と異なる金属からなり、例えば、金や銅などから構成されている。そして、上述したボンディング領域αに、ボンダーなどによってボンディング接続されている。

0020

次に、上述のように構成される半導体装置1の製造方法について図2図4を参照して説明する。
まず、複数の半導体素子50が形成された一方面側に形成されたSOI基板を用意する。これら半導体素子50は、公知の方法によって形成することができる。そして、これら半導体素子50上に、第1配線層12a、第2配線層12b、第3配線層12cを、層間絶縁膜10を間に挟んで、この順に形成する。各配線層12a〜12cは、スパッタ法によりAlを堆積させることで形成される(図2(A))。また、層間絶縁膜10は、SiO2をCVD法により堆積させることで形成される(図2(B))。

0021

次に、層間絶縁膜10上に、プラズマCVD法によりP−SiN膜を厚さ1.0μm程度堆積させて、第1硬質膜20aを形成する。そして、この第1硬質膜20a上に、CVD法によりTEOS膜を0.23μm堆積させてシリコン酸化膜20bを形成する。そして、ボンディング材40が接続される予定の領域(ボンディング領域α)から離れた位置に、エッチングによりコンタクトホール16を形成する(図2(C))。

0022

次に、このシリコン酸化膜20b上にバリアメタル膜22を形成する。バリアメタル膜22は、スパッタ法により、チタン窒化物膜を0.1μm堆積させた後、さらにチタン膜を0.02μm堆積させて形成する。そして、このバリアメタル膜22上にパッド部30を形成する。まず、Alをスパッタ法により3.3μm堆積させ、下層パッド層30aを形成する。次にこの下層パッド層30aの上に、Tiをスパッタ法により0.1μm堆積させ、第2硬質膜32を形成する。そして、この第2硬質膜32上に、Alを1.3μm堆積させ、上層パッド層30bを形成する(図3(A))。次に、このパッド部30のボンディング領域α以外の部分を覆うように(すなわち、ボンディング領域αのみを開口させるように)、ポリイミド(PIQ)からなる表面保護膜42を10μm程度形成する(図3(B))。

0023

そして、このように形成されたパッド部30のボンディング領域αに、プローブ針Nを接触させて、半導体素子50などの機能を検査する(図4(A))。このとき、プローブ針Nの衝撃により上層パッド層30bは肉薄化するが、プローブ針Nが第2硬質膜32上で滑ることで、パッド部30の下層側への衝撃が分散されて緩和されるとともに、下層パッド層30aの削れを抑えることができる。そして、このように、下層パッド層30aがボンディング領域αに残存している状態で、ボンディング材40をボンダー(図示略)などによってボンディング接続して、半導体装置1を製造することができる。

0024

次に、上述のように製造される半導体装置1について、第2硬質膜32および第1硬質膜20aによる効果を、図5および図6を用いて説明する。なお、図5は、下層パッド層30aの厚さ及び第2硬質膜32の厚さと、クラックの有無の関係を示す図である。図6は、第1硬質膜20aの厚さとクラック発生率との関係を示す図である。なお、図6での□印は、上層パッド層30b及び第2硬質膜32がなく下層パッド層30aが厚さ1.3μmであるパッド部30について第1硬質膜20aの厚さを変化させた場合の結果を示している。また、図6での○印は、上層パッド層30bの厚さが1.3μm、第2硬質膜32の厚さが0.1μm、下層パッド層30aの厚さが3.3μmであるパッド部30について第1硬質膜20aの厚さが1.0μmである場合、すなわち、図2図4に示すようにして形成された場合での結果を示している。

0025

上述のように製造された半導体装置1について、パッド部30にボンディング材40をボンディングしたときに、パッド部30下にクラックが発生しているか否かを調べた。図5からもわかるように、下層パッド層30aの厚さは2.9μm以上、第2硬質膜32の厚さは0.07μm以上でクラックが発生していないことがわかる。また、下層パッド層30aの厚さが2.65μmのように薄くなると、0.07μmの厚さの第2硬質膜32を設ける場合でもクラックが発生する可能性があることがわかる。すなわち、クラックの発生を確実に防止するためには、第2硬質膜32を設ける場合でも、下層パッド層30aの厚さを所定の厚さ以上(本実施形態では2.9μm以上)にする必要がある。

0026

また、上記ボンディング工程前の検査時には何度もプローブ針Nをパッド部30に接触させる場合があり、接触の状態によっては上層パッド層30bの一部が削れるだけでなくその削れた部分のさらに下層の第2硬質膜32まで削れてしまう場合がある。このような場合、例えば、下層パッド層30aが厚さ1.3μmだけ残っている場合について、第1硬質膜20aを設けていないと(第1硬質膜20aの厚さが0であると)、図6からわかるように、クラックの発生率が10%程度になる。すなわち、第2硬質膜32を有するようにパッド部30を形成しても、下層側に第1硬質膜20aを設けておらず第2硬質膜32まで削れてしまう場合には、クラックが発生する可能性がある。一方、第1硬質膜20aを設けていると、図6からわかるように、下層パッド層30aが厚さ1.3μmだけ残っている場合には、クラックが発生しない。すなわち、第2硬質膜32だけでなく、その下層側に第1硬質膜20aを設けることで、パッド部30の上部が削れるような場合であってもクラックの発生を確実に防止することができる。

0027

以上説明したように、本第1実施形態に係る半導体装置1は、パッド部30内に第2硬質膜32が介在しているため、プローブ針Nの挿し込み時やボンディング時などに、パッド部30に対して上方から応力が加わった場合に、この応力がパッド部30の下方側に伝搬されることを第2硬質膜32によって抑制することができる。従って、パッド部30の下方側にクラック等の不具合が生じ難く、この部分を効果的の保護することができる。また、第2硬質膜32の下層側には、下層パッド層30a及び第1硬質膜20aが更に設けられているので、これらによっても応力の伝搬を軽減することができる。特に、第2硬質膜32の存在により、下層パッド層30aの削れを抑えることができるため、下層パッド層30a及び第1硬質膜20aによる保護効果を一層高めることができる。

0028

また、下層パッド層30aは、上層パッド層30bよりも厚く形成されており、第2硬質膜32は、SOI基板5の一方面と直交する断面において、パッド部30の中央よりも上側の位置に配置されている。このように上層パッド層30bが比較的薄くなるため、上層パッド層30bが比較的厚くなる場合と比較して、検査時にプローブ針Nを上層パッド層30bに挿し込んで第2硬質膜32に接触した場合のプローブ針Nの上層パッド層30bへの挿込量が少なくなる。このように上記挿込量が少なくなると、プローブ針Nが第2硬質膜32上を滑る際の上層パッド層30bによる抗力が小さくなる。このため、上記挿込量が多いこと(上層パッド層30bが比較的厚いこと)からプローブ針Nが第2硬質膜32上を滑ることができずにプローブ針Nを介した衝撃が第2硬質膜32にそのまま作用する場合と比較して、上記衝撃による第2硬質膜32への応力の伝搬を抑制することができる。すなわち、プローブ針Nを用いた検査時における第2硬質膜32や下層パッド層30aの削れを抑えることができ、パッド部30の下側へ応力が伝搬されることをより抑制することができる。

0029

また、パッド部30の下層側には、バリアメタル膜22が形成され、シリコン窒化膜により形成される第1硬質膜20aとバリアメタル膜22との間には、両膜を密着させるシリコン酸化膜20bが配置されている。このように、第1硬質膜20aとバリアメタル膜22との界面にシリコン酸化膜20bを設けることで、第1硬質膜20aとバリアメタル膜22との密着強度を高めることができる。また、バリアメタル膜22を設けることで、パッド部30などに設けられる金属のマイグレーション(配線層12cへの拡散)を抑制することができる。

0030

また、パッド部30と配線層12a〜12cは、コンタクトホール16を介して電気的に接続されており、コンタクトホール16は、パッド部30におけるボンディング材40が接続されるボンディング領域αから離れた位置において、第1硬質膜20aを貫通する構成で形成されている。このように構成することで、ボンディング領域αの下側には、第1硬質膜20aをより配置しやすくなり、パッド部30の下側へ応力が伝搬されることを一層抑えることができる。

0031

また、パッド部30の下方側の領域に、半導体素子50が形成されている。通常、パッド部30の下方側の領域(ボンディング領域αの下側)には衝撃が加わりやすいため、半導体素子50を形成することが難しい。しかしながら、本発明では、上述のように下層パッド層30aと上層パッド層30bの間に第2硬質膜32を設け、さらに第1硬質膜20a上にこのパッド部30を配置することで、パッド部30の下側への応力の伝搬を抑えることができる。このため、パッド部30の下方側の領域にも半導体素子50を形成することができ、半導体装置1全体の小型化を図ることができる。

0032

また、パッド部30のボンディング領域αは、ボンディング材40の下方において当該ボンディング材40と第1硬質膜20aとの間に下層パッド層30aを残した構成でボンディング材40に接続されている。このように、下層パッド層30aが残存している状態でボンディング材40が接続されているので、下層パッド層30aよりも下の領域に応力が伝搬することをより抑制することができる。

0033

また、パッド部30とボンディング材40は、互いに種類の異なる金属から構成されている。このように、パッド部30とボンディング材40を異なる金属で構成することで、ボンディング材40からの応力がパッド部30に伝わり難くなり、よりクラックの発生を抑えることができる。

0034

[他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

0035

上記実施形態では、第2硬質膜32がSOI基板5の一方面と直交する断面において、パッド部30の中央よりも上側の位置に配置された構成を例示したが、これに限定されず、第2硬質膜32は、パッド部30の中央に配置されていてもよく、また、パッド部30の中央よりも下側の位置に配置されていてもよい。

0036

上記実施形態では、パッド部30とボンディング材40は、互いに種類の異なる金属から構成されている例を示したが、これに限定されず、同種の金属から構成されていてもよい。

0037

上記実施形態では、パッド部30のボンディング領域αは、下層パッド層30aを残した構成でボンディング材40に接続されている構成を例示したが、ボンディング材40の下層側に、下層パッド層30aに加え第2硬質膜32が残っていてもよく、更に上層パッド層30bが残っていてもよい。

0038

1…半導体装置
5…SOI基板(半導体基板)
10…層間絶縁膜
12a…第1配線層
12b…第2配線層
12c…第3配線層
16…コンタクトホール(コンタクト部)
20a…第1硬質膜
20b…シリコン酸化膜
22…バリアメタル膜
30…パッド部
30a…下層パッド層
30b…上層パッド層
32…第2硬質膜
40…ボンディング材
50…半導体素子
α…ボンディング領域

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