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技術 不揮発性半導体記憶装置の制御方法

出願人 スパンションエルエルシー
発明者 篠崎直治田口眞男杉本智
出願日 2014年3月27日 (7年2ヶ月経過) 出願番号 2014-066682
公開日 2014年7月31日 (6年10ヶ月経過) 公開番号 2014-139859
状態 特許登録済
技術分野 S-RAM 静的メモリのアクセス制御 リードオンリーメモリ
主要キーワード エリア選択信号 DEC信号 共通構成 処理電圧 ラッチトランジスタ メモリセルエリア メインバッファ メモリプレーン
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2014年7月31日)のものです。
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図面 (20)

課題

特定の処理に続けて読み出されるデータを任意に指定することを可能とする不揮発性半導体記憶装置を提供する。

解決手段

不揮発性半導体記憶装置は、第1メモリ領域及び第2メモリ領域を少なくとも含むメモリ領域を有する。不揮発性半導体記憶装置は、前記第1メモリ領域に対する処理の実行を指示する特定コマンドに応じて、前記第1メモリ領域に対する処理が行われる場合に、前記第1メモリ領域に対する処理に続けて、前記第2メモリ領域に格納されたデータを読み出すように構成された制御部を備える。前記特定コマンドは、前記第1メモリ領域に対する処理に続けて、前記第2メモリ領域に格納されたデータを読み出すべきことを識別する識別情報を含む。

概要

背景

電気的にデータを書き換え可能な不揮発性半導体記憶装置が提案されている。不揮発性半導体記憶装置としては、NAND型の不揮発性半導体記憶装置が知られている。不揮発性半導体記憶装置は、ビット線及びワード線が配置されたメモリセルアレイを有する。例えば、ビット線及びワード線は直交するように配置される。なお、ビット線及びワード線の交点メモリセルを構成する。

ここで、不揮発性半導体記憶装置において、データの読み出し高速化する技術が提案されている。例えば、ページデータを第1分割データ及び第2分割データに分割した上で、ラッチ回路に格納された第1分割データを外部に出力している間に、第2分割データをラッチ回路に格納する不揮発性半導体記憶装置が提案されている(例えば、特許文献1)。

概要

特定の処理に続けて読み出されるデータを任意に指定することを可能とする不揮発性半導体記憶装置を提供する。不揮発性半導体記憶装置は、第1メモリ領域及び第2メモリ領域を少なくとも含むメモリ領域を有する。不揮発性半導体記憶装置は、前記第1メモリ領域に対する処理の実行を指示する特定コマンドに応じて、前記第1メモリ領域に対する処理が行われる場合に、前記第1メモリ領域に対する処理に続けて、前記第2メモリ領域に格納されたデータを読み出すように構成された制御部を備える。前記特定コマンドは、前記第1メモリ領域に対する処理に続けて、前記第2メモリ領域に格納されたデータを読み出すべきことを識別する識別情報を含む。

目的

本発明は、上述した課題を解決するためになされたものであり、特定の処理に続けて読み出されるデータを任意に指定することを可能とする不揮発性半導体記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1メモリ領域及び第2メモリ領域を少なくとも含むメモリ領域を有する不揮発性半導体記憶装置であって、前記第1メモリ領域に対する処理の実行を指示する特定コマンドに応じて、前記第1メモリ領域に対する処理が行われる場合に、前記第1メモリ領域に対する処理に続けて、前記第2メモリ領域に格納されたデータを読み出すように構成された制御部を備え、前記特定コマンドは、前記第1メモリ領域に対する処理に続けて、前記第2メモリ領域に格納されたデータを読み出すべきことを識別する識別情報を含むことを特徴とする不揮発性半導体記憶装置。

請求項2

前記特定コマンドは、前記第1メモリ領域に対する処理に続けて、前記第2メモリ領域に格納されたデータの読み出しを指示する自動処理コマンドであることを特徴とする請求項1に記載の不揮発性半導体記憶装置。

請求項3

前記自動処理コマンドは、前記第2メモリ領域の先頭アドレスを特定する情報を含むことを特徴とする請求項2に記載の不揮発性半導体記憶装置。

請求項4

前記自動処理コマンドは、前記第1メモリ領域からの相対アドレスを特定する情報を含むことを特徴とする請求項2に記載の不揮発性半導体記憶装置。

請求項5

前記第2メモリ領域の先頭アドレスを格納するように構成された格納部をさらに備え、前記制御部は、前記特定コマンドに応じて、前記第2メモリ領域の先頭アドレスによって、前記第2メモリ領域を特定することを特徴とする請求項1に記載の不揮発性半導体記憶装置。

請求項6

前記制御部は、前記第2メモリ領域の先頭アドレスを直接的に指定するプリセットコマンドに応じて、前記第2メモリ領域の先頭アドレスを前記格納部に格納することを特徴とする請求項5に記載の不揮発性半導体記憶装置。

請求項7

前記第1メモリ領域からの相対アドレスを格納するように構成された格納部をさらに備え、前記制御部は、前記特定コマンドに応じて、前記第1メモリ領域からの相対アドレスによって、前記第2メモリ領域を特定することを特徴とする請求項1に記載の不揮発性半導体記憶装置。

請求項8

前記制御部は、前記第1メモリ領域からの相対アドレスを指定するプリセットコマンドに応じて、前記第1メモリ領域からの相対アドレスを前記格納部に格納することを特徴とする請求項7に記載の不揮発性半導体記憶装置。

請求項9

前記第1メモリ領域に含まれる特定領域のアドレスを格納するように構成された格納部をさらに備え、前記制御部は、前記特定コマンドに応じて、前記特定領域に格納されるデータによって、前記第2メモリ領域を特定することを特徴とする請求項1に記載の不揮発性半導体記憶装置。

請求項10

前記メモリ領域は、前記第1メモリ領域と対応する第1サブラッチ回路と、前記第2メモリ領域と対応する第2サブラッチ回路とを有しており、前記第1メモリ領域に対する処理は、前記第1メモリ領域に格納されたデータを読み出す処理であり、前記制御部は、前記第1メモリ領域に格納されたデータを前記第1サブラッチ回路に読み出す処理の開始に応じて、前記第2メモリ領域に格納されたデータを前記第2サブラッチ回路に読み出す処理を開始することを特徴とする請求項1に記載の不揮発性半導体記憶装置。

請求項11

前記メモリ領域から読み出されたデータを一時的に格納する揮発性メモリ領域をさらに備え、前記メモリ領域は、前記第2メモリ領域と対応する第2サブラッチ回路を有しており、前記第1メモリ領域に対する処理は、前記第1メモリ領域に格納されたデータを読み出す処理であり、前記制御部は、前記第1メモリ領域に格納されたデータを前記揮発性メモリ領域に読み出す処理の開始に応じて、前記第2メモリ領域に格納されたデータを前記第2サブラッチ回路に読み出す処理を開始することを特徴とする請求項1に記載の不揮発性半導体記憶装置。

請求項12

前記メモリ領域から読み出されたデータを前記不揮発性半導体記憶装置の外部に出力するための出力ピンをさらに備え、前記メモリ領域は、前記第2メモリ領域と対応する第2サブラッチ回路を有しており、前記第1メモリ領域に対する処理は、前記第1メモリ領域に格納されたデータを読み出す処理であり、前記制御部は、前記第1メモリ領域に格納されたデータを前記出力ピンに出力する処理の開始に応じて、前記第2メモリ領域に格納されたデータを前記第2サブラッチ回路に読み出す処理を開始することを特徴とする請求項1に記載の不揮発性半導体記憶装置。

請求項13

前記メモリ領域は、前記第1メモリ領域と対応する第1サブラッチ回路と、前記第2メモリ領域と対応する第2サブラッチ回路とを有しており、前記第1メモリ領域に対する処理は、前記第1メモリ領域に格納されたデータを前記第1サブラッチ回路に読み出す処理であり、前記制御部は、前記第1メモリ領域に格納されたデータを前記第1サブラッチ回路に読み出す処理の完了に応じて、前記第2メモリ領域に格納されたデータを前記第2サブラッチ回路に読み出す処理を開始することを特徴とする請求項1に記載の不揮発性半導体記憶装置。

請求項14

前記第1サブラッチ回路は、前記第2サブラッチ回路とは異なることを特徴とする請求項13に記載の不揮発性半導体記憶装置。

請求項15

前記第1サブラッチ回路は、前記第2サブラッチ回路とは同じであることを特徴とする請求項13に記載の不揮発性半導体記憶装置。

請求項16

前記メモリ領域に電圧チャージするように構成されたレギュレータ回路をさらに備え、前記レギュレータ回路は、前記第1メモリ領域に対する処理を開始してから、前記第2メモリ領域に格納されたデータを読み出す処理が完了するまで、前記メモリ領域から電圧をディスチャージせずに、前記メモリ領域に電圧がチャージされた状態を維持することを特徴とする請求項1に記載の不揮発性半導体記憶装置。

請求項17

前記メモリ領域に電圧をチャージするように構成された昇圧系又は降圧系のパン回路をさらに備え、前記パンプ回路は、前記第1メモリ領域に対する処理を開始してから、前記第2メモリ領域に格納されたデータを読み出す処理が完了するまで、活性化状態を維持することを特徴とする請求項1に記載の不揮発性半導体記憶装置。

技術分野

0001

本発明は、電気的にデータを書き換え可能な不揮発性半導体記憶装置に関する。

背景技術

0002

電気的にデータを書き換え可能な不揮発性半導体記憶装置が提案されている。不揮発性半導体記憶装置としては、NAND型の不揮発性半導体記憶装置が知られている。不揮発性半導体記憶装置は、ビット線及びワード線が配置されたメモリセルアレイを有する。例えば、ビット線及びワード線は直交するように配置される。なお、ビット線及びワード線の交点メモリセルを構成する。

0003

ここで、不揮発性半導体記憶装置において、データの読み出し高速化する技術が提案されている。例えば、ページデータを第1分割データ及び第2分割データに分割した上で、ラッチ回路に格納された第1分割データを外部に出力している間に、第2分割データをラッチ回路に格納する不揮発性半導体記憶装置が提案されている(例えば、特許文献1)。

先行技術

0004

特開2008−97736号公報

発明が解決しようとする課題

0005

ところで、上述した技術では、ページデータが分割されているため、ラッチ回路に格納された第1分割データを外部に出力している間に、ラッチ回路に読み出される第2分割データを任意に指定することができない。すなわち、特定の処理(例えば、読み出し処理)に続けて読み出されるデータを任意に指定することができない。

0006

そこで、本発明は、上述した課題を解決するためになされたものであり、特定の処理に続けて読み出されるデータを任意に指定することを可能とする不揮発性半導体記憶装置を提供することを目的とする。

課題を解決するための手段

0007

第1の特徴に係る不揮発性半導体記憶装置は、第1メモリ領域及び第2メモリ領域を少なくとも含むメモリ領域を有する。不揮発性半導体記憶装置は、前記第1メモリ領域に対する処理の実行を指示する特定コマンドに応じて、前記第1メモリ領域に対する処理が行われる場合に、前記第1メモリ領域に対する処理に続けて、前記第2メモリ領域に格納されたデータを読み出すように構成された制御部を備える。前記特定コマンドは、前記第1メモリ領域に対する処理に続けて、前記第2メモリ領域に格納されたデータを読み出すべきことを識別する識別情報を含む。

0008

第1の特徴において、前記特定コマンドは、前記第1メモリ領域に対する処理に続けて、前記第2メモリ領域に格納されたデータの読み出しを指示する自動処理コマンドである。

0009

第1の特徴において、前記自動処理コマンドは、前記第2メモリ領域の先頭アドレスを特定する情報を含む。

0010

第1の特徴において、前記自動処理コマンドは、前記第1メモリ領域からの相対アドレスを特定する情報を含む。

0011

第1の特徴において、不揮発性半導体記憶装置は、前記第2メモリ領域の先頭アドレスを格納するように構成された格納部をさらに備える。前記制御部は、前記特定コマンドに応じて、前記第2メモリ領域の先頭アドレスによって、前記第2メモリ領域を特定する。

0012

第1の特徴において、前記制御部は、前記第2メモリ領域の先頭アドレスを直接的に指定するプリセットコマンドに応じて、前記第2メモリ領域の先頭アドレスを前記格納部に格納する。

0013

第1の特徴において、不揮発性半導体記憶装置は、前記第1メモリ領域からの相対アドレスを格納するように構成された格納部をさらに備える。前記制御部は、前記特定コマンドに応じて、前記第1メモリ領域からの相対アドレスによって、前記第2メモリ領域を特定する。

0014

第1の特徴において、前記制御部は、前記第1メモリ領域からの相対アドレスを指定するプリセットコマンドに応じて、前記第1メモリ領域からの相対アドレスを前記格納部に格納する。

0015

第1の特徴において、不揮発性半導体記憶装置は、前記第1メモリ領域に含まれる特定領域のアドレスを格納するように構成された格納部をさらに備える。前記制御部は、前記特定コマンドに応じて、前記特定領域に格納されるデータによって、前記第2メモリ領域を特定する。

0016

第1の特徴において、前記メモリ領域は、前記第1メモリ領域と対応する第1サブラッチ回路と、前記第2メモリ領域と対応する第2サブラッチ回路とを有する。前記第1メモリ領域に対する処理は、前記第1メモリ領域に格納されたデータを読み出す処理である。前記制御部は、前記第1メモリ領域に格納されたデータを前記第1サブラッチ回路に読み出す処理の開始に応じて、前記第2メモリ領域に格納されたデータを前記第2サブラッチ回路に読み出す処理を開始する。

0017

第1の特徴において、不揮発性半導体記憶装置は、前記メモリ領域から読み出されたデータを一時的に格納する揮発性メモリ領域をさらに備える。前記メモリ領域は、前記第2メモリ領域と対応する第2サブラッチ回路を有する。前記第1メモリ領域に対する処理は、前記第1メモリ領域に格納されたデータを読み出す処理である。前記制御部は、前記第1メモリ領域に格納されたデータを前記揮発性メモリ領域に読み出す処理の開始に応じて、前記第2メモリ領域に格納されたデータを前記第2サブラッチ回路に読み出す処理を開始する。

0018

第1の特徴において、不揮発性半導体記憶装置は、前記メモリ領域から読み出されたデータを前記不揮発性半導体記憶装置の外部に出力するための出力ピンをさらに備える。前記メモリ領域は、前記第2メモリ領域と対応する第2サブラッチ回路を有する。前記第1メモリ領域に対する処理は、前記第1メモリ領域に格納されたデータを読み出す処理である。前記制御部は、前記第1メモリ領域に格納されたデータを前記出力ピンに出力する処理の開始に応じて、前記第2メモリ領域に格納されたデータを前記第2サブラッチ回路に読み出す処理を開始する。

0019

第1の特徴において、前記メモリ領域は、前記第1メモリ領域と対応する第1サブラッチ回路と、前記第2メモリ領域と対応する第2サブラッチ回路とを有する。前記第1メモリ領域に対する処理は、前記第1メモリ領域に格納されたデータを読み出す処理である。前記制御部は、前記第1メモリ領域に格納されたデータを前記第1サブラッチ回路に読み出す処理の完了に応じて、前記第2メモリ領域に格納されたデータを前記第2サブラッチ回路に読み出す処理を開始する。

0020

上述した特徴において、前記第1サブラッチ回路は、前記第2サブラッチ回路とは異なる。

0021

上述した特徴において、前記第1サブラッチ回路は、前記第2サブラッチ回路とは同じである。

0022

第1の特徴において、不揮発性半導体記憶装置は、前記メモリ領域に電圧チャージするように構成されたレギュレータ回路をさらに備える。前記レギュレータ回路は、前記第1メモリ領域に対する処理を開始してから、前記第2メモリ領域に格納されたデータを読み出す処理が完了するまで、前記メモリ領域から電圧をディスチャージせずに、前記メモリ領域に電圧がチャージされた状態を維持する。

0023

第1の特徴において、不揮発性半導体記憶装置は、前記メモリ領域に電圧をチャージするように構成された昇圧系又は降圧系のパン回路をさらに備える。前記パンプ回路は、前記第1メモリ領域に対する処理を開始してから、前記第2メモリ領域に格納されたデータを読み出す処理が完了するまで、活性化状態を維持する。

発明の効果

0024

本発明によれば、特定の処理に続けて読み出されるデータを任意に指定することを可能とする不揮発性半導体記憶装置を提供することができる。

図面の簡単な説明

0025

図1は、第1実施形態に係る不揮発性半導体記憶装置100の概略構成を示す図である。
図2は、第1実施形態に係るメモリセルアレイ300の構成を示す図である。
図3は、第1実施形態に係るメモリプレーン310の構成を示す図である。
図4は、第1実施形態に係るサブラッチ回路SUBLATを示す回路図である。
図5は、第1実施形態に係るビット線スイッチコントローラ400を示す回路図である。
図6は、第1実施形態に係るサブラッチ回路コントローラ500を示す回路図である。
図7は、第1実施形態に係るPost−Load−Presetコマンドを示す図である。
図8は、第1実施形態に係るAuto−Post−Loadコマンドを示す図である。
図9は、第1実施形態に係るNon−Auto−Post−Loadコマンドを示す図である。
図10は、第1実施形態に係る読み出し処理(自動)を示すタイミングチャートである。
図11は、第1実施形態に係る書き込み処理(自動)を示すタイミングチャートである。
図12は、第1実施形態に係る消去処理(自動)を示すタイミングチャートである。
図13は、第1実施形態に係る読み出し処理(非自動)を示すタイミングチャートである。
図14は、第1実施形態に係る書き込み処理(非自動)を示すタイミングチャートである。
図15は、第1実施形態に係る消去処理(非自動)を示すタイミングチャートである。
図16は、第1実施形態に係るパンプレギュレータの立ち上がりを説明するための図である。
図17は、変更例1に係る読み出し処理(自動)を示すタイミングチャートである。
図18は、変更例2に係る不揮発性半導体記憶装置100の概略構成を示す図である。
図19は、変更例2に係るメモリセルアレイ300の構成を示す図である。
図20は、変更例2に係るメインデータ線スイッチコントローラ600の構成を示す回路図である。
図21は、変更例3に係るデータの連続読み出しについて説明するための図である。
図22は、変更例3に係るデータの連続読み出しについて説明するための図である。
図23は、変更例3に係るデータの連続読み出しについて説明するための図である。
図24は、変更例3に係るデータの連続読み出しについて説明するための図である。
図25は、変更例3に係るデータの連続読み出しについて説明するための図である。

実施例

0026

以下において、本発明の実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。

0027

ただし、図面は模式的なものであり、各寸法の比率などは現実のものとは異なることに留意すべきである。従って、具体的な寸法などは以下の説明を参酌して判断すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

0028

[実施形態の概要
実施形態に係る不揮発性半導体記憶装置は、第1メモリ領域及び第2メモリ領域を少なくとも含むメモリ領域を有する。不揮発性半導体記憶装置は、第1メモリ領域に対する処理の実行を指示する特定コマンドに応じて、第1メモリ領域に対する処理が行われる場合に、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すように構成された制御部を備える。特定コマンドは、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すべきことを識別する識別情報を含む。

0029

実施形態では、特定コマンドが識別情報を含むため、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すべきか否かを判定することができる。また、特定コマンドに応じて、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータが読み出される。すなわち、第1メモリ領域に対する処理に続けて読み出すべきデータを指定することができる。

0030

[第1実施形態]
(不揮発性半導体記憶装置の概略構成)
以下において、第1実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置100の概略構成を示す図である。

0031

図1に示すように、不揮発性半導体記憶装置100は、コマンドデコーダ110と、メモリコントローラ120と、アドレスラッチ&コマンドジェネレータ130と、アドレスデコーダ140と、センスアンプコントローラ150と、アドレスラッチ回路160と、パンプ&レギュレータ回路170と、カラムデコーダ読み出し判定回路180と、ページバッファ回路190と、SRAMキャッシュ回路200と、データラッチ回路210と、I/Oバッファ220とを有する。また、不揮発性半導体記憶装置100は、メモリセルアレイ300(メモリ領域)と、ビット線スイッチコントローラ400と、サブラッチ回路コントローラ500とを有する。

0032

コマンドデコーダ110は、各種コマンドをデコードする。第1に、コマンドデコーダ110は、不揮発性半導体記憶装置100の内部及びアドレスラッチ&コマンドジェネレータ130に接続される。コマンドデコーダ110には、例えば、アドレスラッチイネーブルALE)、読み出しイネーブル(/RE)、チップイネーブル(/CE)、書き込みイネーブル(/WE)、コマンドラッチイネーブル(/CLE)、及びコマンド・アドレス・データ入出力(I/O)等が不揮発性半導体記憶装置100の外部から入力される。また、コマンドデコーダ110には、アドレスラッチ&コマンドジェネレータ130によって生成されたコマンドがアドレスラッチ&コマンドジェネレータ130から入力される。

0033

第2に、コマンドデコーダ110は、メモリコントローラ120、アドレスデコーダ140及びアドレスラッチ回路160に接続される。コマンドデコーダ110は、デコード結果をメモリコントローラ120、アドレスデコーダ140及びアドレスラッチ回路160に出力する。

0034

例えば、コマンドデコーダ110は、通常Readコマンド、通常Programコマンド、通常Eraseコマンドをメモリコントローラ120に出力する。また、コマンドデコーダ110は、Post−Load−Readコマンド、Post−Load−Programコマンド、Post−Load−Eraseコマンドをメモリコントローラ120に出力する。ここで、Post−Load−Readコマンド、Post−Load−Programコマンド及びPost−Load−Eraseコマンドは、第1メモリ領域に対する処理が行われる場合に、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すように指示する特定コマンドである。なお、Post−Load−Readコマンド、Post−Load−Programコマンド及びPost−Load−Eraseコマンドの詳細については後述する(図8及び図9を参照)。

0035

或いは、コマンドデコーダ110は、Post−Load−Presetコマンドをアドレスラッチ回路160に出力する。Post−Load−Presetコマンドは、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すケースにおいて、第2メモリ領域を特定可能に構成されたプリセットコマンドである。なお、Post−Load−Presetコマンドの詳細については後述する(図7を参照)。

0036

メモリコントローラ120は、メモリセルからのデータの読み出し(Read)、メモリセルへのデータの書き込み(Program)、メモリセルからのデータの消去(Erase)を制御する。第1に、メモリコントローラ120は、コマンドデコーダ110に接続される。メモリコントローラ120には、各種コマンドのデコード結果がコマンドデコーダ110から入力される。

0037

第2に、メモリコントローラ120は、パンプ&レギュレータ回路170、カラムデコーダ&読み出し判定回路180、メモリセルアレイ300、ビット線スイッチコントローラ400及びサブラッチ回路コントローラ500に接続される。メモリコントローラ120は、各種コマンドのデコード結果に基づいて、パンプ&レギュレータ回路170、カラムデコーダ&読み出し判定回路180、メモリセルアレイ300、ビット線スイッチコントローラ400及びサブラッチ回路コントローラ500を制御する。

0038

アドレスラッチ&コマンドジェネレータ130は、アドレスラッチ及びコマンドジェネレータによって構成される。第1に、アドレスラッチ&コマンドジェネレータ130は、不揮発性半導体記憶装置100の外部に接続される。アドレスラッチ&コマンドジェネレータ130には、アドレス信号(A0−n)が不揮発性半導体記憶装置100の外部から入力される。アドレスラッチは、アドレス信号(A0−n)をラッチする。コマンドジェネレータは、アドレス信号(A0−n)と対応するコマンドを生成する。

0039

第2に、アドレスラッチ&コマンドジェネレータ130は、コマンドデコーダ110及びアドレスデコーダ140に接続される。アドレスラッチは、アドレス信号(A0−n)をアドレスデコーダ140に出力する。コマンドジェネレータは、アドレス信号(A0−n)と対応するコマンドをコマンドデコーダ110に出力する。

0040

アドレスデコーダ140は、アドレス信号(A0−n)をデコードする。第1に、アドレスデコーダ140は、アドレスラッチ&コマンドジェネレータ130に接続される。アドレスデコーダ140には、アドレス信号(A0−n)がアドレスラッチから入力される。

0041

第2に、アドレスデコーダ140は、センスアンプコントローラ150、カラムデコーダ&読み出し判定回路180、メモリセルアレイ300、ビット線スイッチコントローラ400及びサブラッチ回路コントローラ500に接続される。アドレスデコーダ140は、アドレス信号(A0−n)のデコード結果を、センスアンプコントローラ150、カラムデコーダ&読み出し判定回路180、メモリセルアレイ300、ビット線スイッチコントローラ400及びサブラッチ回路コントローラ500に出力する。

0042

センスアンプコントローラ150は、メモリセルアレイ300に設けられたセンスアンプ回路(不図示)を制御する。第1に、センスアンプコントローラ150は、アドレスデコーダ140に接続される。センスアンプコントローラ150には、アドレス信号(A0−n)のデコード結果がアドレスデコーダ140から入力される。

0043

第2に、センスアンプコントローラ150は、メモリセルアレイ300に接続される。センスアンプコントローラ150は、アドレス信号(A0−n)のデコード結果に基づいて、メモリセルアレイ300に設けられたセンスアンプ回路(不図示)を制御する。なお、アドレス信号(A0−n)のデコード結果と対応するメモリセルに格納されたデータは、センスアンプ回路(不図示)によって検出される。

0044

アドレスラッチ回路160は、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すケースにおいて、第2メモリ領域を特定するアドレスをラッチする。第1に、アドレスラッチ回路160は、コマンドデコーダ110に接続される。アドレスラッチ回路160には、Post−Load−Presetコマンドがコマンドデコーダ110から入力される。アドレスラッチ回路160は、Post−Load−Presetコマンドによって特定されるアドレスをラッチする。

0045

第2に、アドレスラッチ回路160は、センスアンプコントローラ150、カラムデコーダ&読み出し判定回路180、メモリセルアレイ300、ビット線スイッチコントローラ400及びサブラッチ回路コントローラ500に接続される。アドレスデコーダ140は、アドレスラッチ回路160にラッチされたアドレスを、センスアンプコントローラ150、カラムデコーダ&読み出し判定回路180、メモリセルアレイ300、ビット線スイッチコントローラ400及びサブラッチ回路コントローラ500に出力する。

0046

パンプ&レギュレータ回路170は、メモリコントローラ120の制御に応じて、メモリセルアレイ300(ビット線、ワード線或いは基板)に印加すべき電圧を生成する。具体的には、パンプ&レギュレータ回路170は、メモリセルアレイ300(ビット線、ワード線或いは基板)に電圧をチャージする。また、パンプ&レギュレータ回路170は、メモリセルアレイ300(ビット線、ワード線或いは基板)から電圧をディスチャージする。なお、パンプ&レギュレータ回路170は、メモリセルアレイ300に印加すべき電圧を昇圧或いは降圧するパンプ回路を含む。

0047

カラムデコーダ&読み出し判定回路180は、カラムデコーダ及び読み出し判定回路によって構成される。第1に、カラムデコーダ&読み出し判定回路180は、メモリコントローラ120、アドレスデコーダ140及びアドレスラッチ回路160に接続される。また、カラムデコーダ&読み出し判定回路180は、メモリセルアレイ300に設けられるビット線に接続される。

0048

カラムデコーダは、アドレスデコーダ140から入力されるアドレス信号(A0−n)のデコード結果に基づいて、メモリセルアレイ300に設けられるメモリセルを特定する。或いは、カラムデコーダは、アドレスラッチ回路160にラッチされたアドレスに基づいて、メモリセルアレイ300に設けられるメモリセルを特定する。続いて、カラムデコーダは、メモリコントローラ120の制御に応じて、特定されたメモリセルと対応するビット線(後述するメインデータ線MDLに接続されたビット線BL)に印加すべき電圧を制御する。

0049

読み出し判定回路は、読み出し判定回路は、メモリセルアレイ300(制御対象のメモリセル)からデータを読み出すとともに、データの読み出しが完了したか否かを判定する。

0050

第2に、カラムデコーダ&読み出し判定回路180は、SRAMキャッシュ回路200に接続される。読み出し判定回路は、メモリセルアレイ300から読み出されたデータをSRAMキャッシュ回路200に出力する。

0051

ページバッファ回路190は、1ページ分のデータを記憶可能に構成されたメモリである。ページバッファ回路190は、CAM(Content Addressable Memory)であってもよい。ページバッファ回路190は、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すケースにおいて、第2メモリ領域を特定するアドレスを格納してもよい。

0052

SRAMキャッシュ回路200は、データを一時的に格納する回路である。第1に、SRAMキャッシュ回路200は、カラムデコーダ&読み出し判定回路180に接続される。SRAMキャッシュ回路200には、カラムデコーダ&読み出し判定回路180からデータが入力される。第2に、SRAMキャッシュ回路200は、データラッチ回路210に接続される。SRAMキャッシュ回路200は、一時的に格納されたデータをデータラッチ回路210に出力する。

0053

データラッチ回路210は、D−フリップフロップ回路によって構成されており、データをラッチする回路である。第1に、データラッチ回路210は、SRAMキャッシュ回路200に接続される。データラッチ回路210には、SRAMキャッシュ回路200からデータが入力される。第2に、データラッチ回路210は、I/Oバッファ220に接続される。データラッチ回路210は、ラッチされたデータをI/Oバッファ220に出力する。

0054

I/Oバッファ220は、データラッチ回路210から入力されるデータをバッファリングするとともに、バッファリングされたデータを不揮発性半導体記憶装置100の外部に出力ピンを介して出力する。

0055

メモリセルアレイ300は、少なくともビット線及びワード線を有する。第1実施形態では、メモリセルアレイ300は、ビット線、ワード線及びメインデータ線を有する。但し、メモリセルアレイ300の構成は、これに限定されるものではない。なお、メモリセルアレイ300の詳細については後述する(図2を参照)。

0056

ビット線スイッチコントローラ400は、メモリコントローラ120の制御に応じて、メモリセルアレイ300に設けられるビット線スイッチ(図1では不図示)を制御する。具体的には、ビット線スイッチコントローラ400は、メモリコントローラ120、アドレスデコーダ140及びアドレスラッチ回路160に接続される。また、ビット線スイッチコントローラ400は、メモリセルアレイ300に設けられるビット線と対応するビット線スイッチと接続される。

0057

ビット線スイッチコントローラ400は、アドレスデコーダ140から入力されるアドレス信号(A0−n)のデコード結果に基づいて、メモリセルアレイ300に設けられるメモリセルを特定する。或いは、ビット線スイッチコントローラ400は、アドレスラッチ回路160にラッチされたアドレスに基づいて、メモリセルアレイ300に設けられるメモリセルを特定する。続いて、ビット線スイッチコントローラ400は、メモリコントローラ120の制御に応じて、特定されたメモリセルと対応するビット線スイッチを制御する。

0058

なお、ビット線スイッチコントローラ400の詳細については後述する(図5を参照)。

0059

サブラッチ回路コントローラ500は、メモリコントローラ120の制御に応じて、メモリセルアレイ300に設けられるサブラッチ回路(図1では不図示)を制御する。詳細には、サブラッチ回路コントローラ500は、メモリコントローラ120の制御に応じて、サブラッチ回路に接続されたサブラッチ回路スイッチを制御する。具体的には、サブラッチ回路コントローラ500は、メモリコントローラ120、アドレスデコーダ140及びアドレスラッチ回路160に接続される。また、サブラッチ回路コントローラ500は、メモリセルアレイ300に設けられるサブラッチ回路(サブラッチ回路スイッチ)と接続される。

0060

サブラッチ回路コントローラ500は、アドレスデコーダ140から入力されるアドレス信号(A0−n)のデコード結果に基づいて、メモリセルアレイ300に設けられるメモリセルを特定する。或いは、サブラッチ回路コントローラ500は、アドレスラッチ回路160にラッチされたアドレスに基づいて、メモリセルアレイ300に設けられるメモリセルを特定する。続いて、サブラッチ回路コントローラ500は、メモリコントローラ120の制御に応じて、特定されたメモリセルと対応するサブラッチ回路(サブラッチ回路スイッチ)を制御する。

0061

なお、サブラッチ回路コントローラ500の詳細については後述する(図6を参照)。

0062

(メモリセルアレイの構成)
以下において、第1実施形態に係るメモリセルアレイの構成について、図面を参照しながら説明する。図2は、第1実施形態に係るメモリセルアレイ300の構成を示す図である。

0063

図2に示すように、メモリセルアレイ300は、複数のメモリプレーン310(メモリプレーン310−1、メモリプレーン310−2など)を有する。また、メモリセルアレイ300に隣接して入出力パッド360が配置される。

0064

ここで、各メモリプレーン310は、複数のメモリセルエリア320と、複数のロウデコーダ330と、複数のサブラット領域340とを有する。また、メモリプレーン310に隣接してメインバッファ350が配置される。

0065

例えば、メモリプレーン310−1を例に挙げると、メモリプレーン310−1は、メモリセルエリア320として、メモリセルエリア320−1A〜メモリセルエリア320−1Dを有する。メモリプレーン310−1は、ロウデコーダ330として、ロウデコーダ330−1A〜ロウデコーダ330−1Dを有する。メモリプレーン310−1は、サブラット領域340として、サブラット領域340−1A〜サブラット領域340−1Cを有する。メモリプレーン310−1は、メインバッファ350として、メインバッファ350−1を有する。

0066

メモリセルエリア320は、複数のメモリセルを有する。具体的には、メモリセルエリア320は、ビット線方向(以下、B方向)に沿って延びる複数本のビット線BLと、ワード線方法(W方向)に沿って延びる複数本のワード線WLとを有する。なお、ビット線BL及びワード線WLの交点がメモリセルを構成する。

0067

ここで、第1実施形態では、メモリプレーン310内において、複数のメモリセルエリア320はB方向に沿って配置される。また、メモリプレーン310内において、複数のメモリセルエリア320に跨ってB方向に沿って延びるメインデータ線MDLが配置される。メモリプレーン310内において、複数本のビット線BLは、メインデータ線MDLに接続されており、メインデータ線MDLは、メインバッファ350に接続される。

0068

例えば、メモリプレーン310−1を例に挙げると、メインデータ線MDLは、メモリセルエリア320−1A〜メモリセルエリア320−1D、サブラット領域340−1A〜サブラット領域340−1Cに跨って配置される。複数本のビット線BLは、メインデータ線MDLに接続されており、メインデータ線MDLは、メインバッファ350−1に接続される。

0069

ロウデコーダ330は、メモリセルエリア320毎に設けられており、メモリセルエリア320に設けられる複数本のワード線WLに接続される。ロウデコーダ330は、ワード線WLに印加すべき電圧を制御する。

0070

具体的には、ロウデコーダ330は、メモリコントローラ120、アドレスデコーダ140及びアドレスラッチ回路160に接続される。ロウデコーダ330は、アドレスデコーダ140から入力されるアドレス信号(A0−n)のデコード結果に基づいて、メモリセルエリア320に設けられるメモリセルを特定する。或いは、ロウデコーダ330は、アドレスラッチ回路160にラッチされたアドレスに基づいて、メモリセルエリア320に設けられるメモリセルを特定する。続いて、ビット線スイッチコントローラ400は、メモリコントローラ120の制御に応じて、特定されたメモリセルと対応するワード線WLに印加すべき電圧を制御する。

0071

サブラット領域340は、互いに隣接する1対のメモリセルエリア320の間に配置される。サブラット領域340には、メモリセルエリア320に設けられるメモリセルに格納されたデータを一時的にラッチするサブラッチ回路が設けられる。なお、サブラット領域340の数は、メモリセルエリア320の数と異なっていてもよい。

0072

メインバッファ350は、メモリプレーン310毎に設けられる。具体的には、メインバッファ350は、B方向におけるメモリプレーン310の一端(図2に示すD1側)に隣接して配置される。メインバッファ350は、メモリプレーン310に設けられるメモリセルに格納されたデータを一時的に格納する。

0073

入出力パッド360は、メモリセルアレイ300にデータを入力するインタフェースを構成する。或いは、入出力パッド360は、メモリセルアレイ300からデータを出力するインタフェースを構成する。具体的には、入出力パッド360は、カラムデコーダ&読み出し判定回路180に接続される。入出力パッド360は、メモリセルアレイ300からの読み出しデータをカラムデコーダ&読み出し判定回路180に出力する。或いは、入出力パッド360は、カラムデコーダ&読み出し判定回路180からの書き込みデータをメモリセルアレイ300に入力する。

0074

(メモリプレーンの構成)
以下において、第1実施形態に係るメモリプレーンの構成について、図面を参照しながら説明する。図3は、第1実施形態に係るメモリプレーン310の構成を示す図である。なお、図3では、ワード線WL及びロウデコーダ330が省略されている。

0075

図3に示すように、メモリプレーン310は、メモリセルエリア320(メモリセルエリア320A、メモリセルエリア320Bなど)を有する。メモリセルエリア320Aとメモリセルエリア320Bとの間にはサブラット領域340Aがサブラット領域340として配置される。メモリプレーン310の一端に隣接してメインバッファ350が配置される。

0076

各メモリプレーン310は、複数本のビット線BLを有する。第1実施形態では、4本のビット線BL(BL0〜BL3)がメモリプレーン310に設けられているケースについて例示する。4本のビット線BLは、メインデータ線MDLに接続されており、メインデータ線MDLは、メインバッファ350に接続される。

0077

ここで、ビット線BLとメインデータ線MDLとの間には、ビット線BLとメインデータ線MDLとを電気的に接続するか否かを切り替えるビット線スイッチSSEL(SSEL0〜SSEL3)が配置される。偶数番目のビット線スイッチSSEL(例えば、SSEL0)は、W方向において、奇数番目のビット線スイッチSSEL(例えば、SSEL1)と隣接して配置される。また、偶数番目のビット線スイッチSSEL(例えば、SSEL0)は、B方向において、奇数番目のビット線スイッチSSEL(例えば、SSEL1)の反対側に配置される。

0078

なお、ビット線スイッチSSELは、ビット線スイッチコントローラ400によって制御されることに留意すべきである。

0079

第1実施形態では、「スイッチ」は、浮遊ゲート及び制御ゲートスタックゲート構造を有するトランジスタ、又は、制御ゲートのみを有する通常のトランジスタ構造を有するトランジスタを示す用語である。ビット線スイッチSSELは、メモリセルエリア320に設けられるメモリセルと同様の設計ルールで形成されたトランジスタ構造を有することが好ましい。

0080

サブラット領域340Aは、2つのサブラッチ回路SUBLAT(SUBLATe及びSUBLATo)と、2つのサブラッチ回路スイッチSLSEL(SLSELe及びSLSELo)とを有する。

0081

第1実施形態では、「e」は、偶数番目を示す符号であり、「o」は、奇数番目を示す符号である。

0082

サブラッチ回路SUBLATは、自回路と対応するビット線BLに設けられるメモリセルに格納されたデータを一時的に格納する。例えば、SUBLATeは、奇数番目のビット線BL(例えば、BL1)に設けられるに設けられるメモリセルに格納されたデータを一時的に格納する。SUBLAToは、偶数番目のビット線BL(例えば、BL0)に設けられるに設けられるメモリセルに格納されたデータを一時的に格納する。

0083

具体的には、サブラッチ回路SUBLATは、図4に示すように、チャージトランジスタと、検出トランジスタと、ラッチトランジスタと、1対のインバータ(第1インバータ及び第2インバータ)と、リセットトランジスタと、出力トランジスタとを有する。

0084

チャージトランジスタのゲートは、サブラッチ回路コントローラ500に接続される。チャージトランジスタのソースは、電源Vccに接続される。チャージトランジスタのドレインは、サブラッチ回路スイッチSLSELのドレイン(或いは、ソース)に接続される。

0085

検出トランジスタのゲートは、サブラッチ回路スイッチSLSELのドレイン(或いは、ソース)に接続される。検出トランジスタのソースは、グラウンドGNDに接続される。検出トランジスタのドレインは、ラッチトランジスタのソースに接続される。

0086

ラッチトランジスタのゲートは、サブラッチ回路コントローラ500に接続される。ラッチトランジスタのソースは、検出トランジスタのドレインに接続される。ラッチトランジスタのドレインは、第1インバータの入力に接続されるとともに、第2インバータの出力に接続される。

0087

第1インバータ及び第2インバータは、データを一時的に格納するラッチ部を構成する。第1インバータの入力は、ラッチトランジスタのドレイン及び第2インバータの出力に接続される。第1インバータの出力は、第2インバータの入力、リセットトランジスタのドレイン、出力トランジスタのドレインに接続される。一方で、第2インバータの入力は、第1インバータの出力、リセットトランジスタのドレイン、出力トランジスタのドレインに接続される。第2インバータの出力は、第1インバータの入力及びラッチトランジスタのドレインに接続される。

0088

リセットトランジスタのゲートは、サブラッチ回路コントローラ500に接続される。リセットトランジスタのソースは、グラウンドGNDに接続される。リセットトランジスタのドレインは、第1インバータの出力に接続されるとともに、第2インバータの入力に接続される。

0089

出力トランジスタのゲートは、サブラッチ回路コントローラ500に接続される。出力トランジスタのソースは、サブラッチ回路スイッチSLSELのドレイン(或いは、ソース)に接続される。出力トランジスタのドレインは、第1インバータの出力に接続されるとともに、第2インバータの入力に接続される。

0090

なお、チャージトランジスタのゲートに入力されるPCHRB信号、ラッチトランジスタのゲートに入力されるLT信号、出力トランジスタに入力されるLTOUT信号、リセットトランジスタのゲートに入力されるRSTR信号の詳細については後述する(図6を参照)。また、サブラッチ回路SUBLAT及びサブラッチ回路スイッチSLSELの動作の詳細についても後述する(図6を参照)。

0091

図3に戻って、サブラッチ回路スイッチSLSELは、サブラッチ回路SUBLATとメインデータ線MDLとの間に配置されており、サブラッチ回路SUBLATとメインデータ線MDLとを電気的に接続するか否かを切り替える。例えば、SLSELeは、SUBLATeとメインデータ線MDLとを電気的に接続するか否かを切り替える。SLSELoは、SUBLAToとメインデータ線MDLとを電気的に接続するか否かを切り替える。

0092

サブラッチ回路スイッチSLSELは、メモリセルエリア320に設けられるメモリセルと同様の設計ルールで形成されたトランジスタ構造を有していてもよい。サブラッチ回路スイッチSLSELは、高耐圧系の通常のトランジスタ構造を有していてもよい。

0093

なお、サブラッチ回路SUBLAT及びサブラッチ回路スイッチSLSELは、上述したサブラッチ回路コントローラ500によって制御されることに留意すべきである。

0094

(ビット線スイッチコントローラ)
以下において、第1実施形態に係るビット線スイッチコントローラについて、図面を参照しながら説明する。図5は、第1実施形態に係るビット線スイッチコントローラ400を示す回路図である。

0095

図5に示すように、ビット線スイッチコントローラ400は、AND回路410と、OR回路420と、インバータ430と、レベルシフタ440と、駆動回路450と、駆動回路460と、駆動回路470と、駆動回路480とを有する。

0096

AND回路410の入力は、アドレスデコーダ140の出力に接続される。AND回路410の出力は、OR回路420の入力に接続される。

0097

OR回路420の入力は、AND回路410の出力に接続される。OR回路420の出力は、インバータ430の入力に接続される。

0098

インバータ430の入力は、OR回路420の出力に接続される。インバータ430の出力は、レベルシフタ440、駆動回路450〜駆動回路480の入力に接続される。

0099

レベルシフタ440の入力は、インバータ430の出力に接続される。レベルシフタ440の出力は、駆動回路450〜駆動回路480の入力に接続される。

0100

駆動回路450〜駆動回路480は、ビット線スイッチSSELを駆動する回路である。ここでは、駆動回路450は、SSEL0を駆動する回路であり、駆動回路460は、SSEL1を駆動する回路であり、駆動回路470は、SSEL2を駆動する回路であり、駆動回路480は、SSEL3を駆動する回路である。

0101

駆動回路450〜駆動回路480のそれぞれは、駆動電源(以下、GSSEL)とグラウンド(以下、VSS)との間において直列に接続された2つのトランジスタを有する。GGSEL側のトランジスタのゲートには、レベルシフタ440の出力が接続される。すなわち、GGSEL側のトランジスタのゲートは、GWLN信号によって制御される。VSS側のトランジスタのゲートには、インバータ430の出力が接続される。すなわち、VSS側のトランジスタのゲートは、SELB_N信号によって制御される。2つのトランジスタの間の接続点は、ビット線スイッチSSELのゲートに接続される。

0102

以下において、ビット線スイッチコントローラ400の動作について説明する。

0103

AND回路410には、エリア選択信号1、エリア選択信号2、SSEL_DEC信号1及びSSEL_DEC信号2が入力される。AND回路410は、エリア選択信号1、エリア選択信号2、SSEL_DEC信号1及びSSEL_DEC信号2のAND演算結果を出力する。例えば、AND回路410は、ビット線スイッチコントローラ400が選択されている場合に、ハイレベルのAND演算結果を出力する。

0104

エリア選択信号1及びエリア選択信号2は、アドレス信号(A0−n)のうち、ロウアドレスのデコード結果を示す信号である。SSEL_DEC信号1及びSSEL_DEC信号2は、アドレス信号(A0−n)のうち、カラムアドレスのデコード結果を示す信号である。

0105

OR回路420には、AND回路410のAND演算結果及びTWIN_RPCが入力される。OR回路420は、AND演算結果及びTWIN_RPC信号OR演算結果を出力する。

0106

TWIN_RPC信号は、メモリセルアレイ300に設けられた全てのビット線スイッチSSELをオンするための信号である。TWIN_RPC信号は、全てのビット線スイッチSSELをチャージするために用いられる。なお、全てのビット線スイッチSSELが選択されている場合に、ハイレベルのTWIN_RPC信号が入力される。

0107

インバータ430には、OR回路420のOR演算結果が入力される。インバータ430は、OR演算結果の反転結果を出力する。なお、インバータ430は、駆動回路450〜駆動回路480に対して、OR演算結果の反転結果をSELB_N信号として出力する。

0108

レベルシフタ440は、インバータ430から入力された信号のレベルを変更するとともに、信号の反転結果をGWLN信号として出力する。

0109

例えば、ビット線スイッチSSELの全てをオンするために、TWIN_RPC信号がハイレベルである場合には、SELB_N信号がロウレベルとなり、GWLN信号がハイレベルとなる。これによって、ビット線スイッチコントローラ400が制御すべきビット線スイッチSSEL(例えば、図3に示すSSEL0〜SSEL3)がオンする。

0110

一方で、ビット線スイッチSSELを個別にオンするために、エリア選択信号1、エリア選択信号2、SSEL_DEC信号1及びSSEL_DEC信号2のいずれかがハイレベルである場合には、SELB_N信号がロウレベルとなり、GWLN信号がハイレベルとなる。これによって、ビット線スイッチコントローラ400が制御すべきビット線スイッチSSEL(例えば、図3に示すSSEL0〜SSEL3)がオンする。

0111

(サブラッチ回路コントローラ)
以下において、第1実施形態に係るサブラッチ回路コントローラについて、図面を参照しながら説明する。図6は、第1実施形態に係るサブラッチ回路コントローラ500を示す回路図である。

0112

図6に示すように、サブラッチ回路コントローラ500は、プリデコード回路510と、レベルシフタ520と、制御信号生成回路530と、駆動回路540と、駆動回路550とを有する。

0113

プリデコード回路510の入力は、メモリコントローラ120の出力(或いは、アドレスデコーダ140の出力)に接続される。プリデコード回路510の出力は、レベルシフタ520、制御信号生成回路530、駆動回路540及び駆動回路550の入力に接続される。

0114

レベルシフタ520の入力は、プリデコード回路510の出力に接続される。レベルシフタ520の出力は、駆動回路540及び駆動回路550に接続される。

0115

制御信号生成回路530の入力は、プリデコード回路510の出力に接続される。制御信号生成回路530の出力は、サブラッチ回路SUBLATに接続される。

0116

駆動回路540及び駆動回路550は、サブラッチ回路スイッチSLSELを駆動する回路である。ここでは、駆動回路540は、奇数番目のSLSELoを駆動する回路であり、駆動回路550は、偶数番目のSLSELoを駆動する回路である。

0117

駆動回路540及び駆動回路550のそれぞれは、駆動電源(以下、GSLSEL)とグラウンド(以下、VSS)との間において直列に接続された2つのトランジスタを有する。GSLSEL側のトランジスタのゲートには、レベルシフタ520の出力が接続される。すなわち、GSLSEL側のトランジスタのゲートは、GWLN信号によって制御される。VSS側のトランジスタのゲートには、プリデコード回路510の出力が接続される。すなわち、VSS側のトランジスタのゲートは、SELB_N信号によって制御される。2つのトランジスタの間の接続点は、サブラッチ回路スイッチSLSELのゲートに接続される。

0118

以下において、サブラッチ回路コントローラ500の動作について説明する。

0119

プリデコード回路510には、エリア選択信号1、エリア選択信号2などが入力される。プリデコード回路510は、サブラッチ回路コントローラ500が選択されている場合に、ハイレベルの信号を出力する。なお、プリデコード回路510は、制御信号生成回路530、駆動回路540及び駆動回路550に対して、SELB_N信号を出力する。

0120

なお、エリア選択信号1及びエリア選択信号2は、上述したアドレス信号(A0−n)のうち、ロウアドレスのデコード結果を示す信号である。

0121

レベルシフタ520は、プリデコード回路510から入力された信号のレベルを変更するとともに、信号の反転結果をGWLN信号として出力する。

0122

制御信号生成回路530には、SELB_N信号及びREADステータス信号が入力される。制御信号生成回路530は、SELB_N信号及びREADステータス信号に基づいて、RSTR信号、PCHRB信号、LT信号、LTOUT信号を生成する。

0123

RSTR信号は、サブラッチ回路SUBLATのリセットトランジスタのゲートに入力される信号である。PCHRB信号は、サブラッチ回路SUBLATのチャージトランジスタのゲートに入力される信号である。LT信号は、サブラッチ回路SUBLATのラッチトランジスタのゲートに入力される信号である。LTOUT信号は、サブラッチ回路SUBLATの出力トランジスタに入力される信号である。

0124

ここでは、図3を参照しながら、サブラッチ回路SUBLATがデータをラッチする動作について説明する。検出トランジスタがオンである状態で、LT信号によってラッチトランジスタがオンとなった場合には、第1インバータ回路及び第2インバータ回路のループにおいて、ハイレベルの電位(例えば、“1”)が保持される。一方で、検出トランジスタがオフである状態で、LT信号によってラッチトランジスタがオンとなった場合には、第1インバータ回路及び第2インバータ回路のループにおいて、ロウレベルの電位(例えば、“0”)が保持される。

0125

RSTR信号によってリセットトランジスタがオンすると、第1インバータ回路及び第2インバータ回路のループにおいて保持される電位がグラウンドGNDに抜ける。

0126

PCHRB信号によってチャージトランジスタがオンすると、サブラッチ回路スイッチSLSELを介してサブラッチ回路SUBLATに接続されたメインデータ線MDLがチャージされる。なお、検出トランジスタをオンにする場合には、PCHRB信号によってチャージトランジスタがオフすることは勿論である。

0127

LTOUT信号によって出力トランジスタがオンすると、第1インバータ回路及び第2インバータ回路のループで保持されたデータがサブラッチ回路スイッチSLSELを介してサブラッチ回路SUBLATに接続されたメインデータ線MDLに出力される。

0128

(プリセットコマンド)
以下において、第1実施形態に係るプリセットコマンドについて、図面を参照しながら説明する。図7は、第1実施形態に係るプリセットコマンド(Post−Load−Presetコマンド)を示す図である。

0129

図7に示すように、Post−Load−Presetコマンドは、第1部分(BBh)と、第2部分(ADD.B)と、第3部分(B0h)とを有する。

0130

第1部分(BBh)は、Post−Load−Presetコマンドの開始を識別する情報であり、第3部分(B0h)は、Post−Load−Presetコマンドの終了を識別する情報である。また、第1部分(BBh)及び第3部分(B0h)は、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すケースにおいて、Post−Load−Presetコマンドが第2メモリ領域を特定する可能に構成されたコマンドであることを識別する情報である。

0131

第2部分(ADD.B)は、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すケースにおいて、第2メモリ領域を特定可能に構成された情報である。

0132

例えば、第2部分(ADD.B)は、第2メモリ領域の先頭アドレスを直接的に指定するアドレス情報直接アドレス)あってもよい。或いは、第2部分(ADD.B)は、第1メモリ領域のアドレスに対して第2メモリ領域の先頭アドレスを相対的に指定するアドレス情報(相対アドレス)であってもよい。

0133

なお、第2部分(ADD.B)によって特定されるアドレス情報は、アドレスラッチ回路160にラッチされてもよい。或いは、第2部分(ADD.B)によって特定されるアドレス情報は、ページバッファ回路190に格納されてもよい。

0134

(特定コマンド)
以下において、第1実施形態に係る特定コマンドについて、図面を参照しながら説明する。図8及び図9は、第1実施形態に係る特定コマンドを示す図である。

0135

第1に、特定コマンドの一例として、自動処理コマンド(Auto−Post−Loadコマンド)について、図8を参照しながら説明する。

0136

図8に示すように、Auto−Post−Loadコマンドは、Auto−Post−Load−Readコマンド、Auto−Post−Load−Programコマンド及びAuto−Post−Load−Eraseコマンドを含む。

0137

ここで、Auto−Post−Loadコマンドは、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すべきことを指示するコマンドである。また、Auto−Post−Loadコマンドは、第2メモリ領域に格納されたデータをI/Oバッファ220から出力するまでの処理を自動的に行うことを指示するコマンドである。

0138

Auto−Post−Load−Readコマンドは、第1部分(0Ah)と、第2部分(ADD.A)と、第3部分(3Ah)とを有する。

0139

第1部分(0Ah)は、Auto−Post−Load−Readコマンドの開始を識別する情報であり、第3部分(3Ah)は、Auto−Post−Load−Readコマンドの終了を識別する情報である。また、第1部分(0Ah)及び第3部分(3Ah)は、第1メモリ領域に対する処理(読み出し処理)に続けて、第2メモリ領域に格納されたデータを自動的に読み出すべきことを識別する識別情報である。

0140

第2部分(ADD.A)は、第1メモリ領域を特定可能に構成された情報である。第2部分(ADD.A)は、第1メモリ領域の先頭アドレスを直接的に指定するアドレス情報(直接アドレス)である。

0141

Auto−Post−Load−Programコマンドは、第1部分(8Ah)と、第2部分(ADD.A,Data)と、第3部分(3Ah)とを有する。

0142

第1部分(8Ah)は、Auto−Post−Load−Programコマンドの開始を識別する情報であり、第3部分(3Ah)は、Auto−Post−Load−Programコマンドの終了を識別する情報である。また、第1部分(8Ah)及び第3部分(3Ah)は、第1メモリ領域に対する処理(書き込み処理)に続けて、第2メモリ領域に格納されたデータを自動的に読み出すべきことを識別する識別情報である。

0143

第2部分(ADD.A,Data)は、第1メモリ領域を特定可能に構成された情報、第1メモリ領域に格納すべきデータを特定可能に構成された情報である。第2部分(ADD.A,Data)は、第1メモリ領域の先頭アドレスを直接的に指定するアドレス情報(直接アドレス)を含む。

0144

Auto−Post−Load−Eraseコマンドは、第1部分(6Ah)と、第2部分(ADD.A)と、第3部分(3Ah)とを有する。

0145

第1部分(6Ah)は、Auto−Post−Load−Eraseコマンドの開始を識別する情報であり、第3部分(3Ah)は、Auto−Post−Load−Eraseコマンドの終了を識別する情報である。また、第1部分(6Ah)及び第3部分(3Ah)は、第1メモリ領域に対する処理(消去処理)に続けて、第2メモリ領域に格納されたデータを自動的に読み出すべきことを識別する識別情報である。

0146

第2部分(ADD.A)は、第1メモリ領域を特定可能に構成された情報である。第2部分(ADD.A)は、第1メモリ領域の先頭アドレスを直接的に指定するアドレス情報(直接アドレス)である。

0147

ここで、Auto−Post−Loadコマンドに応じて、第2メモリ領域から読み出されたデータは、第2メモリ領域と対応するサブラッチ回路SUBLATにラッチされることに留意すべきである。また、Auto−Post−Loadコマンドに応じて、第2メモリ領域からデータを読み出すタイミングは、例えば、第1メモリ領域に対する処理の完了が確認されたタイミングである。

0148

但し、Auto−Post−Load−Readコマンドに応じて、第2メモリ領域からデータを読み出すタイミングは、例えば、第1メモリ領域に格納されたデータがメインバッファ350に一時的に格納されたタイミングであってもよく、第1メモリ領域に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたタイミングであってもよく、第1メモリ領域に格納されたデータがI/Oバッファ220に一時的に格納されたタイミングであってもよい。

0149

第2に、特定コマンドの一例として、非自動処理コマンド(Non−Auto−Post−Loadコマンド)について、図9を参照しながら説明する。

0150

ここで、Non−Auto−Post−Loadコマンドは、Non−Auto−Post−Load−Readコマンド、Non−Auto−Post−Load−Programコマンド及びNon−Auto−Post−Load−Eraseコマンドを含む。

0151

ここで、Non−Auto−Post−Loadコマンドは、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すべきことを指示するコマンドである。また、Non−Auto−Post−Loadコマンドは、第2メモリ領域に格納されたデータをサブラッチ回路SUBLAT(或いは、メインバッファ350、SRAMキャッシュ回路200)に格納するまでの処理を自動的に行うことを指示する。なお、サブラッチ回路SUBLAT(或いは、メインバッファ350、SRAMキャッシュ回路200)からデータを出力するためには、新たなコマンド(Post−Load−Incrementコマンド)が必要である。

0152

なお、第1実施形態では、Non−Auto−Post−Loadコマンドは、第2メモリ領域に格納されたデータをSRAMキャッシュ回路200に格納するまでの処理を自動的に行うことを指示するケースについて例示する。

0153

Non−Auto−Post−Load−Readコマンドは、第1部分(0Ah)と、第2部分(ADD.A)と、第3部分(3Ah)とを有する。

0154

第1部分(0Bh)は、Non−Auto−Post−Load−Readコマンドの開始を識別する情報であり、第3部分(3Bh)は、Non−Auto−Post−Load−Readコマンドの終了を識別する情報である。また、第1部分(0Bh)及び第3部分(3Bh)は、第1メモリ領域に対する処理(読み出し処理)に続けて、第2メモリ領域に格納されたデータを読み出すべきことを識別する識別情報である。

0155

第2部分(ADD.A)は、第1メモリ領域を特定可能に構成された情報である。第2部分(ADD.A)は、第1メモリ領域の先頭アドレスを直接的に指定するアドレス情報(直接アドレス)である。

0156

Non−Auto−Post−Load−Programコマンドは、第1部分(8Bh)と、第2部分(ADD.A,Data)と、第3部分(3Bh)とを有する。

0157

第1部分(8Bh)は、Non−Auto−Post−Load−Programコマンドの開始を識別する情報であり、第3部分(3Bh)は、Non−Auto−Post−Load−Programコマンドの終了を識別する情報である。また、第1部分(8Bh)及び第3部分(3Bh)は、第1メモリ領域に対する処理(書き込み処理)に続けて、第2メモリ領域に格納されたデータを読み出すべきことを識別する識別情報である。

0158

第2部分(ADD.A,Data)は、第1メモリ領域を特定可能に構成された情報、第1メモリ領域に格納すべきデータを特定可能に構成された情報である。第2部分(ADD.A,Data)は、第1メモリ領域の先頭アドレスを直接的に指定するアドレス情報(直接アドレス)を含む。

0159

Non−Auto−Post−Load−Eraseコマンドは、第1部分(6Bh)と、第2部分(ADD.A)と、第3部分(3Bh)とを有する。

0160

第1部分(6Bh)は、Non−Auto−Post−Load−Eraseコマンドの開始を識別する情報であり、第3部分(3Bh)は、Non−Auto−Post−Load−Eraseコマンドの終了を識別する情報である。また、第1部分(6Bh)及び第3部分(3Bh)は、第1メモリ領域に対する処理(消去処理)に続けて、第2メモリ領域に格納されたデータを読み出すべきことを識別する識別情報である。

0161

第2部分(ADD.A)は、第1メモリ領域を特定可能に構成された情報である。第2部分(ADD.A)は、第1メモリ領域の先頭アドレスを直接的に指定するアドレス情報(直接アドレス)である。

0162

Post−Load−Incrementコマンド(3Ch)は、サブラッチ回路SUBLAT(或いは、メインバッファ350、SRAMキャッシュ回路200)からデータを出力するタイミングを指示するコマンドである。また、第2メモリ領域に格納されたデータを連続的に読み出す場合には、Post−Load−Incrementコマンドは、次のアドレス情報をアドレスラッチ回路160にラッチするように指示するコマンドを兼ねる。

0163

(読み出し処理(自動))
以下において、第1実施形態に係る読み出し処理(自動)について、図面を参照しながら説明する。図10は、第1実施形態に係る読み出し処理(自動)を示すタイミングチャートである。

0164

図10に示すように、ステップS10において、コマンドデコーダ110は、コマンドのデコード結果(ここでは、Post−Load−Presetコマンド)を出力する。

0165

ステップS11において、アドレスラッチ回路160は、Post−Load−Presetコマンドによって指定されるアドレス情報(例えば、アドレス情報B)をラッチする。アドレス情報Bは、第2メモリ領域の先頭アドレスを直接的に示す直接アドレスあってもよく、第2メモリ領域の先頭アドレスを相対的に示す相対アドレスであってもよい。

0166

ステップS12において、コマンドデコーダ110は、コマンドのデコード結果(ここでは、Auto−Post−Load−Readコマンド)を出力する。

0167

ステップS13Aにおいて、メモリコントローラ120は、Auto−Post−Load−Readコマンドに応じて、RY/BY#を“Busy”に変更する。

0168

RY/BY#は、メモリセルアレイ300にアクセス可能であるか否かを識別するための情報である。RY/BY#が“Busy”である場合には、メモリセルアレイ300へのアクセス禁止される。一方で、RY/BY#が“Ready”である場合には、メモリセルアレイ300へのアクセスが許可される。

0169

ステップS13Bにおいて、アドレスデコーダ140は、Auto−Post−Load−Readコマンドに応じて、Auto−Post−Load−Readコマンドによって指定されるアドレス情報(例えば、アドレス情報A)をデコードする。アドレス情報Aは、第1メモリ領域の直接アドレスである。

0170

ステップS13Cにおいて、メモリコントローラ120は、Auto−Post−Load−Readコマンドに応じて、Read modeをハイレベルにする。

0171

Read modeは、読み出し処理が行われているか否かを識別する情報である。Read modeがハイレベルである場合に、読み出し処理が行われており、Read modeがロウレベルである場合に、読み出し処理が行われていない。

0172

ステップS14Aにおいて、サブラッチ回路SUBLATは、第1メモリ領域から読み出されたデータをラッチする。

0173

ステップS14Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0174

ステップS14Cにおいて、SRAMキャッシュ回路200は、メインバッファ350に格納されたデータを一時的に格納する。

0175

ステップS14Dにおいて、データラッチ回路210は、SRAMキャッシュ回路200に格納されたデータをラッチする。なお、データラッチ回路210にラッチされたデータは、出力ピンから出力される。

0176

ステップS14Eにおいて、コマンドデコーダ110には、SRAMキャッシュ回路200からデータを出力する処理が禁止されていることを示す読み出しイネーブル(RE#)が入力される。

0177

ハイレベルからロウレベルへの立ち下がりが検出される場合に、読み出しイネーブル(RE#)は、SRAMキャッシュ回路200からデータを出力する処理が禁止されていることを示す。ハイレベルからロウレベルへの立ち下がりが検出されない場合に、読み出しイネーブル(RE#)は、SRAMキャッシュ回路200からデータを出力する処理が許可されていることを示す。

0178

ステップS15において、パンプ&レギュレータ回路170は、Auto−Post−Load−Readコマンドに応じて、メモリセルアレイ300に供給すべき電圧を生成する。具体的には、パンプ&レギュレータ回路170は、メモリセルアレイ300(図10では、読み出し処理が行われるため、ビット線及びワード線)に電圧をチャージする。ここで、パンプ&レギュレータ回路170は、読み出し処理(Read mode)を開始してから、読み出し処理(Post Load処理)が完了するまで、メモリセルアレイ300から電圧をディスチャージせずに、メモリセルアレイ300に電圧が印加された状態を維持する。

0179

ステップS16において、メモリコントローラ120は、読み出しイネーブル(RE#)についてハイレベルからロウレベルへの立ち下がりの検出に応じて、PostLoad modeをハイレベルにする。

0180

PostLoad modeは、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータの読み出し処理(Post Load処理)が行われているか否かを識別する情報である。Post Load modeがハイレベルである場合に、Post Load処理が行われており、Post Load modeがロウレベルである場合に、Post Load処理が行われていない。

0181

ステップS17Aにおいて、サブラッチ回路SUBLATは、PostLoad modeについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第2メモリ領域から読み出されたデータをラッチする。

0182

ステップS17Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0183

ステップS17Cにおいて、SRAMキャッシュ回路200は、メインバッファ350に格納されたデータを一時的に格納する。詳細には、SRAMキャッシュ回路200は、Last add flagがステップS18でハイレベルとなった後に、メインバッファ350に格納されたデータを一時的に格納する。

0184

ステップS17Dにおいて、データラッチ回路210は、SRAMキャッシュ回路200に格納されたデータをラッチする。なお、データラッチ回路210にラッチされたデータは、出力ピンから出力される。

0185

ステップS17Eにおいて、コマンドデコーダ110には、データラッチ回路210にラッチされたデータの出力に応じて、SRAMキャッシュ回路200からデータを出力する処理が禁止されていることを示す読み出しイネーブル(RE#)が入力される。

0186

ステップS18において、メモリコントローラ120は、SRAMキャッシュ回路200からデータを出力する処理が許可されたことを読み出しイネーブル(RE#)によって確認して、Last add flagを一時的にハイレベルにする。

0187

Last add flagは、SRAMキャッシュ回路200からデータを出力する処理が完了したか否かを検出するための情報である。Last add flagが一時的にハイレベルになった場合に、SRAMキャッシュ回路200からデータを出力する処理が完了したことが検出される。

0188

ステップS19において、アドレスラッチ回路160は、Post−Load−Presetコマンドによって指定されるアドレス情報(例えば、アドレス情報B)に続くアドレス情報(例えば、アドレス情報B+1)をラッチする。

0189

ステップS20において、メモリコントローラ120は、PostLoad modeを再び“High”にする。なお、ステップS16でハイレベルにされたPost Load modeは、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、ロウレベルに変更されている。

0190

ステップS21Aにおいて、サブラッチ回路SUBLATは、第2メモリ領域から読み出されたデータをラッチする。

0191

ステップS22Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0192

(書き込み処理(自動))
以下において、第1実施形態に係る書き込み処理(自動)について、図面を参照しながら説明する。図11は、第1実施形態に係る書き込み処理(自動)を示すタイミングチャートである。

0193

図11に示すように、ステップS30において、コマンドデコーダ110は、コマンドのデコード結果(ここでは、Post−Load−Presetコマンド)を出力する。

0194

ステップS31において、アドレスラッチ回路160は、Post−Load−Presetコマンドによって指定されるアドレス情報(例えば、アドレス情報B)をラッチする。アドレス情報Bは、第2メモリ領域の先頭アドレスを直接的に示す直接アドレスあってもよく、第2メモリ領域の先頭アドレスを相対的に示す相対アドレスであってもよい。

0195

ステップS32において、コマンドデコーダ110は、コマンドのデコード結果(ここでは、Auto−Post−Load−Programコマンド)を出力する。

0196

ステップS33Aにおいて、メモリコントローラ120は、Auto−Post−Load−Programコマンドに応じて、RY/BY#を“Busy”に変更する。

0197

ステップS33Bにおいて、アドレスデコーダ140は、Auto−Post−Load−Programコマンドに応じて、Auto−Post−Load−Programコマンドによって指定されるアドレス情報(例えば、アドレス情報A)をデコードする。アドレス情報Aは、第1メモリ領域の直接アドレスである。

0198

ステップS33Cにおいて、メモリコントローラ120は、Auto−Post−Load−Programコマンドに応じて、Program modeをハイレベルにする。

0199

Program modeは、書き込み処理が行われているか否かを識別する情報である。Program modeがハイレベルである場合に、書き込み処理が行われており、Program modeがロウレベルである場合に、書き込み処理が行われていない。

0200

ステップS34Aにおいて、メインバッファ350は、Auto−Post−Load−Programコマンドの第2部分によって指定されるデータを一時的に格納する。

0201

ステップS34Bにおいて、サブラッチ回路SUBLATは、メインバッファ350に一時的に格納されたデータをラッチする。

0202

ステップS34Cにおいて、メモリコントローラ120は、プログラムストレスを第1メモリ領域に印加する。

0203

ステップS35において、パンプ&レギュレータ回路170は、Auto−Post−Load−Programコマンドに応じて、メモリセルアレイ300に供給すべき電圧を生成する。具体的には、パンプ&レギュレータ回路170は、メモリセルアレイ300(図11では、書き込み処理が行われるため、ビット線及びワード線)に電圧をチャージする。ここで、パンプ&レギュレータ回路170は、書き込み処理(Program mode)を開始してから、読み出し処理(Post Load処理)が完了するまで、メモリセルアレイ300から電圧をディスチャージせずに、メモリセルアレイ300に電圧が印加された状態を維持する。

0204

ステップS36において、メモリコントローラ120は、Program modeについてハイレベルからロウレベルへの立ち下がりの検出に応じて、PostLoad modeをハイレベルにする。

0205

ステップS37Aにおいて、サブラッチ回路SUBLATは、PostLoad modeについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第2メモリ領域から読み出されたデータをラッチする。

0206

ステップS37Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0207

ステップS37Cにおいて、SRAMキャッシュ回路200は、メインバッファ350に格納されたデータを一時的に格納する。

0208

ステップS37Dにおいて、データラッチ回路210は、SRAMキャッシュ回路200に格納されたデータをラッチする。なお、データラッチ回路210にラッチされたデータは、出力ピンから出力される。

0209

ステップS37Eにおいて、コマンドデコーダ110には、データラッチ回路210にラッチされたデータの出力に応じて、SRAMキャッシュ回路200からデータを出力する処理が禁止されていることを示す読み出しイネーブル(RE#)が入力される。

0210

ステップS38において、メモリコントローラ120は、PostLoad modeを再び“High”にする。なお、ステップS36でハイレベルにされたPost Load modeは、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、ロウレベルに変更されている。

0211

ステップS39Aにおいて、メモリコントローラ120は、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、RY/BY#を“Ready”に変更する。

0212

ステップS39Bにおいて、アドレスラッチ回路160は、Post−Load−Presetコマンドによって指定されるアドレス情報(例えば、アドレス情報B)に続くアドレス情報(例えば、アドレス情報B+1)をラッチする。

0213

ステップS40Aにおいて、サブラッチ回路SUBLATは、第2メモリ領域から読み出されたデータをラッチする。

0214

ステップS40Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0215

(消去処理(自動))
以下において、第1実施形態に係る消去処理(自動)について、図面を参照しながら説明する。図12は、第1実施形態に係る消去処理(自動)を示すタイミングチャートである。

0216

図12に示すように、ステップS50において、コマンドデコーダ110は、コマンドのデコード結果(ここでは、Post−Load−Presetコマンド)を出力する。

0217

ステップS51において、アドレスラッチ回路160は、Post−Load−Presetコマンドによって指定されるアドレス情報(例えば、アドレス情報B)をラッチする。アドレス情報Bは、第2メモリ領域の先頭アドレスを直接的に示す直接アドレスあってもよく、第2メモリ領域の先頭アドレスを相対的に示す相対アドレスであってもよい。

0218

ステップS52において、コマンドデコーダ110は、コマンドのデコード結果(ここでは、Auto−Post−Load−Eraseコマンド)を出力する。

0219

ステップS53Aにおいて、メモリコントローラ120は、Auto−Post−Load−Eraseコマンドに応じて、RY/BY#を“Busy”に変更する。

0220

ステップS53Bにおいて、アドレスデコーダ140は、Auto−Post−Load−Eraseコマンドに応じて、Auto−Post−Load−Eraseコマンドによって指定されるアドレス情報(例えば、アドレス情報A)をデコードする。アドレス情報Aは、第1メモリ領域の直接アドレスである。

0221

ステップS53Cにおいて、メモリコントローラ120は、Auto−Post−Load−Eraseコマンドに応じて、Erase modeをハイレベルにする。

0222

Erase modeは、消去処理が行われているか否かを識別する情報である。Erase modeがハイレベルである場合に、消去処理が行われており、Erase modeがロウレベルである場合に、消去処理が行われていない。

0223

ステップS54において、メモリコントローラ120は、消去ストレスを第1メモリ領域に印加する。

0224

ステップS55において、パンプ&レギュレータ回路170は、Auto−Post−Load−Eraseコマンドに応じて、メモリセルアレイ300に供給すべき電圧を生成する。具体的には、パンプ&レギュレータ回路170は、メモリセルアレイ300(図12では、消去処理が行われるため、基板)に電圧をチャージする。ここで、パンプ&レギュレータ回路170は、書き込み処理(Erase mode)を開始してから、読み出し処理(Post Load処理)が完了するまで、メモリセルアレイ300から電圧をディスチャージせずに、メモリセルアレイ300に電圧が印加された状態を維持する。

0225

ステップS56において、メモリコントローラ120は、Erase modeについてハイレベルからロウレベルへの立ち下がりの検出に応じて、PostLoad modeをハイレベルにする。なお、Erase modeは、ステップS54で消去ストレスの印加が終了した場合に、ハイレベルからロウレベルに変更される。

0226

ステップS57Aにおいて、サブラッチ回路SUBLATは、PostLoad modeについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第2メモリ領域から読み出されたデータをラッチする。

0227

ステップS57Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0228

ステップS57Cにおいて、SRAMキャッシュ回路200は、メインバッファ350に格納されたデータを一時的に格納する。

0229

ステップS57Dにおいて、データラッチ回路210は、SRAMキャッシュ回路200に格納されたデータをラッチする。なお、データラッチ回路210にラッチされたデータは、出力ピンから出力される。

0230

ステップS57Eにおいて、コマンドデコーダ110には、データラッチ回路210にラッチされたデータの出力に応じて、SRAMキャッシュ回路200からデータを出力する処理が禁止されていることを示す読み出しイネーブル(RE#)が入力される。

0231

ステップS58において、メモリコントローラ120は、PostLoad modeを再び“High”にする。なお、ステップS56でハイレベルにされたPost Load modeは、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、ロウレベルに変更されている。

0232

ステップS59Aにおいて、メモリコントローラ120は、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、RY/BY#を“Ready”に変更する。

0233

ステップS59Bにおいて、アドレスラッチ回路160は、Post−Load−Presetコマンドによって指定されるアドレス情報(例えば、アドレス情報B)に続くアドレス情報(例えば、アドレス情報B+1)をラッチする。

0234

ステップS60Aにおいて、サブラッチ回路SUBLATは、第2メモリ領域から読み出されたデータをラッチする。

0235

ステップS60Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0236

(読み出し処理(非自動))
以下において、第1実施形態に係る読み出し処理(非自動)について、図面を参照しながら説明する。図13は、第1実施形態に係る読み出し処理(非自動)を示すタイミングチャートである。なお、ステップS110〜ステップS116までの処理は、ステップS10〜ステップS16までの処理(図10を参照)と同様であるため、その説明については省略する。

0237

図13に示すように、ステップS117Aにおいて、サブラッチ回路SUBLATは、PostLoad modeについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第2メモリ領域から読み出されたデータをラッチする。

0238

ステップS117Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0239

ステップS117Cにおいて、SRAMキャッシュ回路200は、後述するステップS119で出力されるPost−Load−Incrementコマンドに応じて、メインバッファ350に格納されたデータを一時的に格納する。

0240

ステップS117Dにおいて、データラッチ回路210は、SRAMキャッシュ回路200に格納されたデータをラッチする。なお、データラッチ回路210にラッチされたデータは、出力ピンから出力される。

0241

ステップS117Eにおいて、コマンドデコーダ110には、データラッチ回路210にラッチされたデータの出力に応じて、SRAMキャッシュ回路200からデータを出力する処理が禁止されていることを示す読み出しイネーブル(RE#)が入力される。

0242

ステップS118において、メモリコントローラ120は、SRAMキャッシュ回路200からデータを出力する処理が許可されたことを読み出しイネーブル(RE#)によって確認して、Last add flagを一時的にハイレベルにする。

0243

ステップS119において、コマンドデコーダ110は、コマンドのデコード結果(ここでは、Post−Load−Incrementコマンド)を出力する。詳細には、コマンドデコーダ110は、Last add flagがステップS118でハイレベルとなった後に、Post−Load−Incrementコマンドを出力する。

0244

ステップS120において、アドレスラッチ回路160は、Post−Load−Incrementコマンドに応じて、Post−Load−Presetコマンドによって指定されるアドレス情報(例えば、アドレス情報B)に続くアドレス情報(例えば、アドレス情報B+1)をラッチする。

0245

ステップS121において、メモリコントローラ120は、PostLoad modeを再び“High”にする。なお、ステップS116でハイレベルにされたPost Load modeは、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、ロウレベルに変更されている。

0246

ステップS122Aにおいて、サブラッチ回路SUBLATは、第2メモリ領域から読み出されたデータをラッチする。

0247

ステップS122Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0248

(書き込み処理(非自動))
以下において、第1実施形態に係る書き込み処理(非自動)について、図面を参照しながら説明する。図14は、第1実施形態に係る書き込み処理(非自動)を示すタイミングチャートである。なお、ステップS130〜ステップS136までの処理は、ステップS30〜ステップS36までの処理(図11を参照)と同様であるため、その説明については省略する。

0249

図14に示すように、ステップS137Aにおいて、サブラッチ回路SUBLATは、PostLoad modeについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第2メモリ領域から読み出されたデータをラッチする。

0250

ステップS137Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0251

ステップS137Cにおいて、SRAMキャッシュ回路200は、メインバッファ350に格納されたデータを一時的に格納する。

0252

ステップS137Dにおいて、データラッチ回路210は、後述するステップS139で出力されるPost−Load−Incrementコマンドに応じて、SRAMキャッシュ回路200に格納されたデータをラッチする。なお、データラッチ回路210にラッチされたデータは、出力ピンから出力される。

0253

ステップS137Eにおいて、コマンドデコーダ110には、データラッチ回路210にラッチされたデータの出力に応じて、SRAMキャッシュ回路200からデータを出力する処理が禁止されていることを示す読み出しイネーブル(RE#)が入力される。

0254

ステップS138において、メモリコントローラ120は、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、Last add flagを一時的にハイレベルにする。

0255

ステップS139において、コマンドデコーダ110は、コマンドのデコード結果(ここでは、Post−Load−Incrementコマンド)を出力する。詳細には、コマンドデコーダ110は、Last add flagがステップS138でハイレベルとなった後に、Post−Load−Incrementコマンドを出力する。

0256

ステップS140Aにおいて、メモリコントローラ120は、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、RY/BY#を“Ready”に変更する。

0257

ステップS140Bにおいて、アドレスラッチ回路160は、Post−Load−Incrementコマンドに応じて、Post−Load−Presetコマンドによって指定されるアドレス情報(例えば、アドレス情報B)に続くアドレス情報(例えば、アドレス情報B+1)をラッチする。

0258

ステップS141において、メモリコントローラ120は、PostLoad modeを再び“High”にする。なお、ステップS136でハイレベルにされたPost Load modeは、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、ロウレベルに変更されている。

0259

ステップS142Aにおいて、サブラッチ回路SUBLATは、第2メモリ領域から読み出されたデータをラッチする。

0260

ステップS142Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0261

(消去処理(非自動))
以下において、第1実施形態に係る消去処理(非自動)について、図面を参照しながら説明する。図15は、第1実施形態に係る消去処理(非自動)を示すタイミングチャートである。なお、ステップS150〜ステップS156までの処理は、ステップS50〜ステップS56までの処理(図12を参照)と同様であるため、その説明については省略する。

0262

図15に示すように、ステップS157Aにおいて、サブラッチ回路SUBLATは、PostLoad modeについてロウレベルからハイレベルへの立ち上がりの検出に応じて、第2メモリ領域から読み出されたデータをラッチする。

0263

ステップS157Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0264

ステップS157Cにおいて、SRAMキャッシュ回路200は、メインバッファ350に格納されたデータを一時的に格納する。

0265

ステップS157Dにおいて、データラッチ回路210は、後述するステップS159で出力されるPost−Load−Incrementコマンドに応じて、SRAMキャッシュ回路200に格納されたデータをラッチする。なお、データラッチ回路210にラッチされたデータは、出力ピンから出力される。

0266

ステップS157Eにおいて、コマンドデコーダ110には、データラッチ回路210にラッチされたデータの出力に応じて、SRAMキャッシュ回路200からデータを出力する処理が禁止されていることを示す読み出しイネーブル(RE#)が入力される。

0267

ステップS158において、メモリコントローラ120は、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、Last add flagを一時的にハイレベルにする。

0268

ステップS159において、コマンドデコーダ110は、コマンドのデコード結果(ここでは、Post−Load−Incrementコマンド)を出力する。詳細には、コマンドデコーダ110は、Last add flagがステップS158でハイレベルとなった後に、Post−Load−Incrementコマンドを出力する。

0269

ステップS160Aにおいて、メモリコントローラ120は、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、RY/BY#を“Ready”に変更する。

0270

ステップS160Bにおいて、アドレスラッチ回路160は、Post−Load−Incrementコマンドに応じて、Post−Load−Presetコマンドによって指定されるアドレス情報(例えば、アドレス情報B)に続くアドレス情報(例えば、アドレス情報B+1)をラッチする。

0271

ステップS161において、メモリコントローラ120は、PostLoad modeを再び“High”にする。なお、ステップS156でハイレベルにされたPost Load modeは、メインバッファ350に格納されたデータがSRAMキャッシュ回路200に一時的に格納されたことに応じて、ロウレベルに変更されている。

0272

ステップS162Aにおいて、サブラッチ回路SUBLATは、第2メモリ領域から読み出されたデータをラッチする。

0273

ステップS162Bにおいて、メインバッファ350は、サブラッチ回路SUBLATにラッチされたデータを一時的に格納する。

0274

(作用及び効果)
第1実施形態では、Auto−Post−Loadコマンド又はNon−Auto−Post−Loadコマンドに含まれる第1部分及び第3部分によって、第1メモリ領域に対する処理に続けて、第2メモリ領域に格納されたデータを読み出すべきか否かを判定することができる。

0275

第1実施形態では、Post−Load−Presetコマンドによって、第2メモリ領域のアドレス情報がアドレスラッチ回路160にラッチされる。従って、第1メモリ領域に対する処理に続けて読み出すべきデータを容易に指定することができる。

0276

第1実施形態では、PostLoad modeにおいて、パンプ&レギュレータ回路170は、メモリセルアレイ300から電圧をディスチャージせずに、第1メモリ領域に対する処理で電圧を立ち上げた状態を維持する。従って、パンプ&レギュレータ回路170の立ち上がり時間を削減することができ、第2メモリ領域に格納されたデータの読み出しが高速化され、さらに、パンプ&レギュレータ回路170の立ち上がり時の消費電力も削減される。

0277

なお、第2メモリ領域に対する処理が常に「読み出し処理」であり、第1メモリ領域に対する処理が「読み出し処理」であるため、第1メモリ領域及び第2メモリ領域について、同一のパンプ回路を用いることができることは言うまでもない。

0278

詳細には、図16上段に示すように、従来例では、第1メモリ領域に対する処理に必要な電圧(第1処理電圧)がメモリセルアレイ300に印加され、第1メモリ領域に対する処理が行われた後に、メモリセルアレイ300から電圧がディスチャージされる。続いて、第2メモリ領域に対する処理を行うために、第2メモリ領域に対する処理に必要な電圧(第2処理電圧)がメモリセルアレイ300に再印加される。例えば、第1メモリ領域に対する処理に必要な電圧を印加するパンプ回路とは異なるパンプ回路によって、第2メモリ領域に対する処理に必要な電圧が印加される。

0279

これに対して、図16下段に示すように、第1実施形態では、第1メモリ領域に対する処理に必要な電圧(第1処理電圧)がメモリセルアレイ300に印加され、第1メモリ領域に対する処理が行われた後に、メモリセルアレイ300から電圧がディスチャージされずに、第1メモリ領域に対する処理で電圧を立ち上げた状態(活性化状態)が維持される。従って、第2メモリ領域に対する処理を行うためには、メモリセルアレイ300に印加される電圧を第2メモリ領域に対する処理に必要な電圧(第2処理電圧)に落とせばよい。ここでは、第1メモリ領域に対する処理に必要な電圧を印加するパンプ回路と同じパンプ回路によって、第2メモリ領域に対する処理に必要な電圧が印加される。

0280

図16から明らかなように、第1実施形態では、パンプ&レギュレータ回路170の立ち上がり時間を削減することができ、第2メモリ領域に格納されたデータの読み出しが高速化され、さらに、パンプ&レギュレータ回路170の立ち上がり時の消費電力も削減される。

0281

[変更例1]
以下において、第1実施形態の変更例1について説明する。以下においては、第1実施形態との相違点について主として説明する。

0282

具体的には、第1実施形態では、メモリコントローラ120は、第1メモリ領域に格納されたデータを出力ピンから出力する処理の開始に応じて、第2メモリ領域に格納されたデータを第2サブラッチ回路に読み出す処理(Post Laod mode)を開始する(図10に示すステップS16を参照)。

0283

これに対して、変更例1では、図17に示すように、ステップS16において、メモリコントローラ120は、第1メモリ領域に格納されたデータを第1サブラッチ回路から出力する処理の完了に応じて、第2メモリ領域に格納されたデータを第2サブラッチ回路に読み出す処理(Post Laod mode)を開始する。

0284

なお、変更例1において、第1サブラッチ回路は、第2サブラッチ回路と同じであってもよく、第2サブラッチ回路と異なっていてもよい。

0285

[変更例2]
以下において、第1実施形態の変更例2について説明する。以下においては、第1実施形態との相違点について主として説明する。

0286

具体的には、第1実施形態では、サブラット領域340には、サブラッチ回路及びサブラッチ回路スイッチが設けられる。これに対して、変更例2では、サブラット領域340には、サブラッチ回路及びサブラッチ回路スイッチに加えて、メインデータ線スイッチが設けられる。

0287

メインデータ線スイッチは、上述したサブラット領域340に設けられており、互いに隣接する1対のメモリセルエリア320に設けられた1対のメインデータ線MDLを接続する。

0288

(不揮発性半導体記憶装置の概略構成)
以下において、変更例2に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。図18は、変更例2に係る不揮発性半導体記憶装置100の概略構成を示す図である。なお、図18では、図1と同様の構成について、同様の符号を付していることに留意すべきである。

0289

図18に示すように、不揮発性半導体記憶装置100は、図1に示す構成に加えて、メインデータ線スイッチコントローラ600を有する。

0290

メインデータ線スイッチコントローラ600は、メモリコントローラ120の制御に応じて、メモリセルアレイ300に設けられるメインデータ線スイッチ(図18では不図示)を制御する。具体的には、メインデータ線スイッチコントローラ600は、メモリコントローラ120、アドレスデコーダ140及びアドレスラッチ回路160に接続される。また、メインデータ線スイッチコントローラ600は、メモリセルアレイ300に設けられるビット線と対応するメインデータ線スイッチと接続される。

0291

メインデータ線スイッチコントローラ600は、アドレスデコーダ140から入力されるアドレス信号(A0−n)のデコード結果に基づいて、メモリセルアレイ300に設けられるメモリセルを特定する。或いは、メインデータ線スイッチコントローラ600は、アドレスラッチ回路160にラッチされたアドレスに基づいて、メモリセルアレイ300に設けられるメモリセルを特定する。続いて、メインデータ線スイッチコントローラ600は、メモリコントローラ120の制御に応じて、特定されたメモリセルと対応するメインデータ線スイッチを制御する。

0292

なお、メインデータ線スイッチコントローラ600の詳細については後述する(図20を参照)。

0293

(メモリセルアレイの構成)
以下において、変更例2に係るメモリセルアレイの構成について、図面を参照しながら説明する。図19は、変更例2に係るメモリセルアレイ300の構成を示す図である。なお、図19では、図2と同様の構成について、同様の符号を付していることに留意すべきである。

0294

図19に示すように、サブラット領域340は、サブラッチ回路SUBLATに加えて、メインデータ線スイッチTSLを有する。

0295

メインデータ線スイッチTSLは、互いに隣接する1対のメモリセルエリア320に設けられた1対のメインデータ線MDLを電気的に接続するか否かを切り替える。メインデータ線スイッチTSLは、メモリセルエリア320に設けられるメモリセルと同様の設計ルールで形成されたトランジスタ構造を有することが好ましい。

0296

(メインデータ線スイッチコントローラ)
以下において、変更例2に係るメインデータ線スイッチコントローラの構成について、図面を参照しながら説明する。図20は、変更例2に係るメインデータ線スイッチコントローラ600の構成を示す回路図である。

0297

図20に示すように、メインデータ線スイッチコントローラ600は、プリデコード回路610と、レベルシフタ620と、駆動回路630とを有する。

0298

プリデコード回路610の入力は、メモリコントローラ120の出力(或いは、アドレスデコーダ140の出力)に接続される。プリデコード回路610の出力は、レベルシフタ620及び駆動回路630の入力に接続される。具体的には、プリデコード回路610には、エリア選択信号1、エリア選択信号2などが入力される。プリデコード回路610は、メインデータ線スイッチコントローラ600が選択されている場合に、ハイレベルの信号を出力する。なお、プリデコード回路610は、駆動回路630に対して、SELB_N信号を出力する。

0299

なお、エリア選択信号1及びエリア選択信号2は、上述したアドレス信号(A0−n)のうち、ロウアドレスのデコード結果を示す信号である。

0300

レベルシフタ620の入力は、プリデコード回路610の出力に接続される。レベルシフタ620の出力は、駆動回路630に接続される。具体的には、レベルシフタ620は、プリデコード回路610から入力された信号のレベルを変更するとともに、信号の反転結果をGWLN信号として出力する。

0301

駆動回路630は、メインデータ線スイッチTSLを駆動する回路である。駆動回路630は、駆動電源(以下、GTSL)とグラウンド(以下、VSS)との間において直列に接続された2つのトランジスタを有する。GTSL側のトランジスタのゲートには、レベルシフタ620の出力が接続される。すなわち、GTSL側のトランジスタのゲートは、GWLN信号によって制御される。VSS側のトランジスタのゲートには、プリデコード回路610の出力が接続される。すなわち、VSS側のトランジスタのゲートは、SELB_N信号によって制御される。2つのトランジスタの間の接続点は、メインデータ線スイッチTSLのゲートに接続される。

0302

[変更例3]
以下において、第1実施形態の変更例3について説明する。以下においては、第2実施形態との相違点について主として説明する。

0303

具体的には、変更例3では、パターン1〜パターン5を例に挙げて、データを連続的に読み出すタイミングについて、図21図25を参照しながら説明する。

0304

パターン1〜パターン5の共通構成は、以下に示す通りである。具体的には、不揮発性半導体記憶装置100は、4つのメモリセルエリア(メモリセルエリア#0〜メモリセルエリア#3)と、3つのサブラッチ回路(SUBLAT#1〜SUBLAT#3)と、1つのメインバッファとを有する。また、不揮発性半導体記憶装置100は、1つのSRAMキャッシュ回路或いは2つのSRAMキャッシュ回路を有する。

0305

なお、メモリセルエリア#0〜メモリセルエリア#3は、メインバッファ側から順に並んでいる。SUBLAT#1は、メモリセルエリア#0とメモリセルエリア#1との間に設けられており、メモリセルエリア#1から読み出されたデータをラッチする。SUBLAT#2は、メモリセルエリア#1とメモリセルエリア#2との間に設けられており、メモリセルエリア#2から読み出されたデータを一時的にラッチする。SUBLAT#3は、メモリセルエリア#2とメモリセルエリア#3との間に設けられており、メモリセルエリア#3から読み出されたデータを一時的にラッチする。

0306

なお、変更例3では、SUBLAT#1〜SUBLAT#3の記憶容量が2kBであるケースについて例示する。

0307

図21図25では、メモリセルエリアからデータを読み出す動作については、“Cell READ”で表されている。メインバッファ又はサブラッチ回路からデータを読み出す動作については、“Latch READ”で表されている。SRAMキャッシュ回路からデータを読み出す動作については、“SRAM READ”で表されている。

0308

(パターン1)
以下において、パターン1について、図21を参照しながら説明する。図21に示すように、不揮発性半導体記憶装置100は、2つのSRAMキャッシュ回路を有する。

0309

パターン1では、メモリセルエリア#0に格納されたデータD0がメインバッファに読み出されるときに、メモリセルエリア#1〜メモリセルエリア#3に格納されたデータD1〜データD3が、それぞれ、SUBLAT#1〜SUBLAT#3に読み出される。

0310

具体的には、時刻T1において、メモリセルエリア#0に格納されたデータD0がメインバッファに読み出される。同時に、メモリセルエリア#1〜メモリセルエリア#3に格納されたデータD1〜データD3が、それぞれ、SUBLAT#1〜SUBLAT#3に読み出される。

0311

時刻T2において、メインバッファに一時的に格納されたデータD0がSRAMキャッシュ回路(A)に読み出される。

0312

時刻T3において、SRAMキャッシュ回路(A)に一時的に格納されたデータD0が出力ピン(DQ)から出力される。同時に、SUBLAT#1にラッチされたデータD1がSRAMキャッシュ回路(B)に読み出される。

0313

なお、時刻T4〜時刻T6において、同様の動作が繰り返される。

0314

(パターン2)
以下において、パターン2について、図22を参照しながら説明する。図22に示すように、不揮発性半導体記憶装置100は、2つのSRAMキャッシュ回路を有する。

0315

パターン2では、メインバッファ或いはサブラッチ回路からSRAMキャッシュ回路にデータが読み出されるときに、メモリセルエリアに格納されたデータがサブラッチ回路に読み出される。

0316

具体的には、時刻T1において、メモリセルエリア#0に格納されたデータD0がメインバッファに読み出される。

0317

時刻T2において、メインバッファに一時的に格納されたデータD0がSRAMキャッシュ回路(A)に読み出される。同時に、メモリセルエリア#1に格納されたデータD1がSUBLAT#3に読み出される。

0318

時刻T3において、SRAMキャッシュ回路(A)に一時的に格納されたデータD0が出力ピン(DQ)から出力される。同時に、SUBLAT#1にラッチされたデータD1がSRAMキャッシュ回路(B)に読み出される。また、メモリセルエリア#2に格納されたデータD2がSUBLAT#2に読み出される。

0319

なお、時刻T4〜時刻T6において、同様の動作が繰り返される。

0320

(パターン3)
以下において、パターン3について、図23を参照しながら説明する。図23に示すように、不揮発性半導体記憶装置100は、2つのSRAMキャッシュ回路を有する。

0321

パターン3では、SRAMキャッシュ回路に格納されたデータが出力ピン(DQ)から出力されるときに、メモリセルエリアに格納されたデータがサブラッチ回路に読み出される。

0322

具体的には、時刻T1において、メモリセルエリア#0に格納されたデータD0がメインバッファに読み出される。

0323

時刻T2において、メインバッファに一時的に格納されたデータD0がSRAMキャッシュ回路(A)に読み出される。

0324

時刻T3において、SRAMキャッシュ回路(A)に一時的に格納されたデータD0が出力ピン(DQ)から出力される。同時に、メモリセルエリア#1に格納されたデータD1がSUBLAT#1に読み出される。

0325

なお、時刻T4〜時刻T9において、同様の動作が繰り返される。

0326

(パターン4)
以下において、パターン4について、図24を参照しながら説明する。図24に示すように、不揮発性半導体記憶装置100は、1つのSRAMキャッシュ回路を有する。

0327

パターン4では、パターン3と同様に、SRAMキャッシュ回路に格納されたデータが出力ピン(DQ)から出力されるときに、メモリセルエリアに格納されたデータがサブラッチ回路に読み出される。なお、パターン4はパターン3と同様であるため、パターン4の説明については省略する。

0328

(パターン5)
以下において、パターン5について、図25を参照しながら説明する。図24に示すように、不揮発性半導体記憶装置100は、2つのSRAMキャッシュ回路を有する。但し、1つのSRAMキャッシュ回路の容量は、メインバッファ或いはサブラッチ回路の容量の半分である。

0329

具体的には、時刻T1において、メモリセルエリア#0に格納されたデータD0がメインバッファに読み出される。

0330

時刻T2において、メインバッファに一時的に格納されたデータD0がデータD01及びデータD02に分割される。また、メインバッファに一時的に格納されたデータD01がSRAMキャッシュ回路(A)に読み出される。

0331

時刻T3において、SRAMキャッシュ回路(A)に一時的に格納されたデータD01が出力ピン(DQ)から出力される。同時に、メインバッファに一時的に格納されたデータD02がSRAMキャッシュ回路(B)に読み出される。また、メモリセルエリア#1に格納されたデータD1がSUBLAT#1に読み出される。

0332

時刻T4において、SRAMキャッシュ回路(B)に一時的に格納されたデータD02が出力ピン(DQ)から出力される。同時に、SUBLAT#1に一時的に格納されたデータD1がデータD11及びデータD12に分割される。また、SUBLAT#1に一時的に格納されたデータD11がSRAMキャッシュ回路(A)に読み出される。

0333

なお、時刻T5〜時刻T10において、同様の動作が繰り返される。

0334

[その他の実施形態]
本発明は上述した実施形態によって説明したが、この開示の一部をなす論述及び図面は、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

0335

上述した実施形態では、Post−Load−Presetコマンドによって第2メモリ領域のアドレス情報がアドレスラッチ回路160にラッチされる。或いは、Post−Load−Presetコマンドによって第2メモリ領域のアドレス情報がページバッファ回路190に格納される。しかしながら、実施形態は、これに限定されるものではない。例えば、第2メモリ領域のアドレス情報は、予め配線されたロジックによって特定されてもよい。

0336

100…不揮発性半導体記憶装置、110…コマンドデコーダ、120…メモリコントローラ、130…コマンドジェネレータ、140…アドレスデコーダ、150…センスアンプコントローラ、160…アドレスラッチ回路、170…パンプ&レギュレータ回路、180…判定回路、190…ページバッファ回路、200…SRAMキャッシュ回路、210…データラッチ回路、220…I/Oバッファ、300…メモリセルアレイ、310…メモリプレーン、320…メモリセルエリア、330…ロウデコーダ、340…サブラット領域、350…メインバッファ、360…入出力パッド、400…ビット線スイッチコントローラ、410…AND回路、420…OR回路、430…インバータ、440…レベルシフタ、450〜480…駆動回路、500…サブラッチ回路コントローラ、510…プリデコード回路、520…レベルシフタ、530…制御信号生成回路
540…駆動回路、550…駆動回路、600…メインデータ線スイッチコントローラ、610…プリデコード回路、620…レベルシフタ、630…駆動回路

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