図面 (/)

この項目の情報は公開日時点(2014年5月1日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

オン抵抗値が改善された半導体デバイスを提供する。

解決手段

半導体デバイスは、ソースと、ドレインと、ソースとドレインとの間に電流を選択的に流せるように構成されたゲートとを含む。また、この半導体デバイスは、ソースとドレインとの間にドリフトゾーンを含み、ドリフトゾーンには第1のフィールドプレートが隣接している。この半導体デバイスは、第1のフィールドプレートを、ドリフトゾーンに隣接する誘電層界面付近の誘電層内の電荷およびドリフトゾーンから電気的に分離する誘電層を含む。

概要

背景

一般的な高電圧パワー金属酸化膜半導体電界効果トランジスタMOSFET)のオン抵抗値は、電圧維持ドリフトゾーン抵抗値によって決まる。ドリフトゾーンの耐圧特性は一般に、その厚さとドープ量によって決まる。耐圧を高めるには、一般にドリフトゾーンのドープ量を落とし、層の厚さを増す。このため、一般的なトランジスタのオン抵抗値は、その耐圧特性の関数として必要以上に強く高められている。600Vのトランジスタの場合、たとえば、全オン抵抗値の95%を超えてドリフトゾーンが担っている。よって、パワーMOSFETの性能を改善するには、ドリフト領域の抵抗値を下げなければならない。

これらの理由および他の理由で、本発明に対する需要がある。

概要

オン抵抗値が改善された半導体デバイスを提供する。 半導体デバイスは、ソースと、ドレインと、ソースとドレインとの間に電流を選択的に流せるように構成されたゲートとを含む。また、この半導体デバイスは、ソースとドレインとの間にドリフトゾーンを含み、ドリフトゾーンには第1のフィールドプレートが隣接している。この半導体デバイスは、第1のフィールドプレートを、ドリフトゾーンに隣接する誘電層界面付近の誘電層内の電荷およびドリフトゾーンから電気的に分離する誘電層を含む。

目的

基板103をエッチングし、ドリフトゾーン108およびフィールドストップ領域106を貫通してn+ドープされた基板104まで延在するトレンチ140を提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

ソースと、ドレインと、前記ソースと前記ドレインとの間に電流を選択的に流せるように構成されたゲートと、前記ソースと前記ドレインとの間のドリフトゾーンと、前記ドリフトゾーンに隣接する第1のフィールドプレートと、 前記第1のフィールドプレートを前記ドリフトゾーンから電気的に分離している誘電層と、前記ドリフトゾーンに隣接する前記誘電層の界面付近の前記誘電層内の電荷と、を含む、半導体デバイス

請求項2

前記半導体デバイスが、電荷が正電荷であるnチャネルトランジスタと、電荷が負電荷であるpチャネルトランジスタのうちの1つを含む、請求項1に記載の半導体デバイス。

請求項3

前記誘電層が前記ソース付近で狭くなり、前記ドレイン付近で広くなる、請求項1に記載の半導体デバイス。

請求項4

前記第1のフィールドプレートの下に少なくとも第2のフィールドプレートをさらに含む、請求項1に記載の半導体デバイス。

請求項5

前記第2のフィールドプレートの幅が前記第1のフィールドプレートの幅より狭い、請求項4に記載の半導体デバイス。

請求項6

ソースと、ドレインと、前記ソースと前記ドレインとの間に電流を選択的に流せるように構成されたゲートと、前記ソースと前記ドレインとの間のドリフトゾーンと、前記ドリフトゾーンに隣接する第1のフィールドプレートと、 前記第1のフィールドプレートを前記ドリフトゾーンから電気的に分離している誘電層と、前記誘電層内の正電荷と、を含む、半導体デバイス。

請求項7

前記正電荷が前記誘電層の電子線照射によって得られるものである、請求項6に記載の半導体デバイス。

請求項8

前記正電荷がセシウムによって得られるものである、請求項6に記載の半導体デバイス。

請求項9

前記正電荷が面積電荷密度を少なくとも1012/cm2にする、請求項6に記載の半導体デバイス。

請求項10

ソースと、ドレインと、前記ソースと前記ドレインとの間に電流を選択的に流せるように構成されたゲートと、前記ソースと前記ドレインとの間の前記ドリフトゾーンと、前記ドリフトゾーンの少なくとも一部に延在する誘電層と、 前記ドリフトゾーンに隣接する前記誘電層の第1の界面における前記誘電層内の正電荷と、前記第1の界面に対向する前記誘電層の第2の界面における前記誘電層内の負電荷と、を含む、半導体デバイス。

請求項11

前記誘電層によって前記ドリフトゾーンから電気的に分離された第1のフィールドプレートをさらに含む、請求項10に記載の半導体デバイス。

請求項12

前記誘電層によって前記ドリフトゾーンから電気的に分離された少なくとも第2のフィールドプレートをさらに含み、前記第2のフィールドプレートが前記第1のフィールドプレートの下にある、請求項11に記載の半導体デバイス。

請求項13

前記誘電層の第2の界面が前記第1のフィールドプレートと接触する、請求項11に記載の半導体デバイス。

請求項14

前記正電荷がセシウムによって得られるものであり、前記負電荷がAlによって得られるものである、請求項10に記載の半導体デバイス。

請求項15

ドリフトゾーンとドレイン領域とを含むドープされた半導体基板トレンチエッチングし、前記基板上に第1の誘電層を形成し、前記第1の誘電層の上に正電荷を提供し、前記正電荷の上に第2の誘電層を成膜し、前記トレンチにハードマスク材料または伝導性材料を成膜し、前記ハードマスク材料または前記伝導性材料をリセスエッチングして、前記トレンチ内で前記第2の誘電層の一部を露出させ、前記第2の誘電層、前記正電荷、前記第1の誘電層をエッチングして、前記トレンチの側壁を前記ハードマスクまたは前記伝導性材料の上に露出させ、前記ハードマスクまたは前記伝導性材料層ならびに前記トレンチの露出した側壁上に第3の誘電層を形成することを含む、半導体デバイスの製造方法。

請求項16

前記第2の誘電層、前記正電荷、前記第1の誘電層をエッチングすることが、前記第2の誘電層、前記正電荷、前記第1の誘電層をエッチングして前記トレンチの側壁を前記ハードマスクまたは前記伝導性材料の上に露出させ、前記ハードマスクに隣接する前記第2の誘電層から勾配を形成することを含み、当該方法が、前記ハードマスクを除去し、伝導性材料層を少なくとも前記第2の誘電層の上に成膜し、前記伝導性材料層をリセスエッチングして前記トレンチの側壁の一部を露出させ、テーパ付きのフィールドプレートを得ることをさらに含む、請求項15に記載の方法。

請求項17

前記基板にゲートおよびソース領域を形成することをさらに含む、請求項15に記載の方法。

請求項18

前記第1の誘電層よりも前記第2の誘電層のほうがエッチ速度が高くなるように、前記第2の誘電層に損傷を与えることをさらに含む、請求項15に記載の方法。

請求項19

前記第2の誘電層を成膜することが、前記第1の誘電層よりもエッチ速度が高い第2の誘電層を成膜することを含む、請求項15に記載の方法。

請求項20

前記トレンチを前記ドープされた半導体基板にエッチングすることが、前記ドープされた半導体基板のドレイン領域とドリフトゾーンとの間のフィールドストップ領域でトレンチをエッチングすることを含む、請求項15に記載の方法。

請求項21

ドリフトゾーンとドレイン領域とを含むドープされた半導体基板にトレンチをエッチングし、前記基板上に第1の誘電層を形成し、前記第1の誘電層の上に正電荷を提供し、エッチストップ材料層を前記正電荷の上に成膜し、シリコン層を前記エッチストップ材料層の上に成膜し、前記シリコン層の一部を酸化させ、ハードマスク材料を前記トレンチ内に成膜し、前記ハードマスク材料をリセスエッチングして前記酸化されたシリコン層の一部を露出させ、前記酸化されたシリコン層と前記シリコン層の一部とをエッチングして、前記ハードマスクに隣接する前記トレンチの側壁上の前記シリコン層から勾配を形成し、前記ハードマスクを除去し、前記勾配の付いたシリコン層を酸化させ、伝導性材料層を前記酸化された勾配付きのシリコン層の上に成膜し、前記伝導性材料層をリセスエッチングして前記トレンチの側壁の一部を露出させ、テーパ付きのフィールドプレートを得て、第3の誘電層を前記伝導性材料層および前記トレンチの露出した側壁の上に形成することを含む、半導体デバイスの製造方法。

請求項22

前記酸化されたシリコン層および前記シリコン層の一部をエッチングして前記シリコン層から勾配を形成することが、等方性酸化物エッチを用いてエッチングすることを含む、請求項21に記載の方法。

請求項23

前記第1の誘電層を前記基板上に形成することが、前記基板を熱的に酸化させることを含む、請求項21に記載の方法。

請求項24

ゲートおよびソース領域を前記基板に形成することをさらに含む、請求項21に記載の方法。

請求項25

前記トレンチを前記ドープされた半導体基板にエッチングすることが、前記ドープされた半導体基板のドレイン領域とドリフトゾーンとの間のフィールドストップ領域にトレンチをエッチングすることを含む、請求項21に記載の方法。

請求項26

前記正電荷を提供することが、陽性材料を前記第1の誘電層の上に成膜することを含む、請求項21に記載の方法。

背景技術

0001

一般的な高電圧パワー金属酸化膜半導体電界効果トランジスタMOSFET)のオン抵抗値は、電圧維持ドリフトゾーン抵抗値によって決まる。ドリフトゾーンの耐圧特性は一般に、その厚さとドープ量によって決まる。耐圧を高めるには、一般にドリフトゾーンのドープ量を落とし、層の厚さを増す。このため、一般的なトランジスタのオン抵抗値は、その耐圧特性の関数として必要以上に強く高められている。600Vのトランジスタの場合、たとえば、全オン抵抗値の95%を超えてドリフトゾーンが担っている。よって、パワーMOSFETの性能を改善するには、ドリフト領域の抵抗値を下げなければならない。

0002

これらの理由および他の理由で、本発明に対する需要がある。

課題を解決するための手段

0003

一実施形態は、半導体デバイスを提供するものである。この半導体デバイスは、ソースと、ドレインと、ソースとドレインとの間に電流を選択的に流せるように構成されたゲートとを含む。また、この半導体デバイスは、ソースとドレインとの間にドリフトゾーンを含み、ドリフトゾーンには第1のフィールドプレートが隣接している。この半導体デバイスは、第1のフィールドプレートを、ドリフトゾーンに隣接する誘電層の界面に近い誘電層内の電荷およびドリフトゾーンから電気的に分離する誘電層を含む。

0004

添付の図面は、実施形態についての理解をさらに深められるよう含まれているものであり、本明細書に組み込まれてその一部をなす。図面は、実施形態を示し、説明部分と併せて実施形態の原理を説明するものである。他の実施形態および実施形態の意図した多くの利点については、以下の詳細な説明を参照して一層よく理解できるため、容易に明らかになろう。図面に描かれた要素はかならずしも相対的な縮尺で示されているわけではない。同様の参照符号は対応する類似の部品を示す。

図面の簡単な説明

0005

パワー金属酸化膜半導体電界効果トランジスタ(MOSFET)の一実施形態の断面図を示す。
パワーMOSFETの別の実施形態の断面図を示す。
ドレインおよびトレンチを含む基板の一実施形態の断面図を示す。
ドレイン、基板、第1の誘電材料層正電荷の一実施形態の断面図を示す。
ドレイン、基板、第1の誘電材料層、正電荷、第2の誘電材料層の一実施形態の断面図を示す。
ドレイン、基板、第1の誘電材料層、正電荷、第2の誘電材料層、ハードマスク材料層の一実施形態の断面図を示す。
第2の誘電材料層の一部、正電荷の一部、第1の誘電材料層の一部をエッチングした後のドレイン、基板、誘電材料層、正電荷、ハードマスク材料層の一実施形態の断面図を示す。
ドレイン、基板、誘電材料層、正電荷、フィールドプレートの一実施形態の断面図を示す。
ドレイン、基板、第1の誘電材料層、正電荷、エッチストップ材料層の一実施形態の断面図を示す。
ドレイン、基板、第1の誘電材料層、正電荷、エッチストップ材料層、シリコン層、第2の誘電材料層の一実施形態の断面図を示す。
ドレイン、基板、第1の誘電材料層、正電荷、エッチストップ材料層、シリコン層、第2の誘電材料層、ハードマスク材料層の一実施形態の断面図を示す。
第2の誘電材料層とシリコン層の一部分とをエッチングした後のドレイン、基板、第1の誘電材料層、正電荷、エッチストップ材料層、シリコン層、ハードマスク材料層の一実施形態の断面図を示す。
シリコン層酸化後のドレイン、基板、第1の誘電材料層、正電荷、エッチストップ材料層、第3の誘電材料層の一実施形態の断面図を示す。
ドレイン、基板、誘電材料層、正電荷、フィールドプレートの一実施形態の断面図を示す。
パワーMOSFETの別の実施形態の断面図を示す。
パワーMOSFETの別の実施形態の断面図を示す。
パワーMOSFETの別の実施形態の断面図を示す。
パワーMOSFETの別の実施形態の断面図を示す。
パワーMOSFETの別の実施形態の断面図を示す。
パワーMOSFETの別の実施形態の断面図を示す。
パワーMOSFETの別の実施形態の断面図を示す。

実施例

0006

以下の詳細な説明では、本明細書の一部をなす添付の図面を参照する。同図には、本発明を実施できる例示として特定の実施形態を示してある。これに関して、「頂部」「底部」「前」「後」「前縁」「後縁」などの方向を示す表現は、説明の対象となる図の向きを基準に用いられる。実施形態の構成要素は多数の異なる向きで位置決め可能であるため、方向を示す表現は例示目的で用いられているものであり、何ら限定するものではない。本発明の範囲を逸脱することなく他の実施形態を利用してもよく、構造的または論理的な変更をほどこしてもよい旨は理解できよう。したがって、以下の詳細な説明は限定的な意味で解釈されることがなく、本発明の範囲は添付の特許請求の範囲によって規定される。

0007

本明細書に記載のさまざまな例示的実施形態の特徴を互いに組み合わせてもよい(そうでない旨を特に明記した場合を除く)旨は、理解できよう。

0008

以下の実施形態は、nチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET)を例に図示して説明するものであるが、これらの実施形態はドーピングおよび電荷が逆のpチャネルMOSFETにも適用可能である。

0009

図1は、パワーMOSFET100aの一実施形態の断面図を示す。パワーMOSFET100aは、ドレイン102と、ドープされた基板104と、フィールドストップ領域106と、ドリフトゾーン108と、正電荷110と、誘電材料112と、フィールドプレート114と、チャネルまたは本体領域116と、ゲート118と、本体コンタクト領域120と、ソース領域122と、誘電材料126およびオプショナル124と、ソースコンタクト128と、ゲートコンタクト130とを含む。一実施形態では、正電荷110がドリフトゾーン108での垂直方向蓄積チャネルとなり、そのキャリア密度は約1011/cm2を上回る。垂直方向の蓄積チャネルは、正電荷110を含まない一般的なパワーMOSFETよりもオン抵抗値を小さくする。

0010

一実施形態では、ドレイン102は、Cu、Al、Wまたは別の好適な伝導性材料を含む。ドレイン102の頂部はドープされた基板104の底部と接触している。一実施形態では、ドープされた基板104が、n+ドープされたSiまたは別の好適な半導体材料を含む。ドープされた基板104の頂部の第1の部分がフィールドストップ層106の底部と接触する。一実施形態では、フィールドストップ層106を使用せず、ドープされた基板104の頂部の第1の部分がドリフトゾーン108の底部と接触する。ドープされた基板104の頂部の第2の部分は、誘電材料112の底部と接触してもよい。

0011

一実施形態では、誘電材料112は、SiO2または別の好適な誘電材料を含む。誘電材料112内には、好ましくはドリフトゾーン108、フィールドストップ領域106、ドープされた基板104と隣接する誘電材料112の外面または界面付近に、正電荷110が存在する。一実施形態では、正電荷110が、Csまたは別の好適な陽性材料によって得られる。誘電材料112は、フィールドプレート114の頂部、底部、側壁と接触し、フィールドプレート114をドリフトゾーン108およびゲート118から電気的に分離する。一実施形態では、フィールドプレート114が、ポリシリコンまたは別の好適な伝導性材料を含む。

0012

ドリフトゾーン108は、誘電材料112を横方向に囲む。一実施形態では、ドリフトゾーン108が、nドープされたSiを含む。ドリフトゾーン108の頂部は、チャネル領域116の底部と接触する。一実施形態では、チャネル領域116がp+ドープされたSiを含む。チャネル領域116の頂部は、本体コンタクト領域120およびソース領域122の底部と接触する。一実施形態では、本体コンタクト領域120がp+ドープされたSiを含む。一実施形態では、ソース領域122はn+ドープされたSiを含む。

0013

誘電材料124は、ソース領域122をゲート118から電気的に分離する。一実施形態では、誘電材料124が、SiO2、SiNまたは別の好適な誘電材料を含む。図1に示すような誘電材料126とは異なる誘電材料124は任意であり、誘電材料124と126が同一で区別できないものであってもよい。本体コンタクト領域120の頂部とソース領域122が、ソースコンタクト128の底部と接触する。一実施形態では、ソースコンタクト128が、Cu、Al、Wまたは別の好適なコンタクト材料を含む。ソースコンタクト128は、ソース信号経路132によって互いに電気的に連結されている。一実施形態では、フィールドプレート114がソース信号経路132と電気的に連結されている。

0014

一実施形態では、ゲート118がポリシリコンまたは別の好適な伝導性材料を含む。ゲート118の頂部は、ゲートコンタクト130の底部と接触する。一実施形態では、ゲートコンタクト130が、Cu、Al、Wまたは別の好適な伝導性材料を含む。誘電材料126は、ソースコンタクト128およびゲートコンタクト130を横方向に囲む。一実施形態では、誘電材料126が、SiO2、SiNまたは別の好適な誘電材料を含む。

0015

一実施形態では、Csまたは別の好適な陽性材料を誘電層上で成膜し、誘電材料112内に正電荷110を得る。別の実施形態では、Csまたは別の好適な陽性材料を誘電材料112に埋め込んで、正電荷110を得る。正電荷110は、好ましくは誘電材料112とドリフトゾーン108との間の界面付近であるが、ドリフトゾーン108を通る蓄積チャネルでのキャリア移動度の低下を防ぐために好ましくは界面ではない部分で提供される。正電荷110とドリフトゾーン108との間の距離は、好ましくは一般的な運動エネルギーを持つキャリアが、正電荷110の中和ができないようにトンネルする確率が低くなるよう選択される。一実施形態では、正電荷110は、ドリフトゾーン108に隣接して存在し、チャネル領域116には影響しない。このため、正電荷110によって表面の電荷密度が増すと、パワーMOSFET100aのオン抵抗値が小さくなる。別の実施形態では、pチャネルMOSFETの場合、正電荷が負電荷に置き換えられる。

0016

誘電材料112がSiO2である一実施形態では、誘電材料112の電圧(U)が10V、誘電材料112の厚さ(dOxide)が80nmの場合における蓄積チャネルの電荷(Q)は、以下の式で与えられる。




式中、
e0は素電荷であり、
Cは誘電材料112の容量であり、
εOxideはSiO2の誘電率であり、
ε0は真空の誘電率である。

0017

ブロッキング状態では、フィールドプレート114が正電荷110を補償する。一実施形態では、ソース電位をフィールドプレート114に印加し、誘電材料112の厚さは安定性を保つのに十分である。一実施形態では、最大許容電界強度が約2MV/cm、耐圧特性が約200Vで、誘電材料112の厚さが少なくとも約1μm(少なくともドープされた基板104の付近)である。したがって、一実施形態では、正電荷110によって得られる電荷密度3・1012/cm2の場合、Uは以下のようにして求められる。

0018

オン状態での動作時、ゲート118は、チャネル領域116、ドリフトゾーン108、フィールドストップ領域106ならびに、ソースコンタクト128とドレイン102との間のドープされた基板102に電流を流すよう選択される。オン状態では、正電荷110がドリフトゾーン108に垂直方向の蓄積領域を生成し、これによって一般的なパワーMOSFETよりもオン抵抗値が小さくなる。オフ状態では、フィールドプレート114が正電荷110を補償し、これによってドーピングおよび/またはドリフト領域での固定正電荷量が同一の一般的なパワーMOSFETよりも耐圧が高くなる。

0019

図2は、パワーMOSFET100bの別の実施形態の断面図を示す。パワーMOSFET100bは、誘電材料112およびフィールドプレート114に代えてパワーMOSFET100bの誘電材料113およびフィールドプレート115を用いること以外は、図1を参照して説明ならびに例示したパワーMOSFET100aと同様である。この実施形態では、ゲート118付近で広くなり、ドレイン102付近で狭くなるようフィールドプレート115にテーパを形成する。誘電材料113は、テーパ付きのフィールドプレート115の底部および側壁と接触し、テーパ付きのフィールドプレート115をドリフトゾーン108およびゲート118から電気的に分離する。誘電材料113は、誘電材料113がゲート118付近で薄く、ドレイン102付近で厚くなるように、厚さを少しずつ増してある。チャネル領域116付近のドリフトゾーン108の電位はドレイン102付近の電位より低いため、誘電材料113の厚さをドレイン102に向かって少しずつ厚くして、パワーMOSFET100bの耐圧特性を改善している。

0020

別の実施形態では、誘電材料113は、厚さが段階的に移行するのではなく階段状に厚くなる。この場合、フィールドプレート115は、これに伴って幅がテーパ付きのフィールドプレートで段階的に移行するのではなく階段状に狭くなる。パワーMOSFET100bは、図2を参照して説明ならびに例示したパワーMOSFET100aと同様に動作する。

0021

以下の図3図8は、図2を参照して説明ならびに例示したパワーMOSFET100bなどのパワーMOSFETの製造方法の一実施形態を示す。

0022

図3は、トレンチ140を含む、ドレイン102および基板103の一実施形態の断面図である。一実施形態では、基板103が、n+ドープされたSi基板104と、n+ドープされたSi基板104上のフィールドストップ領域106と、フィールドストップ領域106上のドリフトゾーン108とを含む。別の実施形態では、ドリフトゾーン108がn+ドープされた基板104上にある形で、フィールドストップ領域106を除外する。基板103をエッチングし、ドリフトゾーン108およびフィールドストップ領域106を貫通してn+ドープされた基板104まで延在するトレンチ140を提供する。他の実施形態では、トレンチ140はSi基板104まで達せず、フィールドストップ領域106またはドリフトゾーン108で終端する。

0023

図4は、ドレイン102、基板103、第1の誘電材料層113a、正電荷110aの一実施形態の断面図を示す。一実施形態では、基板103の露出面を熱的に酸化させ、酸化物または第1の誘電材料層113aを得る。別の実施形態では、SiO2または別の好適な誘電材料などの誘電材料を基板103の露出した部分に成膜し、第1の誘電材料層113aを得る。この場合、第1の誘電材料層113aは、化学気相成長法CVD)、高密度プラズマ化学気相成長法(HDP−CVD)、原子層成長法(ALD)、金属有機化学気相成長法MOCVD)、プラズマ気相成長法PVD)、ジェット蒸気成長法(JVD)または他の好適な成膜技術を用いて成膜される。

0024

一実施形態では、Csまたは別の好適な陽性材料を第1の誘電材料層113a上に成膜し、正電荷110aを得る。陽性材料は、CVD、HDP−CVD、ALD、MOCVD、PVD、JVDまたは他の好適な成膜技術を用いて成膜される。別の実施形態では、陽性材料を第1の誘電材料層113aに埋め込んで、正電荷110aを得る。別の実施形態では、SiO2第1の誘電材料層113aを硝酸化して正電荷110aを得る。電荷密度は、正電荷110aの表面濃度に応じて調節可能なものである。

0025

図5は、ドレイン102、基板103、第1の誘電材料層113a、正電荷110a、第2の誘電材料層113bの一実施形態の断面図を示す。一実施形態では、第1の誘電材料層113aよりもエッチ速度の高い誘電材料を正電荷110aおよび第1の誘電材料層113aの上に成膜し、第2の誘電材料層113bを得る。第2の誘電材料層113bは、CVD、HDP−CVD、ALD、MOCVD、PVD、JVDまたは他の好適な成膜技術を用いて成膜される。

0026

別の実施形態では、第1の誘電材料層113aと同一の誘電材料を正電荷110aおよび第1の誘電材料層113a上に成膜し、誘電材料層を得る。次に、誘電材料層に重イオンインプラントするか、別の好適な技術でこの誘電材料層に損傷を与え、第2の誘電材料層113bを得る。別の実施形態では、第2の誘電材料層113bが2つ以上の誘電層からなり、上層のほうが誘電材料層113aや誘電材料層113bの下側部分よりもエッチ速度が高い。第2の誘電材料層113bの表面に損傷を与えるか、エッチ速度がさらに高い材料を加えることで、第2の誘電材料層113bの表面が第1の誘電材料層113aよりもエッチ速度の高いものとなる。

0027

図6は、ドレイン102、基板103、第1の誘電材料層113a、正電荷110a、第2の誘電材料層113b、ハードマスク材料層142の一実施形態の断面図を示す。Cまたは別の好適なハードマスク材料などのハードマスク材料を第2の誘電材料層113b上に成膜する。ハードマスク材料は、CVD、HDP−CVD、ALD、MOCVD、PVD、JVDまたは他の好適な成膜技術を用いて成膜される。次に、ハードマスク材料をリセスエッチングして、トレンチ140内で第2の誘電材料層113bの側壁の一部を露出させ、ハードマスク材料層142を得る。

0028

図7は、第2の誘電材料層113bの一部、正電荷110aの一部、第1の誘電材料層113aの一部をエッチングした後のドレイン102、基板103、誘電材料層113c、正電荷110、ハードマスク材料層142の一実施形態の断面図を示す。第2の誘電材料層113b、正電荷110a、第1の誘電材料層113aは、好ましくは等方性ウェットエッチを用いてエッチングされる。エッチングプロセスの間、ハードマスク材料層142上の第2の誘電材料層113bの一部、正電荷110aの一部、第1の誘電材料層113aの一部を除去し、トレンチ140のドリフトゾーン108の側壁の一部を露出させる。ハードマスク材料層142に隣接した誘電材料の残りの部分は誘電層113cを提供するが、その厚さがエッチングによってトレンチ140の底部に向かって次第に増している。表面の損傷または厚さおよび/または誘電層113bの上側部分の材料を調節することで、最終的な誘電層113cのテーパを調節可能である。別の実施形態では、上述したようなテーパ付きの誘電材料113なしで、誘電材料113の等方性エッチングを実施せず、ハードマスク材料142は、図1に示すようなMOSFETが得られる後者のフィールドプレート材料およびフィールドプレート115と同じであってもよい。

0029

図8は、ドレイン102、基板103、誘電材料層113、正電荷110、フィールドプレート115の一実施形態の断面図を示す。ハードマスク材料層142を除去する。一実施形態では、SiO2または別の好適な誘電材料などの誘電材料を、基板103および誘電材料層113cの露出した部分に成膜し、誘電材料層を得る。誘電材料層は、CVD、HDP−CVD、ALD、MOCVD、PVD、JVDまたは他の好適な成膜技術を用いて成膜される。別の実施形態では、この誘電材料層を除外する。

0030

次に、ポリシリコンまたは別の好適な伝導性材料などのフィールドプレート材料を、誘電材料層または基板103および誘電材料層113cの露出した部分の上に成膜する。フィールドプレート材料は、CVD、HDP−CVD、ALD、MOCVD、PVD、JVDまたは他の好適な成膜技術を用いて成膜される。フィールドプレート材料をリセスエッチングし、トレンチ140内で基板103の側壁の一部を露出させ、テーパ付きのフィールドプレート115を得る。次に、フィールドプレート115および基板103の露出した部分の上に誘電材料を成膜または形成し、誘電材料層113を得る。別のプロセスを実施して、図1および2を参照して上述および例示したようなチャネル領域116、ゲート118、本体コンタクト領域120、ソース領域120、ソースコンタクト128、ゲートコンタクト130、誘電材料124および126を得る。

0031

以下の図9図14は、図2を参照して説明ならびに例示したパワーMOSFET100bなどのパワーMOSFETの製造方法の別の実施形態を示す。始めに、図3および図4を参照して説明および例示したプロセスを実施する。

0032

図9は、ドレイン102、基板103、第1の誘電材料層113a、正電荷110a、エッチストップ材料層150の一実施形態の断面図を示す。Si3N4または別の好適なエッチストップ材料などのエッチストップ材料を第1の誘電材料層113aおよび正電荷110aの上に成膜し、エッチストップ材料層150を得る。エッチストップ材料層150は、CVD、HDP−CVD、ALD、MOCVD、PVD、JVDまたは他の好適な成膜技術を用いて成膜される。

0033

図10は、ドレイン102、基板103、第1の誘電材料層113a、正電荷110a、エッチストップ材料層150、シリコン層152a、第2の誘電材料層154aの一実施形態の断面図を示す。ポリシリコンまたは非晶質シリコンをエッチストップ材料層150の上に成膜し、シリコン層152aを得る。シリコン層152aは、CVD、HDP−CVD、ALD、MOCVD、PVD、JVDまたは他の好適な成膜技術を用いて成膜される。一実施形態では、シリコン層152aの一部を熱的に酸化させ、第2の誘電材料層154aを得る。別の実施形態では、SiO2または別の好適な誘電材料などの誘電材料をシリコン層152aの上に成膜し、第2の誘電材料層154aを得る。

0034

図11は、ドレイン102、基板103、第1の誘電材料層113a、正電荷110a、エッチストップ材料層150、シリコン層152a、第2の誘電材料層154b、ハードマスク材料層156の一実施形態の断面図を示す。Cまたは別の好適なハードマスク材料などのハードマスク材料を、第2の誘電材料層154aの上に成膜する。ハードマスク材料は、CVD、HDP−CVD、ALD、MOCVD、PVD、JVDまたは他の好適な成膜技術を用いて成膜される。次に、ハードマスク材料をリセスエッチングし、トレンチ140内でハードマスク材料層156を得る。第2の誘電材料層154aをエッチングし、トレンチ140の外にシリコン152aの一部を露出させ、第2の誘電材料層154bを得る。

0035

図12は、第2の誘電材料層154bおよびシリコン層152aの一部をエッチングした後のドレイン102、基板103、第1の誘電材料層113a、正電荷110a、エッチストップ材料層150、シリコン層152b、ハードマスク材料層156の一実施形態の断面図を示す。第2の誘電材料層154bをエッチングする。エッチングプロセスの間、シリコン層152bが得られるようにシリコン層152aの一部もエッチングする。シリコン層152bは、トレンチ140の底部に向かって厚くなる。

0036

図13は、シリコン層152bを酸化させた後のドレイン102、基板103、第1の誘電材料層113a、正電荷110a、エッチストップ材料層150、第3の誘電材料層152cの一実施形態の断面図を示す。ハードマスク材料層156を除去する。次に、シリコン層152bを熱的に酸化させ、酸化物すなわち第3の誘電材料層152cを得る。

0037

図14は、ドレイン102、基板103、誘電材料層113、正電荷110、フィールドプレート115の一実施形態の断面図を示す。ポリシリコンまたは別の好適な伝導性材料などのフィールドプレート材料を第3の誘電材料層152cの上に成膜する。フィールドプレート材料は、CVD、HDP−CVD、ALD、MOCVD、PVD、JVDまたは他の好適な成膜技術を用いて成膜される。フィールドプレート材料をリセスエッチングし、トレンチ140内で基板103の側壁の一部を露出させ、テーパ付きのフィールドプレート115を得る。

0038

フィールドプレート115上にある第3の誘電材料層152cの一部、正電荷110aの一部、第1の誘電材料層113aの一部も除去する。次に、誘電材料をフィールドプレート115および基板103の露出した部分の上に成膜または形成し、誘電材料層113を得る。別のプロセスを実施して、図1および2を参照して上述および例示したようなチャネル領域116、ゲート118、本体コンタクト領域120、ソース領域120、ソースコンタクト128、ゲートコンタクト130、誘電材料124および126を得る。

0039

図15は、パワーMOSFET100cの別の実施形態の断面図を示す。パワーMOSFET100cは、パワーMOSFET100cの誘電材料113およびフィールドプレート115が誘電材料160およびフィールドプレート162a〜162dに置き換えられたこと以外は、図2を参照して説明ならびに例示したパワーMOSFET100bと同様である。他の実施形態では、他の好適な数のフィールドプレートを用いる。フィールドプレート162a〜162dは、好ましくは幅がフィールドプレート162aからフィールドプレート162dへと狭くなる。

0040

一実施形態では、ソース電位などの一定の電位をそれぞれのフィールドプレート162a〜162dに印加する。別の実施形態では、異なる電位をそれぞれのフィールドプレート162a〜162dに印加する。別の実施形態では、それぞれのフィールドプレート162a〜162dがフロートしている。フィールドプレート162a〜162dは、互いに容量的に連結されていてもよいし、抵抗的に連結されていてもよい。純粋に容量的に連結されたフィールドプレート162a〜162dの場合、フィールドプレート間の誘電材料160は誘電率が高く、漏れ電流が大きくなる可能性がある。純粋に抵抗的に連結されたフィールドプレート162a〜162dの場合、分圧器によって個々のフィールドプレートそれぞれに印加される電位によって漏れ電流の低い状態が保証されるが、スイッチング時間が長くなることがある。したがって、容量結合抵抗結合の組み合わせを用いて高速スイッチング時間と高いインピーダンス分圧器を提供することが可能である。これは、漏れ電流のバランスつながり、ブロッキング状態での安定した電位条件にもつながるものである。

0041

図16は、パワーMOSFET100dの別の実施形態の断面図を示す。パワーMOSFET100dは、パワーMOSFET100dが負電荷170を含むこと以外は、図1を参照して説明ならびに例示したパワーMOSFET100aと同様である。Alまたは別の好適な電気陰性材料によって得られる負電荷は、フィールドプレート114に隣接する誘電材料112の内面または界面付近で誘電材料112内に存在する。負電荷170は、オフ状態で正電荷110を補償する。一実施形態では、誘電層112の上に薄いAl2O3層を成膜して負電荷170を得る。Al2O3層は、ALDまたは別の好適な成膜技術で成膜される。薄いAl2O3層の上に、薄い成膜Si材料堆積または熱的酸化によって、別の薄いSiO2層を形成する。薄いAl2O3層からの少量のAlを用いてSiO2をドーピングすると、酸化物の負電荷が生じる。一実施形態では、フィールドプレート114を除外し、SiO2または別の好適な誘電材料などの誘電材料に置き換える。

0042

図17は、パワーMOSFET100eの別の実施形態の断面図を示す。パワーMOSFET100eは、パワーMOSFET100eが負電荷174および正電荷176を含む誘電材料層172を含み、フィールドプレート114を除外したこと以外は、図16を参照して説明ならびに例示したパワーMOSFET100dと同様である。正電荷176は、Csまたは別の好適な陽性材料によって得られる。正電荷176は、ドリフトゾーン108に隣接する誘電材料層172の表面または界面付近で誘電材料層172内に存在する。

0043

負電荷174は、Alまたは別の好適な電気陰性材料によって得られる。負電荷174は、正電荷176と対向する誘電材料層172の表面または界面付近で誘電材料172内に存在する。オン状態では、正電荷176はドリフトゾーン108に垂直方向の蓄積領域を提供し、これによってパワーMOSFET100eのオン抵抗値が小さくなる。オフ状態では、負電荷174が正電荷176を補償し、パワーMOSFET100eの耐圧特性が改善される。

0044

図18は、パワーMOSFET100fの別の実施形態の断面図を示す。パワーMOSFET100fは、パワーMOSFET100fがフィールドプレート178および182と誘電材料180とを含むこと以外は、図17を参照して説明ならびに例示したパワーMOSFET100eと同様である。他の実施形態では、他の好適な数のフィールドプレートを用いる。フィールドプレート178は、誘電材料180によってフィールドプレート182から電気的に分離されている。フィールドプレート178の頂部はソースコンタクト128と接触し、フィールドプレート178の側壁は誘電材料層172と接触する。フィールドプレート182の側壁は誘電材料層172と接触する。一実施形態では、フィールドプレート182にドレイン電位を印加する。フィールドプレート178および182は、ブロッキング状態で正電荷176をさらに補償する。

0045

図19は、パワーMOSFET200aの別の実施形態の断面図を示す。パワーMOSFET200aは、ドレイン202、ドープされた基板204、ドリフトゾーン206、誘電材料208、フィールドプレート210、ゲート212、チャネルまたは本体領域214、ソース領域216、ソースコンタクト218を含む。一実施形態では、誘電材料208は、内部に分布した正電荷を含み、オン状態でドリフトゾーン206に垂直方向の蓄積チャネルを提供している。垂直方向の蓄積チャネルは、正電荷を含まない一般的なパワーMOSFETよりもオン抵抗値を小さくする。

0046

一実施形態では、ドレイン202は、Cu、Al、Wまたは別の好適な伝導性材料を含む。ドレイン202の頂部はドープされた基板204の底部と接触する。一実施形態では、ドープされた基板204が、n+ドープされたSiまたは別の好適な半導体材料を含む。ドープされた基板204の頂部はドリフトゾーン206の底部と接触する。ドリフトゾーン206は、誘電材料208の底部および側壁と接触する。一実施形態では、誘電材料208は正に荷電し、Al2O3、SiNまたは別の好適な正に荷電した誘電材料を含む。誘電材料208は、フィールドプレート210の頂部、底部、側壁と接触し、フィールドプレート210をドリフトゾーン206およびゲート212から電気的に分離する。一実施形態では、フィールドプレート210は、ポリシリコンまたは別の好適な伝導性材料を含む。

0047

一実施形態では、ドリフトゾーン206は、nドープされたSiを含む。ドリフトゾーン206の頂部は、チャネル領域214の底部を含む。一実施形態では、チャネル領域214がp+ドープされたSiを含む。別の実施形態では、誘電材料208と隣接したチャネル領域214の一部のpドーピングが、ソースコンタクト218の下にある本体またはチャネル領域の部分と比較して有意に低減される。チャネル領域214の頂部は、ソースコンタクト218およびソース領域216の底部と接触する。一実施形態では、ソース領域216がn+ドープされたSiを含む。一実施形態では、ソースコンタクト218がポリシリコンまたは別の好適な伝導性材料を含む。

0048

一実施形態では、電子線照射を用いて誘電材料208を正に荷電させた後、アニーリングプロセスを実施する。一実施形態では、アニーリングプロセスを約350℃で実施する。別の実施形態では、誘電材料の電子線照射およびアニーリングが不要になるように、誘電材料208は固有に正電荷を含む。

0049

動作時、オン状態では、正に荷電した誘電材料208がドリフトゾーン206に垂直方向の蓄積領域を生成し、これによって一般的なパワーMOSFETよりもオン抵抗値が小さくなる。オフ状態では、フィールドプレート210が正に荷電した誘電材料208を補償し、これによって一般的なパワーMOSFETよりも耐圧が高くなる。

0050

図20は、パワーMOSFET200bの別の実施形態の断面図を示す。パワーMOSFET200bは、パワーMOSFET200bが誘電材料208に代えて誘電材料220および222を含むこと以外は、図19を参照して上記にて説明ならびに例示したパワーMOSFET200aと同様である。この実施形態では、誘電材料222がAl2O3バルク材または別の好適な陽性誘電材料によって得られる正電荷を含む。誘電材料222は、誘電材料220に囲まれており、誘電材料222とフィールドプレート210との間の界面、誘電材料222とドリフトゾーン206との間の界面となる。誘電材料222は、正に荷電していないか、若干正に荷電しているのみ(面積電荷密度1011/cm2未満など)であって、SiO2または別の好適な誘電材料を含む。ドリフトゾーン206と誘電材料との界面に正電荷を持たないことで、ドリフトゾーン206の蓄積領域でのキャリアの移動度が改善される。

0051

図21は、パワーMOSFET240の別の実施形態の断面図を示す。パワーMOSFET240は、基板/ドレイン領域242、ドリフトゾーン244、チャネルまたは本体領域246、ソース領域248、ソースコンタクト250、誘電材料252、ゲート254、誘電材料256、フィールドプレート258a〜258cを含む。一実施形態では、誘電材料256を正に荷電させ、ドリフトゾーン244に垂直方向の蓄積チャネルを得る。垂直方向の蓄積チャネルは、正に荷電した誘電材料を持たない一般的なパワーMOSFETよりもオン抵抗値を小さくする。

0052

一実施形態では、基板/ドレイン領域242が、n+ドープされたSiまたは別の好適な半導体材料を含む。基板/ドレイン領域242の頂部の第1の部分は、ドリフトゾーン244の底部と接触する。基板/ドレイン領域242の頂部の第2の部分は、誘電材料256の底部と接触する。ドリフトゾーン244は、誘電材料256の側壁と接触する。一実施形態では、誘電材料256が、Al2O3、SiNまたは別の好適な陽性誘電材料によって得られる正電荷を含む。誘電材料256は、フィールドプレート258a〜258cの頂部、底部、側壁と接触し、それぞれのフィールドプレートを互いに電気的に分離して、なおかつドリフトゾーン244およびゲート254からも電気的に分離する。一実施形態では、フィールドプレート258a〜258cがポリシリコンまたは別の好適な伝導性材料を含む。

0053

一実施形態では、ドリフトゾーン244が、nドープされたSiを含む。ドリフトゾーン244の頂部は、チャネル領域246の底部と接触する。一実施形態では、チャネル領域246がpドープされたSiを含む。チャネル領域246は、ソース領域248およびソースコンタクト250と接触する。一実施形態では、ソース領域248がn+ドープされたSiを含む。一実施形態では、ソース250がCu、Al、Wまたは別の好適な伝導性材料を含む。

0054

動作時、オン状態では、誘電材料256内の正電荷が、ドリフトゾーン244に垂直方向の蓄積領域を生成し、これによって一般的なパワーMOSFETよりもオン抵抗値が小さくなる。オフ状態では、フィールドプレート258a〜258cが誘電材料256内の正電荷を補償し、これによって一般的なパワーMOSFETよりも耐圧が高くなる。一実施形態では、フィールドプレート258a〜258cに印加される電位と、フィールドプレート258a〜258c間の連結が、図15を参照して先に説明および例示したフィールドプレート162a〜162dと同様である。

0055

以上、本明細書では特定の実施形態について例示ならびに説明してきたが、本発明の範囲を逸脱することなく、図示し説明した特定の実施形態に代えて多岐にわたる別のおよび/または等価な実現例を用いてもよいことは、当業者であれば自明であろう。本出願は、本明細書に開示した特定の実施形態に関する改変例または変更例をすべて包含することを意図したものである。したがって、本発明は特許請求の範囲ならびにその等価物によってのみ限定されるものである。

0056

100aパワーMOSFET
102ドレイン
104 ドープされた基板
106フィールドストップ領域
108ドリフトゾーン
110正電荷
112誘電材料
114フィールドプレート
116チャネルまたは本体領域
118ゲート
120本体コンタクト領域
122ソース領域
124オプショナル
126 誘電材料
128ソースコンタクト
130ゲートコンタクト
132ソース信号経路
140トレンチ
142ハードマスク材料層
150エッチストップ材料層
152aシリコン層
154a 第2の誘電材料層

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ