図面 (/)

技術 半導体装置

出願人 ルネサスエレクトロニクス株式会社
発明者 池谷貴之
出願日 2012年8月24日 (8年6ヶ月経過) 出願番号 2012-185410
公開日 2014年3月13日 (6年11ヶ月経過) 公開番号 2014-045266
状態 未査定
技術分野 直流方式デジタル伝送 デジタル伝送方式における同期
主要キーワード ロウ期間 組み合わせ後 判定頻度 放電開始タイミング 変化期間 比較ブロック マスクROM メタステーブル
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2014年3月13日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

受信信号サンプリングクロック間の位相のずれを少ない処理量で検出する。

解決手段

入力信号サンプリングして得たサンプリング信号S1に対して、測定部110は、サンプリングクロックKの1つのサイクルにおける、サンプリング信号S1のハイレベル期間ロウレベル期間のいずれか片方であるターゲット期間の長さを測定する。パターン判定部120は、上記1つのサイクルにおけるサンプリング信号S1の変化パターンを判定する。位相調整部130は、パターン判定部120により判定した変化パターンが、ハイレベルからロウレベルへ変化したパターンと、ロウレベルからハイレベルへ変化したパターンのいずれか一方であり、かつ、測定部110が測定した長さが、第1の時間閾値以上、または、第1時間の閾値より小さい第2の時間閾値以下であるときに、サンプリングクロックKの位相を調整する。

概要

背景

受信した信号と同期したサンプリングクロックが供給されない通信ステムが知られている。

例えば、SDカード(SD:Secure Digital)の通信システムにおいて、ホスト側は、カード側データ信号を送信する際に、データ信号と同期したサンプリングクロックも送信し、カード側は、受信したデータ信号に対して、受信したサンプリングクロックでサンプリングする。しかし、カード側が、ホスト側にデータ信号を送信する際にサンプリングクロックを送らないため、ホスト側は、データ信号と共にカード側に送信したサンプリングクロックを遅延させて、カード側から受信したデータ信号のサンプリングクロックとして使用する。ホスト側において、該サンプリングクロックと、カード側から受信したデータ信号との間の位相のずれを検出して調整するための処理が必要である。

また、MMC通信システム(MMC:MultiMediaCard)においてもSDカードの通信システムと同様にホスト側において受信信号とサンプリングクロックとの間のずれの検出と調整が必要である。

他に、PCIExpress(PCI:Peripheral Componen Interconnect)、SATA(Serial Advanced Technology Attachment)、Display−Port、UART(Universal Asynchronous Receiver Transmitter)、USB(Universal Serial Bus)などの規格準拠した通信システムにおいても同様である。

受信信号とサンプリングクロック間の位相のずれを検出する手法は、例えば、遅延量の異なるサンプリングクロックで受信信号をサンプリングし、夫々のサンプリングクロックで得たデータ(サンプリング信号)間の差異を比較する技術が知られている(特許文献1、特許文献2)。

概要

受信信号とサンプリングクロック間の位相のずれを少ない処理量で検出する。入力信号をサンプリングして得たサンプリング信号S1に対して、測定部110は、サンプリングクロックKの1つのサイクルにおける、サンプリング信号S1のハイレベル期間ロウレベル期間のいずれか片方であるターゲット期間の長さを測定する。パターン判定部120は、上記1つのサイクルにおけるサンプリング信号S1の変化パターンを判定する。位相調整部130は、パターン判定部120により判定した変化パターンが、ハイレベルからロウレベルへ変化したパターンと、ロウレベルからハイレベルへ変化したパターンのいずれか一方であり、かつ、測定部110が測定した長さが、第1の時間閾値以上、または、第1時間の閾値より小さい第2の時間閾値以下であるときに、サンプリングクロックKの位相を調整する。

目的

半導体装置200は、通信システムの受信側に設けられており、受信した信号をサンプリングしてサンプリング信号S1を得る受信部(図示せず)にサンプリングクロックKを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

サンプリングクロックに同期して入力信号サンプリングを行って得たサンプリング信号に対して、前記サンプリングクロックの1つのサイクルにおける、前記サンプリング信号のハイレベル期間ロウレベル期間のいずれか片方であるターゲット期間の長さを測定する測定部と、前記1つのサイクルにおける前記サンプリング信号の変化パターンを判定するパターン判定部と、前記パターン判定部により判定した前記変化パターンが、ハイレベルからロウレベルへ変化した第1のパターンと、ロウレベルからハイレベルへ変化した第2のパターンのいずれか一方であり、かつ、前記測定部が測定した前記長さが、第1の時間閾値以上、または、前記第1時間の閾値より小さい第2の時間閾値以下であるときに、前記サンプリングクロックの位相を前記入力信号に対して調整する位相調整部と、を備える、半導体装置

請求項2

前記測定部は、前記1つのサイクルの前記ターゲット期間にのみ第1の定電流により電荷蓄積する電荷蓄積部であり、前記位相調整部は、前記電荷蓄積部に蓄積された電荷量を前記ターゲット期間の長さを示しうる指標値として、前記電荷量を、前記第1の時間閾値に対応する第1の電圧閾値と、前記第2の時間閾値に対応する第2の電圧閾値と夫々比較する比較部を備え、前記パターン判定部の判定結果と、前記比較部の比較結果とに基づいて前記サンプリングクロックを調整するか否か、及びいずれの方向に調整するかを判定する、請求項1に記載の半導体装置。

請求項3

前記第1の電圧閾値と前記第2の電圧閾値は、外部から設定可能である、請求項2に記載の半導体装置。

請求項4

前記電荷蓄積部は、前記ターゲット期間をハイレベル期間とし、該ハイレベル期間にのみ電荷を蓄積する第1の電荷蓄積ブロックと、前記ターゲット期間をロウレベル期間とし、該ロウレベル期間にのみ電荷を蓄積する第2の電荷蓄積ブロックとを有し、前記比較部は、前記第1の電荷蓄積ブロックに蓄積された電荷量を、前記第1の電圧閾値と前記第2の電圧閾値と夫々比較し、前記パターン判定部により判定した前記変化パターンが前記第1のパターンであるときにのみ比較結果を出力する第1の比較ブロックと、前記第2の電荷蓄積ブロックに蓄積された電荷量を、前記第1の電圧閾値と前記第2の電圧閾値と夫々比較し、前記パターン判定部により判定した前記変化パターンが前記第2のパターンであるときにのみ比較結果を出力する第2の比較ブロックと、を有し、前記第1の電圧閾値と前記第2の電圧閾値は、前記第1の比較ブロックと前記第2の比較ブロック間で異なるように設定可能である、請求項2に記載の半導体装置。

請求項5

前記位相調整部は、前記第1の電圧閾値と前記第2の電圧閾値のいずれか一方または両方が異なるように設定された前記比較部を複数備え、前記電荷量が、自身に対して設定された前記第1の電圧閾値以上である、または前記第2の電圧閾値以下であるの比較結果を得た各前記比較部のうちの、最も大きい前記第1の電圧閾値が設定された前記比較ブロックの前記第1の電圧閾値が大きいほど、または、最も小さい前記第2の電圧閾値が設定された前記比較ブロックの前記第2の電圧閾値が小さいほど、前記サンプリングクロックの位相の調整量を大きくする、請求項2に記載の半導体装置。

請求項6

前記電荷蓄積部は、キャパシタを備え、前記キャパシタは、初期電圧電源電圧グランド電圧の間となる中間電圧であり、前記1つのサイクルにおける前記ターゲット期間において前記第1の定電流で充電され、前記1つのサイクルにおける前記ターゲット期間以外の期間において第2の定電流で放電し、前記位相調整部は、前記キャパシタに蓄積された電荷量を、前記1つのサイクルにおける前記ターゲット期間と、前記ターゲット期間以外の期間の長さの差分を示す指標値とする、請求項2に記載の半導体装置。

請求項7

前記電荷蓄積部は、前記1つのサイクルの前記ターゲット期間に電荷を蓄積し、次のサイクルにおいて電荷を放出することを繰り返し、前記位相調整部は、前記電荷蓄積部より容量が大きく、複数のサイクルに亘り、前記パターン判定部により判定した前記変化パターンが前記第1のパターンであるときにのみ前記電荷蓄積部に蓄積された電荷を蓄積するA電荷蓄積部と、前記電荷蓄積部より容量が大きく、複数のサイクルに亘り、前記パターン判定部により判定した前記変化パターンが前記第2のパターンであるときにのみ前記電荷蓄積部に蓄積された電荷を蓄積するB電荷蓄積部をさらに備え、前記位相調整部における前記比較部は、前記パターン判定部により判定した前記変化パターンが前記第1のパターンであるときにのみ動作し、前記A電荷蓄積部に蓄積された電荷量について比較を行うA比較ブロックと、前記パターン判定部により判定した前記変化パターンが前記第2のパターンであるときにのみ動作し、前記B電荷蓄積部に蓄積された電荷量について比較を行うB比較ブロックと、を備える、請求項2に記載の半導体装置。

請求項8

前記パターン判定部は、メタステーブルフィルタリングするための回路が設けられている、請求項2に記載の半導体装置。

請求項9

前記サンプリングクロックの連続する3つのサイクル毎に、1つ目のサイクルにおいて第1の制御信号オンし、2つ目のサイクルにおいて第2の制御信号をオンし、3つ目のサイクルにおいて第3の制御信号をオンするタイミング生成部をさらに備え、前記電荷蓄積部は、前記第1の制御信号がオンしているサイクルにおいて電荷を放出し、前記第2の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、前記位相調整部における前記比較部は、前記第3の制御信号がオンしているサイクルにおいて比較結果を出力する、請求項2に記載の半導体装置。

請求項10

前記サンプリングクロックの連続する2つのサイクル毎に、1つ目のサイクルにおいて第1の制御信号をオンし、2つ目のサイクルにおいて第2の制御信号をオンするタイミング生成部をさらに備え、前記電荷蓄積部は、2つ設けられており、1つ目の前記電荷蓄積部は、前記第1の制御信号がオンしているサイクルにおいて電荷を放出し、前記第2の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、2つ目の前記電荷蓄積部は、前記第2の制御信号がオンしているサイクルにおいて電荷を放出し、前記第1の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、前記位相調整部における前記比較部は、1つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第2の制御信号がオンしているサイクルにおいて比較結果を出力する第1の比較ブロックと、2つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第1の制御信号がオンしているサイクルにおいて比較結果を出力する第2の比較ブロックと、を有する請求項2に記載の半導体装置。

請求項11

1つ目の前記電荷蓄積部は、前記第1の制御信号がオンしているサイクルの後半において電荷を放出し、2つ目の前記電荷蓄積部は、前記第2の制御信号がオンしているサイクルの後半において電荷を放出する、請求項10に記載の半導体装置。

請求項12

前記サンプリングクロックの連続する3つのサイクル毎に、1つ目のサイクルにおいて第1の制御信号をオンし、2つ目のサイクルにおいて第2の制御信号をオンし、3つ目のサイクルにおいて第3の制御信号をオンするタイミング生成部をさらに備え、前記電荷蓄積部は、3つ設けられており、1つ目の前記電荷蓄積部は、前記第1の制御信号がオンしているサイクルにおいて電荷を放出し、前記第2の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、2つ目の前記電荷蓄積部は、前記第2の制御信号がオンしているサイクルにおいて電荷を放出し、前記第3の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、3つ目の前記電荷蓄積部は、前記第3の制御信号がオンしているサイクルにおいて電荷を放出し、前記第1の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、前記位相調整部における前記比較部は、1つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第3の制御信号がオンしているサイクルにおいて比較結果を出力する第1の比較ブロックと、2つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第1の制御信号がオンしているサイクルにおいて比較結果を出力する第2の比較ブロックと、3つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第2の制御信号がオンしているサイクルにおいて比較結果を出力する第3の比較ブロックと、を有する、請求項2に記載の半導体装置。

請求項13

前記サンプリングクロックの連続する4つのサイクル毎に、1つ目のサイクルにおいて第1の制御信号をオンし、2つ目のサイクルにおいて第2の制御信号をオンし、3つ目のサイクルにおいて第3の制御信号をオンし、4つ目のサイクルにおいて第4の制御信号をオンするタイミング生成部をさらに備え、前記電荷蓄積部は、4つ設けられており、1つ目の前記電荷蓄積部は、前記第1の制御信号がオンしているサイクルにおいて電荷を放出し、前記第2の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、2つ目の前記電荷蓄積部は、前記第2の制御信号がオンしているサイクルにおいて電荷を放出し、前記第3の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、3つ目の前記電荷蓄積部は、前記第3の制御信号がオンしているサイクルにおいて電荷を放出し、前記第4の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、4つ目の前記電荷蓄積部は、前記第4の制御信号がオンしているサイクルにおいて電荷を放出し、前記第1の制御信号がオンしているサイクルの前記ターゲット期間において電荷を蓄積し、前記位相調整部における前記比較部は、1つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第4の制御信号がオンしているサイクルにおいて比較結果を出力する第1の比較ブロックと、2つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第1の制御信号がオンしているサイクルにおいて比較結果を出力する第2の比較ブロックと、3つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第2の制御信号がオンしているサイクルにおいて比較結果を出力する第3の比較ブロックと、4つ目の前記電荷蓄積部に蓄積された電荷量についての比較を行い、前記第3の制御信号がオンしているサイクルにおいて比較結果を出力する第4の比較ブロックと、を有する、請求項2に記載の半導体装置。

技術分野

0001

本発明は、入力信号サンプリングする際に使用されるサンプリングクロック位相を制御する技術に関する。

背景技術

0002

受信した信号と同期したサンプリングクロックが供給されない通信ステムが知られている。

0003

例えば、SDカード(SD:Secure Digital)の通信システムにおいて、ホスト側は、カード側データ信号を送信する際に、データ信号と同期したサンプリングクロックも送信し、カード側は、受信したデータ信号に対して、受信したサンプリングクロックでサンプリングする。しかし、カード側が、ホスト側にデータ信号を送信する際にサンプリングクロックを送らないため、ホスト側は、データ信号と共にカード側に送信したサンプリングクロックを遅延させて、カード側から受信したデータ信号のサンプリングクロックとして使用する。ホスト側において、該サンプリングクロックと、カード側から受信したデータ信号との間の位相のずれを検出して調整するための処理が必要である。

0004

また、MMC通信システム(MMC:MultiMediaCard)においてもSDカードの通信システムと同様にホスト側において受信信号とサンプリングクロックとの間のずれの検出と調整が必要である。

0005

他に、PCIExpress(PCI:Peripheral Componen Interconnect)、SATA(Serial Advanced Technology Attachment)、Display−Port、UART(Universal Asynchronous Receiver Transmitter)、USB(Universal Serial Bus)などの規格準拠した通信システムにおいても同様である。

0006

受信信号とサンプリングクロック間の位相のずれを検出する手法は、例えば、遅延量の異なるサンプリングクロックで受信信号をサンプリングし、夫々のサンプリングクロックで得たデータ(サンプリング信号)間の差異を比較する技術が知られている(特許文献1、特許文献2)。

先行技術

0007

特開2009−182779号公報
特開2011−114387号公報
特開平5−37365号公報
特開平5−175737号公報

発明が解決しようとする課題

0008

しかし、上述した手法は、複数のサンプリングクロックが必要であると共に、該複数のサンプリングクロック毎にサンプリングを行う必要があるため、処理量が増大してしまうという問題がある。

0009

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0010

一実施の形態による半導体装置において、測定部は、入力信号のサンプリングを行って得たサンプリング信号に対して、サンプリングクロックの1つのサイクルにおける、前記サンプリング信号のハイレベル期間ロウレベル期間のいずれか片方であるターゲット期間の長さを測定する。

0011

パターン判定部は、前記1つのサイクルにおいて、前記サンプリング信号の変化パターンを判定する。

0012

位相調整部は、前記パターン判定部により判定した前記変化パターンが、ハイレベルからロウレベルへ変化した第1のパターンと、ロウレベルからハイレベルへ変化した第2のパターンのいずれか一方であり、かつ、前記測定部が測定した前記長さが、第1の時間閾値以上、または、前記第1時間の閾値より小さい第2の時間閾値以下であるときに、前記サンプリングクロックの位相がずれていると判定する。

0013

なお、上記実施の形態の半導体装置を方法やシステムに置き換え表現したもの、該半導体装置を備えた受信装置なども、本発明の態様としては有効である。

発明の効果

0014

上記実施の形態の半導体装置によれば、受信信号とサンプリングクロック間の位相のずれを少ない処理量で検出できる。

図面の簡単な説明

0015

第1の実施の形態にかかる半導体装置を示す図である。
図1に示す半導体装置の技術的原理を説明するための図である(その1)。
図1に示す半導体装置の技術的原理を説明するための図である(その2)。
図1に示す半導体装置の技術的原理を説明するための図である(その3)。
ハイレベル期間をターゲット期間とした場合に、図1に示す半導体装置における位相調整部の処理を説明するための図である。
ロウ期間をターゲット期間とした場合に、図1に示す半導体装置における位相調整部の処理を説明するための図である。
第2の実施の形態にかかる半導体装置を示す図である。
図7に示す半導体装置における各信号のタイミングチャートの例である。
第3の実施の形態にかかる半導体装置における電荷蓄積部を示す図である。
第3の実施の形態にかかる半導体装置における各信号のタイミングチャートの例である。
第4の実施の形態にかかる半導体装置の感度調整部を示す図である。
第5の実施の形態にかかる半導体装置における電荷蓄積部と比較部を示す図である。
第6の実施の形態にかかる半導体装置における比較部を示す図である。
第7の実施の形態にかかる半導体装置における電荷蓄積部を示す図である。
第7の実施の形態にかかる半導体装置における各信号のタイミングチャートの例である。
第8の実施の形態にかかる半導体装置における位相調整部を示す図である。
第9の実施の形態にかかる半導体装置を示す図である。
図17に示す半導体装置における各信号のタイミングチャートの例である。
図17に示す半導体装置の利点を説明するための図である。
第10の実施の形態にかかる半導体装置を示す図である。
図20に示す半導体装置における各信号のタイミングチャートの例である。
第11の実施の形態にかかる半導体装置を示す図である。
図22に示す半導体装置を詳細に示す図である。
図23に示す半導体装置における各信号のタイミングチャートの例である(その1)。
図23に示す半導体装置における各信号のタイミングチャートの例である(その2)。

実施例

0016

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、CPU、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

0017

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体(non−transitory computer readable medium)を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体(tangible storage medium)を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体(例えばフレキシブルディスク磁気テープハードディスクドライブ)、光磁気記録媒体(例えば光磁気ディスク)、CD−ROM(Read Only Memory)CD−R、CD−R/W、半導体メモリ(例えば、マスクROMPROM(Programmable ROM)、EPROM(Erasable PROM)、フラッシュROM、RAM(Random Access Memory))を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体(transitory computer readable medium)によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

0018

<第1の実施の形態>
図1は、第1の実施の形態にかかる半導体装置100を示す。該半導体装置100は、例えば受信信号などの入力信号をサンプリングしサンプリング信号S1を得る。これをサンプリングクロックKで判定した結果に基づいて、サンプリングクロックKの位相を調整するものである。サンプリングクロックKは、上記入力信号に同期して供給されたものではない。

0019

半導体装置100の詳細な説明の前に、まず、半導体装置100にかかる技術の原理を説明する。本願発明者は、鋭意研究模索した結果、サンプリングクロックKのずれの有無とずれ量が、サンプリングクロックKの1つのサイクルにおけるサンプリング信号S1の変化パターンと、該1つのサイクルにおけるターゲット時間の長さ(TL表記する)と関係することを知見した。なお、ターゲット期間とは、ハイレベル期間とロウレベル期間のいずれ片方である。

0020

図2において、Tは、サンプリングクロックKの1サイクルである。サンプリングクロックKにおける2つの黒丸は、入力信号をサンプリングする際の最適な位置である。また、サンプリング信号S1の例を示す各波形の中の太線部分は、1サイクルTにおけるターゲット期間である。この例において、ターゲット期間は、ハイレベル期間である。なお、斜線により塗り潰された部分で示す「想定変化期間」の意味に関しては、後述する。

0021

入力信号がサンプリングクロックKに同期して供給されたものではないため、入力信号に対するサンプリングタイミングが必ずしも最適な位置ではない。つまり、サンプリングクロックKの位相は、ずれている場合がある。

0022

その一方、サンプリングクロックKの位相のずれが少ない場合には、サンプリングタイミングが最適な位置ではないものの、入力信号のサンプリングが正しく行うことができる。

0023

サンプリングクロックKの1つのサイクルTにおいて、サンプリング信号S1の変化パターンは、ハイレベルが持続する「ハイ→ハイ」パターン、ロウレベルが持続する「ロウ→ロウ」パターン、ハイレベルからロウレベルへ変化する「ハイ→ロウ」パターン、ロウレベルからハイレベルへ変化する「ロウ→ハイ」パターンの4つが考えられる。

0024

「ハイ→ハイ」パターンの場合、該サイクルTにおいて、ハイレベルの期間がサイクルTのほぼ全期間に亘る。また、「ロウ→ロウ」パターンの場合、該サイクルTにおいて、ロウレベルの期間がサイクルTのほぼ全期間に亘る。

0025

「ハイ→ロウ」パターンの場合、サンプリングタイミングが最適な位置にあるときには、サイクルTにおいて、ハイレベル期間とロウレベル期間がほぼ同一である。一方、サンプリングクロックKの位相が早いほど、ハイレベル期間が長くなり、ロウレベル期間が短くなる。図中「想定変化期間」は、入力信号を正しくサンプリングできた場合に想定される、サンプリング信号S1がハイからロウへの変化が生じる期間を意味する。

0026

「ロウ→ハイ」パターンの場合、サンプリングタイミングが最適な位置にあるときには、サイクルTにおいて、ハイレベル期間とロウレベル期間がほぼ同一である。一方、サンプリングクロックKの位相が早いほど、ハイレベル期間が短くなり、ロウレベル期間が長くなる。この場合、「想定変化期間」は、入力信号を正しくサンプリングできた場合に想定される、サンプリング信号S1がロウからハイへの変化が生じる期間を意味する。

0027

図中TS1は、第1の時間閾値であり、「ハイ→ロウ」パターンにおいて、サンプリング信号S1のハイからロウへの変化点が想定変化期間内の末尾である場合のターゲット期間(ここではハイレベル期間)の長さTLである。そのため、「ハイ→ロウ」パターンの場合、もし、サンプリング信号S1に対して測定したターゲット期間の長さTLが第1の時間閾値TS1以上であると、サンプリングクロックKが早すぎると判定できる。

0028

また、図2の例では、「ロウ→ハイ」パターンにおいて、サンプリング信号S1のロウからハイへの変化点が想定変化期間内の先頭である場合のターゲット期間(ハイレベル期間)の長さも、第1の時間閾値TS1としているが、第1の時間閾値TS1と別途に設定した値を使用してもよい。

0029

図中TS2は、第2の時間閾値であり、「ハイ→ロウ」パターンにおいて、サンプリング信号S1のハイからロウへの変化点が想定変化期間内の先頭である場合のターゲット期間の長さTLである。そのため、「ハイ→ロウ」パターンの場合、もし、サンプリング信号S1に対して測定したターゲット期間の長さTLが第2の時間閾値TS2以下であると、サンプリングクロックKが遅すぎると判定できる。

0030

また、図2の例では、「ロウ→ハイ」パターンにおいて、サンプリング信号S1のロウからハイへの変化点が想定変化期間内の末尾である場合のターゲット期間の長さも、第2の時間閾値TS2としているが、第2の時間閾値TS2と別途に設定した値を使用してもよい。

0031

つまり、1つのサイクルTにおいて、サンプリング信号S1の変化パターンが「ハイ→ロウ」パターン(第1のパターン)または「ロウ→ハイ」パターン(第2のパターン)である場合に、ターゲット期間の長さを、第1の時間閾値TS1と第2の時間閾値TS2と夫々比較することにより、サンプリングクロックKのずれの有無、及びずれ量を検出することができる。図3図4を参照してより具体的に説明する。なお、図3図4においても、例として、ターゲット期間がハイレベル期間であるとする。

0032

図3は、サンプリング信号S1の変化パターンが第1のパターンすなわち「ハイ→ロウ」パターンであるときに、ターゲット期間の長さTLと、サンプリングクロックKとのずれの関係を示す。

0033

図示のように、ターゲット期間の長さTLが第1の時間閾値TS1より短く、第2の時間閾値TS2より長い範囲にあるときに、サンプリングクロックKの位相は、入力信号を正しくサンプリングできる範囲にあり、調整する必要の無い正常な範囲といえる。

0034

一方、ターゲット期間の長さTLが第1の時間閾値TS1以上であるときに、サンプリングクロックKの位相は、これ以上早くなると正しくサンプリングができなくなる可能性が高くなるため、サンプリングクロックKの位相が遅くなるように調整する必要がある。

0035

また、ターゲット期間の長さTLが第2の時間閾値TS2以下であるときに、サンプリングクロックKの位相は、これ以上遅くなると正しくサンプリングができなくなる可能性が高くなるため、サンプリングクロックKの位相が早くするように調整する必要がある。

0036

図4は、サンプリング信号S1の変化パターンが第2のパターンすなわち「ロウ→ハイ」パターンであるときに、ターゲット期間の長さTLの長さと、サンプリングクロックKのずれとの関係を示す。

0037

図示のように、ターゲット期間の長さTLが第1の時間閾値TS1より短く、第2の時間閾値TS2より長い範囲にあるときに、サンプリングクロックKの位相は、入力信号を正しくサンプリングできる範囲にあり、調整する必要の無い正常な範囲といえる。

0038

一方、ターゲット期間の長さTLが第1の時間閾値TS1以上であるときに、サンプリングクロックKの位相は、これ以上遅くなると正しくサンプリングができなくなる可能性が高くなるため、サンプリングクロックKの位相が早くなるように調整する必要がある。

0039

また、ターゲット期間の長さTLが第2の時間閾値TS2以下であるときに、サンプリングクロックKの位相は、これ以上早くなると正しくサンプリングができなくなる可能性が高くなるため、サンプリングクロックKの位相が遅くするように調整する必要がある。

0040

図1戻り、半導体装置100を説明する。
半導体装置100は、上記記知見に基づいてなされたものであり、測定部110、パターン判定部120、位相調整部130を備える。

0041

測定部110は、サンプリングクロックKの1つのサイクルにおいて、サンプリング信号S1のターゲット期間の長さTLを測定し、測定結果を位相調整部130に出力する。

0042

パターン判定部120は、上記1つのサイクルにおける、サンプリング信号S1の変化パターンを判定して、判定結果を位相調整部130に通知する。

0043

位相調整部130は、測定部110の測定結果と、パターン判定部120の判定結果とに基づいて、サンプリングクロックKの位相を調整するか否かを判定すると共に、調整すると判定した場合に、サンプリングクロックKの位相を早くする制御信号UP、または、サンプリングクロックKの位相を遅くする制御信号DOWNを出力する。なお、他の場合には、位相調整部130は、サンプリングクロックKの調整をしないとして、制御信号UPと制御信号DOWNのいずれも出力をしない。

0044

図5図6を参照して、位相調整部130の処理をより具体的に説明する。図5は、ハイレベル期間をターゲット期間とした場合に、位相調整部130の処理を示す図であり、図6は、ロウレベル期間をターゲット期間とした場合に、位相調整部130の処理を示す図である。なお、図5図6において、「×」で示された枠は、故障でない限り、生じ得ない状況を表わす。

0045

図5に示すように、位相調整部130は、パターン判定部120が判定した変化パターンが「ハイ→ロウ」パターンである場合において、ターゲット期間(ここではハイレベル期間)の長さTLの長さが第2の時間閾値TS2以下であるときには、サンプリングクロックKの位相を早くするように制御信号UPを出力する。一方、ターゲット期間の長さTLの長さが第1の時間閾値TS1以上であるときには、位相調整部130は、サンプリングクロックKの位相を遅くするように制御信号DOWNを出力する。

0046

また、変化パターンが「ロウ→ハイ」パターンであるときにおいて、位相調整部130は、ターゲット期間の長さTLの長さが第2の時間閾値TS2以下であるときには、サンプリングクロックKの位相を遅くするように制御信号DOWNを出力する。一方、ターゲット期間の長さTLの長さが第1の時間閾値TS1以上であるときには、位相調整部130は、サンプリングクロックKの位相を早くするように制御信号UPを出力する。

0047

その他の場合には、位相調整部130は、位相のずれの判定が不可能(「ハイ→ハイ」パターン、「ロウ→ロウ」パターン)、または位相を調整する必要がない(TS2<TL<TS1)として、制御信号UPと制御信号DOWNのいずれも出力をしない。

0048

図6に示すように、位相調整部130は、パターン判定部120が判定した変化パターンが「ハイ→ロウ」パターンである場合において、ターゲット期間(ここではロウレベル期間)の長さTLの長さが第2の時間閾値TS2以下であるときには、サンプリングクロックKの位相を遅くするように変化パターンを出力する。一方、ターゲット期間の長さTLの長さが第1の時間閾値TS1以上であるときには、位相調整部130は、サンプリングクロックKの位相を早くするように制御信号UPを出力する。

0049

また、変化パターンが「ロウ→ハイ」パターンであるときにおいて、位相調整部130は、ターゲット期間の長さTLの長さが第2の時間閾値TS2以下であるときには、サンプリングクロックKの位相を早くするように制御信号UPを出力する。一方、ターゲット期間の長さTLの長さが第1の時間閾値TS1以上であるときには、位相調整部130は、サンプリングクロックKの位相を遅くするように制御信号DOWNを出力する。

0050

その他の場合には、位相調整部130は、位相のずれの判定が不可能(「ハイ→ハイ」パターン、「ロウ→ロウ」パターン)、または位相を調整する必要がない(TS2<TL<TS1)として、制御信号UPと制御信号DOWNのいずれも出力をしない。

0051

このように、半導体装置100は、受信した入力信号に同期したサンプリングクロックが供給されていない通信システムにおいて、従来のように遅延量の異なる複数のサンプリングクロックで入力信号を夫々サンプリングすることをせずに、少ない処理量で入力信号のサンプリングクロックの位相のずれの検出乃至調整が可能である。

0052

ターゲット期間の長さTLの測定手法などの具体例について、以下の各実施の形態において詳細に説明する。なお、以下の説明において、冗長を避けるため、当業者であれば一目瞭然の回路について、該回路を構成する各素子を逐次追って説明することを省略する。また、図面の分かりやすさのため、通常使われている表記で示す素子の一部について、符号の付与を省略する。

0053

<第2の実施の形態>
図7は、第2の実施の形態にかかる半導体装置200を示す。半導体装置200は、通信システムの受信側に設けられており、受信した信号をサンプリングしてサンプリング信号S1を得る受信部(図示せず)にサンプリングクロックKを提供すると共に、サンプリングクロックKのずれの検出と調整を行う。

0054

半導体装置200は、ターゲット期間の長さTLの長さを示す指標値として、該ターゲット期間に定電流により後述するキャパシタ236を充電して得た電荷量を用いる。そして、該電荷量に基づいて、サンプリングクロックKのずれを判定する。なお、判定に際して、第1の時間閾値TS1と第2の時間閾値TS2に夫々対応する第1の電圧閾値VS1と第2の電圧閾値VS2を使用する。

0055

期間の長さを、キャパシタにより該期間においてのみ蓄積した電荷の量で測定する技術は、例えば特許文献3と特許文献4に開示されている。該2つの文献に開示された、PLL回路などに使用されるサンプルホールド位相比較器は、2つの信号間の位相のずれ量(時間)を検出するために、該2つの信号間で位相がずれている期間にのみオンする制御信号を生成し、該制御信号がオンしている間にキャパシタにより電荷を蓄積する。そして、上記制御信号のオフに伴ってキャパシタに蓄積した電荷量を位相比較結果として出力する。

0056

半導体装置200は、第1の半導体装置100にかかる技術におけるターゲット期間の長さTLの長さの測定手法に、上記技術を適用している。

0057

図7に示すように、半導体装置200は、クロック供給部210、タイミング生成部220、電荷蓄積部230、パターン判定部240、位相調整部250を備える。位相調整部250は、比較部260、シフト信号生成部270を有する。

0058

クロック供給部210は、内部で生成したオリジナルクロックK0からサンプリングクロックKを生成して、サンプリングクロックKで受信信号をサンプリングしてサンプリング信号S1を得る受信部(図示せず)、タイミング生成部220、パターン判定部240、シフト信号生成部270に出力する。

0059

クロック供給部210は、クロック生成部211、調整実行部214を備える。
クロック生成部211は、複数の遅延素子が順次接続してなる遅延部212と、上記複数の遅延素子のいずれか1つの出力を選択してサンプリングクロックKとして出力するセレクタ213を有する。セレクタ213がどの遅延素子の出力を選択するかは、調整実行部214により制御される。クロック供給部210については他の構成であってもよく、図示の例に限られることがない。

0060

調整実行部214は、セレクタ213に対して遅延素子の選択の制御を行うことによりサンプリングクロックKの位相を調整する。調整実行部214は、シフト信号生成部270から制御信号UPを受信するとサンプリングクロックKの位相を進め、制御信号DOWNを受信するとサンプリングクロックKの位相を遅れさせる。なお、制御信号UPと制御信号DOWNのいずれも受信していない場合には、調整実行部214は、サンプリングクロックKの位相調整をしない。

0061

調整実行部214は、同期部216を有する。この同期部216は、非同期クロック間の乗替え処理を行うものであり、シフト信号生成部270からの制御信号UPまたは制御信号DOWNをクロック生成部211の動作クロックに同期させる。

0062

同期部216、及び調整実行部214の他の機能ブロックは、この種の装置に通常備えられるものであり、ここで詳細な説明を省略する。

0063

タイミング生成部220は、ENABLE信号がオンしているときに、サンプリングクロックKの連続する3つのサイクル毎に、1つ目のサイクルにおいて第1の制御信号R1をオンし、2つ目のサイクルにおいて第2の制御信号R2をオンし、3つ目のサイクルにおいて第3の制御信号R3をオンする。

0064

なお、プロトコルによりサンプリングクロックKの位相を判定し調整を行う必要がない期間はENABLE信号をオフにし、また判定頻度を減少してもよいとすることが可能な期間はENABLE信号を間欠的にオンオフにすることでキャパシタ236の電荷移動にかかる消費電流を削減することが可能である。

0065

第1の制御信号R1と第2の制御信号R2は、電荷蓄積部230に出力され、第3の制御信号R3は、比較部260に出力されるようになっている。

0066

電荷蓄積部230は、ANDゲート231、定電流源233、スイッチ234、スイッチ235、キャパシタ236を有する。

0067

ANDゲート231は、第2の制御信号R2と、サンプリング信号S1とが入力され、論理積をスイッチ234に出力する。

0068

スイッチ234は、ANDゲート231からの信号がハイであるときにオンし、ANDゲート231からの信号がロウであるときにオフする。

0069

スイッチ235は、第1の制御信号R1が入力され、第1の制御信号R1がハイであるときにオンし、第1の制御信号R1がロウであるときにオフする。

0070

キャパシタ236は、スイッチ234がオンしており、スイッチ235がオフしている間に定電流源233からの定電流で充電され、スイッチ234がオフしており、スイッチ235がオンしている間に放電する。

0071

比較部260は、比較器261、ANDゲート262、比較器263、ANDゲート264を有する。

0072

比較器261は、キャパシタ236の電圧と、第1の電圧閾値VS1とを比較し、比較の結果をANDゲート262に出力する。具体的には、キャパシタ236の電圧が第1の電圧閾値VS1以上であるときにはハイを出力し、キャパシタ236の電圧が第1の電圧閾値VS1よい小さいときにはロウを出力する。以下、比較器261の出力を「第1の比較結果X1」という。

0073

比較器263は、キャパシタ236の電圧と、第2の電圧閾値VS2とを比較し、比較の結果をANDゲート264に出力する。具体的には、キャパシタ236の電圧が第2の電圧閾値VS2以下であるときにはハイを出力し、キャパシタ236の電圧が第2の電圧閾値VS2よい大きいときにはロウを出力する。以下、比較器263の出力を「第2の比較結果X2」という。

0074

ANDゲート262は、第3の制御信号R3と、比較器261からの比較結果の論理積を得てシフト信号生成部270に出力する。ANDゲート262の出力である論理積を以下「第1の比較出力C1」という。

0075

ANDゲート264は、第3の制御信号R3と、比較器263からの比較結果の論理積を得てシフト信号生成部270に出力する。ANDゲート264の出力である論理積を以下「第2の比較出力C2」という。

0076

すなわち、キャパシタ236は、第1の制御信号R1がオンしているサイクル(1つ目のサイクル)において放電し、第2の制御信号R2がオンしているサイクル(2つ目のサイクル)における、サンプリング信号S1がハイレベルである期間において定電流源233により充電される。

0077

また、比較部260は、2つ目のサイクルにてキャパシタ236が蓄積した電荷量と、第1の電圧閾値VS1と第2の電圧閾値VS2との比較を夫々行って、第3の制御信号R3がオンしているサイクル(3つ目のサイクル)において第1の比較結果X1と第2の比較結果X2を出力する。なお、比較部260が出力した第1の比較結果X1と第2の比較結果X2は、第1の比較出力C1とC2である。

0078

比較部260からの第1の比較出力C1と第2の比較出力C2は、2つ目のサイクルにてキャパシタ236が蓄積した電荷量が第1の電圧閾値VS1以上であるか、第2の電圧閾値VS2以下であるか、第1の電圧閾値VS1と第2の電圧閾値VS2の間であるかを示すものである。

0079

パターン判定部240は、サンプリング信号S1とサンプリングクロックKが入力され、サンプリングクロックKのサイクル毎に、サンプリング信号S1の変化パターンを判定し、判断結果に基づいたパターン信号P1とパターン信号P2をシフト信号生成部270に出力する。なお、パターン信号P1がハイであり、パターン信号P2がロウであるときには、サンプリング信号S1の変化パターンが第1のパターン(ハイ→ロウ)であり、パターン信号P2がハイであり、パターン信号P2がロウであるときには、サンプリング信号S1の変化パターンが第2のパターン(ロウ→ハイ)である。

0080

パターン判定部240において、フリップフロップ242は、メタステーブルフィルタリングするために設けられたものである。

0081

比較部260からの第1の比較出力C1と第2の比較出力C2は、夫々FF267とFF268を介してシフト信号生成部270に入力される。パターン判定部240において、メタステーブルをフィルタリングするためのフリップフロップ242が設けられているため、FF267とFF268は、第1の比較出力C1と第2の比較出力C2に対して、パターン信号P1およびP2とタイミングを合わせるために設けられたものである。

0082

シフト信号生成部270は、比較部260からの比較出力と、パターン判定部240による判定の結果とに基づいて、サンプリングクロックKの位相を進めるべきか、遅れさせるべきか、調整する必要が無いかの判定を行い、判定結果に基づいて、制御信号UPと制御信号DOWNのいずれか一方を出力するか、または、調整する必要がないとして制御信号UPと制御信号DOWNの出力をしない。

0083

図8は、半導体装置200における各信号のタイミングチャートの例である。該例では、キャパシタ236の充電と放電にかかる時間が同一であるとしている。なお、図8及び以降の各タイミングチャートにおいて、黒丸は、各比較器のサンプリングタイミングを示す。

0084

図示のように、1つ目のサイクルT1において、第1の制御信号R1がオンする。これにより、キャパシタ236は放電し、電圧がグランドレベルとなる。

0085

2つ目のサイクルT2において、第2の制御信号R2がオンする。該サイクルの前半においてサンプリング信号S1がハイレベルであるため、キャパシタ236は、サンプリング信号S1がハイレベルである期間(ターゲット期間)に充電される。

0086

また、2つ目のサイクルT2において、キャパシタ236の電圧が第2の電圧閾値VS2を超えたときに、第2の比較結果X2は、ロウになる。また、キャパシタ236の電圧が第1の電圧閾値VS1以下であるため、第1の比較結果X1は、ロウのままである。なお、図中Qは、キャパシタ236の電圧が上昇し第2の電圧閾値VS2を超えた時点から比較器263の出力(第2の比較結果X2)がロウになるまでの最大の時間の長さを示し、以下比較器263の「出力安定期間」という。また、キャパシタ236の電圧が下降し第2の電圧閾値VS2より低くなった時点から比較器263の出力(第2の比較結果X2)がハイになるまでの最大の時間の長さも、以下比較器263の出力安定期間Qである。なお、第2の電圧閾値VS2を第1の電圧閾値VS1に置き換えれば、上記説明は、比較器261の出力安定期間の説明になる。ここでは、比較器261と比較器263の出力安定期間Qが同長であるとする。

0087

3つ目のサイクルT3において、第3の制御信号R3がオンし、第1の比較結果X1と第2の比較結果X2はロウのままである。

0088

そのため、パターン判定結果P1、P2との組み合わせ後でもシフト信号生成部270は、サンプリングクロックKを調整する必要がないと判定し、制御信号UPと制御信号DOWNのいずれも出力しない。従って、サンプリングクロックKも調整されない。

0089

このようにして、キャパシタ236の放電、充電、比較部260による比較及びシフト信号生成部270による判定が、3サイクル毎に繰り返される。

0090

本第2の実施の形態にかかる半導体装置200は、第1の実施の形態の半導体装置100に対して、ターゲット期間にキャパシタ236に蓄積された電荷量を、ターゲット期間の長さTLを示す指標値として使用する技術を適用したものであり、半導体装置100の全ての効果を得ることができる。

0091

また、タイミング生成部220により第1の制御信号R1、第2の制御信号R2、第2の制御信号R2を1サイクルずつずらして供給しているので、キャパシタ236の放電時間、比較部260内の比較器の反応時間を確保している。

0092

さらに、パターン判定部240にフリップフロップ242を設けることにより、サンプリングタイミングが最適な位置から大きく外れた場合においてもメタステーブルを回避することができる。

0093

<第3の実施の形態>
半導体装置200では、ターゲット期間としてハイレベル期間を用いている。半導体装置200にかかる技術は、ターゲット期間としてロウレベル期間を用いる場合にも適用することができる。これについて、第3の実施の形態にかかる半導体装置を用いて説明する。

0094

本第3の実施の形態にかかる半導体装置は、電荷蓄積部が半導体装置200における電荷蓄積部230と異なる点を除く、半導体装置200と同一である。そのため、本第3の実施の形態については、電荷蓄積部についてのみ説明する。

0095

図9は、第2の実施の形態にかかる半導体装置における電荷蓄積部330を示す。電荷蓄積部330は、インバータ331、ANDゲート332、スイッチ333、定電流源334、スイッチ335、キャパシタ336を有する。

0096

スイッチ333は、第1の制御信号R1がハイであるときにオンし、第1の制御信号R1がロウであるときにオフする。

0097

インバータ331は、サンプリング信号S1を反転してANDゲート332に出力する。ANDゲート332は、インバータ331からの信号と、第2の制御信号R2の論理積をスイッチ335に出力する。

0098

スイッチ335は、ANDゲート332からの信号がハイであるときにオンし、ANDゲート332からの信号がロウであるときにオフする。

0099

キャパシタ336は、スイッチ333がオンしており、スイッチ335がオフしているときに放電し、スイッチ333がオフしており、スイッチ335がオンしているときに定電流源334で充電される。

0100

すなわち、キャパシタ336は、第1の制御信号R1がオンしているサイクル(1つ目のサイクル)において放電し、第2の制御信号R2がオンしているサイクル(2つ目のサイクル)における、サンプリング信号S1がロウレベルである期間において充電される。

0101

図10は、本第3の実施の形態の半導体装置における各信号のタイミングチャートの例である。図10から分かるように、本第3の実施形態の半導体装置においても、キャパシタ336の放電、充電、比較部260による比較及びシフト信号生成部270による判定は、3サイクル毎に繰り返され、半導体装置200と同様の効果を得ることができる。

0102

<第4の実施の形態>
上述した第2と第3の実施の形態の半導体装置に対して、第1の電圧閾値VS1と第2の電圧閾値VS2が外部から設定可能にすることができる。これについて、第4の実施の形態にかかる半導体装置を用いて説明する。

0103

本第4の実施の形態の半導体装置は、感度調整部をさらに備えることを除き、半導体装置200と同様である。そのため、本第4の実施の形態については、感度調整部についてのみ詳細に説明する。

0104

図11に示すように、本第4の実施の形態にかかる半導体装置において、感度調整部350がさらに設けられており、比較部260の比較基準となる第1の電圧閾値VS1と第2の電圧閾値VS2は、感度調整部350により調整可能である。

0105

感度調整部350は、D/Aコンバータ352とD/Aコンバータ354を有する。
D/Aコンバータ352は、外部から第1の設定値SV1が入力され、該第1の設定値SV1をアナログ信号に変換して第1の電圧閾値VS1として比較器261に設定する。

0106

D/Aコンバータ354は、外部から第2の設定値SV2が入力され、該第2の設定値SV2をアナログ信号に変換して第2の電圧閾値VS2として比較器263に設定する。

0107

第1の電圧閾値VS1が低いほど、または、第2の電圧閾値VS2が高いほど、位相のずれの判定の感度が高い。本第4の実施の形態の半導体装置では、第1の電圧閾値VS1と第2の電圧閾値VS2を調整可能としたことで、例えば、位相の調整が頻繁に行われた場合に感度を下げ、位相の調整が所定期間行われていない場合に感度を上げるようにして、サンプリング信号S1のサンプリングを正しく行うと共に、サンプリングクロックKの位相の安定性を高めるようにすることができる。

0108

<第5の実施の形態>
第2〜第4の各実施の形態の半導体装置は、ハイレベル期間とロウレベル期間のいずれか一方をターゲット期間としているが、ハイレベル期間とロウレベル期間の両方ともターゲット期間として、夫々について位相のずれの判定を行うようにしてもよい。これについて、第5の実施の形態を用いて説明する。また、第5の実施の形態の半導体装置について、電荷蓄積部と比較部のみを詳細に説明する。

0109

図12は、第5の実施の形態にかかる半導体装置における電荷蓄積部410と比較部420を示す。電荷蓄積部410は、第1の電荷蓄積ブロック412と第2の電荷蓄積ブロック414を有し、比較部420は、第1の比較ブロック422と第2の比較ブロック424を有する。

0110

第1の電荷蓄積ブロック412は、ターゲット期間をハイレベル期間とし、第2の制御信号R2がオンしているサイクルにおけるハイレベル期間にのみ電荷を蓄積する。すなわち、第1の電荷蓄積ブロック412は、図7に示す第2の実施の形態にかかる半導体装置200の電荷蓄積部230と同様であり、その詳細な構成についてはここで説明を省略する。サンプリング信号S1がハイからロウに変化した場合、充電期間の終了時は電荷蓄積期間でないため、電荷蓄積ブロック412の出力は早く安定する。

0111

第2の電荷蓄積ブロック414は、ターゲット期間をロウレベル期間とし、第2の制御信号R2がオンしているサイクルにおけるロウレベル期間にのみ電荷を蓄積する。すなわち、第2の電荷蓄積ブロック414は、図9に示す第3の実施の形態にかかる半導体装置の電荷蓄積部330と同様であり、その詳細な構成についてはここで説明を省略する。サンプリング信号S1がロウからハイに変化した場合、充電期間の終了時は電荷蓄積期間でないため、電荷蓄積ブロック414の出力は早く安定する。

0112

第1の比較ブロック422は、第1の電荷蓄積ブロック412に蓄積された電荷量を、第1の電圧閾値VS11と第2の電圧閾値VS21と夫々比較し、第3の制御信号R3がオンしているサイクルに比較結果を出力する。すなわち、第1の比較ブロック422は、図7に示す第2の実施の形態にかかる半導体装置200の比較部260と同様であり、その詳細な構成についてはここで説明を省略する。

0113

第2の比較ブロック424は、第2の電荷蓄積ブロック414に蓄積された電荷量を、第1の電圧閾値VS12と第2の電圧閾値VS22と夫々比較し、第3の制御信号R3がオンしているサイクルに比較結果を出力する。すなわち、第2の比較ブロック424も、図7に示す第2の実施の形態にかかる半導体装置200の比較部260と同様であり、その詳細な構成についてはここで説明を省略する。

0114

このようにして電荷蓄積部410と比較部420を構成することにより、例えば、立ち上がりが遅く立下りが早いオープンドレインのような信号では、サンプリング信号S1のロウからハイの変化は急峻で正確に位相判定されることが予想されるが、ハイからロウへの変化は緩慢で幅をもって判定される可能性が高い。したがって理想の調整位置はハイからロウへの変化とロウからハイへの変化で異なった調整幅・調整位置を第1の比較ブロック422と第2の比較ブロック424に対して夫々設定した電圧閾値により実現することで、サンプリングクロックKの位相をサンプリング信号S1の仕様に合わせて調整することができる。

0115

<第6の実施の形態>
図13は、第6の実施の形態にかかる半導体装置の位相調整部450を示す。位相調整部450は、複数の比較部(図示の例では、比較部452A、比較部452B、比較部452Cの3つ)と、シフト信号生成部454を備え、シフト信号生成部454は図7における調整実行部214に対し制御信号を出力する。

0116

比較部452A、比較部452B、比較部452Cは、第2の制御信号R2がオンしているサイクルにおいて電荷蓄積部230に蓄積された電荷量と、自身に対して設定された第1の電圧閾値と第2の電圧閾値と夫々比較して、第3の制御信号R3がオンしているサイクルに比較結果を出力する。

0117

これらの比較部に対して、正常範囲(第1の電圧閾値VS1より低く、第2の電圧閾値VS2より高い範囲)が異なるように、第1の電圧閾値VS1と第2の電圧閾値VS2が設定されている。図示のように、第1の電圧閾値VS1と第2の電圧閾値VS2として、比較部452Aに対しては、第1の電圧閾値VS1Aと第2の電圧閾値VS2Aが設定されており、比較部452Bに対しては、第1の電圧閾値VS1Bと第2の電圧閾値VS2Bが設定されており、比較部452Cに対しては、第1の電圧閾値VS1Cと第2の電圧閾値VS2Cが設定されている。なお、各比較部の具体的な構成は、図7に示す半導体装置200の比較部260と同様である。

0118

シフト信号生成部454は、比較部452A、比較部452B、比較部452Cからの比較結果と、図示しないパターン判定部240からの判定結果とに基づいて、位相を調整するための信号を生成して出力する。

0119

具体的には、シフト信号生成部454は、電荷蓄積部230に蓄積された電荷量が、自身に対して設定された第1の電圧閾値以上であることを示す比較結果を出力した各比較部のうちの、最も大きい第1の電圧閾値が設定された比較部の第1の電圧閾値が大きいほど、サンプリングクロックKの位相の調整量(ここでは遅れさせる量)が大きくなるように調整実行部214に対し制御信号を出力する。

0120

また、シフト信号生成部454は、電荷蓄積部230に蓄積された電荷量が、自身に対して設定された第2の電圧閾値以下であることを示す比較結果を出力した各比較部のうちの、最も小さい第2の電圧閾値が設定された比較部の第2の電圧閾値が小さいほど、サンプリングクロックKの位相の調整量(ここでは進める量)が大きくなるように調整実行部214に対し制御信号を出力する。

0121

本第6の実施の形態にかかる半導体装置は、上述した構成の位相調整部450を備えることにより、サンプリングクロックKの位相のずれが小さいときにはサンプリングクロックKの位置を調整し、サンプリングクロックKの位相が大きくずれたときには一度に大きく調整することによって、早期にサンプリングクロックKの位相を最適な位置に調整することができる。

0122

<第7の実施の形態>
第2〜第6の実施の形態の半導体装置において、電荷蓄積部は、ハイレベル期間とロウレベル期間のいずれか一方をターゲット期間とするか、ハイレベル期間とロウレベル期間の両方を夫々ターゲット期間とするようにしている。例えば、電荷を蓄積するキャパシタの初期電圧(放電後の電圧)を中間電圧にし、該キャパシタに蓄積した電荷量を、ターゲット期間の長さと、ターゲット期間以外の期の長さとの差分を示す指標値としてもよい。なお、中間電圧とは、電源電圧(図中VCC)とグランド電圧(図中GND)の間の電圧を意味する。

0123

ターゲット期間をハイレベル期間とした場合を例にする。
サンプリングクロックKの位相が最適な位置にある場合には、サンプリング信号S1の変化パターンが第1のパターン(ハイ→ロウ)と第2のパターン(ロウ→ハイ)のいずれであるときにも、上記差分がゼロであり、該サイクルの終了時にキャパシタの電圧が初期電圧と同一である。

0124

一方、サンプリングクロックKの位相が早い場合には、サンプリング信号S1の変化パターンが第1のパターンであるときには、上記差分が正となり、該サイクルの終了時にキャパシタの電圧が初期電圧より高くなり、サンプリング信号S1の変化パターンが第2のパターンであるときには、上記差分が負となり、該サイクルの終了時にキャパシタの電圧が初期電圧より低くなる。

0125

また、サンプリングクロックKの位相が遅い場合には、サンプリング信号S1の変化パターンが第1のパターンであるときには、上記差分が負となり、該サイクルの終了時にキャパシタの電圧が初期電圧より低くなり、サンプリング信号S1の変化パターンが第2のパターンであるときには、上記差分が正となり、該サイクルの終了時にキャパシタの電圧が初期電圧より高くなる。

0126

すなわち、このようにして電荷を蓄積しても、蓄積した電荷量と、サンプリング信号S1の変化パターンとに基づいて、サンプリングクロックKの位相の調整が可能である。

0127

これについて、第6の実施の形態の半導体装置を用いて説明する。該半導体装置について、電荷蓄積部のみを説明する。

0128

図14は、第7の実施の形態にかかる半導体装置における電荷蓄積部500を示す。電荷蓄積部500は、ANDゲート501、インバータ502、ANDゲート503、定電流源504、スイッチ505、定電流源506、スイッチ507、スイッチ511、キャパシタ520を有し、スイッチ511は、中間電圧Yと接続されている。定電流源504と定電流源506が出力する定電流の大きさは、同様である。

0129

スイッチ511が、第1の制御信号R1がオンしているときにオンし、第1の制御信号R1がオフしているときにオフする。

0130

ANDゲート501は、第2の制御信号R2とサンプリング信号S1の論理積をスイッチ505に出力する。スイッチ505は、ANDゲート501からの信号がハイであるときにオンし、ロウであるときにオフする。

0131

インバータ502は、第2の制御信号R2を反転してANDゲート503に出力する。ANDゲート503は、第2の制御信号R2の反転信号とサンプリング信号S1の論理積をスイッチ507に出力する。

0132

スイッチ507は、ANDゲート503からの信号がハイであるときにオンし、ロウであるときにオフする。

0133

すなわち、キャパシタ520は、第1の制御信号R1がオンしており、第2の制御信号R2と第3の制御信号R3がオフしているときに抵抗508と抵抗509を介して、電源電圧とグランド電圧の中間の電圧まで放電する。

0134

また、キャパシタ520は、第2の制御信号R2がオンであるときに、サンプリング信号S1がハイである場合には定電流源504で充電され、サンプリング信号S1がロウである場合には定電流源506で放電する。そのため、第2の制御信号R2がオンしているサイクルが終了したときには、キャパシタ520の電圧は、該サイクルにおけるハイレベル期間とロウレベル期間の差を表わすことができる。

0135

図15は、本第7の実施の形態における各信号のタイミングチャートの例を示す。
例えば、1つ目のサイクルT1において、第1の制御信号R1がオンする。これにより、キャパシタ520は放電し、電圧が電源電圧とグランド電圧の中間電圧になる。

0136

2つ目のサイクルT2において、第2の制御信号R2がオンする。該サイクルの前半においてサンプリング信号S1がハイレベルであるため、キャパシタ520は、サンプリング信号S1がハイレベルである期間(ターゲット期間)に定電流源504で充電される。

0137

また、2つ目のサイクルT2において、キャパシタ520の電圧が第1の電圧閾値VS1を超えたときに、第1の比較結果X1は、ハイになる。

0138

その後、2つ目のサイクルT2において、サンプリング信号S1がロウレベルになったため、キャパシタ520は、定電流源506で放電し、その電圧が下がる。

0139

その後、2つ目のサイクルT2において、キャパシタ520の電圧が第1の電圧閾値VS1より下になるため、第1の比較結果X1は、ロウになる。また、キャパシタ520の電圧が第2の電圧閾値VS2より高いため、第2の比較結果X2は、ロウのままである。

0140

従って、3つ目のサイクルT3において、第3の制御信号R3がオンするが、第1の比較結果X1と第2の比較結果X2がが共にロウであるため、第1の比較出力C1と第2の比較出力C2もロウであり、サンプリングクロックKの位相の調整は行われない。

0141

本第7の実施の形態の半導体装置も、半導体装置200と同様の効果を得ることができる。第7の実施の形態では、サンプリング信号S1のハイレベルとロウレベルを等しく扱うことが容易になる。

0142

<第8の実施の形態>
第8の実施の形態にかかる半導体装置は、位相調整部が半導体装置200における位相調整部250と異なる。図16を参照して説明する。

0143

図16に示すように、本第8の実施の形態にかかる半導体装置の位相調整部550は、ANDゲート561、スイッチ562、キャパシタ563、ANDゲート571、スイッチ572、キャパシタ573、インバータ581、スイッチ582、インバータ583、スイッチ584、比較部590を備える。比較部590は、B比較ブロック591、A比較ブロック594、ORゲート597、ORゲート598を有する。また、B比較ブロック591は、比較器592と比較器593を有し、A比較ブロック594は、比較器595と比較器596を有する。

0144

ANDゲート561は、第3の制御信号R3とパターン信号P2が入力され、それらの論理積をスイッチ562に出力する。

0145

スイッチ562は、ANDゲート561からの信号がハイであるときにオンし、ロウであるときにオフする。

0146

キャパシタ563は、スイッチ562がオンであるときに、キャパシタ236とキャパシタ563の容量比に応じてキャパシタ236に蓄積された電荷の一部が配分される。

0147

ANDゲート571は、第3の制御信号R3とパターン信号P1が入力され、それらの論理積をスイッチ572に出力する。

0148

スイッチ572は、ANDゲート571からの信号がハイであるときにオンし、ロウであるときにオフする。

0149

キャパシタ573は、スイッチ572がオンであるときに、キャパシタ236に蓄積された電荷を蓄積する。

0150

すなわち、キャパシタ573は、サンプリング信号S1の変化パターンが第1のパターン(ハイ→ロウ)である複数のサイクルの夫々のターゲット期間(ここではハイレベル期間)に蓄積されて電荷量をさらに蓄積する。ANDゲート571、スイッチ572、キャパシタ573は、A電荷蓄積部を構成する。なお、キャパシタ573は、キャパシタ236より大きな容量を有する。

0151

また、キャパシタ563は、サンプリング信号S1の変化パターンが第2のパターン(ロウ→ハイ)である複数のサイクルの夫々のターゲット期間(ハイレベル期間)に蓄積されて電荷量をさらに蓄積する。ANDゲート561、スイッチ562、キャパシタ563は、B電荷蓄積部を構成する。なお、キャパシタ563は、キャパシタ236より大きな容量を有する。

0152

入力端子581は、片方がリセット電圧と接続され、他方がスイッチ582と接続され、リセット電圧をスイッチ582に印加する。入力端子583は、片方がリセット電圧と接続され、他方がスイッチ584と接続され、リセット電圧をスイッチ584に印加する。なお、リセット電圧は、B比較ブロック591とA比較ブロック594に対して設定された第1の電圧閾値VS1と第2の電圧閾値VS2の間の電圧である。

0153

スイッチ582とスイッチ584は、リセット信号(図中RESET)がハイであるときにオンし、リセット信号がロウであるときにオフする。なお、リセット信号は、実行開始前にハイにすることでキャパシタ563およびキャパシタ573の電位をリセット電圧に設定する。

0154

比較部590におけるB比較ブロック591は、スイッチ582がオンしているときにはリセット電圧が入力され、スイッチ582がオフしている(スイッチ562もオフしている)ときにはキャパシタ563の電圧が入力される。B比較ブロック591は、入力された電圧を、第1の電圧閾値VS1と第2の電圧閾値VS2と夫々比較し、2つの比較結果をORゲート597とORゲート598に夫々出力する。

0155

比較部590におけるA比較ブロック594は、スイッチ584がオンしているときにはリセット電圧が入力され、スイッチ584がオフしている(スイッチ572もオフしている)ときにはキャパシタ573の電圧が入力される。A比較ブロック594は、入力された電圧を、第1の電圧閾値VS1と第2の電圧閾値VS2と夫々比較し、2つの比較結果をORゲート597とORゲート598に夫々出力する。

0156

すなわち、A比較ブロック594は、サンプリング信号S1の変化パターンが第1のパターン(ハイ→ロウ)である複数のサイクルの夫々のターゲット期間(ハイレベル期間)に蓄積された電荷量の総和を、第1の電圧閾値VS1と第2の電圧閾値VS2に夫々比較するものである。

0157

また、B比較ブロック591は、サンプリング信号S1の変化パターンが第2のパターン(ロウ→ハイ)である複数のサイクルの夫々のターゲット期間(ハイレベル期間)に蓄積された電荷量の総和を、第1の電圧閾値VS1と第2の電圧閾値VS2に夫々比較するものである。

0158

A比較ブロック594の比較器595が出力した比較結果と、B比較ブロック591の比較器593が出力した比較結果との論理和は、制御信号UPとして図示しない調整実行部214に出力される。また、A比較ブロック594の比較器596が出力した比較結果と、B比較ブロック591の比較器592が出力した比較結果との論理和は、制御信号DOWNとして調整実行部214に出力される。

0159

本第8の実施の形態の半導体装置によれば、変化パターンが第1のパターンと第2のパターン毎に、複数のターゲット期間にキャパシタ236に蓄積された電荷量の総和に基づいてサンプリングクロックKの位相のずれの有無の判定と調整を行うため、比較部590の各比較器の精度と速度性能を補うことができると共に、ノイズなどによる短時間の異常状態を除外することができる。

0160

<第9の実施の形態>
図17は、第9の実施の形態にかかる半導体装置600を示す。半導体装置600は、クロック供給部210、タイミング生成部620、2つの電荷蓄積部(630、640)、パターン判定部240、位相調整部650を備える。本実施の形態においても、ターゲット期間をハイレベル期間とする。

0161

クロック供給部210とパターン判定部240は、図7に示す半導体装置200におけるクロック供給部210とパターン判定部240と夫々同様のものである。

0162

位相調整部650は、比較部655、シフト信号生成部270を備える。シフト信号生成部270は、比較部655の出力(第1の検出結果D1と第2の検出結果D2)、パターン判定部240の出力(パターン信号P1、パターン信号P2)が入力され、制御信号UPと制御信号DOWNをクロック供給部210に出力するものであり、その回路構成は、半導体装置200におけるシフト信号生成部270と同様である。

0163

本実施の形態の半導体装置600において、タイミング生成部620は、ENABLE信号がオンしているときに、サンプリングクロックKの連続する2つのサイクル毎に、1つ目のサイクルにおいて第1の制御信号R1をオンし、2つ目のサイクルにおいて第2の制御信号R2をオンする。

0164

比較部655は、電荷蓄積部630と電荷蓄積部640に夫々接続される2つの比較ブロック(第1の比較ブロック660、第2の比較ブロック670)、ORゲート682、ORゲート684を有する。

0165

1つ目の電荷蓄積部(電荷蓄積部630)は、ANDゲート631、定電流源633、スイッチ634、スイッチ635、キャパシタ636、インバータ637、ANDゲート638を備える。キャパシタ636は、放電時間がサンプリングクロックKの1サイクル半分の長さであり、充電時間がサンプリングクロックKの1サイクル分であるとする。

0166

第2の制御信号R2とサンプリング信号S1は、ANDゲート631に入力される。サンプリングクロックKは、インバータ637に入力される。第1の制御信号R1と、インバータ637の出力(サンプリングクロックKの反転信号)は、ANDゲート638に入力される。

0167

ANDゲート631の出力がハイであるときには、スイッチ634がオンし、ANDゲート631の出力がロウであるときには、スイッチ634がオフする。また、ANDゲート638の出力がハイであるときには、スイッチ635がオンし、ANDゲート638の出力がロウであるときには、スイッチ635がオフする。

0168

すなわち、電荷蓄積部630は、第1の制御信号R1がオンしているサイクルの後半において電荷を放出し、第2の制御信号R2がオンしているサイクルのターゲット期間において電荷を蓄積する。

0169

また、第2の制御信号R2は、第1の比較ブロック660にも出力される。第1の比較ブロック660は、比較器661、ANDゲート662、比較器663、ANDゲート664を備え、半導体装置200の比較部260と同様のものである。

0170

すなわち、第1の比較ブロック660は、第2の制御信号R2がオンしているサイクルにおいて電荷蓄積部630に蓄積された電荷量と、第1の電圧閾値VS1と第2の電圧閾値VS2との比較を夫々行って、該サイクルにおいて第1の比較出力C1と第2の比較出力C2を出力する。

0171

2つ目の電荷蓄積部(電荷蓄積部640)は、ANDゲート641、定電流源643、スイッチ644、スイッチ645、キャパシタ646、インバータ647、ANDゲート648を備える。キャパシタ646も、放電時間がサンプリングクロックKの1サイクル半分の長さであり、充電時間がサンプリングクロックKの1サイクル分であるとする。

0172

第1の制御信号R1とサンプリング信号S1は、ANDゲート641に入力される。サンプリングクロックKは、インバータ647に入力される。第2の制御信号R2と、インバータ647の出力(サンプリングクロックKの反転信号)は、ANDゲート648に入力される。

0173

ANDゲート641の出力がハイであるときには、スイッチ644がオンし、ANDゲート641の出力がロウであるときには、スイッチ644がオフする。また、ANDゲート648の出力がハイであるときには、スイッチ645がオンし、ANDゲート648の出力がロウであるときには、スイッチ645がオフする。

0174

すなわち、電荷蓄積部640は、第2の制御信号R2がオンしているサイクルの後半において電荷を放出し、第1の制御信号R1がオンしているサイクルのターゲット期間において電荷を蓄積する。

0175

また、第1の制御信号R1は、第2の比較ブロック670にも出力される。第2の比較ブロック670は、比較器671、ANDゲート672、比較器673、ANDゲート674を備え、半導体装置200の比較部260と同様のものである。

0176

すなわち、第2の比較ブロック670は、第1の制御信号R1がオンしているサイクルにおいて電荷蓄積部640に蓄積された電荷量と、第1の電圧閾値VS1と第2の電圧閾値VS2との比較を夫々行って、該サイクルにおいて第1の比較出力C1と第2の比較出力C2を出力する。

0177

ORゲート682により得られた、第1の比較ブロック660と第2の比較ブロック670が夫々出力した第1の比較出力C1の論理和(第1の検出結果D1という)は、FF691とFF692を介してシフト信号生成部270に出力され、ORゲート684により得られた、第1の比較ブロック660と第2の比較ブロック670が夫々出力した第2の比較出力C2の論理和(第2の検出結果D2という)は、FF693とFF694を介してシフト信号生成部270に出力される。FF691及びFF692、FF693及びFF694は、第1の検出結果D1と第2の検出結果D2に対して、パターン信号P1およびP2とタイミングを合わせるために設けられたものである。

0178

図18は、半導体装置600における各信号のタイミングチャートの例である。なお、図18において、放電と充電のタイミングについては電荷蓄積部630についてのみ示し、比較のタイミングについても第1の比較ブロック660についてのみ示している。

0179

図示のように、半導体装置600において、各電荷蓄積部は、1つのサイクルの後半において放電し、次のサイクルで充電する。また、各比較ブロックは、対応する電荷蓄積部が充電するサイクルと同一のサイクルの末尾に比較結果を出力する。

0180

半導体装置600における1つの電荷蓄積部と1つの比較ブロックの組は、2サイクル毎に位相のずれの有無の判定および調整が可能である。半導体装置600では、このような組が2つあるため、各サイクルにおいて位相の有無の判定及び調整が可能となる。

0181

図19は、半導体装置600において、各電荷蓄積部におけるキャパシタが1サイクルを使用して放電する場合のタイミングチャートを示す。図示のように、この場合、第1の比較ブロック660のサンプリングタイミング(図中黒丸:第2の制御信号R2の立下りタイミング)と電荷蓄積部630の放電開始タイミング(第1の制御信号R1と「−K」の論理和の立上りタイミング)がほぼ同一である。これでは、誤差の発生が懸念される。

0182

対して、半導体装置600において、各電荷蓄積部が、該当するサイクルの後半においてのみ放電する。充電の開始までに放電を完了するように設計すべきである。

0183

こうすることにより、比較ブロックのサンプリングと、対応する電荷蓄積部の放電開始タイミングとの近接を回避し、誤差の発生を防ぐことができる。

0184

<第10の実施の形態>
図20は、第10の実施の形態にかかる半導体装置700を示す。半導体装置700は、クロック供給部210、タイミング生成部220、3つの電荷蓄積部(731〜733)、パターン判定部240、位相調整部750を備える。

0185

クロック供給部210とタイミング生成部220は、図7に示す半導体装置200におけるクロック供給部210とタイミング生成部220である。また、パターン判定部240も、半導体装置200におけるパターン判定部240である。

0186

位相調整部750は、比較部760、シフト信号生成部270を備える。シフト信号生成部270は、半導体装置200におけるシフト信号生成部270と同様のものである。

0187

比較部760は、電荷蓄積部731〜733に夫々接続される3つの比較ブロック(比較ブロック761〜763)、ORゲート782とORゲート784を有する。

0188

電荷蓄積部731は、半導体装置200における電荷蓄積部230と同一のものである。電荷蓄積部731に含まれるキャパシタは、第1の制御信号R1がオンしているサイクル(1つ目のサイクル)において放電し、第2の制御信号R2がオンしているサイクル(2つ目のサイクル)における、サンプリング信号S1がハイレベルである期間において定電流源により充電される。

0189

第1の比較ブロック761は、半導体装置200の比較部260と同様のものである。すなわち、第1の比較ブロック761は、2つ目のサイクルにて電荷蓄積部731のキャパシタに蓄積された電荷量と、第1の電圧閾値VS1と第2の電圧閾値VS2との比較を夫々行って、第3の制御信号R3がオンしているサイクル(3つ目のサイクル)において第1の比較出力C1と第2の比較出力C2を出力する。

0190

電荷蓄積部732は、それに含まれるキャパシタの放電と充電のタイミングが、電荷蓄積部731に含まれるキャパシタの放電と充電のタイミングより夫々1サイクル遅れる点を除き、電荷蓄積部731と同様である。

0191

第2の比較ブロック762は、電荷蓄積部732のキャパシタに蓄積された電荷量と、第1の電圧閾値VS1と第2の電圧閾値VS2との比較を夫々行う点と、比較結果を出力するタイミングが、第1の比較ブロック761より1サイクル遅れる点を除き、第1の比較ブロック761と同様である。

0192

電荷蓄積部733は、それに含まれるキャパシタの放電と充電のタイミングが、電荷蓄積部732に含まれるキャパシタの放電と充電のタイミングより夫々1サイクル遅れる点を除き、電荷蓄積部732と同様である。

0193

第3の比較ブロック763は、電荷蓄積部733のキャパシタに蓄積された電荷量と、第1の電圧閾値VS1と第2の電圧閾値VS2との比較を夫々行う点と、比較結果を出力するタイミングが、第2の比較ブロック762より1サイクル遅れる点を除き、第2の比較ブロック762と同様である。

0194

ORゲート782は、比較ブロック761〜763からの第1の比較出力C1の論理和を得て、第1の検出結果D1としてシフト信号生成部270に出力する。ORゲート784は、比較ブロック761〜763からの第2の比較出力C2の論理和を得て、第2の検出結果D2としてシフト信号生成部270に出力する。

0195

図21は、半導体装置700における各信号のタイミングチャートの例である。図示のように、半導体装置700において、各電荷蓄積部と比較ブロックは、サンプリングクロックKの3サイクル毎に、放電、充電、比較結果の出力を1サイクルずつ順次行い、各電荷蓄積部間及び各比較ブロック間では、放電、充電、比較結果の出力のタイミングは、1サイクルずつ順次異なる。

0196

半導体装置700は、図7に示す半導体装置200と同様の効果を得ることができると共に、各サイクルにおいて位相のずれの有無の判定及び調整が可能である。

0197

なお、放電、充電に夫々1サイクルを消費するとした場合に、比較終了後に放電を行う必要があるため、比較器の出力安定時間がnサイクル〜(n+1)サイクルの間であるときに、電荷蓄積部と比較ブロックの数が(3+n)個でなければ、タイムラグにより誤差が発生する。

0198

<第11の実施の形態>
図22は、第11の実施の形態にかかる半導体装置800を示す。半導体装置800は、クロック供給部210、タイミング生成部820、4つの電荷蓄積部(831〜834)、パターン判定部840、位相調整部850を備える。なお、クロック供給部210は、図7に示す半導体装置200におけるクロック供給部210と同様のものであり、パターン判定部840は、半導体装置200におけるパターン判定部240より判定結果の出力タイミングが1サイクル遅延していることのみ異なる。

0199

タイミング生成部820は、サンプリングクロックKの連続する4つのサイクル毎に、1つ目のサイクルにおいて第1の制御信号R1をオンし、2つ目のサイクルにおいて第2の制御信号R2をオンし、3つ目のサイクルにおいて第3の制御信号R3をオンし、4つ目のサイクルにおいて第4の制御信号R4をオンする。

0200

位相調整部850は、比較部860、シフト信号生成部270を備える。シフト信号生成部270は、半導体装置200におけるシフト信号生成部270と同様のものである。

0201

比較部860は、電荷蓄積部831〜834に夫々接続される4つの比較ブロック(比較ブロック861〜864)、ORゲート882とORゲート884を有する。

0202

図23は、図22に対して、クロック供給部210とパターン判定部840を省略し、電荷蓄積部831〜834、及び第1の比較ブロック861〜864を詳細に示した図である。

0203

図23に示すように、電荷蓄積部831は、半導体装置200における電荷蓄積部230と同様のものであり、それに含まれるキャパシタは、第1の制御信号R1がオンしているサイクル(1つ目のサイクル)において放電し、第2の制御信号R2がオンしているサイクル(2つ目のサイクル)における、サンプリング信号S1がハイレベルである期間において定電流源により充電される。

0204

第1の比較ブロック861は、比較器261、比較器262の比較結果が安定するまでの時間(出力安定時間)が長くなったこと、それに伴い比較結果を出力するタイミングが半導体装置200の比較部260と異なる点を除き、比較部260と同様である。図示のように、第1の比較ブロック861は、2つ目のサイクルにて電荷蓄積部731のキャパシタに蓄積された電荷量と、第1の電圧閾値VS1と第2の電圧閾値VS2との比較を夫々行って、第4の制御信号R3がオンしているサイクル(4つ目のサイクル)において第1の比較出力C1と第2の比較出力C2を出力する。

0205

電荷蓄積部832は、それに含まれるキャパシタの放電と充電のタイミングが、電荷蓄積部831に含まれるキャパシタの放電と充電のタイミングより夫々1サイクル遅れる点を除き、電荷蓄積部831と同様である。

0206

第2の比較ブロック862は、電荷蓄積部832のキャパシタに蓄積された電荷量と、第1の電圧閾値VS1と第2の電圧閾値VS2との比較を夫々行う点と、比較結果を出力するタイミングが、第1の比較ブロック861より1サイクル遅れる点を除き、第1の比較ブロック861と同様である。

0207

電荷蓄積部833は、それに含まれるキャパシタの放電と充電のタイミングが、電荷蓄積部832に含まれるキャパシタの放電と充電のタイミングより夫々1サイクル遅れる点を除き、電荷蓄積部832と同様である。

0208

第3の比較ブロック863は、電荷蓄積部833のキャパシタに蓄積された電荷量と、第1の電圧閾値VS1と第2の電圧閾値VS2との比較を夫々行う点と、比較結果を出力するタイミングが、第2の比較ブロック862より1サイクル遅れる点を除き、第2の比較ブロック862と同様である。

0209

電荷蓄積部834は、それに含まれるキャパシタの放電と充電のタイミングが、電荷蓄積部833に含まれるキャパシタの放電と充電のタイミングより夫々1サイクル遅れる点を除き、電荷蓄積部833と同様である。

0210

第4の比較ブロック864は、電荷蓄積部834のキャパシタに蓄積された電荷量と、第1の電圧閾値VS1と第2の電圧閾値VS2との比較を夫々行う点と、比較結果を出力するタイミングが、第3の比較ブロック863より1サイクル遅れる点を除き、第3の比較ブロック863と同様である。

0211

ORゲート882は、比較ブロック861〜864からの第1の比較出力C1の論理和を得て、第1の検出結果D1としてシフト信号生成部270に出力する。ORゲート884は、比較ブロック861〜864からの第2の比較出力C2の論理和を得て、第2の検出結果D2としてシフト信号生成部270に出力する。

0212

図24図25は、半導体装置800における各信号のタイミングチャートの例である。図24は、各電荷蓄積部と比較ブロックについて、制御信号R1〜R4と、放電、充電、比較のタイミングの関係を示している。図25において、制御信号R1〜R4と、放電、充電、比較のタイミングの関係について、電荷蓄積部831と第1の比較ブロック861についてのみ示している。

0213

図示のように、電荷蓄積部831のキャパシタは、第1の制御信号R1がオンしているサイクル(1つ目のサイクル)に放電し、第2の制御信号R2がオンしているサイクル(2つ目のサイクル)に充電される。第1の比較ブロック861は、3つ目のサイクルではなく、第4の制御信号R4がオンしているサイクル(4つ目のサイクル)に比較結果を出力する。このような処理は、4サイクル毎に繰り返される。

0214

図示していないが、電荷蓄積部832のキャパシタは、第2の制御信号R2がオンしているサイクル(2つ目のサイクル)に放電し、第3の制御信号R3がオンしているサイクル(3つ目のサイクル)に充電される。第2の比較ブロック862は、第1の制御信号R1がオンしているサイクル(4つ目のサイクルの次のサイクル)に比較結果を出力する。このような処理は、4サイクル毎に繰り返される。

0215

電荷蓄積部833のキャパシタは、第3の制御信号R3がオンしているサイクル(3つ目のサイクル)に放電し、第4の制御信号R4がオンしているサイクル(4つ目のサイクル)に充電される。第3の比較ブロック863は、第2の制御信号R2がオンしているサイクル(4つ目のサイクルの次の次のサイクル)に比較結果を出力する。このような処理は、4サイクル毎に繰り返される。

0216

電荷蓄積部834のキャパシタは、第4の制御信号R4がオンしているサイクル(4つ目のサイクル)に放電し、第1の制御信号R1がオンしているサイクル(4つ目のサイクルの次のサイクル)に充電される。そして、第4の比較ブロック864は、第3の制御信号R3がオンしているサイクルに比較結果を出力する。このような処理は、4サイクル毎に繰り返される。

0217

このように、半導体装置800において、各電荷蓄積部と比較ブロックは、サンプリングクロックKの4サイクル毎に、先頭の2サイクルに放電、充電を順次行い、末尾のサイクルに比較結果の出力を行う。また、各電荷蓄積部間及び各比較ブロック間では、放電、充電、比較結果の出力のタイミングは、1サイクルずつ順次異なる。

0218

半導体装置800も、半導体装置700と同様に、図7に示す半導体装置200と同様の効果を得ることができると共に、各サイクルにおいて位相のずれの有無の判定及び調整が可能である。

0219

さらに、比較結果の出力は、キャパシタが放電を開始するサイクルの2サイクル後であるので、キャパシタの放電にかかる時間、及び各比較器の反応速度に余裕を持つことができる。比較器の性能により比較結果の安定時間がより長い場合も充電から比較のサイクルを伸ばし、同様にパターン判定を伸ばすことで対応可能である。

0220

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更や組合せが可能であることはいうまでもない。

0221

100半導体装置
110測定部
120パターン判定部
130位相調整部
200 半導体装置
210クロック供給部
211クロック生成部
212遅延部
213セレクタ
214調整実行部
216 同期部
220タイミング生成部
230電荷蓄積部
231ANDゲート
233定電流源
234 スイッチ
235 スイッチ
236キャパシタ
240 パターン判定部
242フリップフロップ
250 位相調整部
260比較部
261比較器
262 ANDゲート
263 比較器
264 ANDゲート
267FF
268 FF
270シフト信号生成部
330 電荷蓄積部
331インバータ
332 ANDゲート
333 スイッチ
334 定電流源
335 スイッチ
336 キャパシタ
350感度調整部
352 D/Aコンバータ
354 D/Aコンバータ
410 電荷蓄積部
412 第1の電荷蓄積ブロック
414 第2の電荷蓄積ブロック
420 比較部
422 第1の比較ブロック
424 第2の比較ブロック
450 位相調整部
452A 比較部
452B 比較部
452C 比較部
454 シフト信号生成部
500 電荷蓄積部
501 ANDゲート
502 インバータ
503 ANDゲート
504 定電流源
505 スイッチ
506 定電流源
507 スイッチ
511 スイッチ
520 キャパシタ
550 位相調整部
561 ANDゲート
562 スイッチ
563 キャパシタ
571 ANDゲート
572 スイッチ
573 キャパシタ
581入力端子
582 スイッチ
583 入力端子
584 スイッチ
590 比較部
591 B比較ブロック
592 比較器
593 比較器
594 A比較ブロック
595 比較器
596 比較器
597ORゲート
598 ORゲート
600 半導体装置
620 タイミング生成部
630 電荷蓄積部
631 ANDゲート
633 定電流源
634 スイッチ
635 スイッチ
636 キャパシタ
637 インバータ
638 ANDゲート
640 電荷蓄積部
641 ANDゲート
643 定電流源
644 スイッチ
645 スイッチ
646 キャパシタ
647 インバータ
648 ANDゲート
650 位相調整部
655 比較部
660 第1の比較ブロック
661 比較器
662 ANDゲート
663 比較器
664 ANDゲート
670 第2の比較ブロック
671 比較器
672 ANDゲート
673 比較器
674 ANDゲート
682 ORゲート
684 ORゲート
691 FF
692 FF
693 FF
694 FF
700 半導体装置
731 電荷蓄積部
732 電荷蓄積部
733 電荷蓄積部
750 位相調整部
760 比較部
761 第1の比較ブロック
762 第2の比較ブロック
763 第3の比較ブロック
782 ORゲート
784 ORゲート
800 半導体装置
820 タイミング生成部
831 電荷蓄積部
832 電荷蓄積部
833 電荷蓄積部
834 電荷蓄積部
840 パターン判定部
850 位相調整部
860 比較部
861 第1の比較ブロック
862 第2の比較ブロック
863 第3の比較ブロック
864 第4の比較ブロック
882 ORゲート
884 ORゲート
C1 第1の比較出力
C2 第2の比較出力
D1 第1の検出結果
D2 第2の検出結果
S1サンプリング信号
K0オリジナルクロック
Kサンプリングクロック
P1パターン信号
P2 パターン信号
Q 出力安定期間
R1 第1の制御信号
R2 第2の制御信号
R3 第3の制御信号
R4 第4の制御信号
SV1 第1の設定値
SV2 第2の設定値
TLターゲット期間の長さ
TS1 第1の時間閾値
TS2 第2の時間閾値
VS1 第1の電圧閾値
VS2 第2の電圧閾値
VS11 第1の電圧閾値
VS21 第2の電圧閾値
VS12 第1の電圧閾値
VS22 第2の電圧閾値
VS1A 第1の電圧閾値
VS2A 第2の電圧閾値
VS1B 第1の電圧閾値
VS2B 第2の電圧閾値
VS1C 第1の電圧閾値
VS2C 第2の電圧閾値
X1 第1の比較結果
X2 第2の比較結果
Y 中間電圧

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ