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技術 最外フィンの外側表面上のエピタキシャル成長バリアを含むマルチフィンFINFET装置及び関連方法

出願人 エスティーマイクロエレクトロニクス,インコーポレイテッド
発明者 チインリィウプラサンナカーレニコラスルベ
出願日 2013年8月7日 (5年11ヶ月経過) 出願番号 2013-164297
公開日 2014年3月6日 (5年4ヶ月経過) 公開番号 2014-042021
状態 特許登録済
技術分野 絶縁ゲート型電界効果トランジスタ MOSIC,バイポーラ・MOSIC 薄膜トランジスタ
主要キーワード 外フィン Nチャンネル 隆起型 内側フィン 横方向間隔 チップ密度 側部表面 フィン数
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2014年3月6日)のものです。
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図面 (7)

課題

信頼性があり且つ製造が容易なマルチフィンINFET装置及びその製造方法を提供する。

解決手段

マルチフィンFINFET装置は、基板、及び該基板から上方へ延在しており且つ該基板に沿って離隔されている複数個半導体フィン、を有することが可能である。各半導体フィンは、両側の第1及び第2端部と、それらの間の中間部分と、を有することが可能であり、且つ該複数個の半導体フィンの内の最外フィンはその外側表面上にエピタキシャル成長バリアを有することが可能である。本FINFETは、更に、該半導体フィンの中間部分の上側の少なくとも1個のゲートと、その第1端部に隣接し半導体フィン間の複数個の隆起型エピタキシャル半導体ソース領域と、その第2端部に隣接し半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域と、を有することが可能である。

概要

背景

半導体装置技術は継続して進化しており、一層高チップ密度及び動作周波数を提供している。フィン型電界効果トランジスタ(FINFET)は、適切な電力消費量を維持しながら所望の装置スケーリングを提供することに貢献するために使用されているトランジスタ技術の一つのタイプである。

米国特許公開番号第2010/0203732号は、FINFET装置及び関連方法を開示しており、その場合には、各FINFETはサブリグラフィ寸法の幅を有することが可能である。該方法は、基板上に位置されている半導体含有層の上に複数個の開口を具備するマスクを形成することを包含している。次いで、角度をつけたイオン注入を行ってドーパントを該半導体含有層の第1部分へ導入し、その場合に、実質的にドーパントの存在しない残存部分が該マスクの下側に存在する。該ドーパントを含有している該半導体含有層の該第1部分は、その後に、該ドーパントが実質的に存在しない該半導体含有層の残存部分に対して選択的に除去されて、パターンを与える。次いで、該パターンを該基板内転移させて、サブリソグラフィ寸法の幅を有するフィン構造を与える。

別のタイプのFINFET装置はマルチフィンFINFETである。この装置は、典型的に、複数個の離隔された半導体フィンを包含しており、トライゲートが該フィンの上側に存在している。FINFETの実効ゲート幅は2nhであり、尚、nはフィン数であり且つhはフィン高さである。従って、複数個のフィンを使用することによって、一層高いオン電流を有する一層幅広のトランジスタを得ることが可能である。しかしながら、多数のフィンは一層複雑な装置構成となる場合があり、そのことは製造上の問題を提起する場合がある。

概要

信頼性があり且つ製造が容易なマルチフィンFINFET装置及びその製造方法を提供する。 マルチフィンFINFET装置は、基板、及び該基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィン、を有することが可能である。各半導体フィンは、両側の第1及び第2端部と、それらの間の中間部分と、を有することが可能であり、且つ該複数個の半導体フィンの内の最外フィンはその外側表面上にエピタキシャル成長バリアを有することが可能である。本FINFETは、更に、該半導体フィンの中間部分の上側の少なくとも1個のゲートと、その第1端部に隣接し半導体フィン間の複数個の隆起型エピタキシャル半導体ソース領域と、その第2端部に隣接し半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域と、を有することが可能である。

目的

フィン型電界効果トランジスタ(FINFET)は、適切な電力消費量を維持しながら所望の装置スケーリングを提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

マルチフィンINFET装置において、基板、前記基板から上方へ延在しており且つ該基板に沿って離隔されている複数個半導体フィンであって、各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを具備しており、前記複数個の半導体フィンの最外フィンがその外側表面上にエピタキシャル成長バリアを有している、複数個の半導体フィン、前記半導体フィンの該中間部分の上側にある少なくとも1個のゲート、その第1端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ソース領域、その第2端部に連接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域、を有しているマルチフィンFINFET装置。

請求項2

請求項1において、前記エピタキシャル成長バリアが、半導体と炭素及びフッ素の内の少なくとも一つとを有する組成物を有しているマルチフィンFINFET装置。

請求項3

請求項1において、前記複数個の半導体フィンがシリコンを有しているマルチフィンFINFET装置。

請求項4

請求項1において、前記複数個の半導体フィンが、相補的金属酸化物半導体(CMOS)FINFETを画定するために、第1組のPチャンネルフィンと、該第1組のPチャンネルフィンから離隔されている第2組のNチャンネルフィンと、を有しているマルチフィンFINFET装置。

請求項5

請求項4において、前記少なくとも1個のゲートが、前記第1組のPチャンネルフィン及び前記第2組のNチャンネルフィンの各々に対して夫々のゲートを有しているマルチフィンFINFET装置。

請求項6

請求項1において、更に、前記ゲートへ結合されており且つ前記基板から上方へ延在しており且つ前記半導体フィンから離隔されているゲートコンタクト領域を有しているマルチフィンFINFET装置。

請求項7

請求項1において、更に、前記複数個の半導体フィンの第1端部に結合されているソースコンタクト領域、前記複数個の半導体フィンの第2端部に結合されているドレインコンタクト領域、を有しているマルチフィンFINFET装置。

請求項8

マルチフィンFINFET装置において、基板、前記基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個のシリコンフィンであって、各シリコンフィンが両側の第1及び第2端部とそれらの間の中間部分とを有しており、前記複数個のシリコンフィンの最外フィンはその外側表面上にエピタキシャル成長バリアを有しており、且つ前記エピタキシャル成長バリアはシリコンと炭素及びフッ素の内の少なくとも一つとを有する組成物を有している、複数個のシリコンフィン、前記シリコンフィンの中間部分の上側の少なくとも1個のゲート、その第1端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ソース領域、その第2端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ドレイン領域、を有するマルチフィンFINFET装置。

請求項9

請求項8において、前記複数個のシリコンフィンが、相補的金属酸化物半導体(CMOS)FINFETを画定するために、第1組のPチャンネルフィンと、前記第1組のPチャンネルフィンから離隔されている第2組のNチャンネルフィンと、を有しているマルチフィンFINFET装置。

請求項10

請求項9において、前記少なくとも1個のゲートが、前記第1組のPチャンネルフィン及び前記第2組のNチャンネルフィンの各々に対する夫々のゲートを有しているマルチフィンFINFET装置。

請求項11

請求項8において、更に、前記ゲートに結合されており且つ前記基板から上方へ延在しており且つ前記シリコンフィンから離隔されているゲートコンタクト領域を有しているマルチフィンFINFET装置。

請求項12

請求項8において、更に、前記複数個のシリコンフィンの第1端部に結合されているソースコンタクト領域、前記複数個のシリコンフィンの第2端部に結合されているドレインコンタクト領域、を有しているマルチフィンFINFET装置。

請求項13

マルチフィンFINFET装置を製造する方法において、基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって、各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを有している、前記複数個の半導体フィンを形成し、前記半導体フィンの前記中間部分の上側の少なくとも1個のゲートを形成し、前記複数個の半導体フィンの最外フィンの外側表面上にエピタキシャル成長バリアを形成し、その第1端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し、その第2端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する、ことを包含している方法。

請求項14

請求項13において、前記エピタキシャル成長バリアを形成する場合に、前記基板に対する垂線からオフセットした角度でイオン注入を行う方法。

請求項15

請求項14において、前記角度が30乃至60度の範囲内である方法。

請求項16

請求項14において、前記イオン注入を行う場合に、炭素—フッ素ガスを使用して反応性イオンエッチングRIE)を行う方法。

請求項17

請求項13において、前記エピタキシャル成長バリアを形成する場合に、半導体と炭素及びフッ素の内の少なくとも一つとを有するエピタキシャル成長バリアを形成する方法。

請求項18

請求項13において、前記複数個の半導体フィンを形成する場合に、複数個のシリコンフィンを形成する方法。

請求項19

請求項13において、前記複数個の半導体フィンを形成する場合に、相補的金属酸化物半導体(CMOS)FINFETを画定するために、第1組のPチャンネルフィンと、前記第1組のPチャンネルフィンから離隔されている第2組のNチャンネルフィンと、を形成する方法。

請求項20

請求項19において、前記少なくとも1個のゲートを形成する場合に、前記第1組のPチャンネルフィンと前記第2組のNチャンネルフィンの各々に対する夫々のゲートを形成する方法。

請求項21

請求項13において、更に、前記基板から上方へ延在しており且つ前記半導体フィンから離隔されており且つ前記ゲートへ結合されているゲートコンタクト領域を形成することを包含している方法。

請求項22

請求項13において、更に、前記複数個の半導体フィンの第1端部に結合されているソースコンタクト領域を形成し、前記複数個の半導体フィンの第2端部に結合されているドレインコンタクト領域を形成する、ことを包含している方法。

技術分野

0001

本発明は電子装置の分野に関するものであって、更に詳細には、半導体装置及び関連方法に関するものである。

背景技術

0002

半導体装置技術は継続して進化しており、一層高チップ密度及び動作周波数を提供している。フィン型電界効果トランジスタ(FINFET)は、適切な電力消費量を維持しながら所望の装置スケーリングを提供することに貢献するために使用されているトランジスタ技術の一つのタイプである。

0003

米国特許公開番号第2010/0203732号は、FINFET装置及び関連方法を開示しており、その場合には、各FINFETはサブリグラフィ寸法の幅を有することが可能である。該方法は、基板上に位置されている半導体含有層の上に複数個の開口を具備するマスクを形成することを包含している。次いで、角度をつけたイオン注入を行ってドーパントを該半導体含有層の第1部分へ導入し、その場合に、実質的にドーパントの存在しない残存部分が該マスクの下側に存在する。該ドーパントを含有している該半導体含有層の該第1部分は、その後に、該ドーパントが実質的に存在しない該半導体含有層の残存部分に対して選択的に除去されて、パターンを与える。次いで、該パターンを該基板内転移させて、サブリソグラフィ寸法の幅を有するフィン構造を与える。

0004

別のタイプのFINFET装置はマルチフィンFINFETである。この装置は、典型的に、複数個の離隔された半導体フィンを包含しており、トライゲートが該フィンの上側に存在している。FINFETの実効ゲート幅は2nhであり、尚、nはフィン数であり且つhはフィン高さである。従って、複数個のフィンを使用することによって、一層高いオン電流を有する一層幅広のトランジスタを得ることが可能である。しかしながら、多数のフィンは一層複雑な装置構成となる場合があり、そのことは製造上の問題を提起する場合がある。

先行技術

0005

米国特許公開番号第2010/0203732号

発明が解決しようとする課題

0006

前述した背景に鑑み、本発明は、信頼性があり且つ容易に製造されるマルチフィンFINFET装置及び関連方法を提供することを目的とする。

課題を解決するための手段

0007

本発明によれば、マルチフィンFINFET装置が提供され、それは、基板及び該基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィンを包含することが可能である。各半導体フィンは、第1及び第2端部と、それらの間の中間部分とを有することが可能であり、且つ該複数個の半導体フィンの内の最外フィンは、その外側表面上にエピタキシャル成長バリアを有することが可能である。該FINFETは、更に、該半導体フィンの該中間部分の上側にある少なくとも1個のゲートと、その第1端部に隣接した半導体フィンの間の複数個の隆起型エピタキシャル半導体ソース領域と、その第2端部に隣接した半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域と、を包含することが可能である。そうであるから、該最外フィンの外側表面上のエピタキシャル成長は、隆起型エピタキシャルソース及びドレイン領域の成長期間中に回避することが可能であり、そのことは、有益的に、電気的短絡蓋然性を減少させることが可能となる。

0008

例として、該エピタキシャル成長バリアは、半導体と、炭素及びフッ素の内の少なくとも一つと、を有する組成物を有することが可能である。更に、該複数個の半導体フィンは、例えば、シリコンを有することが可能である。更に詳細には、該複数個の半導体フィンは、相補的金属酸化物半導体(CMOS)FINFETを画定するために、第1組のPチャンネルフィンと該第1組のPチャンネルフィンから離隔されている第2組のNチャンネルフィンとを有することが可能であり、且つ該少なくとも1個のゲートは、該第1組のPチャンネルフィン及び該第2組のNチャンネルフィンの各々に対しての夫々のゲートを有することが可能である。

0009

本マルチフィンFINFET装置は、更に、ゲートへ結合されており且つ該基板から上方へ延在しており且つ該半導体フィンから離隔されているゲートコンタクト領域を包含することが可能である。更に、本マルチフィンFINFET装置は、該複数個の半導体フィンの第1端部へ結合されているソースコンタクト領域、及び該複数個の半導体フィンの第2端部へ結合されているドレインコンタクト領域、を包含することが可能である。

0010

マルチフィンFINFET装置を製造する関連方法は、基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィンを形成することを包含することが可能であり、その場合に、各半導体フィンは両側の第1及び第2端部とそれらの間の中間部分とを有している。本方法は、更に、該半導体フィンの該中間部分の上側に少なくとも1個のゲートを形成し、該複数個の半導体フィンの最外フィンの外側表面上にエピタキシャル成長バリアを形成し、その第1端部に隣接した半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し、且つその第2端部に隣接した半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成すること、を包含することが可能である。

図面の簡単な説明

0011

本発明に基くCMOSマルチフィンFINFET装置の斜視図。
(A)及び(B)は、夫々、図1のFINFETのフィンの形成を示した側面図及び平面図。
(A)及び(B)は、夫々、図1のFINFETのフィン上のトライゲートの形成を示した側面図及び平面図。
図1のFINFETの最外フィンの外側表面上にエピタキシャル成長バリアを形成するイオン注入ステップを示した側面図。
(A)及び(B)は、夫々、図1のFINFETのエピタキシャルソース及びドレイン領域の形成を示した側面図及び平面図。
図2(A),(B)、図3(A),(B)、図4図5(A),(B)に例示したステップに対応するフローチャート

実施例

0012

本発明を、その好適実施例を示した添付の図面を参照してより詳細に説明する。しかしながら、本発明は、多数の異なる形態で実施化することが可能なものであり、以下に記載する実施例に制限されるものとして解釈されるべきものではない。そうではなく、これらの実施例は、本開示が完璧及び完全なものであり、且つ当業者に対して発明の範囲を完全に伝達するように提供されるものである。尚、全体を通して、同様の参照番号は同様の要素を参照するものである。

0013

最初に、図1−5を参照して、マルチフィンFINFET装置30及び関連方法について説明する。図示例においては、FINFET30はNFETとPFETとを包含している相補的金属酸化物半導体(CMOS)装置である。FINFET30は、以下に更に説明するコンタクト領域を使用して、メモリ論理ゲート等の種々の装置を提供する形態とすることが可能である。しかしながら、注意すべきことであるが、非CMOS形態は、異なる実施例(即ち、個別的なNFET又はPFET)において使用することも可能である。

0014

FINFET30は、例示的には、基板31を包含しており、それは、半導体基板(例えば、シリコン、ゲルマニウム、Si/Ge等)、セミコンダクタオンインシュレータSOI)基板などとすることが可能である。更に、夫々のNFET及びPFET装置用の複数個の半導体フィン32n,32pが、基板31から上方へ延在しており、且つ該基板に沿って横方向に離隔されている(図2(A),(B)において左から右)。図2(A)乃至5(B)において、NFETが左側でありPFETは右側である。各半導体フィン32n,32pは、夫々、両側の第1及び第2端部33a,33b及び34a,34b及びそれらの間の夫々の中間部分35a,35b(図2(B)において点線で示してある)を有している。該複数個の半導体フィンの内の最外フィン(即ち、それらの夫々の組のフィンの内で最も左側及び最も右側のフィン32n,32p)は、以下に更に説明する如く、その外側表面上にエピタキシャル成長バリア35n,35pを有している。

0015

FINFET30は、更に、例示的に、フィン32n,32pの夫々の中間部分35a,35bの上側にあるNFET及びPFET用の夫々のゲート37n,37pを包含している。より詳細に説明すると、ゲート37n,37pは、トライゲート(tri-gate)構造であり、その各々は、絶縁体層と該絶縁体層の上側にある電極層とを包含することが可能である。更に、複数個の隆起型エピタキシャル半導体ソース領域38n,38pが、夫々、その第1端部33a,34aに隣接した半導体フィン32n,32pの間に延在している。更に、複数個の隆起型エピタキシャル半導体ドレイン領域39n,39pが、その第2端部33b,34bに隣接した半導体フィン32n,32pの間に延在している。FINFET30は、更に、例示的に、夫々ゲート37n,37pに結合されており且つ基板31から上方へ延在しており且つ半導体フィン32n,32pから離隔されているゲートコンタクト領域40n,40pを包含している(図1)。同様に、夫々のソースコンタクト領域41n,41pが半導体フィン32n,32pの第1端部33a,34aへ結合されており、かつ夫々のドレインコンタクト領域42n,42pが半導体フィン32n,32pの第2端部33b,34bへ結合されている。

0016

上述した如く、マルチフィンFINFETは、実効ゲート幅が2nh、尚nはフィン数であり且つhはフィン高さ、であるという点において有益的である。従って、複数個のピンを使用することによって、一層高いオン電流を有する一層幅広のトランジスタを得ることが可能である。しかしながら、ソース/ドレインエピタキシャル成長を使用してフィン32n,32pを合体させて外部抵抗を低下させる場合、エピタキシャル成長はこれら2組のフィンの間で発生することとなる。即ち、フィン32n及び32p間のエピタキシャル半導体物質フィン内(intra-fin)成長が存在するばかりか、例えば、典型的なFINFET集積プロセスにおいて、該2組のフィンの間のフィン間(inter-fin)成長が存在する。それはNFET及びPFETフィン32n,32pの間の短絡を発生させる場合があるという点において問題となる場合がある。上述したエピタキシャル成長バリア36n,36pは、有益的に、フィン内成長に対するエピタキシャル成長を内部又はフィン32n,32p間の内側フィン表面に抑制し、従ってNFET装置とPFET装置と間の短絡の蓋然性を減少させることに貢献する。

0017

エピタキシャル成長バリア36n,36pを有するFINFET30を製造する例示的なアプローチについて図6のフローチャートを参照して説明する。ブロック61において開始して、ブロック62において(図2(A)及び(B))、上述した如く、基板31から上方へ延在し且つ該基板に沿って離隔して半導体(例えば、シリコン、ゲルマニウム、Si/Ge等)フィン32n,32pを形成する。次いで、ブロック63において、夫々、半導体フィン32n,32pの中間部分35a,35bの上側にゲート37n,37pを形成する。トライゲート構造を有する場合には、ゲート37n,37p(夫々絶縁体層及びゲート電極層を包含している)が、図3(A)及び(B)に示されている如く、フィン32n,32pの上部及び側部表面周りを取り囲む。

0018

本方法は、更に、ブロック64において、上述した如く、夫々の組のフィン32n,32pからの最外フィンの外側表面上にエピタキシャル成長バリア36n,36pを形成することを包含している。より詳細に説明すると、このことは、図4中に点線矢印で示した如く、基板31に対しての垂線からオフセットされた角度αでのイオン注入によって行うことが可能である。より詳細に説明すると、炭素−フッ素(例えば、CF4)又はその他の適宜のガスを使用して二重角度付き注入反応イオンエッチRIE)を行うことが可能である。その結果、エピタキシャル成長バリア36n,36pは、半導体フィン物質(例えば、シリコン等)、炭素及び/又はフッ素成分を包含する組成物を有することとなる。エピタキシャル成長バリア36n,36pは、膜又はコーティングとして表れ、且つ該バリアは、ブロック65−66(図5(A)及び(B))において、隆起型ソース領域38n,38p及びドレイン領域39n,39pの形成期間中にエピタキシャル半導体物質の成長を阻止し、そのことは、例示的に、図6に示した方法を終了する(ブロック67)。

0019

注入角度αは、急峻過ぎないように選択することが可能であり、それにより、フィン32n又は32p間で深すぎるが浅過ぎないことを可能とし、従って互いに対面している該組のフィンの外側表面は底部上でコーティングされることはない(そのことは、上述した如く、NFET及びPFET装置間で短絡が発生する場合があるような過剰なフィン間エピタキシャル成長を可能とさせる)。一般的に言えば、注入角度αは、与えられた実施例において使用されているフィン32n,32pの高さ及び横方向間隔に依存して、30乃至60度の範囲内とすることが可能である。フィン32n,32pの内側表面は隣接するフィンによってイオン衝突から阻止されているので、これらの内側表面はイオン注入からの影響又は損傷は比較的少なく、尚且つ其の後のエピタキシャルソース及びドレイン成長を可能とさせる。適切な角度の選択により、フィン32n,32pの上部近くのこれらの内側表面の小さな部分のみがイオン注入によって衝撃を受けることとなり、それにより、図4及び5(A)に示されている如く、その上にエピタキシャル成長バリア36n,36pを形成させることとなる。

0020

従って、上述したアプローチは、エピタキシャル成長バリア36n,36pを設け且つ最終的な装置において短絡の蓋然性を減少させるためにマルチフィンFINFET製造プロセスに対して付加的なステップ(即ち、イオン注入)を付加することが可能であるという点において実現が比較的容易であることが理解される。即ち、上述したアプローチは、有益的に、NFETとPFETとの間のエピタキシャル合体を発生すること無しに比較的高密度のマルチフィン形態を製造することを可能とさせる。エピタキシャル成長バリア36n,36pは、エピタキシャル成長の所望の遅延をもたらすことが可能であり、従って、この成長は所望とされるフィン32n,32pの内側表面に制限される。

0021

以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの説明した実施例に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに、種々の変形が可能であることは勿論である。

0022

30:マルチフィンFINFET装置
31:基板
32n,32p:半導体フィン
33a,33b;34a,34b:第1及び第2端部
35a,35b:中間部分
36n,36p:エピタキシャル成長バリア
37n,37p:ゲート
38n,38p:隆起型エピタキシャル半導体ソース領域
39n,39p:隆起型エピタキシャル半導体ドレイン領域
40n,40p:コンタクト領域
41n,41p:ソースコンタクト領域
42n,42p:ドレインコンタクト領域

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