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技術 セル当たり複数ビット(MBC)不揮発性メモリ内のデータを読み出す方法、メモリコントローラおよびシステム

出願人 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッド
発明者 ジン-キ・キムウィリアム・ペトリー
出願日 2013年10月25日 (7年0ヶ月経過) 出願番号 2013-221706
公開日 2014年2月27日 (6年8ヶ月経過) 公開番号 2014-038691
状態 特許登録済
技術分野 リードオンリーメモリ
主要キーワード 多面構造 パラレルバスインターフェース 極性フラグ 固体ディスク 閾電圧レベル エラー源 例示的実施 仮想セル
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2014年2月27日)のものです。
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図面 (20)

課題

所与データフィールドに書き込むのに使用される最高書込み状態の数を低減させるMBCメモリセルを使用する方法、およびシステムを提供する。

解決手段

セル当たり複数ビット(MBC)不揮発性メモリ内のデータを読み出す方法であって、ページ内のMBCセル閾電圧を検知するステップと、閾電圧を既定基準電圧と比較することによって上データワードを供給するステップと、上ページ極性フラグが設定されている場合には上データワードを反転させる。

概要

背景

従来のセル当たり単一ビットメモリデバイスでは、そのメモリセルは、2つの情報記憶状態のうちの1つである「オン」状態または「オフ」状態のどちらかを呈する。「オン」または「オフ」の二元状態は、1ビットの情報を規定する。このため、nビットのデータを記憶できるメモリデバイスは、(n個の)別々のメモリセルを必要とする。

セル当たり単一ビットメモリデバイスを使用して記憶できるビット数を増大させることは、記憶されるデータのビット数だけメモリセルの数を1対1ベースで増大させることに依存する。単一ビット静電容量セルから成るメモリデバイスの中に記憶されるメモリビット数を増大させる方法は、より多くのメモリセルを包含するより大きなダイを製造するなどの技法、またはより小さなメモリセルを構築する改善されたフォトリソグラフィ技法を用いることに依拠してきた。メモリセルのサイズを低減させると、単一のダイの所与の領域上により多くのセルを配置することが可能になる。

セル当たり単一ビット設計の一代替方法は、単一メモリセル内に複数ビットのデータを記憶することである。この手法が採用されたメモリの1つのタイプは、フラッシュメモリセルとして知られている電気的消去書込み可能デバイスである。フラッシュセルでは、書込みは、デバイスのソースドレインおよび制御ゲートに適切な電圧を適切な時間だけ印加することによって実行される。こうすると、電子チャネル領域から浮遊ゲートまで通り抜ける、すなわち電子が注入されることになる。浮遊ゲート上にある電荷の量により、デバイスにそのソース領域とドレイン領域の間で電流伝導させるために必要な制御ゲートの電圧が決まる。この電圧は、セルの閾電圧Vthと呼ばれる。伝導は、デバイスの「オン」または消去状態であり、1の論理値に対応する。「オフ」または書込み状態は、電流がソース領域とドレイン領域の間で伝導されていない状態であり、ゼロの論理値に対応する。セルの閾電圧を適切な値に設定することにより、所与の一連印加電圧に対して、セルが電流を伝導する、または伝導しないようにすることができる。したがって、所与の一連の印加電圧においてセルが電流を伝導するかどうかを判定することによって、セルの状態(書込みまたは消去)を知ることができる。

セル当たり複数ビット(MBC)フラッシュメモリセルが、複数の異なる閾電圧レベルをデバイス内に作り出すことによって製作される。それぞれの異なる閾電圧は、一連のデータビットに対応する。これにより、複数ビットの2値データを同一のメモリセル内に記憶することが可能になる。メモリセルの状態を読み出すとき、各セルは、その現在の閾電圧レベルにおけるセルの伝導に依存する値に対応した2値復号値を有する。セルが、あらかじめ選択された入力値を有するセンス増幅器と比較する閾電圧レベルは、セル内に書き込まれたデータを表すビットセットを表示する。適切なデータ記憶には、あいまいではない方法でセルのレベルを書込みまたは消去できるように、MBCメモリセルの複数の閾電圧レベルが十分なだけ互いに分離されることが必要である。メモリセル内に書き込まれたデータとセルの閾電圧レベルとの間の関係は、そのセルに採用されたデータ符号化方式によって決まる。

MBCメモリセルに書き込む際に、その目標は、閾電圧レベルを所望のレベルまで移すのに十分な電荷を浮遊ゲート内に蓄積するように書込み電圧を適切な時間にわたって印加することである。このレベルは、セル内に書き込まれるデータの符号化に対応するセルの状態を表す。しかし、2状態(1ビット)セルの閾電圧範囲を複数の閾電圧レベルに分割すると、各レベル間のマージン(閾電圧差)が低減する。このことにより、隣接するレベルを区別し書込みエラーを低減できるように、より厳格システム設計公差および書込み動作ノイズマージン低減が必要になる。しかし、書込み窓および読出し動作閾電圧窓を狭くすることにより、書込み処理手順が遅くなり、別の潜在的なメモリシステムエラー源がもたらされた。

参照により本明細書に組み込まれる、2005年8月30日発行のHosonoらの「Non-Volatile Semiconductor Memory」という名称の米国特許第6,937,510号は、セル当たり複数ビット(MBC)メモリセルを有する不揮発性半導体デバイスにプログラムを書き込み、そこから読み出す方法および装置を提示している。

しかし、この方法では、他の既知の方法と比較して、詳しく考察しなければならない書込み状態の数、書込み時間、および消費電力が増加することになる。

したがって、MBCメモリセルを使用する改善された装置、方法およびシステム、ならびにそのような改善されたMBCメモリセルを利用する不揮発性メモリデバイスおよびメモリシステムを開発する必要がある。

概要

所与のデータフィールドに書き込むのに使用される最高書込み状態の数を低減させるMBCメモリセルを使用する方法、およびシステムを提供する。セル当たり複数ビット(MBC)不揮発性メモリ内のデータを読み出す方法であって、ページ内のMBCセルの閾電圧を検知するステップと、閾電圧を既定基準電圧と比較することによって上データワードを供給するステップと、上ページ極性フラグが設定されている場合には上データワードを反転させる。

目的

セル当たり単一ビット設計の一代替方法は、単一メモリセル内に複数ビットのデータを記憶することである

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

セル当たり複数ビット(MBC)不揮発性メモリ内のデータを読み出す方法であって、ページ内のMBCセル閾電圧を検知するステップと、前記閾電圧を既定基準電圧と比較することによって上データワードを供給するステップと、上ページ極性フラグが設定されている場合には前記上データワードを反転させるステップとを含む、方法。

請求項2

前記上データワードを反転させる前記ステップが、前記上ページ極性フラグを予備フィールドから読み出すステップを含む、請求項1に記載の方法。

請求項3

セル当たり複数ビット(MBC)不揮発性メモリ内のデータを読み出す方法であって、ページ内のMBCセルの閾電圧を検知するステップと、前記閾電圧を既定の2つの基準電圧と比較することによって下データワードを供給するステップと、下ページ極性フラグが設定されている場合には前記下データワードを反転させるステップとを含む、方法。

請求項4

前記下データワードを反転させる前記ステップが、前記下ページ極性フラグを予備フィールドから読み出すステップを含む、請求項3に記載の方法。

請求項5

セル当たりMビットの複数ビット(MBC)不揮発性メモリ内のデータを読み出す方法であって、ページ内のMBCセルの閾電圧を検知するステップと、前記閾電圧を既定の2M-1個の基準電圧と比較するステップと、前記比較に基づいてデータワードを供給するステップと、極性フラグが設定されている場合には前記データワードを反転させるステップとを含む、方法。

請求項6

データを読み出す手段を含むセル当たり複数ビット(MBC)不揮発性メモリを含むシステムであって、ページ内のMBCセルの閾電圧を検知する手段と、前記閾電圧を既定の基準電圧と比較することによって上データワードを供給する手段と、上ページ極性フラグが設定されている場合には前記上データワードを反転させる手段とを備える、システム。

請求項7

前記上データワードを反転させる前記手段が、前記上ページ極性フラグを予備フィールドから読み出す手段を備える、請求項6に記載のシステム。

請求項8

セル当たり複数ビット(MBC)不揮発性メモリ内のデータを読み出すためのメモリコントローラであって、ページ内のMBCセルの閾電圧を検知する手段と、前記閾電圧を既定の基準電圧と比較することによって上データワードを供給する手段と、上ページ極性フラグが設定されている場合には前記上データワードを反転させる手段とを備える、メモリコントローラ。

請求項9

前記上データワードを反転させる前記手段が、前記上ページ極性フラグを予備フィールドから読み出す手段を備える、請求項8に記載のメモリコントローラ。

請求項10

セル当たり複数ビット(MBC)不揮発性メモリ内のデータを読み出すためのメモリコントローラであって、ページ内のMBCセルの閾電圧を検知する手段と、前記閾電圧を既定の2つの基準電圧と比較することによって下データワードを供給する手段と、下ページ極性フラグが設定されている場合には前記下データワードを反転させる手段とを備える、メモリコントローラ。

請求項11

前記下データワードを反転させる前記手段が、前記下ページ極性フラグを予備フィールドから読み出す手段を備える、請求項10に記載のメモリコントローラ。

技術分野

0001

関連出願の相互参照
本出願は、2008年7月2日出願の米国特許出願第12/166,876号の利益を主張するものである。

0002

本発明は、一般には不揮発性メモリシステムに関するものであり、より具体的には、データ極性制御部を有する不揮発性セル当たり複数ビット(MBC)メモリシステムに関するものである。

背景技術

0003

従来のセル当たり単一ビットメモリデバイスでは、そのメモリセルは、2つの情報記憶状態のうちの1つである「オン」状態または「オフ」状態のどちらかを呈する。「オン」または「オフ」の二元状態は、1ビットの情報を規定する。このため、nビットのデータを記憶できるメモリデバイスは、(n個の)別々のメモリセルを必要とする。

0004

セル当たり単一ビットメモリデバイスを使用して記憶できるビット数を増大させることは、記憶されるデータのビット数だけメモリセルの数を1対1ベースで増大させることに依存する。単一ビット静電容量セルから成るメモリデバイスの中に記憶されるメモリビット数を増大させる方法は、より多くのメモリセルを包含するより大きなダイを製造するなどの技法、またはより小さなメモリセルを構築する改善されたフォトリソグラフィ技法を用いることに依拠してきた。メモリセルのサイズを低減させると、単一のダイの所与の領域上により多くのセルを配置することが可能になる。

0005

セル当たり単一ビット設計の一代替方法は、単一メモリセル内に複数ビットのデータを記憶することである。この手法が採用されたメモリの1つのタイプは、フラッシュメモリセルとして知られている電気的消去書込み可能デバイスである。フラッシュセルでは、書込みは、デバイスのソースドレインおよび制御ゲートに適切な電圧を適切な時間だけ印加することによって実行される。こうすると、電子チャネル領域から浮遊ゲートまで通り抜ける、すなわち電子が注入されることになる。浮遊ゲート上にある電荷の量により、デバイスにそのソース領域とドレイン領域の間で電流伝導させるために必要な制御ゲートの電圧が決まる。この電圧は、セルの閾電圧Vthと呼ばれる。伝導は、デバイスの「オン」または消去状態であり、1の論理値に対応する。「オフ」または書込み状態は、電流がソース領域とドレイン領域の間で伝導されていない状態であり、ゼロの論理値に対応する。セルの閾電圧を適切な値に設定することにより、所与の一連印加電圧に対して、セルが電流を伝導する、または伝導しないようにすることができる。したがって、所与の一連の印加電圧においてセルが電流を伝導するかどうかを判定することによって、セルの状態(書込みまたは消去)を知ることができる。

0006

セル当たり複数ビット(MBC)フラッシュメモリセルが、複数の異なる閾電圧レベルをデバイス内に作り出すことによって製作される。それぞれの異なる閾電圧は、一連のデータビットに対応する。これにより、複数ビットの2値データを同一のメモリセル内に記憶することが可能になる。メモリセルの状態を読み出すとき、各セルは、その現在の閾電圧レベルにおけるセルの伝導に依存する値に対応した2値復号値を有する。セルが、あらかじめ選択された入力値を有するセンス増幅器と比較する閾電圧レベルは、セル内に書き込まれたデータを表すビットセットを表示する。適切なデータ記憶には、あいまいではない方法でセルのレベルを書込みまたは消去できるように、MBCメモリセルの複数の閾電圧レベルが十分なだけ互いに分離されることが必要である。メモリセル内に書き込まれたデータとセルの閾電圧レベルとの間の関係は、そのセルに採用されたデータ符号化方式によって決まる。

0007

MBCメモリセルに書き込む際に、その目標は、閾電圧レベルを所望のレベルまで移すのに十分な電荷を浮遊ゲート内に蓄積するように書込み電圧を適切な時間にわたって印加することである。このレベルは、セル内に書き込まれるデータの符号化に対応するセルの状態を表す。しかし、2状態(1ビット)セルの閾電圧範囲を複数の閾電圧レベルに分割すると、各レベル間のマージン(閾電圧差)が低減する。このことにより、隣接するレベルを区別し書込みエラーを低減できるように、より厳格システム設計公差および書込み動作ノイズマージン低減が必要になる。しかし、書込み窓および読出し動作閾電圧窓を狭くすることにより、書込み処理手順が遅くなり、別の潜在的なメモリシステムエラー源がもたらされた。

0008

参照により本明細書に組み込まれる、2005年8月30日発行のHosonoらの「Non-Volatile Semiconductor Memory」という名称の米国特許第6,937,510号は、セル当たり複数ビット(MBC)メモリセルを有する不揮発性半導体デバイスにプログラムを書き込み、そこから読み出す方法および装置を提示している。

0009

しかし、この方法では、他の既知の方法と比較して、詳しく考察しなければならない書込み状態の数、書込み時間、および消費電力が増加することになる。

0010

したがって、MBCメモリセルを使用する改善された装置、方法およびシステム、ならびにそのような改善されたMBCメモリセルを利用する不揮発性メモリデバイスおよびメモリシステムを開発する必要がある。

先行技術

0011

米国特許出願第12/166,876号
米国特許第6,937,510号
米国特許出願公開第2008/0062760号
米国特許出願第11/324,023号

発明が解決しようとする課題

0012

本発明の目的は、所与のデータフィールドに書き込むのに使用される最高書込み状態の数を低減させるMBCメモリセルを使用する装置、方法、およびシステムを提供することである。

課題を解決するための手段

0013

本発明の一態様によれば、セル当たり複数ビット(MBC)不揮発性メモリ内のデータを読み出す方法が提供され、この方法は、ページ内のMBCセルの閾電圧を検知するステップと、閾電圧を既定基準電圧と比較することによって上データワードを供給するステップと、上ページ極性フラグが設定されている場合には上データワードを反転させるステップとを含む。

0014

本発明の別の態様によれば、セル当たり複数ビット(MBC)不揮発性メモリ内のデータを読み出す方法が提供され、この方法は、ページ内のMBCセルの閾電圧を検知するステップと、閾電圧を既定の2つの基準電圧と比較することによって下データワードを供給するステップと、下ページ極性フラグが設定されている場合には下データワードを反転させるステップとを含む。

0015

当技術分野の他の多くの刊行物では、単一レベルセル(SLC)、およびマルチレベルセル(MC)という用語はそれぞれ、1つの2進数のデータを記憶できるセル、および複数の2進数のデータを記憶できるセルを示すために用いられる。本開示では、明確にするために、セル当たり単一ビット(SBC)、およびセル当たり複数ビット(MBC)という用語がそれぞれ、1つの2進数のデータを記憶できるセル、および複数の2進数のデータを記憶できるセルを示すために用いられる。

0016

2進データの表現は、ゼロ(「0」)または1(「1」)を表す特定の範囲の閾電圧に任意に割り当てることができることに注意されたい。便宜上、本開示ではSBCメモリに関して、消去された/書き込まれていないセルは「1」を表すために割り当て、書き込まれたセルは「0」を表すために割り当てるという一般的な慣例を用いる。

0017

また、本開示では、セル当たりMビットを記憶するMBCメモリセルは、N=2Mの可能な状態(状態1、状態2、...状態n、...状態N-1、状態N)を有する。慣例により、状態nでMBCメモリセル内に記憶されるデータ値は、n-1の2進グレイコード表現の1の補数であり(D=dM-1dM-2...d1d0)、d0からdM-1は、それぞれ第1ページから第(M-1)ページに記憶されるビットを表す。

0018

M=2およびN=4の特別な場合には、第1ページおよび第2ページはまた、それぞれ下ページおよび上ページとも呼ばれる。最小電圧レベルから順番に、2進値の「11」は、消去されたメモリの閾電圧の第1の範囲または第1の状態によって表され、2進値の「10」は、このメモリの閾電圧の第2の範囲または第2の状態によって表され、2進値の「00」は、このメモリの閾電圧の第3の範囲または第3の状態によって表され、2進値の「01」は、このメモリの閾電圧の第4の範囲または第4の状態によって表される。

0019

したがって、本発明は、書き込まれるセルの閾電圧(Vth)の分布が狭くなり、消費電力が低減され、書込み時間が低減され、かつこれまでの技術水準と比べてデバイス信頼性が高められた不揮発性メモリデバイスを提供する。

0020

本発明のさらなる特徴および利点は、後の詳細な説明を添付の図面と併せ読むことにより明らかになろう。

図面の簡単な説明

0021

本発明による不揮発性メモリ装置の図である。
図1に示されたブロックの図である。
図2に示されたページの図である。
図3に示されたセル当たり複数ビット(MBC)メモリセルの図である。
図3に示されたMBCメモリセルの例示的な閾電圧分布の図である。
図4に示されたMBCメモリセルを代替的に表示したものを示す図である。
図3に示されたページを代替的に表示したものを示す図である。
図3に示されたページのMBCメモリセルの例示的な閾電圧分布の図である。
図3に示されたページのMBCメモリセルの例示的な閾電圧分布の図である。
図3に示されたページのMBCメモリセルの例示的な閾電圧分布の図である。
本発明によりデータワードを下ページおよび上ページに書き込む方法のフローチャートである。
図9に示された方法のより詳細なフローチャートである。
図10に示された方法の段階のフローチャートである。
図10に示された方法の段階のフローチャートである。
本発明によりデータを読み出す方法のフローチャートである。
本発明によりデータを読み出す方法のフローチャートである。
本発明による図1に示された不揮発性メモリ装置を含むメモリシステムの図である。
本発明による不揮発性メモリ装置の図である。
本発明による図16に示された不揮発性メモリ装置を含むメモリシステムの図である。
本発明による不揮発性メモリ装置の図である。
本発明による図18に示された不揮発性メモリ装置を含むメモリシステムの図である。
本発明による不揮発性メモリ装置の図である。
本発明による図20に示された不揮発性メモリ装置を含む、本発明によるメモリシステムの図である。
図15に示されたメモリシステムを含む電気デバイスの図である。
図17に示されたメモリシステムを含む電気デバイスの図である。
図19に示されたメモリシステムを含む電気デバイスの図である。
図21に示されたメモリシステムを含む電気デバイスの図である。

0022

添付の図面全体を通して、同じフィーチャは同じ参照数字で区別されていることに注意されたい。

実施例

0023

まず図1を参照すると、本発明による不揮発性メモリ(NVM)装置100の図が示されている。メモリ装置100はフラッシュメモリが好ましいが、任意の種類のEEPROM(電気的消去書込み可能読出し専用メモリ)でよい。このメモリ装置は、1つまたは複数のメモリブロック104を含む少なくとも1つのメモリアレイ102を含む。本開示の目的のために、ブロックとはメモリの消去可能な区域と定義する。

0024

メモリ装置100はまた、インターフェース110で受け取られたコマンドを実行すること、インターフェース110で受け取られたデータをメモリアレイ102に書き込むこと、メモリアレイ102からデータを読み出しそのデータをインターフェース110に供給すること、およびブロック104からのデータを消去することなど、メモリアレイの諸機能を制御するコントローラ106も含む。コントローラ106は、後で詳細に説明する極性制御部112の機能を含む。極性制御部112は、ハードウェアソフトウェアファームウェア、またはこれらのいかなる組合せでも実施することができるが、それでもなお本発明の範囲内にあることに留意されたい。

0025

便宜上、また分かりやすくするために、メモリアレイ102とコントローラ106の間の相互接続部108は、簡略化した概略表示108として示してある。この相互接続部108は、当業者によく理解されている行デコーダワード線ビット線列デコーダページバッファおよびセンス増幅器など、従来のメモリ構造を含む。

0026

図2を参照すると、図1に示されたブロック104のさらに細部が示されている。ブロック104は、少なくとも1つのページ202を含む。本開示の目的のために、ページとはメモリの書込み可能区域と定義する。ワードまたはデータワードとは、ページ内に記憶できる2進数と定義する。パラメータjとは、データ/ページの幅と定義する。

0027

図3を参照すると、図2に示されたページ202のさらに細部が示されている。ページ202は、データフィールド302および予備フィールド304を含む。データフィールド302は、複数のセル当たり複数ビット(MBC)メモリセル306を含む。予備フィールド304は、後でさらに説明する極性フラグ308と、従来のエラー補正コード(ECC)310とを含む。

0028

図4を参照すると、図3に示されたMBCメモリセル306が示されている。MBCメモリセル306の閾電圧402は、N個の既定閾電圧のうちの1つに書込み可能である。この例示的実施形態では、Nは4に選択されている。4つの既定閾電圧404、406、408、410は、最小値から最大値までの4つの状態1〜4に対応する。

0029

図5に、ページ202の閾電圧402の例示的分布図が示されている。y軸502は、各状態404,406,408,410に書き込まれたセルの数を表し、x軸504は、各状態404,406,408,410に対応する閾電圧(ボルト)を表す。この例では、MBCメモリセル202は、4つの既定閾電圧404、406、408、410にわたってほぼ均一に分布している。各閾電圧は、信頼性の高い動作を実現するために、理想的な既定値からの偏差が小さく、隣接する基準電圧VRef1 506、VRef2 508、VRef3 510から十分なマージンを有することが好ましい。非対称既定基準電圧506、508、510は、従来の閾電圧方式の一例である。本発明はまた、参照により本明細書に組み込まれる2007年6月13日出願のKimの「FLASH MULTI-LEVEL THRESHOLD DISTRIBUTION SCHEME」という名称の、出願人の同時係属の米国特許出願公開第2008/0062760号に記載されている方式など、他の閾電圧方式にも適用可能である。

0030

図4に示されたMBCセル306を表示したものは、概略表示の物理的ハードウェアである。あるいは、MBCセル306は図6に示されるように表すこともできる。この例では、MBCメモリセル306の4つの状態404、406、408、410は、それぞれがセル当たり1つのビットを有する2つの仮想SBC(セル当たり単一ビット)セル602、604として表されている。一般に、MBCメモリセル内の状態の数がNである場合、セル当たり1つのビットを有する仮想セルの数はM=log2Nになり、Nは2の整数乗に選ばれることが好ましい。ここで説明する実施形態では、N=4およびM=2である。下セル602および上セル604は、2つの異なる行アドレスを使用してアドレス指定可能である。

0031

さらに、図7に示されるように、図3に示されたページ202は、2つの異なる行アドレスを使用して別個にアドレス指定できる仮想下ページ702および仮想上ページ712を含むものとして表すこともできる。下ページ702および上ページ712は、それぞれの下データフィールド704および上データフィールド714、ならびにそれぞれの下予備フィールド706および上予備フィールド716を含む。下データフィールド704および上データフィールド714は、それぞれの複数(j)の下セル602および上セル604を含む。下予備フィールド706および上予備フィールド712は、それぞれの下ページ極性フラグ708および上ページ極性フラグ718、ならびにそれぞれの下ECC710および上ECC 720を含む。

0032

さらに、ブロック102内の複数の下ページ702は、下面(図示せず)と呼ばれることがあり、ブロック102内の複数の上ページ712は上面(図示せず)と呼ばれることがある。これは、当技術分野で両面構造、またはより一般的に多面構造として知られており、それぞれの面は、物理的には同じ行デコーダ、ワード線およびセルを共有しているが、別個にアドレス指定することができる。

0033

ブロック104が消去されるとき、このブロック内のMBCメモリセル306は状態1 404に設定される。状態1 404は、消去されたセルに対応し、慣例によりデータ値「11」が割り当てられる。状態2 406は「10」のデータ値に対応し、状態3 408は「00」のデータ値に対応し、状態4 410は「01」のデータ値に対応する。

0034

下セル602に書き込む(「0」を記憶する)ことは、状態1 404から状態2 406へMBCセル306を書き換える段階を含む。上セル604に書き込むことは、状態1 404から状態4 410へ、または状態2 406から状態3 408へMBCセル306を書き換える段階を含む。

0035

一般に、M個の仮想セルの第mのセルに書き込むことは、MBCセル306をそれぞれ状態1、2、〜2m-1のうちの1つから状態2m、2m-1、...〜2m+1+1のうちの1つへ書き換える段階を含む。

0036

図8a〜8cは、消去および書込み動作後のページ202の例示的分布802、804、806を示す。図8aでは、セル306のすべてが、消去された後に状態1 404になっている。図8bには、下データフィールド704が、「1」の個数と異なる「0」の個数を有するデータワードを512で書き込まれた後の分布804が示されている。後でさらに説明するように、状態1 404で残されるよりも状態2 406に512で書き込まれるセル306の方が多いことに注意されたい。図8cには、上データフィールド714が、「1」の個数と異なる「0」の個数を有するデータワードを514、516で書き込まれた後の分布806が示されている。後でさらに説明するように、状態2 406から状態3 408へ、状態1 404から状態4 410へそれぞれ514、516で書き換えられるセル306が少ないことに注意されたい。図8cで、状態4 410は、状態1 404、状態2 406、状態3 408と比較するとセルの数が最も少ないことにも注意されたい。

0037

図9に、本発明によりデータワードを下ページ702および上ページ712に書き込む方法のフローチャート900が示されている。この方法は、下ページ702に書き込まれるデータワードを選択的に反転させることによって「0」を「1」より多く下ページ702に書き込む段階902と、上ページ712に書き込まれるデータワードを選択的に反転させることによって「1」を「0」より多く上ページ712に書き込む段階904とを含む。段階902と904の間の点線903は、対応する下ページ702に書き込んだ直後に上ページ712に書き込む必要がないことを意味することに注意されたい。例えば、ブロック104内の複数の下ページ702は、対応する上ページ712が書き込まれる前に書き込むこともできるが、それでもなお本発明の範囲内にあることができる。

0038

図10は、図9に示されたフローチャート900で表された方法のより詳細なフローチャート1000である。下ページ902に書き込む段階は、下ページ702に書き込まれるデータワード中の「0」の個数を数える段階1002と、下データワードにある「0」が「1」よりも少ない、あるいはj/2(ワード/ページ幅の半分)よりも少ないかどうかを判定する段階1004と、「はい」の場合には下ページに極性フラグ708を設定する段階1006、および下データワードを反転させる段階1008と、「いいえ」の場合には下ページ極性フラグ708をクリアする段階1012と、下データワードを下ページ702に書き込む段階1010(以下でさらに詳細に説明)とを含む。上ページ904に書き込む段階は、上ページ712に書き込まれるデータワード中の「0」の個数を数える段階1014と、上データワードにある「0」が「1」よりも多いかどうか、あるいはj/2よりも多いかどうかを判定する段階1016と、「はい」の場合には上ページに極性フラグ718を設定する段階1018、および上データワードを反転させる段階1020と、「いいえ」の場合には上ページ極性フラグ718をクリアする段階1024と、上データワードを上ページ712に書き込む段階1022(以下でさらに詳細に説明)とを含む。

0039

図11は、図10に示されたフローチャート1000で表した方法の、下データワードを下ページ702に書き込む段階1010のフローチャートである。書き込まれるデータワード中の各ビットについて1102で、データビットが「1」の場合には1104で書込みを禁止、すなわちデータビットを状態1 404のままにしておき、データビットが「0」の場合には、512でセルを状態1 404から状態2 406へ書き換える。

0040

図12は、図10に示されたフローチャート1000で表した方法の、上データワードを上ページ712に書き込む段階1022のフローチャートである。まず、下データワードが、上ページ712と同じワード線を共有する下ページ702から読み出される。次に、下データワードおよび上データワード中の各ビットについて、1204、1206で上/下データビットが「11」の場合には、1208で書込みが禁止され、セルは状態1 404のままであり、1204,1206で上/下データビットが「10」の場合には、516でセルが状態1 404から状態4 410に書き換えられ、1204,1212で上/下データビットが「01」の場合には、1214で書込みが禁止され、セルは状態2 406のままであり、さもなければ1204,1206で上/下データビットが「00」の場合には、514でセルが状態2 406から状態3 408に書き換えられる。

0041

図13は、本発明により上ページ712からデータを読み出す方法のフローチャート1300である。まず、1302で閾電圧402がページ202内の各セル306から検知され、1304で閾電圧がVRef2よりも高くなく、かつ1306で極性フラグが設定されていない場合には1310で上ビットが「1」になり、1304で閾電圧がVRef2よりも高くなく、かつ1306で極性フラグが設定されている場合には1308で上ビットが「0」になり、1304で閾電圧がVRef2よりも高く、かつ1307で極性フラグが設定されていない場合には、1308で上ビットが「0」になり、さもなければ1304で閾電圧がVRef2よりも高く、かつ1307で極性フラグが設定されている場合には、1310で上ビットが「1」になる。

0042

図14は、本発明により下ページ702からデータを読み出す方法のフローチャート1400である。まず、1402で閾電圧402がページ202内の各セル306から検知され、1404で閾電圧がVRef1より低いかまたはVRef3より高く、かつ1406で極性フラグが設定されていない場合には1410で下ビットが「1」になり、1404で閾電圧がVRef1より低いかまたはVRef3より高く、かつ1406で極性フラグが設定されている場合には1408で上ビットが「0」になり、1404で閾電圧がVRef1より高くてVRef3より低く、かつ1407で極性フラグが設定されていない場合には1408で上ビットが「0」になり、さもなければ1404で閾電圧がVRef1より高くてVRef3より低く、かつ1407で極性フラグが設定されている場合には1410で上ビットが「1」になる。

0043

一般に、MBCセルの閾電圧は従来の方法で検地され、検知された閾電圧がVRef1より低い場合には、記憶される値はN-1になり(すべて「1」、または0のグレイコード表現の1の補数)、検知された閾電圧がVRef(n-1)とVRefnの間にある場合は、MBCセル内に記憶される値はn-1のグレイコード表現の1の補数になり、検知されたMBCメモリセルの閾電圧がVRef(N-1)より高い場合には、記憶される値はN-1のグレイコード表現の1の補数になる。さらに、対応する極性フラグが設定されている場合には、MBCセルから読み出された値は反転される。

0044

M枚の仮想ページは、第Mページから第1ページまで連続して順番に読み出すことができる。第Mページを読み出すには閾電圧がVRef(2M-1)と比較され、次に、第(M-1)ページを読み出すには閾電圧がVRef(2M-2)およびVRef3(2M-2)と比較され、次に、第(M-2)ページを読み出すには、閾電圧がVRef(2M-3)、VRef3(2M-3)、VRef5(2M-3)およびVRef7(2M-3)と比較され、以下同様に、閾電圧がVRefl、VRef3、VRef5、...VRef(N-1)と比較される第1ページまで比較される。

0045

図15は、本発明によるメモリシステム1500の図である。システム1500はメモリコントローラ1502を含み、メモリコントローラ1502は、ホストインターフェース1504と、上述の極性制御部112を有する1つまたは複数の不揮発性メモリ100に接続するためのパラレルバスインターフェースとを有する。

0046

次に図16および図17を参照すると、本発明による別の不揮発性メモリ装置1600およびメモリシステム1700が示されており、コントローラ106が、極性制御部112を有するメモリコントローラ1702とシステムバス1506を介して通信するように適合されている。

0047

図18および図19には、本発明による別の不揮発性メモリ装置1800およびメモリシステム1900が示されている。不揮発性メモリ装置1800は、パラレルインターフェース110の代わりにシリアル入力1802およびシリアル出力1804を有することを除いて、図1に示されたメモリ装置100とほぼ同じである。メモリシステム1900は、図18に示された不揮発性メモリ装置1800を1つまたは複数含む。ホストインターフェース1504、シリアル出力1904およびシリアル入力1906を有するメモリコントローラ1902は、例えば、参照により本明細書に組み込まれる2005年12月30日に出願のKimらの「MULTIPLE INDEPENDENTSERIAL LINKMEMORY」という名称の、出願人の同時係属の米国特許出願第11/324,023号に記載の方法でメモリシステム1900を制御する。

0048

図20および図21は、本発明による別の不揮発性メモリ装置2000およびメモリシステム2100を示し、コントローラ106が、極性制御部112を有するメモリコントローラ2102とシリアルバス1904、1906を介して通信するように適合されている。不揮発性メモリ装置2000は、パラレルインターフェース110の代わりにシリアル入力1802およびシリアル出力1804を有することを除いて、図16に示された不揮発性メモリ装置1600とほぼ同じである。メモリシステム2100は、図20に示された不揮発性メモリ装置2000を1つまたは複数含む。ホストインターフェース1504、シリアル出力1904およびシリアル入力1906を有するメモリコントローラ2102は、例えば、上記の米国特許出願第11/324,023号に記載の方法でメモリシステム
2100を制御する。

0049

パラレルインターフェース(図15および図17)、およびシリアルインターフェース(図19および図21)を有するシステムの実施形態を説明してきたが、パラレルインターフェースとシリアルインターフェースのいかなる組合せを有するシステムもまた、本発明の範囲内にあることに留意されたい。

0050

セル当たり2ビットを有するMBCメモリセルを含む実施形態を説明してきたが、本発明はまた、セル当たり2ビットよりも多くを有するMBCメモリセルを含む装置、方法、およびシステムにも適用可能である。

0051

一般に、再び図4を参照すると、セル当たりMビットを有するMBCメモリセル306は、最低値からV番目の最高値まで順番にN個の状態(状態1、状態2、...状態n、...状態N-1、状態N)を含み、図5を見ると、状態nがn-1(n=1〜N)のグレイコード値の1の補数であるデータ値(D)を表し、DのLSB(最下位ビット)からDのMSB(最上位ビット)までが、仮想セルに記憶されたデータを表す。Dのm番目のビットをm番目の仮想セルに書き込む段階は、MBCメモリセルをそれぞれ状態1、2、...2m-1のうちの1つから状態2m、2m-1、...2m+1+1のうちの1つへ書き換える段階を含む。

0052

コントローラが、ページ1からM-1のそれぞれのページ内に書き込まれるビットの数を最大にするために、書き込まれるデータの極性を選択的に反転させるとともに、第Mページ内に書き込まれるビットの数を最少にするために、書き込まれるデータの極性を選択的に反転させる。

0053

上述したように、図15、17、19、および21に示されたメモリシステムはまた、それぞれ図22A、22B、22C、および22Dに示されたように、電気デバイス2200内に埋め込むこともできる。電気デバイス2200は、例えば、本明細書で説明した本発明の諸実施形態の利点が特に有益であるメモリスティック固体ディスク(SSD)、ラップトップコンピュータデスクトップコンピュータ携帯情報端末(PDA)、オーディオプレーヤなどとすることができる。

0054

したがって、本発明は、所与のデータフィールドに書き込むのに使用される最高書込み状態の数を低減させる、セル当たり複数ビットメモリセルに書き込むための装置、方法およびシステムを提供し、この故に、書き込まれるセルの閾電圧(Vth)の分布がより狭く、消費電力が低減され、書込み時間が低減され、かつこれまでの技術水準と比べてデバイス信頼性が高められた不揮発性メモリデバイスを提供する。

0055

上記で説明した本発明の諸実施形態は、単に例示的なものである。したがって、本発明の範囲は、添付の特許請求の範囲によってのみ限定されるものである。

0056

0057

0058

100不揮発性メモリ装置
102メモリアレイ
104メモリブロック、ブロック
106コントローラ
108相互接続部
110インターフェース
112極性制御部
202ページ
302データフィールド
304予備フィールド
306MBCメモリセル、MBCセル、セル
308極性フラグ
310エラー補正コード(ECC)
402閾電圧
404 状態1
406 状態2
408 状態3
410 状態4
500 閾電圧の例示的分布
502 y軸、セル数
504 x軸、電圧
506基準電圧VRef1
508 基準電圧VRef2
510 基準電圧VRef3
512 状態1から状態2への書換え
514 状態2から状態3への書換え
516 状態1から状態4への書換え
602仮想SBC(セル当たり単一ビット)セル、下セル
604 仮想SBC(セル当たり単一ビット)セル、上セル
702 仮想下ページ
704 下データフィールド
706 下予備フィールド
712 仮想上ページ
714 上データフィールド
716 上予備フィールド
802消去動作後のページの例示的分布
804書込み動作後のページの例示的分布
806 書込み動作後のページの例示的分布
900データワードを下ページおよび上ページに書き込む方法のフローチャート
1000 フローチャート900で表された方法のより詳細なフローチャート
1010 下データワードを下ページに書き込む段階のフローチャート
1022 上データワードを上ページに書き込む段階のフローチャート
1300 上ページからデータを読み出す方法のフローチャート
1400 下ページからデータを読み出す方法のフローチャート
1500メモリシステム
1600 不揮発性メモリ装置
1700 メモリシステム
1800 不揮発性メモリ装置
1900 メモリシステム
2000 不揮発性メモリ装置
2100 メモリシステム
2200 電気デバイス

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