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技術 混合アナログおよびデジタル集積回路

出願人 クゥアルコム・インコーポレイテッド
発明者 セイフォラー・バザルジャニハイタオ・ツァンクィツェン・ゾウサンジャイ・ジャ
出願日 2013年8月19日 (7年3ヶ月経過) 出願番号 2013-169931
公開日 2014年1月23日 (6年10ヶ月経過) 公開番号 2014-013918
状態 特許登録済
技術分野 半導体または固体装置の組立体 半導体集積回路
主要キーワード アナログダイ ピンレイアウト モノリシックダイ ルーティングチャネル スタンバイ動作モード 混合信号回路 回路タイプ 中央領
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この項目の情報は公開日時点(2014年1月23日)のものです。
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図面 (8)

課題

異なるダイ上にアナログ回路デジタル回路を組み立て、そのダイを単一パッケージ内に積み重ね集積し、多くの利点を供給する混合信号ICを形成する。

解決手段

異なるタイプの回路に適した異なるICプロセスを用いて2つの別個のダイ上にアナログ回路とデジタル回路が実装される。その後、アナログダイ130とデジタルダイ120は集積され(積み重ねられ)、単一パッケージ110内にカプセル化される。ダイを相互接続するために、およびダイを外部ピンに接続するためにボンディングパッド122、124、132、134が供給される。ボンディングパッドは、パッドを実装するのに必要なダイ領域の量を最小にしながら要求される接続性を供給する方法で位置し配列することができる。他の観点において、ダイからダイへの接続性はシリアルバスインターフェースとともにテストすることができる。

概要

背景

多くのアプリケーションアナログ信号処理およびデジタル信号処理の両方を必要とする。そのようなアプリケーションの1つは無線通信の領域内にあり、混合されたアナログおよびデジタル信号処理は送信側および受信側の両方に必要である。受信側において、変調されたアナログ信号(典型的には無線周波数)が受信され、調整(例えば増幅され、濾波され)され、ダウンコンバートされ、直交復調され、そしてデジタル化され、サンプルを供給する。次に、送信されたデータを再生するために、サンプルにデジタル信号処理が実行される。そして、送信側において、データは処理され(例えば、符号化され、インターリーブされ、および拡散され)、次に1つ以上のアナログ信号に変換される。アナログ信号は次に調整され、変調されおよびアップコンバートされ、無線リンクを介して送信に適した変調信号を供給する。混合信号回路はまた他の観点の無線通信に使用してもよく、音声オーディオコーダー/デコーダーバッテリ電圧および温度のような種々の信号をデジタル化するためのアナログ/デジタルコンバーターADCs)、および他の回路を含む。混合信号処理は、またネットワーキングコンピュータ、およびその他のような多くの他のアプリケーションにとって必要である。

伝統的に、アナログおよびデジタル信号処理は、ADCsおよびデジタルアナログコンバーター(DACs)を介して得られる2つのICの間にインターフェースを有する別個のアナログおよびデジタル集積回路(ICs)を介して得られる。デジタル回路は大量のスイッチングノイズを発生する傾向がある。対照的に、アナログ回路は典型的に静かな環境で動作することを好むあるいは動作する必要がある種々の敏感な回路(例えば発振器、増幅器等)を含む。アナログ回路およびデジタル回路を異なるIC上に実装することは、これらの回路が絶縁され、好ましい環境で動作することを可能にする。さらに、アナログ回路およびデジタル回路のための最適処理技術は典型的に異なる。デジタル回路が標準CMOSプロセスを用いてしばしば実装されるのに対しアナログ回路は、標準CMOSプロセスに追加される余分な処理ステップを必要とする線形キャパシタおよび抵抗を利用してもよい。

製品コストと複雑さを低減するために、アナログ回路およびデジタル回路は共に混合信号IC内共通基板上に組み立てることができる。混合信号ICは、コストが低減され、部品総数が少なく、必要とするボード面積がより小さく、テストが簡単で、および恐らく他の利点のような多数の利点を供給する。

しかしながら、アナログ回路とデジタル回路を共通基板上に組み立てることは、いくつかの不都合を有する。第1に、デジタル回路により発生される雑音基板を経由して結合を通してアナログ回路の性能を低下させる。第2にアナログ回路は、線形キャパシタおよび抵抗を必要とするかもしれず、その結果アナログCMOSのような特定のICプロセスの必要性を指示するかもしれない。従って、アナログ回路は、ダイのほんの一部しか占有しないかもしれないけれども、デジタル回路のコストは、アナログ回路のために選択されたICプロセスの結果として、増大する。第3にデジタル回路は典型的にテクノロジースケーリング(technology scaling)(例えば、トランジスタサイズ縮小、より低い動作電圧)から恩恵を受けるのに対して、アナログ回路は電圧スケーリングの影響を受けるかもしれない。そして、第4にアナログ回路の設計サイクルはデジタル回路の設計サイクルよりも典型的にはるかに長いので、混合信号ICの設計サイクルは引き伸ばされるかもしれない。

以上のように、共通基板上に組み立てられた従来の混合信号ICの不都合を最小にしながら混合信号ICの利益が得られるようにあなろぐ回路とデジタル回路を組み立て集積する技術に対する技術的必要性がある。

概要

異なるダイ上にアナログ回路とデジタル回路を組み立て、そのダイを単一パッケージ内に積み重ねて集積し、多くの利点を供給する混合信号ICを形成する。異なるタイプの回路に適した異なるICプロセスを用いて2つの別個のダイ上にアナログ回路とデジタル回路が実装される。その後、アナログダイ130とデジタルダイ120は集積され(積み重ねられ)、単一パッケージ110内にカプセル化される。ダイを相互接続するために、およびダイを外部ピンに接続するためにボンディングパッド122、124、132、134が供給される。ボンディングパッドは、パッドを実装するのに必要なダイ領域の量を最小にしながら要求される接続性を供給する方法で位置し配列することができる。他の観点において、ダイからダイへの接続性はシリアルバスインターフェースとともにテストすることができる。

目的

この発明の観点は、アナログ回路とデジタル回路を異なるダイ上に組み立て、そのダイを単一のパッケージ内に積み重ねて集積し、多くの上述した利益を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

下記を具備する混合信号集積回路:複数のボンディングパッドを有するパッケージ基板;複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第1のダイ、大部分のデジタル回路は、前記第1のダイ上に組み立てられる;および複数のボンディングパッドを有し、前記第1のダイの上面に載置される第2のダイ、大部分のアナログ回路は前記第2のダイ上に組み立てられる。

請求項2

前記第1および第2のダイの各々のための前記複数のボンディングパッドは前記ダイのエッジ付近に位置する、請求項1の集積回路。

請求項3

前記第1のダイは、前記第2のダイ上の関連するボンディングパッドと相互接続するための第1のセットのボンディングパッド;および前記パッケージ基板上の関連するボンディングパッドと相互接続するための第2のセットのボンディングパッド;を具備する、請求項1の集積回路。

請求項4

前記第1のセットおよび第2のセット内のボンディングパッドは相互デジタル化されている、請求項3の集積回路。

請求項5

前記第1のセットおよび第2のセット内のボンディングパッドはラインに沿って交互に配置されている、請求項3の集積回路。

請求項6

前記第1のダイは前記第1のダイから離れた場所に位置するボンディングパッドのセットを含む、請求項1の集積回路。

請求項7

前記パッケージ基板および第1および第2のダイは単一パッケージ内にカプセル化されている、請求項1の集積回路。

請求項8

前記パッケージ基板および第1および第2のダイは標準パッケージ仕様準拠するプロファイルを有する寸法を有する、請求項1の集積回路。

請求項9

前記標準パッケージはボールグリッドアレイである、請求項8の集積回路。

請求項10

前記第1のダイおよび第2のダイは、特定の厚みを達成するように処理されたウエハから派生される、請求項1の集積回路。

請求項11

前記特定の厚みは前記ウエハをバックグラインドすることにより得られる、請求項10の集積回路。

請求項12

前記第1のダイおよび第2のダイは2つの異なる集積回路プロセステクノロジーを用いて組み立てられる、請求項1の集積回路。

請求項13

前記第1のダイはCMOSプロセステクノロジーを用いて組み立てられる、請求項1の集積回路。

請求項14

下記を具備する、混合信号集積回路:複数のボンディングパッドを有するパッケージ基板;複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第1のダイ、大部分のデジタル回路は前記第1のダイ上に組み立てられる;複数のボンディングパッドを有し、前記第1のダイの一部の上端に載置された第2のダイ、大部分のアナログ回路は前記第2のダイ上に組み立てられる;および前記パッケージ基板および前記第1および第2のダイをカプセル化するパッケージ;および前記第1のダイと第2のダイは2つの異なる集積回路(IC)プロセステクノロジーを用いて組み立てられる。

請求項15

下記を具備する混合信号集積回路:大部分のデジタル回路が組み立てられた第1のダイ;および大部分のアナログ回路が組み立てられた第2のダイ、前記第2のダイはさらに、インターフェースに接続された制御装置と、前記アナログ回路のための1つ以上の供給信号を受信するための1つ以上のパッドを含み、前記制御装置は、前記第2のダイ上の前記アナログ回路のうちの選択されたアナログ回路の動作モードを制御するように構成され、および前記供給信号のうちの選択された供給信号の電圧スタンバイ動作モードの期間低減される。

請求項16

前記供給信号のうちの選択された供給信号のための電圧は、前記スタンバイ動作モード期間ゼロに崩壊される、請求項15の集積回路。

請求項17

前記制御装置は、スタンバイ動作モードの期間パワーオンの状態が維持される、請求項15の集積回路。

請求項18

下記を具備する、単一パッケージ内にカプセル化された第1のダイと第2のダイとの間のインターフェースをテストするための方法:第1の制御値シリアルバスインターフェースに供給する、前記第1の制御値は第1のダイから第2のダイへ送信されるべき第1のテスト値を指示する;前記第1の制御値に応答して相互接続線を介して前記第1のダイから前記第2のダイに前記第1のテスト値を送信する;前記第2のダイ上の前記第1のテスト値を受信する;および前記第1の制御値を前記受信した第1のテスト値と比較し、前記相接続線接続性を検証する。

請求項19

下記をさらに具備する、請求項18の方法:前記第2のダイから前記相互接続線を介して第2のテスト値を前記第1のダイに送信する;前記第1のダイ上の前記第2のテスト値を検出する;前記検出された第2のテスト値を第2の制御値としてシリアルバスインターフェース上に供給する;および前記第2の制御値を前記第2のテスト値と比較し、相互接続線の接続性を検証する。

技術分野

0001

この発明は一般に回路に関し、特にアナログ回路デジタル回路別個のダイ上に組み立て、そのダイを積み重ねて単一のパッケージ集積する技術に関する。

背景技術

0002

多くのアプリケーションアナログ信号処理およびデジタル信号処理の両方を必要とする。そのようなアプリケーションの1つは無線通信の領域内にあり、混合されたアナログおよびデジタル信号処理は送信側および受信側の両方に必要である。受信側において、変調されたアナログ信号(典型的には無線周波数)が受信され、調整(例えば増幅され、濾波され)され、ダウンコンバートされ、直交復調され、そしてデジタル化され、サンプルを供給する。次に、送信されたデータを再生するために、サンプルにデジタル信号処理が実行される。そして、送信側において、データは処理され(例えば、符号化され、インターリーブされ、および拡散され)、次に1つ以上のアナログ信号に変換される。アナログ信号は次に調整され、変調されおよびアップコンバートされ、無線リンクを介して送信に適した変調信号を供給する。混合信号回路はまた他の観点の無線通信に使用してもよく、音声オーディオコーダー/デコーダーバッテリ電圧および温度のような種々の信号をデジタル化するためのアナログ/デジタルコンバーターADCs)、および他の回路を含む。混合信号処理は、またネットワーキングコンピュータ、およびその他のような多くの他のアプリケーションにとって必要である。

0003

伝統的に、アナログおよびデジタル信号処理は、ADCsおよびデジタルアナログコンバーター(DACs)を介して得られる2つのICの間にインターフェースを有する別個のアナログおよびデジタル集積回路(ICs)を介して得られる。デジタル回路は大量のスイッチングノイズを発生する傾向がある。対照的に、アナログ回路は典型的に静かな環境で動作することを好むあるいは動作する必要がある種々の敏感な回路(例えば発振器、増幅器等)を含む。アナログ回路およびデジタル回路を異なるIC上に実装することは、これらの回路が絶縁され、好ましい環境で動作することを可能にする。さらに、アナログ回路およびデジタル回路のための最適処理技術は典型的に異なる。デジタル回路が標準CMOSプロセスを用いてしばしば実装されるのに対しアナログ回路は、標準CMOSプロセスに追加される余分な処理ステップを必要とする線形キャパシタおよび抵抗を利用してもよい。

0004

製品コストと複雑さを低減するために、アナログ回路およびデジタル回路は共に混合信号IC内共通基板上に組み立てることができる。混合信号ICは、コストが低減され、部品総数が少なく、必要とするボード面積がより小さく、テストが簡単で、および恐らく他の利点のような多数の利点を供給する。

0005

しかしながら、アナログ回路とデジタル回路を共通基板上に組み立てることは、いくつかの不都合を有する。第1に、デジタル回路により発生される雑音基板を経由して結合を通してアナログ回路の性能を低下させる。第2にアナログ回路は、線形キャパシタおよび抵抗を必要とするかもしれず、その結果アナログCMOSのような特定のICプロセスの必要性を指示するかもしれない。従って、アナログ回路は、ダイのほんの一部しか占有しないかもしれないけれども、デジタル回路のコストは、アナログ回路のために選択されたICプロセスの結果として、増大する。第3にデジタル回路は典型的にテクノロジースケーリング(technology scaling)(例えば、トランジスタサイズ縮小、より低い動作電圧)から恩恵を受けるのに対して、アナログ回路は電圧スケーリングの影響を受けるかもしれない。そして、第4にアナログ回路の設計サイクルはデジタル回路の設計サイクルよりも典型的にはるかに長いので、混合信号ICの設計サイクルは引き伸ばされるかもしれない。

0006

以上のように、共通基板上に組み立てられた従来の混合信号ICの不都合を最小にしながら混合信号ICの利益が得られるようにあなろぐ回路とデジタル回路を組み立て集積する技術に対する技術的必要性がある。

0007

この発明の観点は、アナログ回路とデジタル回路を異なるダイ上に組み立て、そのダイを単一のパッケージ内に積み重ねて集積し、多くの上述した利益を提供する混合信号ICを形成するための技術を提供する。一形態において、アナログ回路とデジタル回路は、異なるタイプの回路に適した恐らく異なるICプロセスを用いて2つの別個のダイ上に実装される。アナログダイデジタルダイはその後単一パッケージ内に集積され(積み重ねられ)、カプセル化される。ボンディングパッドが、2つのダイを相互接続し、ダイを外部ピンに接続するために設けられる。ボンディングパッドは、パッドを実装するために必要なダイ領域の量を最小にしながら、必要な接続性を供給するように設置され配置されることができる。他の形態において、ダイ同士の接続性はシリアルバスインターフェースと共にテストすることができる。さらに他の形態において、アナログダイ内のいくつかまたはすべてに供給される電源(そして恐らくデジタルダイ内のいくつかのまたはすべてのブロックに供給される電源)は、動作を伸ばすためのスタンバイモードの期間、崩壊されるかもしれない(例えばゼロボルトに崩壊するかもしれない)。

0008

この発明はさらに、以下にさらに詳細に記載するように、この発明の種々の観点、実施の形態、および特徴を実施する集積回路、方法およびエレメントを提供する。

図面の簡単な説明

0009

図1はこの発明の実施の形態に従う混合信号ICの平面図を示す図である。
図2は特定のICパッケージ内にカプセル化される混合信号ICの側面図を示す図である。
図3Aは混合信号ICの種々の層間の相互接続の側面図を示す図である。
図3Bは混合信号ICの種々の層間の相互接続の側面図を示す図である。
図3Cは混合信号ICの種々の層間の相互接続の側面図を示す図である。
図4Aはアナログダイとデジタルダイとの間の相互接続の平面図を示す図である。
図4Bはアナログダイとデジタルダイとの間の相互接続の平面図を示す図である。

実施例

0010

この発明の特徴、性質および利点は、同一部に同符号を付した図面とともに以下に述べる詳細な説明からより明白になるであろう。

0011

この発明の観点は、アナログ回路とデジタル回路を異なるダイ上に組み立て、ダイを単一パッケージ内に適合させるための技術を提供する。この発明の混合信号ICは共通基板上に組み立てられた従来の混合信号ICの不利益を最小にしながら多くの混合信号ICの利益を提供する。一形態において、アナログ回路およびデジタル回路はこれらの回路に適したICプロセスを用いて2つの別個のダイ上に実装される。例えば、デジタル回路は、コスト、電力消費、およびシリコン領域を節約するために進歩した低電圧デジタルCMOSテクノロジーを用いて実装することができる。要求される性能に応じて、アナログ回路は電力消費を節約するために低コスト成長したアナログCMOSテクノロジーを用いて設計し、実装することができ、あるいは高性能テクノロジーを用いて設計することができる。以下に詳細に記載するように、アナログダイとデジタルダイはその後、集積され(積み重ねられ)単一パッケージ内にカプセル化される。

0012

図1はこの発明の一実施の形態に従って、混合信号IC100の平面図を示す図である。混合信号IC100はデジタルダイ120の上部に積み重ねられたアナログダイ130から構成され、デジタルダイ120はさらにパッケージ基板110の上部に積み重ねられる。多くのアプリケーションの場合、アナログダイはデジタルダイのサイズの一部分(例えば典型的には1/8乃至1/4)に過ぎない。例えば、アナログダイは1.5mm×2mmの寸法を有することができ、デジタルダイ120は6mm×6mmの寸法を有することができる。従って、より小さなアナログダイはデジタルダイの上部に積み重ねることができ、スペースを節約し、より小さなパッケージの使用を可能にすることができる。

0013

アナログダイおよびデジタルダイはいかなる形状および寸法をも有することができる。いくつかの回路およびICプロセスの場合、ダイのためのあるアスペクト比が好ましい場合がある。例えば、方形のダイは製造が容易およびその他の利点のために望ましいかもしれない。

0014

図1に示すように、多数のボンディングパッド112がパッケージ基板の4辺に設けられる。これらのボンディングパッド112はアナログダイとデジタルダイのための入出力(I/O)を供給するために使用することができる。デジタルダイ120はまたパッケージ基板110上の対応するボンディングパッドに結合線123を介して相互接続可能な多数のボンディングパッド122を含む。同様に、アナログダイ130はパッケージ基板110上の対応するボンディングパッド112に結合線を介して相互接続可能な多数のボンディングパッド132を含む。アナログダイ130は、デジタルダイ120上の対応するボンディングパッド124に結合線を介して相互接続可能な多数のボンディングパッド134をさらに含む。

0015

アナログダイ130を載置するデジタルダイ120の特定領域を選択する際に、種々の要因を考察することができる。アナログダイ130がデジタルダイ120のより静かな領域上に載置されるなら、改良された性能を達成することができる。アナログダイ130はまたデバッグを必要としそうにないデジタルダイ120のセクション上に載置されることが望ましいかもしれない。例えば、デジタルダイ120はメモリ回路(例えばRAMおよび/またはROM)のセクションを含むことができる。このメモリ回路のためのセクションは、より回路欠陥の傾向があり、回路をデバッグするためにアクセスする必要の可能性が高い。その場合、アナログダイ130はアクセスを必要としそうにもないデジタルダイ120の他の領域上に載置することができる。アナログダイ130はまたデジタルダイ120のエッジ付近または隅部に載置してもよい。これは、アナログダイ130上のボンディングパッド132と、パッケージ基板110上の対応するボンディングパッド112の間の相互接続(結合線)を短くすることができる。アナログダイ130はアナログダイの外にあるピンおよびパッケージ全体に基づいて載置してもよい。種々の他の要因も考察可能であり、この発明の範囲内である。

0016

図2は特定のICパッケージ内にカプセル化された混合信号IC100の側面図を示す図である。図2に示すように、ダイアタッチペースト(die-attach paste)140はパッケージ基板110の上部に覆われており、そして、デジタルダイ120がダイアタッチペースト層の上部に載置される。ダイアッタチペースト140の第2の層がデジタルダイ120の上部に覆われ、そしてアナログダイ130は第2のダイアタッチペースト層の上部に載置される。ダイアタッチペースト層はダイとパッケージ基板を一緒にくっ付ける(すなわち接着剤でつける)ために使用される。モールドコンパウンド150はアナログダイとデジタルダイにより離された空間を充填するために使用可能である。

0017

混合信号IC100は種々のタイプのパッケージを用いて包装することができる。特定のパッケージは、必要なピン数、好適ピンレイアウト、製造可能性等のような種々の要因に基づいて選択することができる。図2に示す例において、混合信号IC100は、技術的に知られたサイズと寸法を有した市販の標準のファインボールグリッドアレイ(fine ball grid array)(F−BGA)パッケージに包装される。

0018

一実施の形態において、定義された高さ寸法を有する標準パッケージ内に混合信号IC100をカプセル化するために、アナログダイ130および/またはデジタルダイ120の厚みは特定の制限内にあるように制御することができる。アナログダイとデジタルダイの厚みはダイを加工するために使用されるウエハを「バックグラインド(back grinding)」することにより低減される。一実施の形態において、ウエハは200μmにバックグラインドされる。しかしながら、その他の厚み値も使用することができる。アナログダイとデジタルダイの厚みを低減することにより、積み重ねられたダイは、(1)そのパッケージに典型的にカプセル化されたモノリシックダイプロファイルに類似したプロファイルまたは(2)そのパッケージのための仕様準拠するプロファイルを持つように作ることができる。

0019

図3A乃至3Cは混合信号IC100の種々の層間の相互接続の側面図を示す図である。図3Aはデジタルダイ120とパッケージ基板110との間の相互接続を示す。この相互接続は、それぞれパッケージ基板およびデジタルダイ上に配置されたボンディングパッド112、122、および結合線123を介して達成される。この相互接続はそのパッケージに対して通常使用される方法で達成することができる。

0020

図3Bはアナログダイ130とパッケージ基板110との間の相互接続を示す。この相互接続はそれぞれパッケージ基板とアナログダイ上に配置されるボンディングパッド112および132、および結合線133を介して達成される。この相互接続はまた、通常の方法で達成することもできる。

0021

図3Cはアナログダイ130とデジタルダイ120との間の相互接続を示す。この相互接続は、それぞれアナログダイとデジタルダイ上に配置されるボンディングパッド134および124、および結合線135を介して達成される。この相互接続もまた通常の方法で達成することができる。

0022

図4Aおよび4Bはアナログダイとデジタルダイとの間の相互接続の平面図を示す図である。図4Aにおいて、第1のセットのボンディングパッド132が、パッケージ基板110との相互接続のためにアナログダイ130上に設けられ、そして第2のセットのボンディングパッド134がデジタルダイ120との相互接続のために設けられる。同様に、第1のセットのボンディングパッド122がパッケージ基板110との相互接続のためにデジタルダイ120上に設けられ、第2のセットのボンディングパッド124がアナログダイ130との相互接続のために設けられる。

0023

一実施の形態において、可能な限り、ボンディングパッド122および124がデジタル上で(ラインに沿って)交互に配置されるようにボンディングパッド122および124がデジタルダイ120上で「相互デジタル化」される。相互デジタル化ボンディングパッド配列を用いた場合、アナログダイ130と相互接続するためにデジタルダイ120上にさらなるボンディングパッド124を実装するために最小のさらなるダイ領域(もしあれば)が必要である。このように、デジタルダイ120の上部にアナログダイ130を積み重ねることにより不利益を被ることはない。あるいは、デジタルダイ120上のダイとダイへのボンディングパッドのグループは、デジタルダイ上で、外部ピンのグループ間に配置することができる。この構成の場合も不利益は被らない。

0024

一実施の形態において、アナログダイ130のためのボンディングパッド132および134は、アナログダイのエッジ付近に配置され、そしてデジタルダイ120のエッジに近く、そして、ボンディングパッドが最終的に接続されるパッケージ基板110に近い。このボンディングパッド配置は、(例えば、相互デジタル化接続を実装するために)アナログダイ130とデジタルダイ120とパッケージ基板110との間の相互接続を容易にする。これはまた、アナログダイ130からの結合線を短くする結果となり、性能を改良することができる。一実施の形態において、デジタルダイ120のためのボンディングパッド122および124もまたデジタルダイのエッジ付近に配置される。デジタルダイ120のためのボンディングパッド配置はデジタル回路領域への侵入を回避する。デジタルダイの中央領域内のボンディングパッドの配置は信号ラインのためのルーティングチャネル(routing channel)とインターフェースする(すなわち阻止する)ことができる。

0025

図4Bは、デジタルダイ120のエッジから離れて配置されたボンディングパッド126を用いたアナログダイとデジタルダイとの間の相互接続を示す。いくつかの特定の設計の場合、デジタルダイのエッジから離れて配置されたデジタル回路を相互接続することは都合がよいかもしれない。これは、例えばアナログ回路とデジタル回路との間の相互接続を短くしたり、あるいはアナログダイ上により多くのI/Oパッドを供給するために必要かもしれない。この場合、ボンディングパッド126は、アナログダイ130上の対応するボンディングパッド136と相互接続するためにデジタルダイ120上に供給することができる。

0026

ここに記載された積み重ねられたアナログダイとデジタルダイは多くの利点を提供する。第1にアナログ回路とデジタル回路を2つのダイに分離することにより、各タイプの回路に対してより多くの最適なプロセステクノロジーを選択することができる。アナログ回路とデジタル回路に対して異なるテクノロジーを選択することができる。第2に、共通のシリコン基板を介して連結する雑音が消去される。第3にアナログ回路とデジタル回路は異なるスケジュール進化することができるので、一方の回路タイプ(例えばアナログ)が他方の回路タイプの設計を妨げない。さらに、各回路タイプは、他の回路タイプの設計に影響を与えることなく設計し変更することができる。他の利点も、ここに記載した、積み重ねられたアナログダイとデジタルダイ設計を用いて実現することができる。

0027

この発明の他の観点は、積み重ねられたアナログダイとデジタルダイをテストするための技術を提供する。ダイ上に組み立てられた回路の正しい機能性を保証するために(例えばウエハレベルで)ダイの各々を個別にテストすることができる。アナログダイとデジタルダイが積み重ねられ、相互接続され、パッケージ内にカプセル化された後、結合線を介した相互接続が機能的であることを保証するために(すなわち接続性を保証するために)さらなるテストを実行することができる。しかしながら、ダイからダイへの相互接続は外部ピンを介して直接アクセスできないので、これらの相互接続をテストするための技術がここに提供される。

0028

一実施の形態において、ダイからダイへの相互接続テストは、技術的に知られた方法で動作する標準シリアルバスインターフェース(SBI)とともに達成される。このインターフェースを実施するために、デジタルダイはテスト機能(例えばパワーダウンモード選択等)を制御する「マスタドライバとして設計し動作することができ、そして、アナログダイはデジタルダイにより供給される制御を実施する「スレーブ」ドライバとして動作することができる。制御値系列からなるテストベクトルをデジタルダイからアナログダイに送信してダイからダイへのテストを実行することができる。

0029

テストされる各ダイからダイへの相互接続に対してアナログダイ上にマルチプレクサが設けられる。マルチプレクサは、通常動作のための第1入力、テストのための第2入力、ダイからダイへのパッドを動作可能に連結する出力、および制御入力を有する。アナログダイからの値の読み出しをテストするために、第2入力と制御入力は、それぞれテスト値とアナログダイ上のスレーブドライバからの制御信号を受信する。スレーブドライバはマルチプレクサに対して、特定のテスト値をマルチプレクサを介してダイからダイへのパッドに供給するように指示することができる。デジタルダイ上で、アナログダイからのテスト値は受信され(例えば他のマルチプレクサを介して)外部出力パッドに送ることができる。次にテスト値が検出され、シリアルバスインターフェースを介してスレーブドライバに供給される値に対して比較される。

0030

アナログダイへの値の書き込みをテストするために、テスト値は、外部出力パッドから(例えばマルチプレクサを介して)デジタルダイ上のダイからダイへのパッドに送ることができる。次に、テスト値は、アナログダイ上の他のマルチプレクサにより受信される。アナログダイ上のマルチプレクサはスレーブドライバにより制御され、受信したテスト値をスレーブドライバに送ることができる。次に、スレーブドライバはその値をシリアルバスインターフェースに供給する。デジタルダイを介して供給されたテスト値とシリアルバスインターフェースからの検出値は正しい接続性を保証するために比較することができる。

0031

従って、シリアルバスインターフェースはアナログダイからの読み出しとアナログダイへの書き込みの両方をテストするために使用することができる。シリアルバスインターフェースは、ダイからダイへの相互接続をテストするためにアナログダイ上のマルチプレクサを制御するために使用される。シリアルバスインターフェースはまた、デジタルダイを介してテスト値を(書き込みのために)アナログダイに供給するために使用され、そして(読み出しのために)ダイからダイへの相互接続を介してアナログダイにより受信されたテスト値を検索するために使用される。

0032

この発明の他の観点は、アナログダイそして恐らくはデジタルダイ上の回路および/または電源を制御し、スタンバイモード期間中の電力を逆にする。無線通信システム内の遠隔端末は、ある時間間隔においてアクティブとなり完全な動作状態となることができ、他の時間間隔においてはオフとなるかスタンバイモードとなり、電力を節約し、バッテリ再チャージ間の寿命を伸ばす。スタンバイモードでは、消費電力を低減するためにできるだけ多くの回路がパワーダウンすることが望ましい。しかしながら、回路をパワーダウンしても依然として漏れ電流を生じ、これは遠隔端末の寿命を縮める。この漏れ電流は、これらの回路に供給される電源を「崩壊」(例えばゼロボルトにダウンさせる)することにより消去することができる。

0033

上述した方法で実施される混合信号ICの場合、スタンバイモードの間、アナログダイにおいて出来るだけ多くの回路に対して電源をパワーダウンおよび/または崩壊することが望ましい。アナログダイ上のアナログ回路は、所望の性能を供給するためにアクティブになるとき(相対的に)大量の電流消費するかもしれない。アナログ回路は、またデジタル回路のために使用される電圧と異なる電圧で動作してもよい。例えば、アナログ回路3.3ボルト電源から動作してもよく、一方デジタル回路は1.8ボルト電源から動作してもよい。アナログダイのための電源は、外部ピンを介して外部ソース(例えば電力管理装置)から供給することができる。

0034

一実施の形態において、シリアルバスインターフェースは、いくつかのまたはすべてのアナログ回路の動作を制御するために、そして、スタンバイモードの期間に電源を崩壊するために使用される。アナログダイ上のスレーブドライバはデジタル電源に基づいて動作するように設計することができ、スタンバイ期間の間中いつでも動かせるように維持される。スレーブドライバからのデジタル制御信号を、アナログダイ上の種々のタイプのアナログ回路(例えば、発振器、位相ロックループ回路フロントエンド受信器回路等)を制御するために必要とされる要求された信号レベルに変換するために、アナログダイ上にレベルシフト回路が設けられる。スレーブドライバは、アナログダイ上の回路の動作を制御するためにシリアルバスインターフェースを介してデジタルダイからのコマンドを受信する。これに応答して、スレーブドライバはアナログダイ上のアナログ回路が所定の方法で動作するように命令する制御信号を発生する。スレーブドライバは、スタンバイモードにおいても電力が供給されるので、その回路のための設定を維持することができる。

0035

スタンバイモードにおいて、シリアルバスインターフェースは、電力管理装置に、アナログダイ内の選択された回路(すべてのまたはサブセットの回路)の電圧を崩壊するように指示するために使用される。これは漏れ電流を消去し、寿命を伸ばす。スタンバイモードにないとき、シリアルバスインターフェースは、電力管理装置にアナログダイのための電圧を上げるように指示するために使用される。

0036

アナログダイ内のいくつかのまたはすべての回路のための電圧がスタンバイモードで(例えばゼロボルトに)崩壊する、ここに記載された電圧「テレスコープ(telescoping)」技術は、アナログダイとデジタルダイが積み重ねられず、さらに別個のパッケージに包装される他の混合信号設計にも適用可能である。電圧テレスコープ技術はデジタルダイ内の種々の(選択的な)ブロックにも適用可能である。

0037

開示された実施の形態の上述の記載は、当業者がこの発明を製作または使用可能にするために提供される。これらの実施の形態に対する種々の変形例は当業者にとって容易に明白であろう。そして、ここに定義される包括原理は、この発明の精神または範囲から逸脱することなく他の実施の形態に適用可能である。従って、この発明は、ここに示した実施の形態に限定されることを意図したものではなく、ここに開示した原理および新規な特徴に一致する最も広い範囲が許容されるべきである。

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