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技術 情報処理装置、情報処理装置の制御方法及びプログラム

出願人 キヤノン株式会社
発明者 伊藤広樹
出願日 2012年6月28日 (8年5ヶ月経過) 出願番号 2012-145659
公開日 2014年1月20日 (6年11ヶ月経過) 公開番号 2014-010549
状態 特許登録済
技術分野 ストアードプログラム
主要キーワード 回路再構成 再構成指示 起動完了後 マスターデバイス プログラム実行領域 ポート設定 スレーブデバイス マーキングユニット
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2014年1月20日)のものです。
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図面 (9)

課題

CPUとFPGAを有する情報処理装置において、CPU用のROMを削減する。

解決手段

CPUとFPGA(Field Programmable Gate Array)を有する情報処理装置において、起動時に、CPUのブートプログラムを格納したROMの代わりにFPGAをCPU用ROMとして機能させることによってCPUとFPGAで別々に記憶媒体を用意することを避け、CPUのブートプログラム格納用のROMを削減する。

概要

背景

近年、情報処理装置では、ASIC(Application Specific IntegratedCircuit)に代わり、PLD(Programmable Logic Device)が使用されることが多くなってきている。ASICは、特定の用途向けの集積回路であり、デバイス役割が固定的である。一方、PLDは、読み込むプログラムを変更することにより論理回路を任意に構成することができ、デバイスの役割を動的に変更することが可能である。よく使用されるPLDの一例として、FPGA(Field Programmable Gate Array)がある。

従来、CPUとFPGAを有する装置においては、CPUのブートプログラムを格納したROMと、FPGAで使用する回路情報を記憶したFLASH−ROMを、別々の記憶媒体で用意することが一般的であった(特許文献1)。

概要

CPUとFPGAを有する情報処理装置において、CPU用のROMを削減する。CPUとFPGA(Field Programmable Gate Array)を有する情報処理装置において、起動時に、CPUのブートプログラムを格納したROMの代わりにFPGAをCPU用ROMとして機能させることによってCPUとFPGAで別々に記憶媒体を用意することを避け、CPUのブートプログラム格納用のROMを削減する。

目的

本発明は、CPUとFPGAを有する情報処理装置において、CPUのブートプログラム格納用のROMを削減することを目的とする

効果

実績

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請求項1

制御手段と、回路構成を動的に変更可能な処理手段と、前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置であって、前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から第1の回路情報を読み込んで、前記処理手段をブートプログラムを記憶するための記憶媒体として機能させ、前記制御手段は、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行することを特徴とする情報処理装置。

請求項2

前記処理手段は、前記制御手段が前記ブートプログラムの実行を完了した際に、前記記憶手段から第2の回路情報を読み込んで、前記処理手段を画像データに対して画像処理を実行するための画像処理回路として機能させることを特徴とする請求項1に記載の情報処理装置。

請求項3

制御手段と、回路構成を動的に変更可能な処理手段と、前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置であって、前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から第1の回路情報を読み込んで、前記処理手段を前記制御手段が実行するブートプログラムを記憶する記憶媒体及び画像データに対して画像処理を実行するための画像処理回路として機能させ、前記制御手段は、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行することを特徴とする情報処理装置。

請求項4

前記処理手段は、前記制御手段が前記ブートプログラムの実行を完了した際に、前記記憶手段から新たな回路情報を読み込まないことを特徴とする請求項3に記載の情報処理装置。

請求項5

前記処理手段は、前記処理手段が回路構成を変更している間、前記制御手段が処理を実行することを制限することを特徴とする請求項1乃至4の何れか1項に記載の情報処理装置。

請求項6

前記処理手段により画像処理が実行された画像データに基づいて画像形成を行う画像形成手段を更に有することを特徴とする請求項1乃至5の何れか1項に記載の情報処理装置。

請求項7

制御手段と、回路構成を動的に変更可能な処理手段と、前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置の制御方法であって、前記処理手段に、前記情報処理装置が起動する際に、前記記憶手段から第1の回路情報を読み込ませ、前記処理手段をブートプログラムを記憶するための記憶媒体として機能させる第1の工程と、前記制御手段に、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行させる第2の工程とを有することを特徴とする制御方法。

請求項8

制御手段と、回路構成を動的に変更可能な処理手段と、前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置の制御方法であって、前記処理手段に、前記情報処理装置が起動する際に、前記記憶手段から第1の回路情報を読み込ませ、前記処理手段を前記制御手段が実行するブートプログラムを記憶する記憶媒体及び画像データに対して画像処理を実行するための画像処理回路として機能させる第1の工程と、前記制御手段に、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行させる第2の工程とを有することを特徴とする制御方法。

請求項9

制御手段と、回路構成を動的に変更可能な処理手段と、前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置において、前記処理手段に、前記情報処理装置が起動する際に、前記記憶手段から第1の回路情報を読み込ませ、前記処理手段をブートプログラムを記憶するための記憶媒体として機能させる第1の工程と、前記制御手段に、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行させる第2の工程とを実行させるためのプログラム

請求項10

制御手段と、回路構成を動的に変更可能な処理手段と、前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置において、前記処理手段に、前記情報処理装置が起動する際に、前記記憶手段から第1の回路情報を読み込ませ、前記処理手段を前記制御手段が実行するブートプログラムを記憶する記憶媒体及び画像データに対して画像処理を実行するための画像処理回路として機能させる第1の工程と、前記制御手段に、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行させる第2の工程とを実行させるためのプログラム。

請求項11

回路構成を動的に変更可能な処理手段と、前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置であって、前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から第1の回路情報を読み込んで、前記処理手段をブートプログラムを記憶するための記憶媒体として機能させることを特徴とする情報処理装置。

請求項12

回路構成を動的に変更可能な処理手段と、前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置であって、前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から第1の回路情報を読み込んで、前記処理手段を前記制御手段が実行するブートプログラムを記憶する記憶媒体及び画像データに対して画像処理を実行するための画像処理回路として機能させることを特徴とする情報処理装置。

技術分野

0001

本発明は、情報処理装置、情報処理装置の制御方法及びプログラムに関する。

背景技術

0002

近年、情報処理装置では、ASIC(Application Specific IntegratedCircuit)に代わり、PLD(Programmable Logic Device)が使用されることが多くなってきている。ASICは、特定の用途向けの集積回路であり、デバイス役割が固定的である。一方、PLDは、読み込むプログラムを変更することにより論理回路を任意に構成することができ、デバイスの役割を動的に変更することが可能である。よく使用されるPLDの一例として、FPGA(Field Programmable Gate Array)がある。

0003

従来、CPUとFPGAを有する装置においては、CPUのブートプログラムを格納したROMと、FPGAで使用する回路情報を記憶したFLASH−ROMを、別々の記憶媒体で用意することが一般的であった(特許文献1)。

先行技術

0004

特開2004−210506

発明が解決しようとする課題

0005

しかしながら、CPUとFPGAで別々に記憶媒体を用意すると、部品費用の増加や回路規模の拡大といった課題を招いてしまう。特に、CPUのブートプログラム格納用のROMは、容量が小さく起動時にしか使用されないことが多いため、これを別に設けるのは避けたい。

0006

本発明は、CPUとFPGAを有する情報処理装置において、CPUのブートプログラム格納用のROMを削減することを目的とする。

課題を解決するための手段

0007

本発明に係る情報処理装置は、制御手段と、回路構成を動的に変更可能な処理手段と、前記処理手段に読み込まれる回路構成を示す回路情報を記憶する記憶手段とを有する情報処理装置であって、前記処理手段は、前記情報処理装置が起動する際に、前記記憶手段から第1の回路情報を読み込んで、前記処理手段をブートプログラムを記憶するための記憶媒体として機能させ、前記制御手段は、前記情報処理装置が起動する際に、前記処理手段から前記ブートプログラムを読み出して実行することを特徴とする。

発明の効果

0008

本発明によれば、CPUとFPGAを有する情報処理装置において、CPUのブートプログラム格納用のROMを削減することが可能となる。

図面の簡単な説明

0009

画像形成装置の構成を示すブロック図
コントローラ部の構成を示すブロック図
FLASH−ROMのデータ構造を示す図(第1の実施形態)
FPGAに構成される論理回路を示す図(第1の実施形態)
画像形成装置の起動時におけるコントローラ部の動作を示すフローチャート(第1の実施形態)
FLASH−ROMのデータ構造を示す図(第2の実施形態)
FPGAに構成される論理回路を示す図(第2の実施形態)
画像形成装置の起動時におけるコントローラ部の動作を示すフローチャート(第2の実施形態)

実施例

0010

以下、本発明の実施形態について、図面を用いて詳細に説明する。

0011

なお、以下の説明では、情報処理装置の一例としてプリンタ等に代表される画像形成装置について説明するが、本発明はPC等に代表される様々な情報処理装置に適用してもよい。また、画像形成装置としては、スキャナ機能プリンタ機能FAX機能を有する複合装置について説明するが、これらの機能のうち全てではなく何れか1つ以上を有する装置に適用されてもよい。

0012

〔第1の実施形態〕
第1の実施形態では、FPGAを有する画像形成装置において、起動時には、FPGAをブートプログラム用のROMとして機能させ、起動完了後には、FPGAを画像データ用の処理回路として機能させる。

0013

図1は、画像形成装置の構成を示すブロック図である。

0014

画像形成装置1は、LAN400を介して、PC3及びPC4に接続される。

0015

また、画像形成装置1は、リーダ部2、プリンタ部6、操作部7、ハードディスク8、FAX部90、コントローラ部110を有する。

0016

リーダ部2は、原稿を読み取って画像データを入力する。また、リーダ部2は、原稿給紙ユニット10、スキャナユニット11を有する。原稿給紙ユニット10は、原稿を搬送する。スキャナユニット11は、搬送された原稿を光学的に読み取って電気信号としての画像データに変換する。

0017

プリンタ部6は、画像データに基づいて用紙に印刷を行う。具体的には、後述するFPGA102により画像処理が実行されたデータに基づいて印刷を行う。プリンタ部6は、給紙ユニット12、マーキングユニット13、排紙ユニット14を有する。給紙ユニット12は、記録用紙を収容する複数段給紙カセットを備える。マーキングユニット13は、画像データを記録用紙に転写定着する。排紙ユニット14は、印刷された記録用紙にソート処理ステイプル処理を施して、外部に排出する。

0018

操作部7は、キーを介して、ユーザから各種指示を受け付ける。また、操作部7は、パネルを介して、ユーザに各種情報通知する。

0019

ハードディスク8は、制御プログラムや画像データ等を記憶する。
FAX部90は、ファクシミリ入出力処理を行う。

0020

コントローラ部110は、リーダ部2、プリンタ部6、操作部7、ハードディスク8、FAX部90等の各構成要素に接続され、各構成要素を制御する。

0021

図2は、コントローラ部の構成を示すブロック図である。なお、図2はコントローラ部の構成のうち本発明に特に関係するものを抜粋して説明するものであり、コントローラ部には図2で示す構成以外にも様々な構成が含まれる。

0022

CPU101は、画像形成装置1の制御を統括する。

0023

FPGA(Field Programmable Gate Array)102は、デバイス内に任意に論理回路を構成かつ変更可能なPLD(Programmable Logic Device)の1種であるである。なお、本実施形態ではPLDの1例としてFPGAを挙げているが、PLDはその他のPLDであってもよい。

0024

DRAM103は、CPU101のプログラム実行領域として使用される。

0025

FLASH−ROM104は、FPGA102で使用されるか各種回路構成を記憶する。なお、本実施形態ではROMの1例としてFLASH−ROMを挙げているが、ROMはEEPROM等のその他のROMであってもよい。

0026

CPUバス105は、CPU101とFPGA102を接続する。

0027

DRAM−I/F106は、CPU101とDRAM103を接続する。

0028

SPIバス107は、FPGA102をマスターデバイスとし、FLASH−ROM104をスレーブデバイスとして、FPGA102とFLASH−ROM104を接続する。

0029

Wait信号108は、FPGA102からCPU101に送信される信号である。この信号は、デフォルトではCPU101がWait状態になるようにassertされた状態になっている。

0030

図3は、FLASH−ROMのデータ構造を示す図(第1の実施形態)である。

0031

第1の回路情報201は、FPGA102に図4(A)に示す第1の論理回路を構成するためのデータである。第1の回路情報201は、FLASH−ROM104のアドレスの0番地に書き込まれている。

0032

第2の回路情報202は、FPGA102に図4(B)に示す第2の論理回路を構成するためのデータである。第2の回路情報202は、FLASH−ROM104のアドレスのXXXX番地(0番地以外の番地)に書き込まれていている。

0033

図4は、FPGAに構成される論理回路(第1の実施形態)を示す図である。

0034

図4(A)は、FPGAに第1の回路情報201を読み込むことにより構成される第1の論理回路を示す図である。第1の論理回路は、画像形成装置1の起動する際にFPGAに構成され、FPGA102をCPU101のブートプログラムを記憶する記憶媒体として機能させる。 なお、図4において、回路再構成制御部303は、静的(予め作り込まれており、後述するプログラムの読み込みによって変更することができない)構成である。一方、回路再構成制御部303以外は、動的(予め作り込まれておらず、後述するプログラムの読み込みによって変更することができる)構成である。

0035

ブートプログラム記憶部301は、CPU101が起動時に実行するブートプログラムを記憶する。

0036

Wait信号制御部302は、FPGA102からCPU101へ送信されるWait信号108を制御する。

0037

回路再構成制御部303は、CPU101が通知してきた回路情報(FLASH−ROM104に書き込まれている回路情報)に応じて、FPGA102内の論理回路を再構成する。なお、回路再構成制御部303は、画像形成装置1が起動する際に、CPU101の指示を受けなくても、FLASH−ROM104のアドレスの0番地に書き込まれている回路情報をFPGA102に自動的に読み込む。また、回路再構成制御部303は、FPGA102とCPU101の信号の出力がぶつからないように、SPIバス107に接続されるポートの制御も行うこととしてもよい。

0038

図4(B)は、FPGAに第2の回路情報201を読み込むことにより構成される第2の論理回路を示す図である。図4(B)に示す論理回路は、画像形成装置1の起動が完了した後にFPGAに構成され、FPGA102を様々な画像データを処理する画像処理回路として機能させる。

0039

図4(B)において、図4(A)と同様の部分については、同じ番号を付して説明を省略する。図4(B)では、図4(A)と比較して、ブートプログラム記憶部301が画像データ処理部304に変更されている点が特徴である。

0040

画像データ処理部304は、画像データに対して、シェーディング補正中間調処理スムージング処理等、様々な画像処理を実行する。なお、画像データ処理部304は、画像データ以外のデータに対して処理を実行してもよい。また、画像データ処理部304の代わりに画像処理以外の処理を実行する何らかの処理部を構成してもよい。さらに、処理部の個数を複数としてもよい。

0041

図5は、画像形成装置の起動時におけるコントローラ部の動作を示すフローチャート(第1の実施形態)である。

0042

図5の動作は、画像形成装置1の電源スイッチ(不図示)がONにされたことにより開始される。

0043

図5(A)は、画像形成装置の起動時におけるFPGA102の動作を示すフローチャートである。

0044

なお、図5(A)は、FPGA102がFLASH−ROM104からプログラムを読み出し実行することにより実現される。

0045

S101において、FPGA102は、回路再構成制御部303により、FLASH−ROM104のアドレス“0000”から第1の回路情報201を読み出し、図3(A)に示した第1の論理回路を構成する。

0046

S102において、FPGA102は、Wait信号制御部302により、CPU101へのWait信号108を解除し、CPU101に起動処理の開始を通知する。

0047

S103において、FPGA102は、CPU101が起動処理を終了したあとに通知する再構成指示を待つ。ここで、再構成指示には、再構成の指示自体とともに、再構成する第2の回路情報202のアドレス“XXXX”の情報も含まれている。再構成指示を受信したら、S104に移行する。

0048

S104において、FPGA102は、Wait信号制御部302により、CPU101へWait信号をAssertし、CPU101をWait状態(動作が制限又は禁止されている状態)にさせる。

0049

S105において、FPGA102は、回路再構成制御部303により、FLASH−ROM104内のアドレス“XXXX”から第2の回路情報202を読み出し、FPGA102に図3(B)に示した第2の論理回路を再構成する。なお、このタイミングで、FPGA102側のポート設定も行うこととしてもよい。このように第1の論理回路から第2の論理回路に回路構成を書き換える理由は、ブートが完了したらブートプログラム記憶部301は不要となり、一方でその後に画像処理を実行するために画像データ処理部304が必要になるからである。

0050

S106において、FPGA102は、Wait信号制御部302により、CPU101へのWait信号108を解除し、CPU101に起動処理の終了を通知する。

0051

図5(B)は、画像形成装置の起動時におけるCPU101の動作を示すフローチャートである。

0052

なお、図5(B)は、CPU101がハードディスク8又は図4(A)の回路構成になっているFPGA102からプログラムを読み出し実行することにより実現される。

0053

S201において、CPU101は、FPGAからのWait信号108が解除されるのを待つ。Wait信号108が解除されたら、S202に移行する。

0054

S202において、CPU101は、FPGA102のブートプログラム記憶部301からブートプログラムを読み込む。

0055

S203において、CPU101は、S202で読み込んだプログラムをDRAM103に展開して実行することにより、ブート処理を行う。

0056

S204において、CPU101は、FPGA102に論理回路の再構成指示を通知する。

0057

S205において、CPU101は、FPGAからのWait信号108が解除されるのを待つ。Wait信号が解除されたら、CPU101は起動処理を終了する。なお、このタイミングで、CPU101側のポート設定も行うこととしてもよい。

0058

図5の動作が完了した後、CPU101とFPGA102の画像データ処理部304が連携して、コピープリントスキャン、FAX等、様々な処理を実行する。

0059

第1の実施形態によれば、CPUとFPGAを有する画像形成装置において、CPU用のROMを削減することが可能となる。この結果、画像形成装置において、部品費用の減少や回路規模の縮小を実現することが可能となる。

0060

〔第2の実施形態〕
第2の実施形態では、FPGAを有する画像形成装置において、起動時と起動完了後の両方で、FPGAをブートプログラム用のROM及び画像データ用の処理回路として機能させる。

0061

画像形成装置の構成は、図1と同様であるため、説明を省略する。

0062

また、コントローラ部の構成は、図2と同様であるため、説明を省略する。

0063

図6は、FLASH−ROMのデータ構造を示す図(第2の実施形態)である。

0064

第3の回路情報401は、FPGA102に図7に示す論理回路を構成するためのデータである。第3の回路情報401は、FLASH−ROM104のアドレスの0番地に書き込まれている。

0065

図7は、FPGAに構成される論理回路(第2の実施形態)を示す図である。

0066

図7は、FPGAに第3の回路情報401を読み込むことにより構成される第3の論理回路を示す図である。図7に示す論理回路は、画像形成装置1の起動する際に、FPGAに構成される。

0067

なお、図7において、回路再構成制御部303は、静的(予め作り込まれており、後述するプログラムの読み込みによって変更することができない)構成である。一方、回路再構成制御部303以外は、動的(予め作り込まれておらず、後述するプログラムの読み込みによって変更することができる)構成である。

0068

図7において、図4と同様の部分については、同じ番号を付して説明を省略する。図7では、図4と比較して、ブートプログラム記憶部301と画像データ処理部304が同じ回路両方とも配置されている点が特徴である。

0069

図8は、画像形成装置の起動時におけるコントローラ部の動作を示すフローチャート(第2の実施形態)である。

0070

図8において、図5と同様の部分については、同じ番号を付して説明を省略する。図8では、図4と比較して、S101がS301に変更されている点と、S103〜S106及びS203〜S204が削除されている点が特徴である。

0071

なお、図8(A)は、FPGA102がFLASH−ROM104からプログラムを読み出し実行することにより実現される。また、図8(B)は、CPU101がハードディスク8又は図7の回路構成になっているFPGA102からプログラムを読み出し実行することにより実現される。

0072

S301において、FPGA102は、回路再構成制御部303により、FLASH−ROM104のアドレス“0000”から第3の回路情報201を読み出し、図7に示した第3の論理回路を構成する。

0073

図8の動作が完了した後、CPU101とFPGA102の画像データ処理部304が連携して、コピー、プリント、スキャン、FAX等、様々な処理を実行する。

0074

第2の実施形態によれば、CPUとFPGAを有する画像形成装置において、CPU用のROMを削減することが可能となる。この結果、画像形成装置において、部品費用の減少や回路規模の縮小を実現することが可能となる。また、第1の実施形態と比較して、起動時にFPGAに構成する論理回路の規模は大きくなるものの、起動完了後におけるFPGA及びCPUの処理を簡略化することが可能となる。

0075

〔他の実施形態〕
本発明は、以下の処理を実行することによっても実現される。

0076

即ち、上述した実施形態の機能を実現するソフトウェア(プログラム)を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ(またはCPUやMPU等)がプログラムを読み出して実行する処理である。

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