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技術 加熱された基板および冷却された電解質を用いるシリコン貫通ビア(TSV)における銅のチップトゥチップ、チップトゥウェハおよびウェハトゥウェハの相互接続物の電着のための方法

出願人 アトテック・ドイチュラント・ゲーエムベーハー
発明者 プレイサー,ロバートエフ.
出願日 2011年7月8日 (9年4ヶ月経過) 出願番号 2013-521236
公開日 2013年11月28日 (6年11ヶ月経過) 公開番号 2013-543051
状態 特許登録済
技術分野 電気鍍金;そのための鍍金浴 電気メッキ方法,物品
主要キーワード 長期挙動 卑金属層 導電性充填物 真向かいに 実地形態 回転デバイス 液体駆動 カソードパルス
関連する未来課題
重要な関連分野

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図面 (17)

課題・解決手段

シリコン基板中高アスペクト比ビア内に金属を電着してシリコン貫通ビア(TSV)を形成する方法であって、電解金属めっきステムにおいて、酸化還元メディエーターを含む電解浴を利用し、該電解浴が、該シリコン基板を第一の温度まで均一に加熱するように適合されたチャックおよび該電解浴の温度を第二の温度に維持する温度制御デバイスを含み、ここで該第一の温度が、約30℃から約60℃までの範囲内で維持され、そして該第二の温度が、(a)該第一の温度よりも少なくとも5℃低く、かつ(b)約15℃から約35℃までの範囲内である温度に維持される、方法。

概要

背景

よりよい性能および増大した機能を提供する、より安価で小規模で軽量の電子製品製作する要求が増え続けている。1チップ上の電子デバイスの数はなお急速に増加しつつあり、そして2Dレイアウトがこれらの要求を受け入れ能力超過しつつある。産業ロードマップによれば、集積回路(IC)チップサイズは、2010年までに30nmのオーダーになる。このような小さなチップは、1億個より多くのトランジスタを保有しなければならず、次のレベルパッケージングのために100,000より多くのI/Oを必要とする。結果として、チップおよびMEMSの設計者多層相互接続転換し、これは、三次元(3D)スタッキングと呼ばれている。3Dウェハスタッキングは、ウェハレベルパッケージング技術を表し、このウェハレベルパッケージング技術では、個別の部品(例えば、ロジックメモリセンサ、A/Dコンバータコントローラなど)が別々のウェハプラットフォーム上で作られ、次いで、3Dスタッキングの要素間に電気的相互接続を提供するようにシリコン貫通ビア(TSV)を用いて1つのウェハスケールまたはチップスケールパッケージ上で統合される。これらのデバイス垂直軸において相互接続されるので、部品間の電気信号経路がより短くなり、寄生損失がより低くなり、電力消費がより低くなり、そしてシステム性能がよりよくなる。電着および他の技術によるTSVの製作が報告されている。複数の導電性材料(例えば、金、ポリシリコン、スズおよびスズ−鉛(Sn−Pb)はんだ)が相互接続材料として用いられてきているが、そのより高い導電性およびエレクトロマイグレーション抵抗のため、銅が最良であり、最も好ましい選択である。深い貫通孔(例えばTSV)に金属を堆積させる目的では、電気めっきが最も広範に用いられる方法である。

TSVは、MEMSおよび半導体デバイスのようなデバイスにおける積層または3D配置でのそれぞれの層の間の電気的接続を形成するために用いられているが、少なくとも部分的には、TSVにおける非常に大きな高いアスペクト比ビア高純度の銅を電着する困難性から生じる種々の欠陥に悩まされている。例えば、典型的なTSVは、約1〜約10ミクロンの範囲内の内径(より大きな直径のTSVもまた用いられるが)、および約5ミクロン〜約450ミクロンの範囲の深さまたはそれ以上の大きさの深さ(いくつかの適用には、5〜25ミクロン、または100ミクロンの深さが、より一般的であるが)を有する。将来の内径は、例えば約1ミクロンであることが期待される。典型的なTSVのアスペクト比(深さ/幅)は3:1より大きく、そして通常、約5:1以上である。現在、いくつかのTSVにおいては、アスペクト比は約10:1であり得、そしてアスペクト比は50:1程度の高さでもあり得る。将来のアスペクト比は、通常、約10:1から約20:1までであることが期待され、そしてMEMS構造については、最終的には100:1以上程度の高さもであることも期待される。このような高いアスペクト比のTSV内に高純度の銅を電着する試みは、部分的には成功しているが、(a)続く加熱の際にウェハの曲がりおよび変形を生じ得る銅堆積物における内部応力、(b)不均一な堆積(すなわち、粒子境界結晶構造欠陥など)、(c)ウェハの曲がりを生じ得る、電着した銅の本体中のガス(空隙)および/または電気めっき浴液の含有、および(d)TSV貫通孔のインレットおよびアウトレットにおける過剰な金属堆積から生じる問題で悩まされている。

これらの問題のうち、内部応力の問題(a)は、この欠陥は、TSVが形成されるシリコン基板の曲がりおよび変形を生じ得るので、最も厄介であり得、そしてこれは、完全な3D配置の失敗を引き起こし得る。この失敗は、完全なデバイスが製作された後まで起こらないこともあり、単に失敗したシリコン基板の損失のみならず、失敗の時点でのシリコン基板が組み込まれた全デバイスの損失も生じる。

半導体製造における全般的な長期にわたる問題は、最新の半導体デバイスを製造するのに必要な多数の加工処理工程を行うのに必要な時間であり、過剰な場合、デバイス製造の全体的な経済状態に悪影響を生じ得る。電着によりTSVを形成するための従来法では、高純度でありかつ内部応力のないTSV充填材料の必要性のために、電着速度が著しく低かった。厚さ5〜50ミクロンの範囲内の金属堆積物が、1日あたり数千のウェハ上に電着される必要がある場合、1分当たり1ミクロン未満の堆積速度では受け入れがたく遅いものであり得る。電着浴温度を上昇させることは堆積速度を増強し得るが、それはまた、浴に添加される有機化合物分解率も増大させる。したがって、TSV充填のためのこのような金属の電着速度を向上し、かつ有機浴成分の分解率を低下させる必要がある。

概要

シリコン基板中高アスペクト比ビア内に金属を電着してシリコン貫通ビア(TSV)を形成する方法であって、電解金属めっきステムにおいて、酸化還元メディエーターを含む電解浴を利用し、該電解浴が、該シリコン基板を第一の温度まで均一に加熱するように適合されたチャックおよび該電解浴の温度を第二の温度に維持する温度制御デバイスを含み、ここで該第一の温度が、約30℃から約60℃までの範囲内で維持され、そして該第二の温度が、(a)該第一の温度よりも少なくとも5℃低く、かつ(b)約15℃から約35℃までの範囲内である温度に維持される、方法。

目的

このようなTSVは、例えば集積回路において、TSVが相対的に大きな直系、相対的に大きな深さおよび高いアスペクト比を有する場合にTSVがデバイスのそれぞれの層間に電気的接続を提供する

効果

実績

技術文献被引用数
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牽制数
1件

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請求項1

シリコン基板中ビア内に金属を電着してシリコン貫通ビア(TSV)を形成する方法であって、少なくとも1つのビアを含むシリコン基板を提供する工程であって、該ビアが、約1ミクロンから約30ミクロンまでの範囲内の内幅寸法、約5ミクロンから約450ミクロンまでの深さ、および少なくとも3:1の深さ:幅アスペクト比を有する内表面を含み、そして該ビアが、該金属の後続の電着に十分な導電性を得る卑金属の厚さで該内表面を被覆する卑金属層をさらに含む、工程;該卑金属層がカソードとして接続された電解金属めっきステム内に、電解浴を提供する工程であって、該システムが、該シリコン基板を保持し、そして該シリコン基板を第一の温度まで均一に加熱するように適合されたチャック、該電解浴の温度を第二の温度に維持する温度制御デバイス不溶性寸法安定アノードおよび該金属の金属供給源をさらに含み、ここで該電解浴が、酸、該金属のイオン供給源第一鉄および/または第二鉄イオンの供給源、および堆積された金属の物理機械的特性を制御するための少なくとも1つの添加剤を含む、工程;および該不溶性寸法安定アノードと該卑金属層との間に電圧印加し、該卑金属層上に該金属を電着してTSVを形成するのに十分な時間にわたって該浴を通じてそれらの間に電流が流れるようにする工程を含み、ここでFe+2/Fe+3酸化還元系が該浴中確立され、該金属供給源から該金属イオンのイオンを溶解することにより、電着される該金属のさらなるイオンを提供し、そしてここで該第一の温度が、約30℃から約60℃までの範囲内で維持され、そして該第二の温度が、(a)該第一の温度よりも少なくとも5℃低く、かつ(b)約15℃から約35℃までの範囲内である温度に維持される、方法。

請求項2

前記金属が銅である、請求項1に記載の方法。

請求項3

前記第二の温度が、前記少なくとも1つの添加剤の1つ以上の分解が前記電解浴中実体的になる温度に基づいて選択される、請求項1または2に記載の方法。

請求項4

前記内表面が誘電材料の層で被覆され、そして前記卑金属層が該誘電材料の層を被覆する、前記請求項のいずれかに記載の方法。

請求項5

前記内表面が誘電材料の層で被覆され、該誘電材料の層が障壁層により被覆され、そして前記卑金属層が該障壁層を被覆する、前記請求項のいずれかに記載の方法。

請求項6

前記誘電体層が、二酸化ケイ素を含む、請求項4または5に記載の方法。

請求項7

前記内表面上に障壁層が形成される、請求項1に記載の方法。

請求項8

前記卑金属層が、無電解めっき法物理蒸着法化学蒸着法、またはプラズマ強化蒸着法の1つ以上によって、前記障壁層の上に形成される、請求項5または7に記載の方法。

請求項9

前記障壁層が、窒化タンタルを含む、請求項7に記載の方法。

請求項10

前記障壁層が、タンタルを含むライナー層によって被覆される、請求項9に記載の方法。

請求項11

前記印加工程が、前記金属を電着して前記ビアを完全に充填するのに有効である、請求項1から10のいずれかに記載の方法。

請求項12

前記印加工程が、前記金属を電着して、前記ビア内に、TSVとして機能し得るのに十分な厚さの金属裏層を形成するのに有効である、請求項1から10のいずれかに記載の方法。

請求項13

前記堆積された金属が、内部応力を実質的に含まないか、または後続の加工処理に際し前記シリコン基板の反りを生じないレベルの内部応力を含むかのいずれかである、前記請求項のいずれかに記載の方法。

請求項14

前記堆積された金属が、空隙および非金属混入物を実質的に含まない、前記請求項のいずれかに記載の方法。

請求項15

前記卑金属層が、約0.02μmから約0.5μmまでの範囲内の厚さを有する、前記請求項のいずれかに記載の方法。

請求項16

前記卑金属層が、銅を含む、前記請求項のいずれかに記載の方法。

請求項17

前記電解浴中において、前記酸が、約50から約350g/Lの範囲内の濃度の硫酸であり、前記金属のイオンの供給源が、約20から約250g/Lの範囲内の濃度の硫酸銅五水和物であり、前記第一鉄および/または第二鉄イオンの供給源が、約1から約120g/Lの範囲内の濃度の硫酸第一鉄水和物および/または硫酸第二鉄九水和物であり、そして前記少なくとも1つの添加剤が、ポリマー酸含有化合物有機硫黄化合物チオ尿素化合物、およびポリマーフェナゾニウム化合物の1つ以上を含む、前記請求項のいずれかに記載の方法。

請求項18

前記電圧が、パルス電流またはパルス電圧で印加される、前記請求項のいずれかに記載の方法。

請求項19

前記電圧が、両極性パルスを有する逆パルス形式で印加される、請求項18に記載の方法。

請求項20

前記少なくとも1つの添加剤の1つ以上が、前記第一の温度にて前記電解浴中で実質的な分解を受けるが、前記第二の温度にて実質的に分解しない、前記請求項のいずれかに記載の方法。

技術分野

0001

本発明は、高純度の銅から導体構造物電解的に形成する方法に関し、より詳細には、MEMSまたは半導体デバイスのようなデバイスを製造する際にシリコン貫通ビア(TSV)内に高純度の銅から導体構造物を電解的に形成する方法に関する。このようなTSVは、例えば集積回路において、TSVが相対的に大きな直系、相対的に大きな深さおよび高いアスペクト比を有する場合にTSVがデバイスのそれぞれの層間に電気的接続を提供する積層または3D配置において、有用である。導体構造物の電解的形成は、より低い温度にて電解浴を維持しながら基板に熱を付与することによって増強および改善される。

背景技術

0002

よりよい性能および増大した機能を提供する、より安価で小規模で軽量の電子製品製作する要求が増え続けている。1チップ上の電子デバイスの数はなお急速に増加しつつあり、そして2Dレイアウトがこれらの要求を受け入れ能力超過しつつある。産業ロードマップによれば、集積回路(IC)チップサイズは、2010年までに30nmのオーダーになる。このような小さなチップは、1億個より多くのトランジスタを保有しなければならず、次のレベルパッケージングのために100,000より多くのI/Oを必要とする。結果として、チップおよびMEMSの設計者多層相互接続転換し、これは、三次元(3D)スタッキングと呼ばれている。3Dウェハスタッキングは、ウェハレベルパッケージング技術を表し、このウェハレベルパッケージング技術では、個別の部品(例えば、ロジックメモリセンサ、A/Dコンバータコントローラなど)が別々のウェハプラットフォーム上で作られ、次いで、3Dスタッキングの要素間に電気的相互接続を提供するようにシリコン貫通ビア(TSV)を用いて1つのウェハスケールまたはチップスケールパッケージ上で統合される。これらのデバイスは垂直軸において相互接続されるので、部品間の電気信号経路がより短くなり、寄生損失がより低くなり、電力消費がより低くなり、そしてシステム性能がよりよくなる。電着および他の技術によるTSVの製作が報告されている。複数の導電性材料(例えば、金、ポリシリコン、スズおよびスズ−鉛(Sn−Pb)はんだ)が相互接続材料として用いられてきているが、そのより高い導電性およびエレクトロマイグレーション抵抗のため、銅が最良であり、最も好ましい選択である。深い貫通孔(例えばTSV)に金属を堆積させる目的では、電気めっきが最も広範に用いられる方法である。

0003

TSVは、MEMSおよび半導体デバイスのようなデバイスにおける積層または3D配置でのそれぞれの層の間の電気的接続を形成するために用いられているが、少なくとも部分的には、TSVにおける非常に大きな高いアスペクト比のビアに高純度の銅を電着する困難性から生じる種々の欠陥に悩まされている。例えば、典型的なTSVは、約1〜約10ミクロンの範囲内の内径(より大きな直径のTSVもまた用いられるが)、および約5ミクロン〜約450ミクロンの範囲の深さまたはそれ以上の大きさの深さ(いくつかの適用には、5〜25ミクロン、または100ミクロンの深さが、より一般的であるが)を有する。将来の内径は、例えば約1ミクロンであることが期待される。典型的なTSVのアスペクト比(深さ/幅)は3:1より大きく、そして通常、約5:1以上である。現在、いくつかのTSVにおいては、アスペクト比は約10:1であり得、そしてアスペクト比は50:1程度の高さでもあり得る。将来のアスペクト比は、通常、約10:1から約20:1までであることが期待され、そしてMEMS構造については、最終的には100:1以上程度の高さもであることも期待される。このような高いアスペクト比のTSV内に高純度の銅を電着する試みは、部分的には成功しているが、(a)続く加熱の際にウェハの曲がりおよび変形を生じ得る銅堆積物における内部応力、(b)不均一な堆積(すなわち、粒子境界結晶構造欠陥など)、(c)ウェハの曲がりを生じ得る、電着した銅の本体中のガス(空隙)および/または電気めっき浴液の含有、および(d)TSV貫通孔のインレットおよびアウトレットにおける過剰な金属堆積から生じる問題で悩まされている。

0004

これらの問題のうち、内部応力の問題(a)は、この欠陥は、TSVが形成されるシリコン基板の曲がりおよび変形を生じ得るので、最も厄介であり得、そしてこれは、完全な3D配置の失敗を引き起こし得る。この失敗は、完全なデバイスが製作された後まで起こらないこともあり、単に失敗したシリコン基板の損失のみならず、失敗の時点でのシリコン基板が組み込まれた全デバイスの損失も生じる。

0005

半導体製造における全般的な長期にわたる問題は、最新の半導体デバイスを製造するのに必要な多数の加工処理工程を行うのに必要な時間であり、過剰な場合、デバイス製造の全体的な経済状態に悪影響を生じ得る。電着によりTSVを形成するための従来法では、高純度でありかつ内部応力のないTSV充填材料の必要性のために、電着速度が著しく低かった。厚さ5〜50ミクロンの範囲内の金属堆積物が、1日あたり数千のウェハ上に電着される必要がある場合、1分当たり1ミクロン未満の堆積速度では受け入れがたく遅いものであり得る。電着浴温度を上昇させることは堆積速度を増強し得るが、それはまた、浴に添加される有機化合物分解率も増大させる。したがって、TSV充填のためのこのような金属の電着速度を向上し、かつ有機浴成分の分解率を低下させる必要がある。

発明が解決しようとする課題

0006

その種々の実施形態において、本発明は、公知の方法の欠点を回避し、そしてより詳細には、TSVを高純度の銅のような金属で充填する金属の電着速度を最大にし、同時に本発明は、応力を最小限にし、混入および空隙のような欠陥ならびに先行技術のTSVで見られた他の欠陥を回避し、そして有機浴成分の過度の分解率を回避する。このように、本発明は、有機浴成分の分解率を減少させつつTSV充填のための金属の電着速度を向上するという課題に取り組む。

課題を解決するための手段

0007

いくつかの実施形態における本発明は、シリコン貫通ビア(TSV)内で高純度の銅から導体構造物を電解的に形成する方法に関し、例えば、半導体デバイスおよびMEMSデバイスにおいて用いられるシリコンウェハのようなシリコン基板内に形成される、再分配配線のTSV接続およびMEMS構造物を含む。これらは幾分異なる構造であることを認識するが、便宜上かつ冗長さ回避のために、これらの導体構造物をまとめてTSVと称する。本発明の1つの実施形態に従う方法は、以下のように要約され得る:
シリコン基板中ビア内に金属を電着してシリコン貫通ビア(TSV)を形成する方法であって、
少なくとも1つのビアを含むシリコン基板を提供する工程であって、該ビアが、約1ミクロンから約30ミクロンまでの範囲内およびより大きい内幅寸法、約5ミクロンから約450ミクロンまでの深さ、および少なくとも3:1の深さ:幅アスペクト比を有する内表面を含み、そして該ビアが、該金属の後続の電着に十分な導電性を得るのに十分な卑金属の厚さで該内表面を被覆する卑金属層をさらに含む、工程;
該卑金属層がカソードとして接続された電解金属めっきステムにおいて、電解浴を提供する工程であって、
該システムが、
該シリコン基板を保持し、そして該シリコン基板を第一の温度まで均一に加熱するように適合されたチャック
該電解浴の温度を第二の温度に維持する温度制御デバイス
不溶性(不活性)寸法安定アノードおよび該金属の金属供給源をさらに含み、
ここで該電解浴が、酸、該金属のイオン供給源第一鉄および/または第二鉄イオンの供給源、および堆積された金属の物理機械的特性を制御するための少なくとも1つの添加剤を含む、工程;および
該不溶性寸法安定アノードと該卑金属層との間に電圧印加し、該卑金属層上に該金属を電着してTSVを形成するのに十分な時間にわたって該浴を通じてそれらの間に電流が流れるようにする工程
を含み、
ここでFe+2/Fe+3酸化還元系が該浴中確立され、該金属供給源から該金属イオンのイオンを溶解することにより、電着される該金属のさらなるイオンを提供し、そしてここで該第一の温度が、約30℃から約60℃までの範囲内で維持され、そして該第二の温度が、(a)該第一の温度よりも少なくとも5℃低く、かつ(b)約15℃から約35℃までの範囲内である温度に維持される、方法。1つの実施形態では、第二の温度は、20℃±2℃である。1つの実施形態では、第一の温度は、約35℃から約55℃である。1つの実施形態では、第二の温度が20℃±2℃であり、第一の温度が約35℃から約55℃である。

0008

1つの実施形態では、電着される金属は銅であり、そして1つの実施形態では、高純度の銅である。

0009

1つの実施形態では、少なくとも1つの添加剤の1つ以上が、電解浴中で、第一の温度にて分解を受けるが第二の温度では実質的に分解しない。1つの実施形態では、第二の温度は、少なくとも1つの添加剤の1つ以上の分解が電解浴中で実体的になる温度に基づいて選択される。

0010

1つの実施形態では、第一の温度での電気めっき速度が、第二の温度での速度よりも実質的に大きい。

0011

1つの実施形態では、内表面が障壁層で被覆され、そして障壁層が卑金属層で被覆される。ライナー層が、それらの層の適合性を改善するために、障壁層と卑金属層との間に位置し得る。種々の材料がこのライナー層に適している。例えば、障壁層が窒化タンタルである場合のタンタルが挙げられる。1つの実施形態では、内表面が、窒化タンタルのような材料の障壁層で被覆され、この障壁層が順にタンタルのライナー層で被覆され、そしてこのライナー層が卑金属層で被覆される。1つの実施形態では、内表面が、窒化タンタルの層で被覆され、タンタル層が、障壁層として窒化タンタルの層で被覆され、そして卑金属層が銅であり、障壁層を被覆する。

0012

1つの実施形態では、内表面が誘電材料の層で被覆され、そして卑金属層が誘電材料の層を被覆する。1つの実施形態では、内表面が、誘電材料の層で被覆され、この誘電材料の層が障壁層により被覆され、そして障壁層が卑金属層で被覆される。上記実施形態と同様に、ライナー層が、障壁層と卑金属層との間に位置し得る。1つの実施形態では、内表面が誘電体(例えば、二酸化ケイ素)によって被覆され、そして誘電体層が窒化タンタルの層で被覆され、そして窒化タンタル層がタンタルの層で被覆され、そしてタンタルが卑金属層で被覆され、そして卑金属層が銅を含む。卑金属層は、別の金属、例えば、ルテニウムであってもよい。1つの実施形態では、ルテニウムが卑金属層として用いられ、そして障壁層が窒化タンタルである場合、ライナー層を含む必要はない。

0013

1つの実施形態では、誘電体層は二酸化ケイ素を含み、そして他の実施形態では、他の公知の低誘電率(low−K)材料を含み得る。公知の低誘電率材料としては、例えば、以下が挙げられる:フッ素ドープした二酸化ケイ素、炭素ドープした二酸化ケイ素、多孔質性二酸化ケイ素、多孔質性炭素ドープした二酸化ケイ素、スピンオン有機ポリマー誘電材料(例えば、SiLK、ポリイミドポリノルボルネンベンゾシクロブテンPTFE、多孔質性SiLK、およびスピンオン有機ポリマー誘電材料シリコーンベースポリマー誘電材料)。

0014

1つの実施形態では、障壁層はタンタルを含み、そして1つの実施形態では、窒化タンタルの上にタンタルの組み合わせを含む。1つの実施形態では、誘電体層は二酸化ケイ素を含み、そして障壁層は窒化タンタルを含む。1つの実施形態では、誘電体層は二酸化ケイ素を含み、そして障壁層は窒化タンタルの上にタンタルの組み合わせを含む。他の障壁層もまた用いられ得、例えば、TiN、TiN/Ti、Ta、TaNx、WNx、TiSixNy、WSixNy、WBxNyが挙げられ、それらの各々は、誘電体層として、二酸化ケイ素または他の公知の低誘電率材料と組み合わされ得る。

0015

1つの実施形態では、卑金属層は、物理堆積法、化学蒸着法、またはプラズマ強化蒸着法の1つ以上によって、障壁層の上に形成される。

0016

1つの実施形態では、印加工程は、金属を電着してビアを完全に充填するのに有効である。1つの実施形態では、印加工程は、金属(例えば、高純度の銅)を電着して、完成したデバイスにおいてその機能を阻害する空隙がなくかつ欠陥がなく、ビアを完全に充填するのに有効である。

0017

1つの実施形態では、堆積された金属(例えば、高純度の銅)は、内部応力を実質的に含まないか、または続く加工処理に際し前記シリコン基板の反りを生じないレベルの内部応力を含むかのいずれかである。

0018

1つの実施形態では、堆積された金属(例えば、高純度の銅)は、空隙および非金属(例えば、非銅)混入物を実質的に含まない。

0019

厚さは当業者によって適宜決定され得るが、1つの実施形態では、卑金属層は、約0.02μmから約0.5μmの範囲内の厚さを有する。

0020

1つの実施形態では、卑金属層は銅を含む。

0021

1つの実施形態では、障壁層は、障壁層として機能するのに加え、誘電材料でもある材料である。1つの実施形態では、この材料は、窒化タンタル(TaN)である。

0022

1つの実施形態では、電解浴中において、酸は、約50から約350g/Lの範囲内の濃度の硫酸であり、金属のイオンの供給源は、約20から約250g/Lの範囲内の濃度の硫酸銅五水和物であり、第一鉄および/または第二鉄イオンの供給源は、約1から約120g/Lの範囲内の濃度の硫酸第一鉄水和物および/または硫酸第二鉄九水和物であり、そして少なくとも1つの添加剤は、ポリマー酸含有化合物有機硫黄化合物チオ尿素化合物、およびポリマーフェナジニウム化合物の1つ以上を含む。

0023

1つの実施形態では、電圧は、パルス電流またはパルス電圧で印加される。1つの実施形態では、ランプDC電圧として印加される。

0024

1つの実施形態では、電圧は、両極性パルスを有する逆パルス形式で印加される。

発明の効果

0025

上記概要および下記の詳細な説明において記載するように、種々の実施形態において、
本発明は、公知の方法の欠点を回避し、そしてより詳細には、TSVを高純度の銅のような金属で充填する金属の電着率を最大にし、同時に本発明は、応力を最小限にし、混入および空隙のような欠陥ならびに先行技術のTSVで見られた他の欠陥を回避し、そして有機浴成分の過度の分解率を回避する。したがって、本発明は、TSV充填のための金属の電着速度を向上し、同時に浴添加剤として用いられる有機化合物の熱安定性を損なわないという課題に取り組み、そしてそれに対する解決策を提供する。上昇した温度は、銅イオン移動度を増強して堆積速度を増大させ、同時に等価またはより良好な質の堆積銅およびこの堆積銅の等価またはより良好な性能を得、そしてより低い温度で電解浴を維持することが有機添加剤熱分解の増大を防止し、これは堆積物の質を向上させ、それ以外の場合に、浴の生じた上昇した温度によってその分解が起こる。

図面の簡単な説明

0026

従来のチップアーキテクチャの平面模式図である。
本発明の実施形態に従う方法を含む製造方法によって得られ得る、TSV有効積層チップアーキテクチャ(TSV-enabled stacked chip architecture)の断面模式図である。
本発明の一実施形態に従う使用のための電気めっきデバイスの断面模式図である。
本発明の実施形態に従う、および本発明外の実施形態に従う、TSVを充填する銅めっきに関するポーラログラフ曲線である。
本発明の実施形態に従う、および本発明外の実施形態に従う、TSVを充填する銅めっきに関するポーラログラフ曲線である。
本発明の実施形態に従う、および本発明外の実施形態に従う、TSVを充填する銅めっきに関するポーラログラフ曲線である。
本発明の実施形態に従う、および本発明外の実施形態に従う、TSVを充填する銅めっきに関するポーラログラフ曲線である。
本発明の一実施形態に従う方法により電着された銅充填TSVを含む2つのウェハをその上に備え付けた基板を含む3Dデバイスの断面模式図である。
本発明の一実施形態に従う、ウェハ中にTSVを形成し、そして図2および8に示したような3Dデバイスの一部を形成する基板上に該ウェハを備え付ける方法における工程の断面模式図である。
本発明の一実施形態に従う、ウェハ中にTSVを形成し、そして図2および8に示したような3Dデバイスの一部を形成する基板上に該ウェハを備え付ける方法における工程の断面模式図である。
本発明の一実施形態に従う、ウェハ中にTSVを形成し、そして図2および8に示したような3Dデバイスの一部を形成する基板上に該ウェハを備え付ける方法における工程の断面模式図である。
本発明の一実施形態に従う、ウェハ中にTSVを形成し、そして図2および8に示したような3Dデバイスの一部を形成する基板上に該ウェハを備え付ける方法における工程の断面模式図である。
本発明の一実施形態に従う、ウェハ中にTSVを形成し、そして図2および8に示したような3Dデバイスの一部を形成する基板上に該ウェハを備え付ける方法における工程の断面模式図である。
本発明の一実施形態に従う、ウェハ中にTSVを形成し、そして図2および8に示したような3Dデバイスの一部を形成する基板上に該ウェハを備え付ける方法における工程の断面模式図である。
本発明の一実施形態に従う、ウェハ中にTSVを形成し、そして図2および8に示したような3Dデバイスの一部を形成する基板上に該ウェハを備え付ける方法における工程の断面模式図である。
本発明の一実施形態に従う、ウェハ中にTSVを形成し、そして図2および8に示したような3Dデバイスの一部を形成する基板上に該ウェハを備え付ける方法における工程の断面模式図である。

0027

図示の簡素化および明確性のために、図面に示したエレメントは必ずしも縮尺どおりに示されていないことが理解されるべきである。例えば、エレメントのいくつかの寸法は、明確化のために、互いに対して誇張されたものであり得る。さらに、適宜、参照番号は、対応するエレメントを示すために図面間で繰り返し用いられている。

0028

さらに、以下に記載の方法の工程および構造は、本明細書中に記載の部品(例えばファスナー)を製造するための完全な方法フローを形成しないことも理解されるべきである。本発明は、当該分野で現在用いられる製作技術と共に実施され得、そして本発明の理解に必要であるように、限られた量の共通に実施される方法の工程が含まれる。

0029

(詳細な説明)
本明細書中で使用されるように、本発明に従う電着された銅に関して、用語「高純度の銅」は、標準的な化学機器分析法によって決定されるように、少なくとも99%の純度を有する銅をいう。1つの実施形態では、ICP−MS(誘導結合プラズマ質量分析)が、銅原料分析に用いられる。理解されるように、銅堆積物の純度は、本明細書中に開示された方法およびシステムに加えて、銅原料の純度によって主に決定される。

0030

本明細書中で使用されるように、用語「物理的機械的特性」は、本発明に従う電着された金属層に用いられる場合、輝度延性粒度硬度抵抗接触抵抗、および信頼度性能の1つ以上をいう。

0031

1つの実施形態では、本発明の方法の全体は、基板内にビアを形成する工程(例えば、RIEによって)、窒化タンタルをスパッタリングしてビアの側壁上に障壁層を形成する工程、窒化タンタル上にタンタルをスパッタリングしてライナーを形成する工程、当該ライナー層上に銅シード層をスパッタリングする工程、銅を電着させてビアを充填し、それによりTSVを形成する工程であって、当該電着工程では、本明細書中に記載の加熱したチャックおよび冷却した電解浴が用いられる、工程、および電着された銅をアニーリングする工程を含む。容易に認識されるように、前述は、方法の全体において重要な工程を反映しているが、これらのみが唯一の工程ではない。

0032

図1は、従来のチップアーキテクチャの平面模式図である。図1に示されるように、従来のチップアーキテクチャでは、種々のコンポーネントが、実質的に平面の配置で並べられ、コンポーネント(例えば、例示のUSBカード、RAM、グラフィックカードおよびキャッシュ)が、同じ平面内で実質的にCPUチップの周囲に並べられている。例えば、デバイスおよびコンポーネントのさらなる小型化、より増大する数のトランジスタ、およびより短くなるシグナル伝達のタイミングの必要の結果として、この従来のチップアーキテクチャは問題となってきた。それは、単により小さくなるデバイスで利用可能な限られた領域では過大な場所をとり、そしてコンポーネント間の距離は、デバイスの全体速度の制限となり得るためである。

0033

図2は、本発明の実施形態に従う方法を含む製造方法によって得られ得る、TSV有効積層チップアーキテクチャの断面模式図である。積層チップアーキテクチャでは、コンポーネントが、3D配置にて垂直に積層され、そしてTSVによって相互接続されている。TSVなしでは、図2に例示の配置のような三次元にてデバイスを構築することは困難または不可能であり得る。積層チップアーキテクチャは、相当により小さな領域を占めかつ互いにずっとより近接した位置にコンポーネントを移動させ、それにより、より小さなデバイスとし、そしてより短いシグナル伝達時間とすることを可能とする。図2に示すような、本発明の実施形態の使用を含む方法により得られるTSVを用いて、サイズの減少およびシグナル速度の増大の問題が取り組まれ得る。

0034

別の実施形態では、図10、11dおよび11eに示すように、TSV120a〜120cの形成に引き続き、本発明の一実施形態に従う方法の次の工程において、誘電体層が形成されず、そして各TSV120の側壁の内表面上に障壁層124が直接形成される(図11dに示すとおりである。別に形成される誘電体層がないことを除いて、以下に記載するとおりである)。この場合、図11の基板104は層122のないTSV120を有し得、そして他の層(障壁、卑金属、および電着された金属)は以下に記載されるように形成され得るが、これらの層下のTSV壁上に誘電体層は存在しない。

0035

(TSVの形成)
シリコン基板内に平滑な側壁を有するビアの形成は、TSVを用いる3Dデバイスの製作における重要な工程である。本発明によれば、ビアを形成する任意の公知の方法が用いられ得、そしてビアは、製作過程の間の任意の適切な時点で形成され得る。形成に用いる方法、およびビアの大きさは本発明において限定されない。

0036

(電着によるTSV充填)
高純度の銅のような金属での完全な無空隙かつ無混入物のTSV充填は、TSVを内蔵するデバイスの製造において非常に重要な工程である。TSV内の不完全金属充填(例えば、空隙または混入物を含む充填)は、短絡または低導電に至り得、そしてデバイス全体の電気性能に影響を与え得る。堆積された銅の粒度は、粒子の粗さが、電気特性(例えば、電気抵抗、エレクトロマイグレーション抵抗、およびTSVにおける内部応力)に直接影響を与え得るため、非常に重要である。本明細書中で示されるように、TSV内の内部応力は、TSVが設置されるウェハまたはシリコン基板の反りまたは変形を引き起こす場合、重度の問題を生じ得る。応力は、例えば、粗い粒または他の欠陥から生じ得、そして生じた変形または反りは、デバイス全体の機械故障を引き起こし得る。したがって、高アスペクト比のTSV内に平滑で無空隙、無混入物の微細粒の金属堆積を得ることが必須である。本発明は、このような高純度の銅の堆積物を提供する。

0037

したがって、本発明によれば、例えば半導体基板(ウェハ)を貫通して形成されるシリコン貫通ビア(TSV)内の高純度の銅の充填物生産する方法が提供され、そして従来公知の半導体デバイス製造方法と組み合わせて実施され得る。

0038

増大された電着速度を得るために、基板(電気めっきされるカソードビア壁を含む)は、堆積速度を増大させるために加熱され得る。しかし、基板を加熱することは、電着浴組成物温度上昇を生じ、そしてこの温度上昇は、浴添加剤の迅速な分解を生じ得る。浴添加剤は、TSV内の電着物の最適な質を得るために必要であり、いかなる損失も問題になり得る。添加剤の損失が補償されない場合、TSV内の電着物の質は劣化する。損失が保障され得るが高価過ぎる場合、方法のコストが増大し、非経済的となり得る。

0039

電着の質および速度の顕著に向上された組み合わせを得るために、本発明に従って、基板が加熱され、そして電気めっき浴組成物は、基板がこの方法の間に加熱される温度よりも低い温度に冷却されるか、またはそれ以外の方法で維持される。浴がより低い温度で維持される結果として、電気めっき浴組成物中の添加剤は安定化され、基板に隣接する電気めっき浴組成物の部分のみが加熱され、そして加熱された部分の温度は、加熱された基板との接触後、比較的迅速に低下する。加熱の結果として、TSVを形成するビア内の電着速度は実質的に増大し、他方、電着の質は、添加剤の存在によって維持される。本発明に従って、この利点は達成され、他方、温度で誘導される添加剤の分解の欠点が回避される。

0040

本発明者らは、基板温度が約30℃から約60℃まで範囲内、そして1つの実施形態では約40℃から約60℃までで維持された場合に最良の結果が得られることを見出した。温度が高いほど、速く電着が起こり、そのため、できるだけ大きく基板温度を上昇させることが望まれ得た。しかし、このより高い基板温度は、浴添加剤に対し上記の負の効果を有し得る。したがって、本発明者らは、浴温度が、(a)基板温度よりも少なくとも5℃低く、かつ(b)約15℃から約35℃までの範囲内である温度に、そして1つの実施形態では約15℃から約30℃まで、そして1つの実施形態では約20℃の温度にて維持された場合に優れた結果が得られ得ると決定した。浴温度が低いほど、観察される添加剤の分解は少ない。しかし、これは、電着速度に対し上記の負の効果を有し得る。したがって、これらの温度間でバランスが存在する。理解されるように、各システムに特異的な要因に対して考慮がなされなければならない。これらの要因としては、堆積される金属の正体(例えば、高純度の銅)、添加剤の性質、基板の性質、任意選択の誘電体層および/または障壁層の存在、および所与の適用に必要とされる電着された金属の質の考慮が挙げられる。これらの要因のいくつかまたは全てが、所与の場合において重要性がより大きくもなり、またはより小さくもなり得るが、一般に、全てが考慮される必要がある。そのようにした結果、本発明者らは、本明細書中に記載されるように用いた場合、上述の温度が本発明の目標を得るために十分であると考える。示されるように、電気めっきがTSVのために最良と考えられる充填材料を堆積することがTSVの機能にとって非常に重要であり、そして本発明は、そのために予想外に効果的な手段を提供する。

0041

本発明の1つの実施形態に従う方法は、シリコン基板中のビア内に高純度の銅を電着してシリコン貫通ビア(TSV)を形成する方法であって、以下の工程(1)〜(6)を含む(以下に記載するように、工程(2)および(3)は任意選択的であることに留意)方法を提供する:
(1)少なくとも1つのビアを含むシリコン基板を提供する工程であって、該ビアが、約1ミクロンから約30ミクロンまでの範囲内およびより大きい内幅寸法、約5ミクロンから約450ミクロンまでの深さ、および少なくとも3:1の深さ:幅アスペクト比を有する内表面を含み、そして該ビアが、該金属の後続電着に十分な導電性を得るのに十分な卑金属の厚さで該内表面を被覆する卑金属層をさらに含む;
(2)必要に応じて、該ビアの該内表面上に誘電体層を形成する工程;
(3)必要に応じて、存在する場合は該誘電体層の上に、または該ビアの該内表面の上に、障壁層を形成する工程であって、該障壁層が、該シリコン基板への銅の拡散を阻害する材料であるかまたは材料を含み、必要であれば、引き続き形成される卑金属層との適合性を増強するために前述の層の上にライナー層を形成する工程を含む;
(4)前述の層の上方の該TSVの該内表面上に卑金属層を形成する工程;
(5)該卑金属層がカソードとして接続された電解金属めっきシステム中に電解浴を提供する工程であって、
該システムが、
該シリコン基板を保持しかつ該シリコン基板を第一の温度まで均一に加熱するように適合されたチャック、
該電解浴の温度を第二の温度に維持する温度制御デバイス、
不溶性寸法安定アノードおよび該金属の金属供給源
をさらに含み、
ここで該電解浴が、酸、該金属のイオンの供給源、第一鉄および/または第二鉄イオンの供給源、および堆積された金属の物理的機械的特性を制御するための少なくとも1つの添加剤を含む;および
(6)該不溶性寸法安定アノードと該卑金属層との間に電圧を印加し、該卑金属層上に該金属を電着してTSVを形成するのに十分な時間にわたって該浴を通じてそれらの間に電流が流れるようにする工程を含み、
ここでFe+2/Fe+3酸化還元系(時にメディエーターと呼ばれる)が該浴中に確立され、該金属供給源から該金属イオンのイオンを溶解することにより、電着される該金属のさらなるイオンを提供し、そしてここで該第一の温度が、約30℃から約60℃までの範囲内で維持され、そして該第二の温度が、(a)該第一の温度よりも少なくとも5℃低く、かつ(b)約15℃から約35℃までの範囲内である温度に維持される。1つの実施形態では、第二の温度は、20℃±2℃である。1つの実施形態では、第一の温度は、約35℃から約55℃である。1つの実施形態では、第一の温度が約35℃から約55℃である場合、第二の温度は20℃±2℃である。1つの実施形態では、第一の温度が約40℃から約45℃である場合、第二の温度は20℃±2℃である。この方法が実施される場合(特に金属として銅を用いて)、非常に良好な特徴を有するTSVが得られ、そしてこの方法は効率的に作用し、添加剤の損失を最小限とする。

0042

図3は、本発明の上記方法の一実施形態に従う使用のための電気めっきデバイス300の断面模式図である。デバイス300の模式図は、上記方法を実施するのに適した装置のコンポーネントの例示の配置を含む。認識されるように、このようなデバイスの他の配置が構築され得、そして本明細書中の記載と実質的に同様に機能すると期待される。したがって、本発明は、本明細書中に記載のデバイスに限定されず、方法は、記載の温度制御および本発明の他の特徴を可能とする限り、当該分野で公知の任意の適切なデバイスにおいて実施され得る。

0043

図3は、電気めっきデバイス300の一実施形態を示すが、これは、当業者によってさらに改変され得るものであり、図3における特定の電気めっき装置300に限定されない。電気めっきデバイス300は、めっきタンク302、1つ以上の不溶性寸法安定アノード304、電解質306、半導体基板310を保持するための基板チャック308、電解質注入口312、冷却ユニット314、循環ポンプ316、および金属供給源318を含む。チャック308は、基板310を保持し、かつ電解質306の温度よりも高い第一の選択された温度に均一に基板310を加熱する両方のために適合されている。チャック308には、チャックのより低い表面上に基板310を把持、保持および支持するために当該分野で公知の適切な把持機構が備えられている。チャック308は、加熱エレメント308aをさらに含む。基板310は、ビア310aおよび卑金属層310bを含む(縮尺どおりでない)。冷却ユニット314および循環ポンプ316は、電解質リザーバー320内に適宜含まれ得るか、または外側に設置されて適切なパイプを通してデバイス300に作動可能に接続され得る。リザーバー320内の電解質306はポンプ316によって取り込まれ、ポンプにより冷却ユニット314を通り、そして金属供給源318を通る。電解質306がポンプ送りされ、冷却され、そして金属供給源と接触する順序は、当業者に理解されるように、電解質306の実際の温度、Fe+3/Fe+2酸化還元系との金属の相対的反応性、および電解質中の金属イオンの溶解度などの要因を考慮して、任意の順序に変更され得る。金属供給源318は、電着される金属のペレットボールビーズ、バーなどの粒子を含み得、そして電解質306への金属イオンの補充の供給源である。本明細書中に記載されるように、本発明のFe+3/Fe+2酸化還元系では、金属は、循環電解質中のFe+3イオンによって粒子から電解質306に溶解される。Fe+3イオンはFe+2に還元され、他方、金属は酸化される(例えば、Cu0がCu+2イオンに酸化される)。電解質306は、基板310の上方かつビア310aの内部に向かうように上方に、電解質注入口312からめっきタンク302に流れ、そして金属は基板310の卑金属層310b上およびビア310a内に電気めっきされる。過剰の電解質312は、322をオーバーフローしてトラフ324に流れ、そこから電解質リザーバー320に戻り図3に示す)、そして/または冷却ユニット314および循環ポンプ316への適切なパイプに流れる。追加または補充の化学物質および溶液補給物(make-up)がシステム内に例えば、補給物リザーバー326から電解質リザーバー320へと適切なパイプ328を通じて導入され得る。図3には1つの補給物リザーバー326およびパイプ328として示されるが、理解されるように、必要に応じて複数のこのような装置が用いられ得る。

0044

電気めっき302の上部に半導体基板310を用いることで、半導体基板310は、電気めっきタンク302の内外に容易に移動され得る。チャック308は、加熱エレメント308aをチャック上に設置(図示するように)またはチャック内に含有(図示せず)されるように含み、熱を発生させそして基板310に伝導する。加熱エレメントは、熱交換可能な熱媒油を含む熱交換パイプまたは任意の他の適切な加熱エレメント(例えば、電熱コイル)であり得る。1つの実施形態では、チャック308は、基板310の加熱および冷却の両方が可能である。1つの実施形態では、チャック308は、基板310の加熱のみ可能であり、冷却することはできない。矢印によって示されるように、デバイス300はまた、電解質306内で基板310を回転させるためのデバイス(例えば、電気モーター)(図示せず)を含み得る。任意の適切なデバイスが回転のために用いられ得、例えば、直接電気モーター、ギアまたはベルト駆動モーター液体駆動デバイス、およびこのような回転デバイスの公知の同等物が挙げられる。

0045

図3に示すように、温度センサおよびコントローラ330が備えられる。温度センサおよびコントローラ330は、1つ以上の温度センサ330a(基板310の温度を決定する)、および温度コントローラ330b(適切な予め選択された第一の温度への基板310の加熱において加熱エレメント308aの操作を制御する)を含む。

0046

冷却ユニット314は、循環電解質306の温度を制御しそして低下させるための当該分野で公知の任意の適切なデバイスであり得る。デバイス300は、温度制御デバイス332を含み、これは、循環電解質306の温度を、温度検出器332aを介して検出し、そして温度コントローラ332bを介して制御する。このシステムの使用によって、デバイス300は、所定の温度に電解質の温度を維持することを可能とし、この温度は、本発明に従って、上記のように、基板310が加熱される温度よりも低い。

0047

示していないが、理解されるように、上記の浴および基板温度制御装置に加えて、他の適切な制御装置が、システム300内に含まれる;例えば、電解質用フローセンサ、ならびに基板、チャック、電解質などの電気的接続用のコントローラ、ならびに電着用の電流コントローラ、チャック回転用速度制御、ガスおよびバブルセンサなどであり、その全てが当該分野で公知であるように用いられ得る。さらに、図3には基板を下向きに、かつ電解質が上向きに流れるように示しているが、これは、反転しても、傾斜されても、回転されても、またはそれ以外に他の配置にもなり得、そして本発明は、実験がそのように指示または示唆し得る場合を除いて、いかなる特定の向きでの操作にも限定されない。

0048

方法の結果として、金属は、半導体基板310上の卑金属層310b上、および特に基板310中のビア310a内に堆積され、そしてビアは、金属(例えば高純度の銅)で完全かつ均一に充填される。

0049

本発明の1つの実施形態では、本方法の工程(1)において、既に形成されたビアを有するシリコン基板が提供される。あるいは、本方法は、基板をツールまたはデバイス(本発明に従う方法を実施するために使用される電気めっきデバイスを含む)に移す前のビアの形成を含み得る。上述したように、ビアは、任意の適切な方法によって形成され得、そしてほとんどの場合、反応性イオンエッチングによって形成される。本方法においてシリコン基板が提供される時点で、既に形成された数百または数千個ものビアが存在し得る。これは、もちろん、ビアが充填されるのが方法のどの時点であるか、および容易に認識される他の因子(例えば、基板のタイプ、基板が用いられる適用など)に依存する。

0050

一般に、ビアの内表面は、シリコン基板のシリコンで形成され得るか、または反応性イオンエッチングから生じる反応産物で形成され得る。したがって、例えば、反応性イオンエッチングをフッ化物などのようなハロゲンが存在する場合に実施した場合、ビアの内表面は、ハロゲン化ケイ素(例えば、六フッ化ケイ素)を含むか、またはハロゲン化ケイ素(例えば、六フッ化ケイ素)から主としてもしくは本質的になるものであり得る。同様に、反応性イオンエッチングを酸素が存在する場合に実施した場合、量の内表面は、二酸化ケイ素を含むかまたは二酸化ケイ素から主としてもしくは本質的になる。したがって、このような実地形態では、本方法の後続工程を進める前に、誘電体層を形成または堆積する工程を含む必要がない。所望であれば、もちろん、誘電材料の別のまたはさらなる層が任意の適切な公知の方法によって形成され得る。上述したように、誘電体層は本発明に必要ではないが、当業者によって決定されるように、必要な場合に用いられ得る。

0051

TSVは本発明に従って高純度の銅で充填されるので、TSVに近接して設置されたシリコン基板への銅原子の拡散を防ぐのに適した手段がとられるべきである。したがって、1つの実施形態では、貫通してTSVが形成される基板のシリコンへの後堆積銅(later-deposited copper)の拡散に対する障壁を提供するために、TSVの内側壁上に障壁層が形成される。1つの実施形態では、障壁層は、それを貫通する銅の拡散を減少および/または排除し得るタンタル含有材料である。1つの実施形態では、障壁層は、窒化タンタルである。示したように、障壁層の上にライナー層が形成され得る。ライナー層は、障壁層が窒化タンタルである場合、タンタルから形成され得る。障壁層およびライナー層(存在する場合)は、例えば、スパッタリング法によって形成され得る。このような障壁材料の層の形成に適した方法は、当該分野で公知であり、そして、必要に応じて当業者によって選択され得る。

0052

銅が障壁層の表面上に電解堆積されることを可能にするために、障壁層は、障壁層の上方への適切な卑金属層の堆積により、導電層によって被覆され得る。1つの実施形態では、卑金属層が引き続き付与され、後続の電解金属被覆のための導電性の基盤を形成する。1つの実施形態では、約0.02μmから約0.3μmの範囲内の厚さを有する全表面層が、卑金属層として付与される。1つの実施形態では、卑金属層は、物理金属堆積法および/またはCVD法および/またはPECVD法によって付与される。加えてまたは代わりに、めっき法もまた用いられ得る(例えば、無電解金属堆積法)。例えば、銅から形成された卑金属層が堆積され得る。他の導電層(通常、金属層)もまた適切であり得る。このような導電層は、例えば、タングステン、銀、金、プラチナ亜鉛、スズなどの金属、または非導電性基板上の銅の電着のためのシード層としての使用が公知の任意の他の金属もしくはシリサイドを含み得る。

0053

1つの実施形態では、障壁層が含まれるべきである場合、この障壁層は、窒化ケイ素または窒化タンタルのような材料で形成され、記載のような障壁層として、および誘電体層としての両方で機能する。この場合、別の誘電体層を省略することができ、そして上記工程(2)を省略することができる。もちろん、障壁層が誘電体層であるかまたは誘電体層として機能する場合でさえ、別の誘電体層を形成することは望ましいものであり得る。上述したように、いくつかの実施形態では、ビアが形成される方法に依存して、ビアは、適所に誘電体層とともに形成され得、そしてこの誘電体層は任意選択的である。また上述したように、誘電体層は任意選択的であり、これは他の層とは関係なく、貫通してビアが形成される基板に依存する。他の材料の性質もまた、この点において考慮され得る。

0054

1つの実施形態では、卑金属層が無電解めっき法、物理堆積法、化学蒸着法、またはプラズマ増強化学蒸着法の1つ以上によって形成される。卑金属層は、高純度の銅の電着に適した導電性表面を提供するために、ビアの表面に付与される。したがって、ビアの内表面を完全に被覆するような様式で卑金属層が付与されることが非常に望ましい。

0055

卑金属層は、銅が後続の工程で電着され得る導電性表面を提供するのに十分に厚いものでありさえすればよい。この厚さは、数ナノメーター程度の厚さ、例えば、約1nmから約10nmであり得る。しかし、十分な被覆が得られたことを確保するために、卑金属の幾分より厚い層を付与することが望ましいとされ得る。したがって、1つの実施形態では、卑金属層は、約0.01ミクロンから約0.5ミクロン(すなわち、約10nmから約500nm)の範囲内の厚さを有する。別の実施形態では、卑金属層は、約0.02ミクロンから約0.25ミクロンの範囲内の厚さを有し、そして別の実施形態では、卑金属層は、約0.05ミクロンから約0.2ミクロンの範囲内の厚さを有する。

0056

1つの実施形態では、卑金属層は銅を含む。別の実施形態では、卑金属層は高純度の銅を含み、この銅は、ビアを充填するのに用いられる、後堆積銅と実質的に同じ純度を有する。卑金属層は、その金属がビアの内壁に十分な被覆を提供しそして電着された銅が接着するのに十分な導電性を提供する限り、銅以外の金属を含み得る。したがって、例えば、種々の実施形態では、銅以外の金属は、金、銀、プラチナ、パラジウムアルミニウム、または遷移金属のいずれかを含み得る。しかし、当業者に容易に明らかになる理由のために、銅が、通常、卑金属層において用いるための最も好ましい金属であり得る。

0057

上述したように、障壁層がビア内に形成され得る。障壁層は、TSVが配置されている基板内へのTSVの銅の拡散を防ぐために必要とされ得る。障壁層は、基板内への銅の拡散を防ぐのに十分な障壁を提供する任意の材料で作製され得る。障壁層は、基板内への銅原子の拡散を防ぐかまたは障壁層が全体としてこのような拡散を阻害することを可能とする任意の適切な材料で構成され得る。例えば、障壁層は、窒化タンタル、窒化チタンおよび/または他の適切な材料などの材料を含む1つ以上の層で構成され得る。したがって、障壁層は、TSVが形成される基板内への銅の拡散を阻害する材料であるかまたは材料を含むか、あるいは障壁層は、銅のこのような拡散を阻害する材料または下位層(sub-layer)を含有する。1つの実施形態では、障壁層は、窒化タンタルを含む。1つの実施形態では、障壁層は、窒化タンタルを含み、そしてタンタルのライナー層によって被覆される。タンタルは、障壁層への卑金属層の増強された接着を提供する。ビアが、例えばRIEによって、形成される場合、ビアの側壁は粗く「損傷を受けた」ものであり得、窒化タンタルおよびタンタルは障壁機能および側壁への接着の両方を提供する。

0058

1つの実施態様では、障壁層は、窒化ケイ素または炭化ケイ素または炭窒化ケイ素のような材料で形成され得る。代表的には、障壁層は、デバイスおよび方法の要件に依存して、先進的で十分に確立されたスパッタ堆積技術(advanced well-established sputter deposition techniques)または原子層堆積(ALD)によって形成され得る。

0059

1つの実施態様では、誘電体層が存在し、そしてこれは二酸化ケイ素を含む。1つの実施態様では、誘電体層が存在し、そしてこれは窒化ケイ素を含む。この実施形態では、窒化ケイ素は、銅移動に対する障壁および電流漏れを防ぐ誘電体層の両方を形成することにより、二重の務めを提供し得る。このような場合、示したように、障壁層は、障壁としておよび誘電体としての両方で機能し得、電気的絶縁、ならびに銅(またはビアの充填に用いた他の金属)の移動に対する障壁を提供する。

0060

1つの実施態様では、初期のビアを形成するエッチング工程の間または後に、ビアの内表面上に誘電体層が形成される。シリコンの酸化は、二酸化ケイ素の形成を生じ、そしてこの誘電材料は、周囲のシリコン基板、チップまたはウェハからTSVの電気的分離を提供するために用いられ得る。誘電体層は、任意の適切な方法によって形成され得る。別の実施形態では、二酸化ケイ素層が、例えば、TEOS法またはビアのシリコン側壁の酸化によって形成される。このような誘電材料の層の形成に適した方法は、当該分野で公知であり、そして必要に応じて当業者によって選択され得る。

0061

1つの実施態様では、印加の工程は、ビアを完全に充填するために高純度の銅を電着させるのに有効である。したがって、この実施形態では、それらの間に電流が流れるように不溶性寸法安定アノードと卑金属層との間に電圧を印加する工程は、銅を電着させてビアを完全に充填しかつ内部腔を有さないTSVを形成するのに十分な時間、実施される。

0062

1つの実施態様では、堆積された高純度の銅は、内部応力を実質的に含まないか、または後続の処理に際しシリコン基板の反りを生じない非常に低いレベルの内部応力を含む。堆積された高純度の銅における内部応力の存在は、後続の方法の工程の間の加熱の際に基板の反りまたは変形を生じ得る。一般に、高純度の銅の堆積物は、内部応力を実質的に含まないことが望ましい。全内部応力の存在を完全に回避することは可能でないものであり得るので、内部応力のレベルが後続の加工処理の間で基板の反りまたは変形がないのに十分に低い限り、その応力レベル許容可能である。

0063

1つの実施態様では、堆積された銅は、空隙および非銅混入物を実質的に含まない。堆積された高純度の銅は、空隙および非銅混入物を含まないことが非常に望ましい。空隙が存在する場合、後続の加熱に際し、この空隙は基板の変形を引き起こし得る。このような変形は、不満足製品を生じ得る。非銅混入物が存在すれば、銅の導電性に変化を生じさせ得、したがってTSVの機能に干渉し得る。これらの理由のために、高純度の銅堆積物は、非銅混入物をいかなる実質的な量でも含むべきではない。

0064

(電解浴)
少なくとも1つの銅イオン供給源、好ましくは無機または有機アニオンとの銅塩(例えば硫酸銅メタンスルホン酸銅ピロリン酸銅フルオロホウ酸銅、またはスルファミン酸銅)を含有する以外に、銅堆積に用いる電解浴は、浴の導電性を増加させるための少なくとも1つの物質(例えば、硫酸、メタンスルホン酸ピロリン酸、フルオロホウ酸またはアミド硫酸)をさらに含有する。

0065

1つの実施形態では、電解浴中において:
酸は、濃硫酸であり、約50から約350g/L、または約180g/Lから約280g/L、または約100g/Lから約250g/L、または約50g/Lから約90g/Lの範囲内の浴濃度であり、
金属イオン供給源は、硫酸銅五水和物(CuSO4・5H2O)であり、約20g/Lから約250g/L、または約80g/Lから約140g/L、または約180g/Lから約220g/Lの範囲内の供給源化合物の浴濃度であり、
第一鉄および/または第二鉄イオンの供給源は、硫酸第一鉄七水和物および/または硫酸第二鉄九水和物であり、約1から約120g/L、または約1g/Lから約20g/Lの範囲内の供給源化合物の浴濃度であり、そして
少なくとも1つの添加剤が、ポリマー酸素含有化合物、有機硫黄化合物、チオ尿素化合物、またはポリマーフェナゾニウム化合物の1つ以上を含む。

0066

浴および方法に関するさらなる詳細を、以下のように提供する。

0067

本発明に従う電気めっき浴は、銅堆積物の物理的機械的特性を制御するための少なくとも1つの添加剤化合物を含有する。適切な添加剤化合物は、例えば、ポリマー酸素含有化合物、有機硫黄化合物、チオ尿素化合物、ポリマーフェナゾニウム化合物およびポリマー窒素化合物、ならびにこれらの添加剤化合物のいずれかの任意の2つ以上の混合物または組み合わせである。

0068

適切な例示のポリマー酸素含有化合物は、以下の1つ以上を含む:
カルボキシメチルセルロース
ノニルフェノールポリグリコールエーテル
オクタンジオールビス−(ポリアルキレングリコールエーテル
オクタノールポリアルキレングリコールエーテル
オレイン酸ポリグリコールエステル
ポリエチレンプロピレングリコールコポリマー
ポリエチレングリコール(PEG)
ポリエチレングリコール−ジメチルエーテル
ポリオキシプロピレングリコール
ポリプロピレングリコール
ポリビニルアルコール
ステアリン酸ポリグリコールエステル
ステアリルアルコールポリグリコールエーテル
β−ナフトールポリグリコールエーテル。
ポリマー酸素含有化合物の添加剤化合物は、約0.005g/Lから約20g/L、そして1つの実施形態では約0.01g/Lから約5g/Lの範囲内の濃度で、電解浴中に含有され得る。

0069

適切な例示の硫黄化合物水溶性を提供するのに適した官能基を有し、以下の1つ以上を含む:
3−(ベンゾチアゾリル−2−チオ)−プロピルスルホン酸、ナトリウム塩
3−メルカプトプロパン−1−スルホン酸、ナトリウム塩
エチレンジチオジプロピルスルホン酸、ナトリウム塩
ビス−(ρ−スルホフェニル)−ジスルフィド二ナトリウム塩
ビス−(ω−スルホブチル)−ジスルフィド、二ナトリウム塩
ビス−(ω−スルホヒドロキシプロピル)−ジスルフィド、二ナトリウム塩
ビス−(ω−スルホプロピル)−ジスルフィド、二ナトリウム塩(SPS
ビス−(ω−スルホプロピル)−スルフィド、二ナトリウム塩
メチル−(ω−スルホプロピル)−ジスルフィド、二ナトリウム塩
メチル−(ω−スルホプロピル)−トリスルフィド、二ナトリウム塩
О−エチルジチオカルボン酸−S−(ω−スルホプロピル)−エステル、カリウム塩
チオグリコール酸
チオリン酸−О−エチル−ビス−(ω−スルホプロピル)−エステル、二カリウム塩
チオリン酸−トリス−(ω−スルホプロピル)−エステル、三ナトリウム塩
前述の水溶性硫黄含有化合物に加えて、米国特許第7,220,347号に開示されるような硫黄含有化合物が用いられ得る。US7220347の開示は、さらなる関連情報のために閲覧され得、そしてUS7220347の開示は、本明細書中に参照によって参考として援用され得る。水溶性有機硫黄添加剤化合物は、約0.0005g/Lから約0.4g/L、そして1つの実施形態では約0.001g/Lから約0.15g/Lの範囲内の濃度で、電解浴中に含有され得る。

0070

適切な例示のチオ尿素型化合物は、以下の1つ以上を含む:
チオ尿素
N−アセチルチオ尿素
N−トリフルオロアセチルチオ尿素
N−エチルチオ尿素
N−シアノアセチルチオ尿素
N−アリルチオ尿素
o−トリルチオ尿素
N,N’−ブチレンチオ尿素
チアゾリジンチオール
4−チアゾリンチオール
イミダゾリジンチオール(N,N’−エチレンチオ尿素
4−メチル−2−ピリミジンチオール
2−チオウラシル

0071

適切な例示のフェナゾニウム化合物は、以下の1つ以上を含む:
ポリ(6−メチル−7−ジメチルアミノ−5−フェニルフェナゾニウムスルフェート
ポリ(2−メチル−7−ジエチルアミノ−5−フェニルフェナゾニウムクライド
ポリ(2−メチル−7−ジメチルアミノ−5−フェニルフェナゾニウムスルフェート)
ポリ(5−メチル−7−ジメチルアミノフェナゾニウムアセテート
ポリ(2−メチル−7−アニリノ−5−フェニルフェナゾニウムスルフェート)
ポリ(2−メチル−7−ジメチルアミノフェナゾニウムスルフェート)
ポリ(7−メチルアミノ−5−フェニルフェナゾニウムアセテート)
ポリ(7−エチルアミノ−2,5−ジフェニルフェナゾニウムクロライド)
ポリ(2,8−ジメチル−7−ジエチルアミノ−5−ρ−トリル−フェナゾニウムクロライド)
ポリ(2,5,8−トリフェニル−7−ジメチルアミノフェナゾニウムスルフェート)
ポリ(2,8−ジメチル−7−アミノ−5−フェニルフェナゾニウムスルフェート)
ポリ(7−ジメチルアミノ−5−フェニルフェナゾニウムクロライド)。

0072

適切な例示のポリマー窒素含有化合物は、以下の1つ以上を含む:
ポリエチレンイミン
ポリエチレンイミド
ポリアクリル酸アミド
ポリプロピレンイミン
ポリブチレンイミン
N−メチルポリエチレンイミン
N−アセチルポリエチレンイミン
N−ブチルポリエチレンイミン
ポリ(ジアルキルアミノエチルアクリレート
ポリ(ジアリルジメチルアンモニウム
ポリビニルピリジン
ポリビニルアミジン
ポリアリルアミン
ポリアミンスルホン酸。

0073

チオ尿素型化合物、ポリマーフェナゾニウム化合物およびポリマー窒素含有化合物は、添加剤化合物として、約0.0001g/Lから約0.50g/L、そして1つの実施形態では約0.0005g/Lから約0.04g/Lの範囲内の濃度で用いられ得る。

0074

1つの実施形態では、電気めっき浴は、4級窒素含有化合物をレベラー(leveler)として含む。4級窒素を含む前述のポリマー窒素含有化合物に加えて、米国特許第7,220,347号に開示されるような4級化合物が、本明細書中に記載されるように添加され得る。US7220347の開示は、さらなる関連情報のために閲覧され得、そしてUS7220347の開示は、本明細書中に参照によって参考として援用され得る。

0075

上述したように、効果を達成するために、本発明に従って、本願方法を用いる場合、Fe(II)および/またはFe(III)化合物が浴中に含有される。適切な鉄塩は、硫酸鉄(II)・七水和物および硫酸鉄(III)・九水和物の両方であり、その一方または両方から、短い操作時間後に有効なFe2+/Fe3+(Fe(II)/Fe(III))酸化還元系が形成される。これらの塩は、主として、水性酸性の銅浴に適している。他の水溶性鉄塩もまた用いられ得る(例えば、過塩素酸鉄)。(硬い)錯形成物を全く含有しない塩が有利である。このような錯形成物は、生物学的に非分解性であり得るか、またはいくらかの困難性をもってのみ分解可能であり得、よってこのような塩は、リンス水の処分の際に問題を生じ得る(例えば鉄ミョウバン)。銅堆積溶液の場合の望ましくない二次反応に至るアニオン(例えば塩化物イオンまたは硝酸イオンのような)を有する鉄化合物は、可能であれば用いられるべきではない。結果として、鉄イオンカルボン酸塩、例えば酢酸塩プロピオン酸塩および安息香酸塩、ならびにヘキサフルオロケイ酸塩もまた有利である。Fe2+/Fe3+酸化還元系を用いる適切なシステムは、例えば、米国特許第5,976,341および6,099,711号に開示され、これらは、さらなる関連情報のために閲覧され得る。Fe2+/Fe3+酸化還元系の使用に関するこれらの両方の米国特許の開示は、本明細書中に参照によって参考として援用され得る。

0076

鉄イオン物質の濃度は以下の通りであり得る。1つの実施形態では、鉄イオンは、硫酸鉄(II)(FeSO4・7H2O)として添加され、その濃度は、約1g/Lから約120g/L、そして1つの実施形態では約20g/Lから約80g/Lの範囲内である。1つの実施形態では、浴は、約1g/Lから約30g/Lの第一鉄イオン(実際のFe2+含量に基づく、例えば硫酸第一鉄七水和物として添加される)および約1g/Lから約30g/Lの第二鉄イオン、1つの実施形態では、約2g/Lから約10g/L、そして別の実施形態では、約3g/Lから約5g/L(実際のFe3+含量に基づく、例えば硫酸第二鉄九水和物として添加される)をまず含有するように調製される。1つの実施形態では、浴は、約2g/Lから約20g/Lの第一鉄イオン(実際のFe2+含量に基づく、例えば硫酸第一鉄・七水和物として添加される)および約4g/Lから約20g/Lの第二鉄イオン(実際のFe3+含量に基づく、例えば硫酸第二鉄九水和物として添加される)をまず含有するように調製される。1つの実施形態では、浴は、約3g/Lから約10g/Lの第一鉄イオン(実際のFe2+含量に基づく、例えば硫酸第一鉄七水和物として添加される)および約5g/Lから約20g/Lの第二鉄イオン(実際のFe3+含量に基づく、例えば硫酸第二鉄九水和物として添加される)をまず含有するように調製される。認識されるように、酸化還元系には第一鉄および第二鉄イオンの連続的なサイクルがあるので、両イオンの実際の濃度は初期濃度から変化しやすい。

0077

堆積溶液から堆積の間に消費された銅イオンは、不溶性アノードが用いられる場合、溶解によってアノードから直接には供給され得ないので、これらの銅イオンは、対応する銅部または銅含有成形体化学的に溶解させることによって補充される。酸化還元系において、銅イオンは、堆積溶液中に含有されるFe(III)化合物の酸化効果によって酸化還元反応で銅部または成形体から形成され、ここでFe(III)イオンはFe(II)イオンに還元され、これにより、銅金属は、上記のような電気めっき浴中で酸化されてCu(II)イオンを形成する。銅イオンのこの形成によって、堆積溶液中に含有される銅イオンの総濃度は、比較的一定に保持され得、そしてそれらが不溶性であるので、アノードは、同じ均一な大きさのままである。堆積溶液は、銅イオン生成体から電解質チャンバーに戻ってきてウェハおよびアノードに接触する。認識されるように、以下の反応が起こる:
アノードにて:
Fe2+ → Fe3+ + e−
銅供給源にて:
Cu0 + 2Fe3+ → Cu2+ + 2Fe2+
カソードにて(例えば、半導体基板にて):
Cu2+ + 2e− → Cu0(主反応
Fe3+ + e− → Fe2+(副反応
したがって、このシステムは、第一鉄イオンの供給源または第二鉄イオンの供給源のいずれかまたは両方で開始され得る。なぜなら、この酸化還元反応は、方法が進行するにつれてこれらのイオンを相互変換するためである。1つの実施形態では、このシステムは、第一鉄イオンの供給源および第二鉄イオンの供給源の両方で開始される。この方法の結果として、堆積溶液中の銅イオンの濃度は非常に容易に一定に保持され得、銅堆積物の均一性を維持することを助ける。

0078

1つの実施形態では、電着浴は、添加された塩化物(例えば、塩化ナトリウムまたは塩酸)を実質的に含まない。塩化物は、同様の電気めっき浴中で用いられているが、本発明のこの実施形態に従って、塩化物は省略される。本明細書にて使用されるように、考えられる浴成分が浴から省略される場合または浴が成分を「含まない」といわれる場合、これは、その成分のいずれもが浴に意図的に添加されないことを意味する。このような成分の少量が不純物として存在し得るが、それらは意図的には添加されない。

0079

1つの実施形態では、塩化物イオンは約20ppmまでの濃度で存在し、そして別の実施形態では、塩化物イオンは約50ppmまでの濃度で存在し、そして別の実施形態では、塩化物イオンは約100ppmまでの濃度で存在する。

0080

本発明の電解銅堆積のために、半導体基板とアノードとの間に電圧が印加され、この電圧は、めっきが基板の表面全体に付与されると仮定して、1dm2当たり0.05アンペア(A/dm2)から20A/dm2、1つの実施形態では、0.2A/dm2から10A/dm2、そして別の実施形態では、0.5A/dm2から5A/dm2の電流(電流は、例えば半導体基板表面の1dm2当たりアンペアとして表現される)であるように選択される。

0081

1つの実施形態では、パルス電流またはパルス電圧法が用いられる。パルス電流法では、カソードおよびアノードとして分極されたワークピース間の電流が定電流的に設定され、そして適切な手段によって単位時間当たりにて調整される。パルス電圧法では、ウェハ(カソードとして)と対電極(アノードとして)との間の電圧が、定電圧的に設定され、そしてこの電圧は、単位時間当たり可変である電流が設定されるように単位時間当たりにて調整される。

0082

逆パルス法として知られる方法が、1つの実施形態では、両極性パルスと共に用いられる。これらの方法は、両極性パルスが、20ミリ秒から100ミリ秒まで続くカソードパルス、および0.3ミリ秒から10ミリ秒まで続くアノードパルス一連を含む場合に特に適している。1つの実施形態では、アノードパルスのピーク電流は、カソードパルスのピーク電流と少なくとも同じ値であるように設定される。1つの実施形態では、アノードパルスのピーク電流は、カソードパルスのピーク電流の2〜3倍の高さとなるように設定される。

0083

1つの実施形態では、電圧は、パルス電流またはパルス電圧で印加される。1つの実施形態では、電圧は、両極性パルスを用いて逆パルス形式で印加される。これらの方法は、当該分野で周知であり、そして本発明のいくつかの実施形態とともに使用される詳細なパラメーターを以下により詳細に記載する。

0084

1つの実施形態では、電圧は、順電流パルスおよび逆電流パルスを含む両極性パルスを用いて逆パルス形式で印加される。1つの実施形態では、逆電流パルスの持続時間は、約1から約20ミリ秒に調整され、そして別の実施形態では、逆電流パルスの持続時間は、約2から約10ミリ秒に調整される。1つの実施形態では、順電流パルスの持続時間は、約10から約200ミリ秒に調整され、そして別の実施形態では、順電流パルスの持続時間は、約20〜約100ミリ秒に調整される。

0085

1つの実施形態では、ワークピース表面での順電流パルスのピーク電流密度は、最大で1平方デシメートル当たり約15アンペア(A/dm2)に調整され、そして別の実施形態では、ワークピース表面での順電流パルスのピーク電流密度は最大で約1.5から約8A/dm2に調整される。1つの実施形態では、ワークピース表面での逆電流パルスのピーク電流密度は、最大で約60A/dm2に調整され、そして別の実施形態では、ワークピース表面での逆電流パルスのピーク電流密度は最大で約30から約50A/dm2に調整される。

0086

1つの実施形態では、第一の電流パルスは、第二の電流パルスに対して約180°シフトされる。適切な持続時間の休止期が、第一の電流パルスと第二の電流パルスとの間に含まれる。適切な持続時間は、例えば、約1ミリ秒から約5ミリ秒の範囲であり得、そして1つの実施形態では、約2ミリ秒から約4ミリ秒であり、そして1つの実施形態では、約4ミリ秒である。

0087

1つの実施形態では、本発明の酸化還元系が用いられないかまたは存在しない銅電着システムと比較した場合、本発明に従う酸化還元系は、有機添加剤の消費の減少を示す。この予想外の利点は、アノードでの有機添加剤の酸化の減少から生じると考えられる。1つの実施形態では、酸化還元系が用いられないかまたは存在しない銅電着システムと比較した場合、本発明に従う酸化還元系は、非酸化還元系によって消費され得る有機添加剤の約30%のみを消費する。この利点は、浴温度が、本発明に従い、加熱された基板の温度よりも低く維持される場合に添加剤の安定性が向上するという利点に加えられる。

0088

1つの実施形態では、銅でなる可溶性のアノードは、アノードとして用いられない;むしろ、寸法が安定した不溶性の不活性なアノードが用いられる。寸法安定不溶性(不活性)アノードを用いることにより、アノードとウェハとの間に一定の間隔が設定され得る。アノードは、それらの幾何学的形状に関してウェハに容易に適合可能であり、そして可溶性のアノードとは逆に、それらは、それらの幾何学的外部寸法を実質的に変化させない。結果として、アノードとウェハとの間の間隔は、ウェハの表面上の層厚分布に影響し得るが、一定のままである。このような一定の間隔がなければ、層厚および質の変動が生じ得、不均一な銅堆積物を引き起こす。

0089

1つの実施形態では、ウェハが、銅堆積のために水平方向に加工処理される。堆積浴中のアノード(これもまた水平に保持される)は、ウェハの真向かいに設置される。別の実施形態では、アノードは、ウェハが加工処理されるいかなる方向においても、基板の表面に対して平行であり、かつ該表面から一定距離にて維持される。寸法安定な不溶性の電極が用いられるので、アノードとウェハまたは半導体デバイスのカソード部との間の距離は、実質的に一定に維持される。

0090

本発明に従う方法は、シリコン基板(例えば、半導体デバイス、シリコンウェハ、およびMEMSデバイス中の)中にTSVを形成するためにビアを充填するのに特に適している。

0091

1つの実施形態では、貫通してTSVが形成される基板のシリコン内に、後堆積銅が拡散するのに対する障壁を提供するために、TSVの内側壁上に障壁層が形成される。

0092

卑金属層は、上記のように障壁層の上に形成され、TSV用の後続の高純度の銅充填物がその上に堆積される導電性表面を提供する。

0093

卑金属層が形成された後、TSV用の銅充填物が、上記方法に従って電解堆積される。

0094

1つの実施形態では、本発明の方法は、半導体製作方法に組み込まれ、そして以下の工程をこの順で含む:
エッチング法のためのリソグラフィーおよびマスキング
TSVの作出のためのDRIEまたはレーザーエッチング
必要に応じて、酸化による誘電体分離層の形成、
ビアの内表面上または存在する場合は誘電体層上の物理蒸着、熱および/またはCVDによる障壁層の形成、
適切な方法(例えば、銅無電解法またはスパッタリング)による卑金属またはシード層の形成、
本明細書中に詳細に記載したようなTSVの銅堆積充填、
充填TSVの形成を完了するための適切な処理(例えばCMPおよびクリーニング)。

0095

次いで、ウェハまたは半導体デバイスは、標準的な技術(例えば、CMOS)を用いて加工処理され得、そして後に、種々の公知の方法によって、薄化(thinning)、リソグラフィー、はんだパンプ、ダイシング、そして次いでダイトゥダイ(die-to-die)、ダイトゥウェハ(die-to-wafer)、ウェハトゥウェハ(wafer-to-wafer)または他の適切な3D構築のような加工に供される。一般に、TSVに関連する製造局面は、ビア形成、金属被覆、ウェハ薄化、アラインメント、およびボンディングを含み得る。

0096

以下の非限定的な実施例は、本発明の一実施態様を説明し、そして本発明の理解を容易にするために提供されるが、本発明の範囲を限定することは意図されておらず、本発明の範囲は添付の特許請求の範囲によって定義される。

0097

(実施例1)
高純度の銅沈着物で充填されたTSVを生成するために、ウェハに、約10ミクロンの直径および約50ミクロンの深さを有するビアを備える。ビアの内側壁を、スパッタリングによって付与された窒化タンタルから形成された拡散障壁層で被覆する。窒化タンタル層を、スパッタリングによって付与されたタンタルのライナー層で被覆する。次に、ライナー層を、スパッタリングによって銅卑金属層で被覆し、銅卑金属層は、約0.1ミクロンの厚さを有する。次いで、ウェハを以下に記載の銅堆積浴に浸漬する。この浴では、ウェハをカソードとして接続し、約40℃に加熱し、本装置に不溶性アノードを入れ、そして浴を室温に維持する。以下の成分を有する浴からの電着によって高純度の銅でビアを充填し、本発明に従うTSVを形成する:
H2SO4,98重量% 130g/L
CuSO4・5H2O 70g/L
FeSO4・7H2O 15g/Lおよび
ポリエチレングリコール8g/L
水中。

0098

高純度の銅を、以下の条件下で電着させる:
カソード電流密度4A/dm2
浴の循環5L/分
浴は、室温(20℃±2℃)に留まるよう冷却
基材(ウェハ)を40℃(設定温度、実際のウェハの温度はやや低いものであり得る)に加熱。

0099

パルス電流を、以下の表に示すパラメーターで印加する。

0100

(実施例2)
実施例1の浴を用いて異なるめっき法によって堆積したTSV内の銅応力:本発明に従い、ウェハ基材を加熱する工程および浴をより低い温度に維持する工程を含む;第1の比較例では、同様の浴および可溶性銅アノードを用いるが、添加されたFe2+/Fe3+イオンがなく、そしてウェハ基板の加熱もない;そして第2の比較例では、上記全ての成分を含む同様の浴を用いるが、ウェハ基板の加熱がない。パルス電流を、以下の表に示すパラメーターで印加する。

0101

0102

0103

内部応力を後続アニーリング工程なしで堆積したものとして測定する。測定は、ウェハの反りおよび屈曲による(レーザー測定)。用いた装置は、KLA−TENCORFLX−2320薄膜応力測定システム銅膜厚1ミクロン、ウェハ厚850ミクロン)であった。

0104

実施例2からのデータによって明らかに示されるように、本発明に従ってTSVを充填した場合、TSV内で顕著に低くかつ顕著により一貫した応力レベルが得られ、そしてめっき速度は、著しくより大きい。

0105

(追加実施例)
以下の実施例は、本発明のいくつかの実施形態に従う、電極(室温にて維持)に対して上昇した温度にて基板を保持する影響を示す。一般に、図4〜8における分極曲線は、いくつかの例外はあるものの、めっき速度が温度の上昇に伴い増強されることを示している。理論に縛られないが、観測値の複雑さは有機添加剤の温度への依存(例えば、吸着および脱着が温度で変化する)間の作用の差異に関連していると暫定的に解釈する。

0106

実験:
試験は、好都合には、マイクロ流体電気化学セルにおいて実施され得る。市販品のフィードバックコントローラを基板の温度制御のために用い、実験加熱パッドから熱を付与する。実際の基板温度は、報告されたコントローラの値(図4〜8に示す値)よりもおよそ3℃低い。マイクロ流体チャネル内部の電解質の滞留時間は非常に少ないので、電解質の大部分が加熱されないままである(加熱された基板に隣接した小さな拡散層内は除く)。印加電位は、100mVから−275mVまでおよび逆に10mV/秒にて掃引される。明確さのために、図4〜8には、後退掃引のみを示す。

0107

電解質組成
50g/L Cu、
100g/L H2SO4、
50ppm塩化物イオン、
2ppmSPS、および
300ppm PEG.
Fe+2/Fe+3(メディエーター)、存在する場合、Feとして、12g/L。

0108

結果:
図4(「メディエーターなし」の表示)は、堆積速度が温度と共に増加することを示し、但し曲線が交わり、全ての印加電位にて増加が見られるわけではないことを示唆する。

0109

図5(「メディエーターあり」の表示)に示されるように、メディエーターが存在する場合、曲線は、より容易に区別され得る。しかしながら、50℃でのめっき速度(分極曲線から概算される)は、少なくともいくつかの印加電位にて、60℃で推定されるものよりも高い。これは、基板温度とともにめっき速度の予想される増大が常に観測されるわけではなく、他の要因(例えば、添加剤組成またはより高い温度にて1つ以上の添加剤の活性の変化)が関与し得ることを示唆する。反復測定は、これらの驚くべき結果を検証している。

0110

図4および5に示す分極曲線は、温度が高いほど高い電流密度が存在するが、メディエーターが存在すると、メディエーターなしよりも低い電流密度が存在することを示す。これは、Fe+2→Fe+3のアノード反応および後続の反応Cu0+2Fe+3→Cu+2+2Fe+2に起因すると考えられ、これらは、要求する電流密度がより低い。

0111

図4および5に示す分極曲線は、印加電位への堆積速度の依存の概要を提供するのに有用である。しかしながら、TSV適用について、堆積時間は長いものであり得、そして印加電位(または電流)を安定に保つめっき速度(または電極分極)の長期挙動を理解することに関連がある。

0112

図6は、異なる基板温度について、時間の関数としてメディエーター含有電解質の分極を示す。各場合について、電流密度を10mA cm−2に設定する。温度が高いほど、電極の分極は少ない(より正の値である)。図6は、より高い温度での電極の分極を示す。分極は、電極表面にて吸着される添加剤の効果であり、存在する添加剤が多いほど、分極が大きい。温度が上昇するにつれて、添加剤吸着の熱力学は、より少ない量の添加剤が有効に表面上に吸着され、そのため、より少ない分極が観察されるという状況を変化させる。さらに、電解質は、温度が上昇するにつれて、より導電性となる。通常、温度に伴う導電性の変化を考慮し、その効果を差し引く。一定の電流密度を印加し、そしてこれらの2つの電極間電位を測定することによって分極を測定する(これは、参照電極電位に対してy軸上にプロットする)。

0113

図7は、有機添加剤を含有するがメディエーターを含有しない電解質について−250mVの一定電位にて電極を保持することに対する電流密度応答を示す。ここで、めっき速度の最大値は、予想された50℃ではなく40℃にて観察されている。また、理論に縛られないが、これは、添加剤の温度依存性脱着および吸着動態に関連していると解釈される。図7は、t=0で開始する一定電位の印加の効果を示し、t=0の前は電位がない。トランジエント(transient)は、新たな平衡を生じる効果である。温度の上昇の面から、我々は、以下の2つの効果を予想し得る:
1)温度が高いほどトランジエントが早い
2)最終電流密度がより高くなる(図7のy軸にて電流密度がより負の値である)。
これは、温度が高いほど吸着された添加剤の量が少なくなり、そして温度が高いほど電解質の導電性が高くなるためである。図7には、40℃の試料にて見かけ上例外がある。

0114

図8は、3Dデバイス100の断面模式図であり、本デバイスは基板102を備え、基板はその上に2つのウェハ104および106を備え、これらのウェハは、銅充填TSV108a、108b、108c、110a、110bおよび110cを備え、TSVは、本発明の一実施形態に従う方法によって電着されている。基板102は、任意の適切な基板であり得、例えば、チップ、ウェハまたはいくつかの他の基板であり、その上に1つ以上のチップまたはウェハが付着されて、3Dデバイス(例えば、図8に図示する3Dデバイス100)を形成する。図8に示されるように、3Dデバイス100は、はんだバンプ112a、112b、112c、114a、114bおよび114cをさらに備え、それによって、それぞれの充填TSV108a、108b、108c、110a、110bおよび110cが互いに、そして基板102中の電気配線に電気的に相互接続される。最終的に、図8に示されるように、3Dデバイス100は、ウェハ104と基材102との間、およびウェハ104とウェハ106との間にアンダーフィル材料118をさらに備える。図8は、3Dデバイスの非常に模式的な図であり、そして明確かつ簡単な説明のため、3Dデバイスの種々のエレメントに存在し得る種々の機能的エレメントを省略していることに留意されたい。これは、本発明の種々の実施形態を含む方法によって形成され得る3Dデバイスの重要なエレメントをより明確に図示するためである。

0115

図9〜16は、ウェハ中にTSVを形成し、そして本発明の一実施形態に従う図8に示した3Dデバイス100のような3Dデバイスの一部を形成する基板上に該ウェハを備え付ける方法における工程の断面模式図である。図9〜16に図示した方法は、模式的に示されており、そして理解されるように、「ビアファースト(via first)」または「ビアラスト(via last)」、FEOLの前または後、およびボンディングの前または後に関して、上述したように適切な選択した順に実施され得る。

0116

図9は、TSVが形成されるべきシリコン基板(例えば、ウェハ、チップ、または、例えば半導体デバイスにおいて用いられ得る他のシリコン基板)を図示する。

0117

本発明の一実施形態に従う方法の次の工程では、TSVがシリコン基板104内に形成される。上記のように、TSVを形成する任意の適切な方法が用いられ得、そして1つの実施形態では、その方法はDRIEである。この形成は、図9から図10へと示す矢印によって示されている。

0118

図10は、TSV120a、120bおよび120cが、シリコン基板104の厚みのほとんどを貫通して形成された後の図9のシリコン基板を表す。留意すべきことは、単純化のため、3つのTSV120a〜120cのみを図8〜15に図示しているが、上記のように、所与のウェハまたは半導体デバイスは、このようなTSVを数百または数千含み得ることである。さらに留意すべきことは、単純化のため、図10における、ならびに図8および10〜16の全てにおける、TSV120a〜120cは、垂直で平行な側壁を有するように示されており;これは、図示を容易にする目的であり、必要な状況を表すことを意図するものではない。明らかなように、側壁は垂直または実質的に垂直であり得るが、いくつかの実施形態では、TSV内の側壁は、一般に、上部から底部、すなわちビアの開口部からビアの底部にかけて、わずかにテーパー状になっており、底部の直径が、ビアの上部開口部または口(mouth)の直径よりもわずかに小さい。

0119

TSV120a〜120cの形成の後、本発明の一実施形態に従う方法の次の工程では、各TSV120aの側壁の全内表面上に、図11および11aに示すように、誘電体層122が必要に応じて堆積され得る。図11の縮尺のため、TSV120cの一部の拡大図および引き続き付与される層を、図11a、11b、11c、11dおよび11eに示す。上記のように、誘電体層122は、必要に応じて、TSVの引き続き形成された導電性充填物と隣接するシリコン基板104との間の電気絶縁層として提供され得る。この実施形態では、各TSV120a〜120cの全内表面が誘電体層122で被覆されている。理解されるように、層と基板104との相対比は、縮尺どおりではない。上記のように、誘電体層は任意選択的であり、そして適切な実施形態では、例えば、引き続き形成される障壁層が誘電体として機能する場合、または誘電体層122がビア形成エッチング工程により作られる場合、図11aに示す誘電体層122を形成するための別の工程は省略され得る。

0120

次に、1つの実施形態では、図11bに示すように、障壁層124が、誘電体層122の上に堆積または形成される。

0121

障壁層は、例えば、窒化タンタル(TaN)、または上記のようにタンタル(Ta)で被覆されたTaNの組み合わせ、あるいは銅マイグレーションの障壁として機能することが公知の他の材料などの材料から形成され得る。障壁層124は、後堆積銅のシリコン基板104内へのマイグレーションを防ぐために提供される。障壁層は、そのような層の堆積のために当該分野において公知の適切な方法によって堆積され得る。

0122

あるいは、図10に示すように、障壁層を形成する工程は、例えば、誘電体層122が銅のマイグレーションを防ぐのに充分な障壁として機能する場合、図11a〜図11cに直接矢印で示すように、省略されてもよい。

0123

障壁層124の形成に続いて、図11cに示すように、本発明の一実施形態に従う方法の次の工程では、導電性卑金属またはシード層126が、TSV120a〜120cをライニングする障壁層124の表面上に堆積されている。上記別の実施形態では、図11a〜11cの矢印によって示されるように、別に障壁層が形成されない場合、導電性卑金属層126は誘電体層122上に直接形成され得る。

0124

別の実施形態では、図10、11dおよび11eに示すように、TSV120a〜120cの形成に引き続き、本発明の一実施形態に従う方法の次の工程において、誘電体層が形成されず、そして各TSV120の側壁の内表面上に障壁層124が直接形成される(図11dに示すとおりである。別に形成される誘電体層がないことを除いて、以下に記載するとおりである)。この場合、図11の基板104は層122のないTSV120を有し得、そして他の層(障壁、卑金属、および電着された金属)は以下に記載されるように形成され得るが、これらの層下のTSV壁上に誘電体層は存在しない。

0125

誘電体層が形成されない代替の実施形態では、図10に示すビアは、図11dに示すように、ビア120a〜cの内表面上に直接形成された障壁層124を有する。この実施形態において、卑金属層126は障壁層124上に形成され、そして図11eに示されており、次いで、金属がビアを充填するために卑金属層126上に電気めっきされ、、図12および12aに示すような生成物を形成する(但し、図12aの誘電体層122は存在しない)。

0126

上記のように、卑金属層126は、任意の適切な導電性金属層であり得、そして1つの実施形態では銅であり、そして別の実施形態では高純度の銅である。卑金属層126はこのような層の堆積のために当該分野において公知の任意の適切な方法によって堆積され得る。卑金属層126はTSV充填金属の電着が起こり得る導電性表面を提供する。

0127

本発明の一実施形態に従う方法の次の工程では、TSV120a〜120cの各々が上記のように電着方法によって高純度の銅で充填され、図12および12aに示すように充填されたTSV108a〜108cを形成する。本発明の一実施形態に従って、高純度の銅は上記酸化還元系を用いて電着され、銅が卑金属層126上に堆積し、そして高純度の銅が、本質的に空隙や混入物を有することなくTSVを完全に充填する。

0128

留意すべきことは、図8および12〜16において、誘電体層122、障壁層124および卑金属層126は図面の縮尺のために明確に示されていないが、それらは、存在するものとみなされることであり、これらは上記のように形成され、そして図11a、11b、11c、11dおよび11eに示されている。また留意すべきことは、先の図に示されていないけれども、上記のようなライナー層が、必要な場合(例えば、卑金属層126の障壁層124の接着を増強するために)障壁層上に形成されてもよい。

0129

図13〜16は、充填されたTSV108a〜108cを含むシリコン基板104を基板102に付着する方法における、特定の工程を模式的に表す。また、この時点で、ウェハの他の表面から種々に堆積した層の必要な除去が行われてもよい。例えば、銅の電着はウェハの全ての上面を被覆し得、そして例えば、ケミカルメカニカルポリッシング(CMP)によって除去され得る。本明細書中に記載の方法を実施中に堆積した過剰の材料を除去するための適切な方法は、当業者によって必要に応じて選択され得る。これらの層およびそれらを除去するための工程は、図中に示されていないが、当業者によって容易に理解かつ認識される。

0130

図13において、新たに形成されたTSV108a〜108cを含むウェハは薄化処理されており、これにより、TSV108a〜108cの下端部または底端部を露出し、後続の工程におけるTSV108a〜108cの電気的接続を可能にする。薄化処理は半導体ウェハ、チップなどの薄化処理のための任意の公知の方法によって行われ得るが、大抵はCMPによって行われる。

0131

図14において、充填されたTSV108a〜108cを含むシリコン基板104は、基板102の上または近位に配置される。示されるように、基板102は、図8に示すものと同様に、電気配線116を備える。示されるように、図14において、はんだビーズまたはボール112a、112bおよび112cは、TSV108a〜108cが電気配線116の露出した部分と接触する位置に配置されている。はんだビーズ112a〜112cは任意の適切な材料、例えば、錫−鉛はんだまたはそのような取付を行うために用いられる任意の他の公知のはんだ材料から形成され得、そして任意の公知の方法に従って堆積され得る。

0132

図15に示すように、次の工程は、各TSV108a〜108cをはんだビーズ112a〜112cに接触させる工程であり、順に基板102内の電気配線116と接触され、それにより、各々のはんだビーズ112a〜112cを介して電気配線116への個々のTSV108a〜108cの間の電気的接続を作出する。接触工程は、任意の公知の方法によるものであり得る。

0133

図16に示すように、アンダーフィル材料118aが、シリコン基板104と基板102との間の空間または残りのなんらかの空間を充填するために添加され得る。1つの実施形態では、アンダーフィル材料は、TSVをはんだビーズに接触させる工程後に配置され、そして別の実施形態では、アンダーフィル材料118aは接触工程の前に基板に対して付与される。理解されるように、アンダーフィル材料118aは、はんだビーズの前または後に付与され得る。

0134

留意すべきことは、「ビアラスト」アプローチボンディング後にTSVが形成される実施形態において、エッチングの工程は、シリコン基板の全厚を貫通するTSVを形成し得ることである(図示せず)。このようないくつかの場合において、ウェハがすでに接合されている下層エッチング停止層として作用し得る。

0135

留意すべきことは、明細書および請求の範囲を通じて、開示された範囲および比の数値限定が組み合わされ得、そして全ての介在する値が含まれるとみなすべきであることである。したがって、例えば、1〜100および10〜50の範囲が特に開示されている場合、1〜10、1〜50、10〜100および50〜100の範囲が、介在する整数値であるとして、開示の範囲内にあるとみなされる。さらに、すべての数値は、修飾語「約」によって、修飾語「約」が特に言及されているか否かに関わらず、この用語が先に置かれているとみなされる。最終的に、開示されるエレメントおよび成分の全ての考えられる組み合わせが、特に言及しているか否かに関わらず、開示の範囲内にあるものとみなされる。すなわち、「1つの実施形態では」のような用語は、このような実施形態が本明細書に開示される任意かつ全ての実施形態と組み合わされ得ることを当業者に明確に開示するとみなされる。

実施例

0136

本発明の原理を、ある特定の実施形態に関連して説明し、そして例示の目的で提供されているが、それらの種々の改変は、本明細書を読む際に当業者に明らかになることが理解されるべきである。したがって、本明細書に開示の発明には、添付の特許請求の範囲の範囲内においてこのような改変物を網羅することが意図されていることを理解すべきである。本発明の範囲は、添付の特許請求の範囲によってのみ限定される。

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