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図面 (20)

課題・解決手段

次元メモリ装置は、半導体層積層体を含む。相変化メモリPCMセルアレイは、個々の層に形成されている。個々のPCMセルは、記憶素子として、抵抗が変化する可変抵抗器を含む。1つの層に形成されているのは、メモリの動作を制御するために、行デコーダと、列デコーダセンスアンプ、および、グローバル列選択器とを含む周辺回路である。ローカルビット線および世俗はメモリセルに接続されている。グローバル列選択器は、ローカルビット線に接続されるグローバルビット線を選択する。行デコーダは、ワード線を選択する。印加電流は、選択されたローカルビット線およびワード線に接続されたメモリセルの中を流れる。書き込み動作では、セット電流またはリセット電流印加され、選択PCMセルの可変抵抗器は、「データ」を記憶する。読み出し動作では、読み出し電流が印加され、可変抵抗器の両端に発生された電圧は、読み出しデータとして供給するために基準電圧と比較される。

概要

背景

不揮発性メモリ装置の例は、相変化メモリPCM)である。PCMは、データを記憶するため、たとえば、カルコゲナイドのような相変化材料を使用する。典型的なカルコゲナイド化合物は、Ge2−Sb2−Te5(GST)である。相変化材料は、過熱プロセスおよび冷却プロセスを制御することにより結晶相アモルファス相との間を安定に遷移する能力がある。アモルファス相は、比較的低い抵抗を示す結晶相より比較的高い抵抗を示す。「リセット」状態または論理「0」状態とも称されるアモルファス状態は、GST化合物溶融温度610℃より上に加熱し、その後、化合物を急速冷却することにより確立され得る。「セット」状態または論理「1」状態と称される結晶状態は、相変化材料を結晶状態に変化させるために十二分な長期間に亘ってGST化合物を結晶化温度より上に加熱することにより確立され得る。結晶化温度は、溶融温度610℃より低い。加熱期間は、その後に冷却期間が続く。

概要

次元メモリ装置は、半導体層積層体を含む。相変化メモリ(PCM)セルアレイは、個々の層に形成されている。個々のPCMセルは、記憶素子として、抵抗が変化する可変抵抗器を含む。1つの層に形成されているのは、メモリの動作を制御するために、行デコーダと、列デコーダセンスアンプ、および、グローバル列選択器とを含む周辺回路である。ローカルビット線および世俗はメモリセルに接続されている。グローバル列選択器は、ローカルビット線に接続されるグローバルビット線を選択する。行デコーダは、ワード線を選択する。印加電流は、選択されたローカルビット線およびワード線に接続されたメモリセルの中を流れる。書き込み動作では、セット電流またはリセット電流印加され、選択PCMセルの可変抵抗器は、「データ」を記憶する。読み出し動作では、読み出し電流が印加され、可変抵抗器の両端に発生された電圧は、読み出しデータとして供給するために基準電圧と比較される。

目的

効果

実績

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請求項1

メモリ装置を製造する方法であって、半導体層積層体を形成することと、前記半導体層の積層体の層に回路を形成することと、前記回路を備える層とは異なった前記半導体層の積層体の別の層に主メモリアレイを形成することと、前記回路と前記主メモリアレイとの間に複数の電気通信路を形成することと、を含み、前記回路は、前記電気通信路を介して前記主メモリアレイの動作を制御する、方法。

請求項2

前記主メモリアレイを形成することは、相変化メモリを形成することと、個々のメモリセル可変抵抗素子に接続されたダイオードを含む複数のメモリセルを備える相変化メモリを形成することと、のうちの1つを含む、請求項1に記載の方法。

請求項3

前記回路を備える前記層に補助メモリアレイを形成することをさらに含む、請求項1または2に記載の方法。

請求項4

前記半導体層の積層体を形成することは、前記主メモリアレイを備える前記層を形成する前に前記回路を備える前記層を形成することを含む、請求項1に記載の方法。

請求項5

前記半導体層の積層体の個々の層にメモリアレイを形成することと、前記回路を含む前記層とは異なった前記半導体層の積層体の個々の層にメモリアレイを形成することと、のうちの1つをさらに含む、請求項1に記載の方法。

請求項6

半導体層の積層体と、前記半導体層の積層体の層に接した回路と、前記回路を備える前記層とは異なる前記半導体層の積層体の別の層に接した主メモリアレイと、前記回路と前記主メモリアレイとの間にある複数の電気通信路と、を備え、前記回路は、前記電気通信路を介して前記主メモリアレイの動作を制御する、メモリ装置。

請求項7

前記主メモリアレイは、相変化メモリと、複数のメモリセルと、のうちの1つを備える、請求項6に記載のメモリ装置。

請求項8

前記複数のメモリセルのうちの1つずつは、可変抵抗素子に接続されているダイオードと、可変抵抗素子に接続されている電界効果トランジスタと、可変抵抗素子に接続されているバイポーラトランジスタと、のうちの1つを備える、請求項6に記載のメモリ装置。

請求項9

前記回路を備える前記層は、メモリアレイをさらに備える、請求項6に記載のメモリ装置。

請求項10

前記回路を含む前記層は、前記半導体層の積層体の中に形成されている1番目の層である、請求項6に記載のメモリ装置。

請求項11

前記半導体層の積層体の個々の層がメモリアレイを備える、請求項6に記載のメモリ装置。

請求項12

前記回路を含む前記層とは異なった前記半導体層の積層体の個々の層に接したメモリアレイをさらに備える、請求項6に記載のメモリ装置。

請求項13

複数のメモリ制御回路を備えるベース半導体層と、前記ベース半導体層の上に形成されている半導体層の積層体と、を備え、前記半導体層の積層体の個々の層が前記複数のメモリ制御回路のうちの1つと通信するメモリアレイを含む、メモリ装置。

請求項14

個々のメモリアレイは、個々のメモリセルが可変抵抗素子に接続されているダイオードを含む複数のメモリセルを備える相変化メモリと、個々のメモリセルが可変抵抗素子に接続されている電界効果トランジスタを含む複数のメモリセルを備える相変化メモリと、のうちの1つを備える、請求項13に記載のメモリ装置。

請求項15

個々のメモリアレイは、個々のメモリセルが可変抵抗素子に接続されているバイポーラトランジスタを有している複数のメモリセルを含む相変化メモリを備える、請求項14に記載のメモリ装置。

請求項16

個々の層がこの層に形成されているメモリセルのアレイを含み、m、kおよびcの1つずつが2以上の整数であるとして、アレイがk行c列のセルを有し、メモリセルの1つずつが相変化メモリセルを含んでいるm層の積層体と、前記層のうちの1つに形成されている前記メモリセルの動作を制御する周辺回路と、を備えるメモリ装置。

請求項17

前記周辺回路と前記層のうちの1つにある前記メモリセルのアレイとが共通半導体基板に形成されている、請求項16に記載のメモリ装置。

請求項18

前記周辺回路は、前記m層に対応するm個行選択器を備え、前記m個の行選択器の1つずつが対応する層に形成されている前記メモリセルの行選択を制御する、請求項17に記載のメモリ装置。

請求項19

前記周辺回路は、前記m層に対応するm個の列選択器をさらに備え、前記m個の列選択器の1つずつは、対応する層に形成されている前記メモリセルの列選択を制御する、請求項18に記載のメモリ装置。

請求項20

前記周辺回路は、1つずつが前記m個の列選択器の列選択を制御するp個のグローバル列選択器をさらに備える、請求項19に記載のメモリ装置。

請求項21

前記m層のうちの1つずつにある前記メモリセルのメモリアレイが複数のサブアレイに分割されている、請求項16から20のいずれか1項に記載のメモリ装置。

請求項22

個々の層のc列は、cがj×pに等しいとして、j列によってグループ分けされてp個のグループを形成している、請求項16から20のいずれか1項に記載のメモリ装置。

請求項23

前記p個のグローバル列選択器は、グローバル列を選択するグローバル列選択信号応答する、請求項22に記載のメモリ装置。

請求項24

前記選択されたグローバル列と関連付けられている前記p個の列選択器は、前記アレイの列を選択するローカル列選択信号に応答する、請求項23に記載のメモリ装置。

請求項25

前記m個の選択器の1つずつは、前記アレイの行を選択する行選択信号に応答する、請求項24に記載のメモリ装置。

請求項26

前記アレイの前記選択された行および列における前記メモリセルは、データ書き込みおよびデータ読み出しで動作する、請求項25に記載のメモリ装置。

請求項27

前記m個の列選択器は、選択動作トランジスタおよび放電動作トランジスタを備え、前記選択動作トランジスタは、前記j列に結合され、前記放電動作トランジスタは、前記選択動作トランジスタに結合され、前記放電動作トランジスタは、前記メモリセルにアクセスする前に前記列の放電を実行する、請求項22から26のいずれか1項に記載のメモリ装置。

請求項28

前記周辺回路は、前記セルアレイの前記選択された行および列においてデータを前記メモリセルに書き込むデータ書き込み回路をさらに備える、請求項22から27のいずれか1項に記載のメモリ装置。

請求項29

前記周辺回路は、前セルアレイの前記選択された行および列において前記メモリセルからデータを読み出すデータ読み出し回路をさらに備える、請求項22から27のいずれか1項に記載のメモリ装置。

請求項30

前記データ読み出し回路は、データ読み出しの前にデータを読み出す線を放電するデータ読み出し放電トランジスタを備える、請求項29に記載のメモリ装置。

請求項31

前記データ読み出し回路は、データセンシング動作線を予備充電する予備充電動作トランジスタと、データ電圧に応答して前記データセンシング動作線に電圧を発生するクランピング動作トランジスタと、をさらに備える、請求項30に記載のメモリ装置。

請求項32

前記データ読み出し回路は、前記データセンシング動作線の予備充電を実行する複数のステップを実行する回路をさらに備える、請求項31に記載のメモリ装置。

請求項33

前記データ読み出し回路は、前記データセンシング動作線に発生された電圧を基準電圧と比較し、前記発生された電圧が前記基準電圧より大きいかどうかに応じて読み出しデータ出力を供給するコンパレータをさらに備える、請求項31または32に記載のメモリ装置。

技術分野

0001

本発明は、広くは、メモリ装置に関する。より詳しくは、本発明は、3次元構造を有する半導体メモリ装置に関する。

背景技術

0002

不揮発性メモリ装置の例は、相変化メモリPCM)である。PCMは、データを記憶するため、たとえば、カルコゲナイドのような相変化材料を使用する。典型的なカルコゲナイド化合物は、Ge2−Sb2−Te5(GST)である。相変化材料は、過熱プロセスおよび冷却プロセスを制御することにより結晶相アモルファス相との間を安定に遷移する能力がある。アモルファス相は、比較的低い抵抗を示す結晶相より比較的高い抵抗を示す。「リセット」状態または論理「0」状態とも称されるアモルファス状態は、GST化合物溶融温度610℃より上に加熱し、その後、化合物を急速冷却することにより確立され得る。「セット」状態または論理「1」状態と称される結晶状態は、相変化材料を結晶状態に変化させるために十二分な長期間に亘ってGST化合物を結晶化温度より上に加熱することにより確立され得る。結晶化温度は、溶融温度610℃より低い。加熱期間は、その後に冷却期間が続く。

関連出願の相互参照

0003

本願は、2010年4月5日付けで出願され、「3次元相変化メモリ」と題する米国仮特許出願第61/320,973号の優先権を主張し、この米国仮特許出願の全体が本文書中に参照によって組み込まれる。

0004

図1は、典型的な相変化メモリセルを表す。図1を参照すると、相変化メモリ(PCM)セル110は、記憶素子112と、スイッチング素子114とを含む。スイッチング素子114は、PCMセル110の記憶素子112に選択的にアクセスするために使用される。記憶素子112の典型的な実施例は、相変化材料(たとえば、GST)によって形成された可変抵抗器である。可変抵抗器の抵抗は、構造(または特性)を結晶相とアモルファス相との間で変化させることにより変更され得る。

0005

図2は、図1に示されたPCMセル110の記憶素子112としての実例的記憶素子構造を示す。図2を参照すると、ヒーター122が第1の電極124と、典型的に低抵抗をもち、第2の電極128が接触するカルコゲナイド化合物126との間に位置している。第1の電極124は、ヒーター122への低抵抗接触を行うために使用される。ヒーター122は、図2に示されたプログラム可能ボリューム132と称される物理空間内でカルコゲナイド化合物126の一部を結晶状態からアモルファス状態に変化させる。

0006

図3は、相変化メモリのための図2に示された記憶素子のリセットプログラムおよびセットプログラムの両方の時間と温度との関係を示す。図2および3を参照すると、相変化メモリ(PCM)セルは、2つの状態(または相)、すなわち(i)アモルファスすなわち「リセット」状態と(ii)結晶すなわち「セット」状態とにプログラムすることができる。このような状態のプログラムは、ヒーター122によって相変化層(記憶素子のカルコゲナイド化合物126)を加熱することにより達成することができる。リセット状態をプログラムするために、相変化層は、持続期間tP_Resetに亘ってヒーター122を流れる電流I_Resetを用いて温度T_Resetまで加熱され、その後、相変化層を急速冷却する。セット状態をプログラムするために、相変化層は、ヒーター122を流れる電流I_Setを用いて温度T_Setまで加熱され、持続期間tP_Setに亘って温度T_Setで維持され、その後、相変化層は冷却される。電流I_Setの時間間隔tP_Setは、電流I_ResetのtP_Resetを超える。印加電流I_ResetおよびI_Setのパルスは、それぞれ、「132」および「134」で参照される。

0007

図4Aおよび4Bは、それぞれ、プログラムされたセット状態「SET」およびプログラムされたリセット状態「RESET」にある相変化メモリ(PCM)を示す。相変化材料(または相変化層)は、熱的に活性化される。図2、3、4Aおよび4Bを参照すると、PCMセルは、持続期間tP_Setに亘って電流I_Setを印加することによりセット状態にプログラムされる。相変化層に印加された熱量は、「I」がヒーター122を通るI_Setの電流値であり、「R」がヒーター122の抵抗であるとして、I2×Rに比例する。図4Aに示されるようにPCMセルがセット状態(「SET」)にプログラムされる間に、相変化層は、結晶状態に変えられ、図4Bに示されるようなリセット状態(「RESET」)より低いセル抵抗になる。同様に、相変化メモリセルは、持続期間tP_Resetに亘って電流I_Resetを印加することによりリセット状態にプログラムされる。PCMセルがリセット状態にプログラムされる間に、相変化層のある一定のボリュームが(図4Bの)アモルファス状態に変化させられ、(図4Aの)セット状態より高いセル抵抗という結果になる。相変化層内のプログラム可能なボリュームは、概ね相変化層に印加された熱量の関数である。

0008

相変化メモリ装置は、典型的に、論理「0」状態(またはRESET状態)を表現するためにアモルファス状態を使用し、論理「1」状態(またはSET状態)を表現するために結晶状態を使用する。表1は実例的相変化メモリの典型的な特性を要約する。

0009

:相変化メモリ特性

0010

近年では、様々な相変化メモリ(PCM)セルが使用されている。図5は、記憶素子142に接続されているダイオード144を含むダイオード・ベースPCMセルを示す。ダイオード144の陰極は、ワード線148に接続されている。記憶素子142は、ビット線146に接続されている。ダイオード144は、2端子装置である。3端子装置がスイッチング素子として同様に使用され得る。図6は、FETMOSトランジスタ)154と記憶素子152とを含むFET(またはMOSトランジスタ)ベースPCMセルを示す。トランジスタ154のゲートドレインおよびソースは、それぞれ、ワード線158、記憶素子152およびグラウンドに接続されている。記憶素子152は、ビット線156に接続されている。図7は、(PNP型の)バイポーラトランジスタ164と記憶素子162とを含むバイポーラトランジスタ・ベースPCMセルを示す。バイポーラトランジスタ164のベース、エミッタおよびコレクタは、それぞれ、ワード線168、記憶素子162およびグラウンドに接続されている。記憶素子162は、ビット線166に接続されている。

0011

メモリセルアレイは、複数のビット線146およびワード線148に接続された、図5に示された複数のPCMセルによって形成され得る。同様に、メモリセルアレイは、複数のビット線156およびワード線158に接続された、図6に示された複数のPCMセルによって形成され得る。メモリセルアレイは、複数のビット線166およびワード線168に接続された、図7に示された複数のPCMセルアレイによって形成され得る。

0012

記憶素子142、152および162の1つずつは、図1に示されるような記憶素子112としての役目を果たす可変抵抗器によって形成されている。ダイオード144、MOSトランジスタ154、およびバイポーラトランジスタ164の1つずつは、図1に示されたスイッチング素子114としての役目を果たし、これらに接続されている記憶素子へのアクセス素子としての役目を果たす。

発明が解決しようとする課題

0013

メモリセル内のスイッチング素子114として図5に示されたダイオード144または図7に示されたバイポーラトランジスタ164を使用することは、メモリ密度を改善するためにセルサイズを縮小するためである。メモリシステム密度のさらなる改善が、継続的にメモリシステム費用を低減し、電子ステム内の増大するデータトラフィックに対応するためメモリ容量を増大させるために必要とされる。

課題を解決するための手段

0014

本発明の一面によれば、メモリ装置を製造する方法が提供される。この方法を用いて、半導体層積層体が形成される。同様に、この方法を用いて、回路が半導体層の積層体の層に形成される。主メモリアレイは、半導体層の積層体のうちこの回路を構成する層とは異なった別の層に形成される。複数の電気通信路がこの回路と主メモリアレイとの間に形成される。この回路が、電気通信路を介して主メモリアレイの動作を制御する。

0015

本発明の別の面によれば、半導体層の積層体を備えるメモリ装置が提供される。メモリは、半導体層の積層体の層に形成された回路を備える。主メモリアレイは、半導体層の積層体のうちこの回路を構成する層とは異なった別の層に接している。複数の電気通信路が回路と主メモリアレイとの間にある。この回路が、電気通信路を介して主メモリアレイの動作を制御する。

0016

たとえば、主メモリアレイは、相変化メモリまたは複数のメモリセルを備える。複数のメモリセルの1つずつは、可変抵抗素子に接続されているダイオード、可変抵抗素子に接続されている電界効果トランジスタ、または、可変抵抗素子に接続されているバイポーラトランジスタを備える。

0017

本発明の別の態様によれば、複数のメモリ制御回路を備えるベース半導体層を備えるメモリ装置が提供される。半導体層の積層体は、ベース半導体層の上に形成されている。半導体層の積層体の個々の層は、複数のメモリ制御回路のうちの1つと通信しているメモリアレイを含む。

0018

本発明の別の態様によれば、m層の積層体を備え、個々の層がこの層に形成されたメモリセルのアレイを含み、このアレイは、kおよびcが2以上の整数であるとして、k行c列のセルを有し、メモリセルの1つずつが相変化メモリセルを含むメモリ装置が提供される。

0019

たとえば、相変化メモリアレイは、記憶素子としての役目を果たす可変抵抗素子に接続されているダイオード、電界効果トランジスタ、または、バイポーラトランジスタを含む
メモリ装置は、層のうちの1つに形成されたメモリセルの動作を制御する周辺回路をさらに備える。周辺回路と、層のうちの1つに接したメモリセルアレイとは、共通半導体基板に形成されることがある。

0020

たとえば、周辺回路は、セルアレイ内のワード線およびビット線を選択する行デコーダおよび列選択器を含むことがある。選択されたワード線およびビット線に接続されているメモリセルは、データ書き込みまたはデータ読み出しのためアクセスされる。メモリセルは、記憶素子として可変抵抗器を含む相変化メモリでもよい。書き込み動作では、セット電流が印加され、可変抵抗器は、「データ」を記憶する。読み出し動作では、可変抵抗器によって発生された電圧は、読み出し動作中読み出しデータとして供給するために基準電圧と比較される。

0021

本発明の実施形態では、3次元相変化メモリ(PCM)装置が提供される。PCM装置は、複数の積層体PCMセルアレイが形成されている複数(m層)の半導体(たとえば、シリコン(Si))層を含む。たとえば、複数の半導体アレイのうちの1つずつに、PCMセルの複数(p個のグループ)のアレイが形成されている。PCMセルアレイの1つのグループが繰り返され、PCMセルアレイのグループがそれぞれの層に並んで形成されている。PCMセルアレイのp個のグループが1番目の層に形成され、PCMセルのp個のグループが2番目の層に形成されている。同様に、他のPCMセルアレイのp個のグループがそれぞれの半導体層に形成されている。

0022

PCM装置は、たとえば、行デコーダおよびローカル列デコーダのようなアレイ制御回路を含むことがある。ローカル列デコーダは、ローカル列選択を実行する。1番目のアレイ、2番目のアレイ、および、p番目のPCMセルアレイに対応するローカル列選択器が1番目の半導体層に横並びでm層に亘って繰り返される。

0023

PCM装置は、グローバル列デコーダをさらに備える。グローバルデコードは、1番目の半導体層に形成されている。行デコーダが同様に1番目の半導体層に形成されている。

0024

別の実施形態では、すべての周辺制御回路が1番目の半導体層に形成されている。

0025

本発明の実施形態によれば、PCM装置およびシステムと、半導体多重層に多数のセルアレイが積層される関連した3次元装置アーキテクチャとが提供される。多数のセルアレイは、メモリシステムで使用されるメモリ密度およびメモリ容量を改善する。

0026

本発明の実施形態によるメモリ装置は、たとえば、ランダム・アクセス・メモリ(RAM)およびリードオンリー・メモリ(ROM)のような他のタイプのメモリを含むことができる。RAMは、磁気RAM(MRAM)、抵抗RAM(RRAM)、および強誘電性RAM(FRAM)を含むことができる。

0027

本発明の他の態様および特徴は、発明の具体的な実施形態についての以下の記述を添付図面と併せて精査することにより当業者に明らかになるであろう。

0028

本発明の実施形態は、今度は、添付図面を参照して、単なる実施例として、記述される。

図面の簡単な説明

0029

相変化メモリ(PCM)セルを示した略図である。
PCMセルの構造を示す断面図である。
PCMセルのセット動作およびリセット動作中温度変化グラフである。
セット状態におけるPCMの断面図である。
リセット状態におけるPCMの断面図である。
ダイオード・ベースPCMセルを示した略図である。
FETトランジスタ・ベースPCMセルを示した略図である。
バイポーラトランジスタ・ベースPCMセルを示した略図である。
本発明の実施形態が適用されるメモリ装置を示した略図である。
本発明の実施形態による複数のダイオード・ベースPCMセルを含むメモリ装置の断面図である。
本発明の別の実施形態による3次元ダイオード・ベースPCMの断面図である。
本発明の実施形態によるメモリ装置に含まれるPCMセルアレイを示した略図である。
書き込み動作での図10に示されたPCMセルアレイを示した略図である。
読み出し動作での図10に示されたPCMセルアレイを示した略図である。
本発明の実施形態による複数のPCMセルを有している3次元メモリアーキテクチャを示したブロック図である。
図13Aに示された3次元メモリアーキテクチャのためのメモリアドレス制御信号を示した略図である。
図13Aに示された3次元メモリのローカル列選択器の実施例を示した略図である。
図13Aに示された3次元メモリのグローバル列選択器の実施例を示した略図である。
図13Aに示された3次元メモリの書き込みドライバの実施例を示した略図である。
図13Aに示された3次元メモリのセンスアンプの実施例を示した略図である。
図13Aに示された3次元メモリの行デコーダの実施例を示した略図である。
発明の実施形態による3次元メモリの書き込み動作を実行する回路を示した略図である。
発明の実施形態による3次元メモリの読み出し動作を実行する回路を示した略図である。
発明の実施形態による3次元メモリの書き込み動作を示したタイミング図である。
発明の実施形態による3次元メモリの読み出し動作を示したタイミング図である。
本発明の別の実施形態による複数のPCMセルを有している3次元メモリアーキテクチャを示したブロック図である。
図21に示された3次元メモリのグローバル列選択器の実施例を示した略図である。
図21に示された3次元メモリの書き込みドライバの実施例を示した略図である。
図21に示された3次元メモリのセンスアンプの別の実施例を示した略図である。
本発明の別の実施形態によるセグメント化アレイ付きの3次元メモリアーキテクチャを示したブロック図である。
図25Aに示された3次元メモリアーキテクチャのためのメモリアドレス制御信号を示した略図である。
本発明の実施形態によるメモリ装置に適用されるPCMセルアレイを示した略図である。
本発明の実施形態によるメモリ装置に適用されるPCMセルアレイを示した略図である。

実施例

0030

概して本発明の実施形態は、半導体メモリ装置に関係する。本発明の実施形態は、相変化メモリ(PCM)装置およびシステムと、半導体(たとえば、Si)多重層に多数のセルアレイが積層されている関連した3次元装置アーキテクチャとに関係する。

0031

一実施形態では、PCMセルは、相変化メモリセルのスイッチング素子としてダイオードを使用する。他の実施形態では、スイッチング素子は、MOSトランジスタとバイポーラトランジスタとである。実施形態では、メモリ装置は、揮発性メモリ不揮発性メモリとである。メモリ装置は、たとえば、ランダム・アクセス・メモリ(RAM)およびリード・オンリー・メモリ(ROM)のような様々なタイプのメモリを含む。RAMは、たとえば、磁気RAM(MRAM)、抵抗RAM(RRAM)、および強誘電性RAM(FRAM)を含む。

0032

図8は、本発明の実施形態が適用されるメモリ装置を示す。図8を参照すると、メモリ装置は、行デコーダ172と、列デコーダ、センスアンプおよび書き込みドライバ174とを含む周辺回路付きのメモリセルアレイ170を含む。行デコーダ172は、予めデコードされたアドレス情報および制御情報を含む信号176を受信する。列デコーダ、センスアンプおよび書き込みドライバ174は、制御情報を含む信号178を受信する。さらに、列デコーダ、センスアンプおよび書き込みドライバ174は、データ書き込みおよび読み取りのため入力および出力(I/O)回路(図示せず)と通信する。行(ワード線)および列(ビット線)のための制御情報は、メモリ装置制御回路(図示せず)によって供給される。

0033

図9Aは、本発明の実施形態による複数のダイオード・ベースの相変化メモリ(PCM)セルを含むメモリ装置を示す。図9Aを参照すると、装置は、個々のグループがセル1、・・・、セル(n−1)、セルnを備えるセルアレイの複数のグループを有している。特殊な実施例では、n個のメモリセル180−1、・・・、180−(n−1)および180−nは、nが2以上の整数であるとして、1層のセルアレイを形成するために繰り返される。たとえば、nは、64であるが、限定されない。n個のメモリセル180−1、・・・、180−(n−1)および180−nのうちの1つずつは、GST(カルコゲナイド化合物)182と、自己整合底面電極184と、陽極186および陰極188として直列接続されている縦型P−Nダイオードとを用いて構成されている。ヒーター190は、上面電極(図示せず)と共に、GST 182とビット線192との間にあり、低抵抗を用いて構成されている。

0034

ヒーター190は、図2、4A、4Bのヒーター122に対応する。GST 182は、図2、4A、4Bのカルコゲナイド化合物126に対応する。ヒーター190とビット線192との接点である上面電極と、底面電極184とは、それぞれ、図2、4A、4Bの第1の電極124と第2の電極128とに対応する。カルコゲナイド化合物は、図2および4Bに示されるように、プログラム可能ボリューム132を発生する。陽極186および陰極188を有しているダイオードは、図5に示されたダイオード144に対応し、図1のスイッチング素子114としての役目を果たす。

0035

ビット線192は、1番目の金属層(M1)によって形成されている。ダイオードの陰極188は、P基板198のN+ドープされたベースの中に形成されたワード線194に接続されている。特殊な実施例では、基板198は、P型ドーパントを含む半導体層によって形成されている。ワード線ストラップ196は、ワード線抵抗を低減するために2番目の金属層(M2)を使用する。ワード線ストラップは、n個の相変化メモリ(PCM)セル毎に使用され得る。ワード線194を低抵抗ストラップ196と接続(たとえば、ストラップ)する頻度の選択は、ワード線ドライバ(後述される)と、ストラップ接続から最も離れているメモリセルとの間のワード線抵抗を低下させるために十分にストラッピングすることによって行われる。しかし、ストラッピングは、全体的なメモリアレイサイズを著しく増大させるようには行われない。ワード線194とストラップ196とは、接点199によって接続されている。ビット線192およびワード線194は、それぞれ、図5に示されたビット線146およびワード線148に対応している。FETベースPCMセルおよびバイポーラ・ベースPCMセルが実施される場合、ビット線192は、図6および7に示されたビット線156および166の1つずつに対応し、ワード線194は、ワード線158および168の1つずつに対応している。

0036

図9Bは、本発明の別の実施形態による3次元メモリ装置を示す。図9Bに示された特殊な実施例では、3次元メモリ装置は、2個の積層PCM構造体100−1および100−2を含む。PCM構造体100−1は、P基板の1番目のシリコン層198−1を含む。PCM構造体100−2は、単結晶の2番目のシリコン層198−2を含む。層198−1および198−2は、GaAsおよび「III−V族化合物材料を含む半導体材料を使用し得る。積層PCM構造体100−1および100−2の1つずつは、図9Aに示されるような同じダイオード・ベースPCMセルの構造を有している複数のPCMセルを有している。PCM構造体100−1および100−2は、それぞれのワード線194−1、194−2およびワード線ストラップ196−1、196−2を含む。

0037

1番目の層100−1のPCMセルアレイは、P基板198−1(1番目の半導体層)に製造される。2番目の層100−2のPCMセルアレイは、2番目の半導体層198−2に製造される。PCMセルアレイの付加構造体がPCM構造体100−2の上に形成された層に製造されることがある。当業者は、積層構造体層数が限定されないことを理解するであろう。

0038

図10は、本発明の実施形態によるメモリ装置内に含まれる相変化メモリ(PCM)セルアレイを示す。メモリ装置は、図9Aおよび9Bに示されるような3次元構造体を有している。図10に示された特殊な実施例では、メモリセルは、ダイオード・ベースPCMセルである。メモリセルの1つずつは、図5に示されるような記憶素子としてダイオード144および可変抵抗器142を含む。

0039

図9A、9Bおよび10を参照すると、複数(p個)のセルアレイ(PCMセルアレイ1、PCMセルアレイ2、・・・、PCMセルアレイp)は、pが2以上の整数であるとして、1つの半導体層(たとえば、図9Bの層198−1および198−2の1つずつ)に製造される。たとえば、pは4または8である。PCMセルアレイ同士の回路構造は、互いに同一である。p個のPCMセルアレイ302−1〜302−pの個々のグループは、複数(j本)のビット線(B/L1〜B/Lj)を含む。複数(k本)のワード線「W/L1」〜「W/Lk」、312−1〜312−kは、PCMセルアレイ302−1〜302−pのPCMセルに接続されている。PCMセルアレイのうちの1つずつは、kおよびjがそれぞれ行数および列数を表現し、kおよびjの1つずつが2以上の整数であるとして、複数のメモリセル(k×j個のセル)を含む。たとえば、kは、512であり、jは、256である。メモリセルの1つずつは、たとえば、図5に示されるように、記憶素子142に接続されたダイオード144を含むダイオード・ベースPCMセルのような記憶素子に接続されたダイオードを含む。当業者は、p、kおよびjが限定されないことを理解するであろう。

0040

図10では、記憶素子のうちの1つずつは、(実際には、図5に示されるように可変抵抗器142である)抵抗器によって表現される。一般に、ワード線およびビット線に接続されたメモリセルは、Kが1層の行の可変数を表現し、Jがp個のグループのうちの1つにおける列の可変数を表現し、1≦K≦k、1≦J≦jであるとして、「304−(K,J)」によって表現される。図10では、メモリセル304−(1,1)および304−(k,j)が示される。個々のメモリセルは、ビット線およびワード線にこれらの交点で結合されている。メモリセルのうちの1つずつは、第1の端子306および第2の端子310を有している。第1の端子306は、図2、4A、4Bに示された第1の電極124および図9Aに示されたビット線192とヒーター190との接続に対応する。しかし、図10は、メモリセルの可変抵抗器に接続されたヒーターを示さない。第2の端子310は、図9Aに示されるように陰極188とワード線194との接合部に対応する。図10に示されるようにメモリセル304−(k、j)の第1の端子306および第2の端子310は、それぞれ、対応するビット線「B/Lj」308−jおよびワード線「W/Lk」312−kに接続されている。ビット線は、「列」と称されることもあり、ワード線は、「行」と称される。1個のセルアレイ内の列の数jは、限定されることがなく、jは、図9A、9Bに示されるように1個のアレイ内部の行内のPCMセルの個数を表現するnに等しくてもよい。jの実施例は、256である。1個のセルアレイ内の行の数kと、アレイの個数pとは、限定されない。

0041

図11は、書き込み動作「WRITE」を記述する目的で図10に示されたPCMセルアレイのうちの1つ(たとえば、PCMセルアレイ1、302−1)を示す。ワード線およびビット線の選択は、行アドレスおよび列アドレスに従って実行される。図11に示された特殊な実施例では、ワード線「W/L2」およびビット線「B/Lj」が選択される。

0042

図11を参照すると、ワード線「W/L2」312−2は、このワード線のバイアスを0Vに変化させることにより選択され、その間に、ワード線312−1および312−3〜312−kのうちの1つずつは、VDD+2ボルトのバイアスで選択されないままにされる。図11に示された特殊な実施例では、VDDの電圧は、1.8ボルトであり、テクノロジーは、最小形状サイズ0.18μmを使用する。しかし、当業者は、他の電圧、プロセス、テクノロジーおよびセル特性が考えられることを理解するであろう。書き込みドライバ(後述される)からの「I_Reset」または「I_Set」の値をもつ書き込み電流は、選択セル304−(2,j)を介して選択ビット線「B/Lj」308−jおよび選択ワード線「W/L2」312−2を流れる。選択されないビット線(たとえば、ビット線308−1、308−2、および、図示されないその他のビット線)は、ビット線電位がビット線の寄生容量によって維持され、高インピーダンスフローティング」状態のままにされる。選択されていないワード線またはフローティングビット線に接続された非選択セルは、逆方向バイアスかけられ、よって、電流が非選択セルの中を流れない。選択セル304−(2,j)は、セット電流I_Setによってデータ「1」、または、リセット電流I_Resetによって「0」を書き込むため使用される。

0043

図12は、読み出し動作「READ」のためバイアスをかけられた図10のPCMセルアレイ1、302−1を示す。図12を参照すると、ワード線「W/L2」312−2は、このワード線のバイアスを0Vに変化させることによって選択され、その間に、選択されていないワード線312−1および312−3〜312−kは、VDD+1ボルトのバイアスで選択されていないままにされる。センスアンプ(後述される)からの読み出し電流「I_Read」は、選択ビット線「B/Lj」308−jと選択セル304−(2,j)とを介して選択ワード線「W/L2」312−2に流れる。選択されていないビット線(たとえば、ビット線308−1、308−2およびその他(図示されず))は、ビット線電位がビット線の寄生容量によって維持され、高インピーダンス「フローティング」状態のままにされる。選択されていないワード線またはフローティングビット線に接続された非選択セルは、逆方向バイアスをかけられ、よって、電流が非選択セルの中を流れない。

0044

図10、11および12に示されるようなダイオード・ベースPCM装置の電圧バイアス条件および電流条件の実施例は、表2に要約される(Kwang−Jin Lee外、“A 90nm 1.8V 512Mb Diode−Switch PRAM With 266MB/s Read Throughput”、IEEE J Solid−StateCircuits、vol.43、no.1、pp.150−162、Jan. 2008)。すべての電圧値および電流値は、実施形態のための実施例である。当業者は、プロセステクノロジーおよびセル特性と整合性が取れた他の値が可能であることを理解するであろう。

0045

:ダイオード・ベースPCMのための電圧および電流条件

0046

図13Aは、本発明の実施形態による3次元メモリ装置アーキテクチャを表現する。図13Aを参照すると、3次元積層メモリ装置アーキテクチャ400は、mが2以上の整数であるとして、複数(m層)の層402−1、402−2、・・・、402−mにそれぞれ形成された複数のPCMセルアレイ(セルアレイ層1、セルアレイ層2、・・・、セルアレイ層m)を含む。PMCセルアレイは、半導体層の積層体に接する。複数のPCMセルアレイがこれらの層のうちの1層ずつに形成される。3次元積層メモリ装置アーキテクチャ400は、複数(m行)の行デコーダ404−1、404−2、・・・、404−mと、複数(m個)のローカル列選択器410−1、410−2、・・・、410−mと、を含む。たとえば、mは、4であるが、限定されない。

0047

i番目の層402−iのPCMセルアレイは、iが1≦i≦mであるとして、複数の通信路を介して対応する行デコーダ404−iおよび対応するローカル列選択器410−iと通信する。i番目のセルアレイ層402−iからのk本のワード線「W/L1」〜「W/Lk」、312−1(i)〜312−k(i)は、対応する行デコーダ404−iに接続されている。たとえば、1番目の層402−1のセルアレイからのワード線312−1(1)〜312−k(1)は、行デコーダ404−1に接続されている。同様に、m番目の層402−mのk本のワード線312−1(m)〜312−k(m)は、行デコーダ404−mに接続されている。m個の行デコーダ404−1〜404−mは、プレ行デコーダ(図示せず)によって供給された複数のプレ行デコーダ出力「Xq」、「Xr」および「Xs」を共通に受信する。

0048

m層の層402−1〜402−mの1番目のワード線「W/L1」312−1(1)〜312−1(m)の1つずつは、行デコーダ404−2〜404−mのうちのそれぞれの1つに接続されている。同様に、m層の層402−1〜402−mのk番目のワード線「W/Lk」、312−k(1)〜312−k(m)の1つずつは、行デコーダ404−k(1)〜404−k(m)のうちのそれぞれの1つに接続されている。ワード線の総数は、(k×m)である。当業者は、積層メモリ装置アーキテクチャの半導体層の数「m」が限定されないことを理解するであろう。

0049

図13Aに示された特殊な実施例では、PCMセルアレイ1〜PCMセルアレイp、302−1〜302−pは、層のうちの1層ずつに形成される。図10および13Aを参照すると、PCMセルアレイ302−1〜302−pのうちの1つずつは、j本のビット線(B/L1〜B/Lj)を含み、よって、個々の層は、c(=j×p)本のビット線を含み、m層の層402−1〜402−mのビット線の総数は、m×c(=m×j×p)である。

0050

i番目の層のセルアレイ層402−iからの「ローカル」ビット線308−1〜308−jのp個のグループは、対応するローカル列選択器410−iに接続されている。たとえば、m番目の層のセルアレイ層402−mからのj本のビット線308−1〜308−jのp個のグループは、ローカル列選択器410−mに接続されている。1番目からm番目までの層のセルアレイ層402−1〜402−mからのm本のビット線「B/L1」308−1(1)から308−1(m)は、ローカル列選択器410−1〜410−mに接続されている。同様に、1番目からm番目までの層のセルアレイ層402−1〜402−mからのm本のビット線「B/Lj」、308−j(1)〜308−j(m)は、ローカル列選択器410−1〜410−mに接続されている。

0051

3次元積層体アーキテクチャ400では、セルアレイ層402−2〜402−mは、セルアレイ層402−1が形成された半導体層の上に形成されている半導体層に接している。行デコーダ404−2〜404−mおよび対応するローカル列選択器410−2〜410−mは、行デコーダ404−1およびローカル列選択器410−1と同じ層に形成されている。これは、セルアレイ層402−2〜402−mのため使用される半導体層の形成を簡単化する点で有利であり、なぜならば、トランジスタがこれらの層に形成される必要がないからである。

0052

ダイオードではなく、電界効果トランジスタまたはバイポーラトランジスタに基づくPCMセルアレイを用いる実施形態では、行デコーダ404−1〜404−mおよびローカル列選択器410−1〜410−mを含む層に必要とされるトランジスタより簡単なトランジスタが形成される。行デコーダ404−1〜404−mおよびローカル列選択器410−1〜410−mは、PCMセルアレイで使用される速度要件および漏れ要件とは異なった速度要件および漏れ要件を有することがある。

0053

3次元積層体アーキテクチャ400は、ローカル列選択器410−1、410−2、・・・、410−mと通信する複数(m個)のグローバル列動作回路470−1、470−2、・・・、470−mを有している。m個のグローバル列動作回路470−1、470−2、・・・、470−mのうちの1つずつは、同じ回路構造を有し、グローバル列選択器472と、書き込みドライバ474と、センスアンプ476とを含む。グローバル列動作回路470−1〜470−mのうちの1つずつのグローバル列選択器472は、ローカル列選択器410−1〜410−mのうちのそれぞれの1つずつにさらに接続されている複数(p本)のグローバルビット線「GB/L」に接続されている。たとえば、グローバル列動作回路470−1のグローバル列選択器472は、p本のグローバルビット線450−1〜450−pを介して対応するローカル列選択器410−1と通信する。同様に、グローバル列動作回路470−mのグローバル列選択器472は、p本のグローバルビット線GB/Lを介して対応するローカル列選択器410−mと通信する。

0054

m個のグローバル列動作回路470−1、470−2、・・・、470−mのうちの1つずつにおいて、グローバル列選択器472は、p本のグローバル読み出しデータ線「RDL」を介して書き込みドライバ474と通信する。グローバル列選択器472は、p本のグローバル書き込みデータ線「WDL」を介してセンスアンプと通信する。書き込みドライバ474は、PCMセルアレイのメモリセルに書き込まれる入力データ「Data_in」を受信する。センスアンプ476は、センス出力「SAout」または「Data_out」を供給する。

0055

図13Bは、図13Aに示された3次元メモリアーキテクチャ400のためのメモリアドレス制御信号を示す。図13Aおよび13Bを参照すると、m個の行デコーダ404−1〜404−mに共通に印加された複数のプレ行デコーダ出力「Xq」、「Xr」および「Xs」は、Kが1≦K≦kとして、行識別表示Kを表現する。特殊な実施例では、プレ行デコーダ出力は、周辺制御回路(図示せず)に含まれるプレデコーダによって供給される。ローカル列選択信号Y1、Y2、・・・、Yjは、1≦J≦jとして、p列の1つのグループの内部のローカル列識別表示”J”を表現する。グローバル列動作回路470−1〜470−mのうちの1つずつのグローバル列選択器472は、書き込み動作中に複数(p個)の書き込みグローバル列選択信号GYW1〜GYWpを受信し、読み出し動作中に複数(p個)の読み出しグローバル列選択信号GYR1〜GYRpを受信する。書き込みグローバル列選択信号GYW1〜GYWp(および読み出しグローバル列選択信号GYR1〜GYRp)は、1≦P≦pとして、グローバル列のグローバル列識別表示「P」を表現する。グローバル列識別表示「P」と、列識別表示「J」と、行識別表示「K」とは、アクセス(書き込みまたは読み出し)されるメモリセルを識別または選択する。層は、1≦M≦mとして、変数Mによって識別される。

0056

図13Aおよび13Bを参照すると、書き込みドライバ474は、書き込み動作フェーズにおいて、識別変数(「J」、「P」、「K」、「M」)によって識別または選択されたメモリセルに書き込まれる入力データ「Data_in」を受信する。読み出し動作フェーズにおいて、センスアンプ476は、識別表示によって選択された選択メモリセルからデータを読み出し、読み出しデータとしてセンス出力「SAout」を供給する。識別表示(「J」、「P」、「K」、「M」)を表現する信号は、メモリ制御回路(図示せず)によって供給される。識別表示に関する情報を有する信号に応答して、周辺回路(図13に示された行デコーダ、ローカル列選択器、その他)は、3次元PCMアーキテクチャのメモリ装置の動作を制御する。

0057

m個のグローバル列動作回路470−1、470−2、・・・、470−mの書き込みドライバ474と、センスアンプ476と、グローバル列選択器472とは、層402−1〜402−mのうちの1つと同じ層に形成される。別の実施形態では、行デコーダ404−1〜404−mおよびローカル列選択器410−1〜410−mは、グローバル列動作回路のグローバル列選択器472、書き込みドライバ474およびセンスアンプ476とは異なった半導体層に形成される。他の実施形態では、行デコーダ404−1〜404−m、ローカル列選択器410−1〜410−m、グローバル列選択器472、書き込みドライバ474およびセンスアンプ476は、層のうちの1つ、たとえば、最後処理層に形成される。

0058

別の実施形態では、行デコーダ404−1〜404−mと、ローカル列選択器410−1〜410−mと、グローバル列選択器472と、書き込みドライバ474と、センスアンプ476とは、PCMセルアレイを含まない1つの半導体層に形成されている。これは、様々な回路を形成するために必要とされる面積を削減する点で有利であり、なぜならば、PCMアレイは、同様の面積になり、回路の上に積層されるサイズにすることができるからである。その上、PCMセルアレイのない層は、相変化材料を形成するために必要とされる処理ステップを含む必要がない。

0059

図14は、図13Aに示されたローカル列選択器410−1〜410−mのうちの1つ、たとえば、ローカル列選択器410−1の実施例を示す。図14を参照すると、ローカル列選択器410−1は、ローカル列選択回路600−1〜600−pのp個のグループを有している。ローカル列選択回路600−1〜600−pは、同じ回路構造を有している。j本のローカルビット線308−1〜308−jのp個のグループは、セルアレイ層1、402−1に形成されたPCMセルに接続されている。列選択回路600−1〜600−pのうちの1つずつは、ビット線放電を実行するj個のNMOSトランジスタ602−1〜602−jを含む。ローカル列選択回路600−1〜600−pのp個のグループのうちのトランジスタ602−1〜602−jのゲートは、ビット線放電信号入力604に共通に接続されている。さらに、列選択回路600−1〜600−pのうちの1つずつは、ローカル列選択を実行するj個のNMOSトランジスタ606−1〜606−jを含み、これらのNMOSトランジスタのソースは、それぞれのローカルビット線308−1〜308−jに接続されている。p個のグループのトランジスタ606−1〜606−jのゲートは、それぞれのローカル列選択入力612−1〜612−jに接続されている。ローカル列選択信号Y1、Y2、・・・、Yjは、ローカル列選択動作を実行するためにp個のグループのローカル列選択入力612−1、612−2、・・・、612−jに共通に供給される。

0060

p本のグローバルビット線「GB/L1」〜「GB/Lp」、450−1〜450−pは、ソースがグラウンドに接続されているp個のNMOSトランジスタ620−1〜620−pのドレインに接続されている。すべての列選択回路600−1〜600−pのNMOSトランジスタ620−1〜620−pのゲートは、グローバルビット線放電信号入力622に共通に接続されている。p個のグループの1つずつにおけるj個のトランジスタ606−1〜606−jのドレインは、グローバル列動作回路470−1のグローバル列選択器472に接続されているそれぞれのグローバルビット線「GB/L1」〜「GB/Lp」、450−1〜450−pに共通に接続されている。

0061

グローバルビット線放電入力622に供給された共通グローバルビット線放電信号「DISCH_GBL」に応答して、NMOSトランジスタ620−1〜620−pは、p個のローカル列選択回路600−1〜600−pにおいてグローバルビット線放電を実行する。ビット線放電信号入力604に供給されたビット線放電信号「DISCH_BL」に応答して、トランジスタ602−1〜602−jは、ローカル列選択回路600−1〜600−pのp個のグループにおいてビット線放電を実行する。

0062

図11、12、13A、13Bおよび14を参照すると、書き込み動作フェーズにおいて、セル304−(2,j)が書き込まれているとき、入力604に供給されたビット線放電信号「DISCH_BL」と、入力622に供給された共通グローバルビット線放電信号「DISCH_GBL」とは、それぞれの放電路(ビット線およびグローバルビット線を含む)を停止状態にするために「低」である。ローカル列選択入力612−1、612−2、・・・、612−jに供給されたローカル列選択信号Y1、Y2、・・・、Yjに応答して、ビット線の選択が実行される。

0063

Yjだけが「高」である場合、ローカル列選択回路600−1〜600−pの1つずつにおけるトランジスタ606−1、606−2、・・・のゲートは、「低」であり、その結果、列選択トランジスタ606−1、606−2、・・・は、停止状態であり、ビット線308−1、308−2、・・・は、フローティングである。ローカル列選択回路600−1〜600−pのトランジスタ606−jのゲートは、「高」に維持され、列選択トランジスタ606−jは、作動状態にされる。その結果、グローバルビット線450−1〜450−pの1つずつは、作動状態にされたトランジスタ606−jを介して、書き込まれるメモリセル304−(2,j)と関連付けられたローカルビット線308−jに接続されている。同様に、ローカル列選択信号Y1、Y2、・・・、Yjの異なる論理状態は、書き込まれるメモリセルを選択または識別するために異なるビットラインが選択されることを引き起こす。

0064

図15は、図13Aに示されるようにグローバル列選択器の1つの実施例を示す。図15を参照すると、1つのグローバル列選択器(たとえば、グローバル列動作回路470−1のグローバル列選択器472)は、p個のグローバル列選択回路700−1〜700−pを含む。p個のグローバル列選択回路700−1〜700−pのうちの1つずつは、ローカル列選択器410−1に接続されているグローバルビット線450−1、450−2、・・・、450−p(「GB/L1」〜「GB/Lp」)のうちのそれぞれの1つのため動作する。p個のグローバル選択回路700−1〜700−pのうちの1つずつは、フルCMOS伝送ゲートと、インバータと、NMOSトランジスタとを含む。

0065

グローバル列選択回路700−1では、伝送ゲート702−1は、NMOSトランジスタ703およびPMOSトランジスタ705によって形成され、グローバルビット線「GB/LP」450−1とグローバル書き込みデータ線「WDL1」706−1との間に位置している。NMOSトランジスタ703のゲートは、インバータ701−1を介してPMOSトランジスタ705のゲートに接続されている書き込みグローバル列選択入力708−1に接続されている。NMOSトランジスタ710−1のソースおよびゲートは、それぞれ、グローバルビット線「GB/L1」450−1および読み出しグローバル列選択入力714−1に接続されている。同様に、グローバル列選択回路700−pにおいて、伝送ゲート702−pは、NMOSトランジスタおよびPMOSトランジスタによって形成され、グローバルビット線「GB/Lp」450−pとグローバル書き込みデータ線「WDLp」706−pとの間に位置している。書き込みグローバル列選択入力708−pは、伝送ゲート702−pのNMOSトランジスタに接続され、そして、インバータ701−pを介して、伝送ゲート702−pのPMOSトランジスタに接続されている。NMOSトランジスタ710−pのソースおよびゲートは、それぞれ、グローバルビット線「GB/Lp」450−pおよび読み出しグローバル列選択入力714−pに接続されている。他のグローバル選択回路の1つずつは、グローバル列選択回路700−1の構造と同じ構造を有している。

0066

伝送ゲート702−1〜702−pは、グローバル列動作回路470−1の書き込みドライバ474に接続されているグローバル書き込みデータ線「WDL1」〜「WDLp」、706−1〜706〜pに接続されている。トランジスタ710−1〜710−pのドレインは、それぞれ、p個のグローバル読み出しデータ線「RDL1」〜「RDLp」、712−1〜712−pに接続され、これらのグローバル読み出しデータ線は、グローバル列動作回路470−1のセンスアンプ476に接続されている。

0067

データ書き込み動作中に、書き込みグローバル列選択信号GYW1〜GYWpは、データ書き込みのため伝送ゲート702−1〜702−pの動作を制御するためにグローバル列選択回路700−1〜700−pのそれぞれの入力708−1〜708−pに供給される。データ読み出し動作中に、読み出しグローバル列選択信号GYR1〜GYRpは、データ読み出しのためトランジスタ710−1〜710−pの動作を制御するためにグローバル列選択回路700−1〜700−pのそれぞれの入力714−1〜714−pに供給される。

0068

グローバル列動作回路のグローバル列選択器472は、図14に示されたローカル列デコーダ600−1〜600−pのp個のグループのうちの1つを選択するために使用される。グローバル列選択器472は、グローバル書き込みデータ線、たとえば、「WDL1」706−1からの書き込みデータのためのグローバルビット線を選択する動作、または、グローバル読み出しデータ線、たとえば、「RDL1」712−1への読み出しデータのためのグローバルビット線を選択する動作を実行する。書き込みグローバル列選択信号GYW1が「高」である間に、グローバル書き込みデータ線「WDL1」706−1は、PMOSトランジスタおよびNMOSトランジスタの相補型ペア(フルCMOS伝送ゲート702−1)を介して、グローバルビット線「GB/L1」450−1に接続されているので、その結果、フル供給電圧がメモリセル、たとえば、図12の304−(2,j)に送られる。これは、データが書き込まれるメモリセル内のRESET状態とSET状態との間により広い余裕または分離を確実にする。グローバル読み出しデータ線、たとえば、「RDL1」への読み出し経路は、シングルエンド装置(たとえば、PMOSトランジスタ無しのNMOSトランジスタ)を必要とし、なぜならば、読み出し信号は、2つのプログラムされた状態(すなわち、セット状態「1」およびリセット状態「0」)を読み出すことにより引き起こされるフル供給電圧差無しに感知され得るからである。読み出しグローバル列選択信号GYR1が「高」である間に、NMOSトランジスタ710−1がオンにされ、グローバルビット線「GB/L1」450−1がオン状態のトランジスタ710−1を介してグローバル読み出しデータ線「RDL1」710−1に接続されている。

0069

図15に示されるように、p個のグローバル列選択回路700−1〜700−pは、それぞれのグローバル書き込みデータ線WDL1〜WDLpと、それぞれのグローバル読み出しデータ線RDL1〜RDLpに接続されている。したがって、書き込みデータ線と読み出しデータ線とのp対のペアは、1つのグローバル列選択回路472に接続されている。書き込みドライバ474は、メモリセルに書き込まれるp個の入力データ:「Data_in 1」〜「Data_in p」を備える入力データ「Data_in」を受信する。センスアンプ476は、メモリセルから読み出しデータとしてp個のデータ出力:「SAout 1」〜「SAout p」を備えるセンス出力「SAout」または「Data_out」を供給する。

0070

図16は、図13Aに示された書き込みドライバの1つ(たとえば、グローバル列動作回路470−1の書き込みドライバ474)の実施例を示す。図16を参照すると、書き込みドライバ474は、p個のデータ線駆動回路740−1〜740−pを含む。1個のデータ線駆動回路、たとえば、740−1では、1個のPMOSトランジスタ746と2個のNMOSトランジスタ751および757とは、VPPWDの電圧線743とグラウンドとの間に直列接続されている。VPPWDは、たとえば、VDD+1ボルトである。同様に、1個のPMOSトランジスタ748と2個のNMOSトランジスタ753および759とは、電圧線743とグラウンドとの間に直列接続されている。PMOSトランジスタ746および748のゲートとドレインとは、別のPMOSトランジスタ744のゲートに結合され、接続され、この別のPMOSトランジスタのソースおよびドレインは、それぞれ、電圧線743、および、グローバル書き込みデータ線、たとえば、「WDL−1」706−1に接続されている。NMOSトランジスタ751および753のゲートは、それぞれ、リセット基準信号入力750およびセット基準信号入力752に接続されている。データ入力754は、インバータ755を介して、NMOSトランジスタ757のゲートに接続され、別のインバータ765を介して、NMOSトランジスタ759のゲートにさらに接続されている。他のデータ線駆動回路740−2〜740−pの1つずつは、データ線駆動回路740−1の回路構造と同じ回路構造を有している。データ線駆動回路740−1〜740−pは、それぞれ、グローバル書き込みデータ線「WDL1」〜「WDLp」、706−1〜706−pに接続され、これらのグローバル書き込みデータ線は、次に、図15に示されるように、対応するグローバル列選択器472に接続されている。

0071

図13A、13Bおよび14〜16を参照すると、リセット基準電圧「Vref_reset」は、データ「0」が書き込まれるとき、リセット基準信号入力750に供給される。セット基準電圧「Vref_set」は、データ「1」が書き込まれるとき、セット基準信号入力752に供給される。入力データ「Data_in」(「Data_in 1」〜「Data_in p」)を表現するデータ入力信号は、p個のデータ線駆動回路740〜740−pのうちのそれぞれの1つのデータ入力754に供給される。1つのデータ線駆動回路において、データ入力信号「Data_in」およびリセット基準電圧「Vref_reset」に応答して、電流「IR」741がNMOSトランジスタ751および757を流れる。データ入力信号「Data_in」およびセット基準電圧「Vref_set」に応答して、電流「IS」742がNMOSトランジスタ753および759を流れる。「Data_in」信号の「低」状態は、NMOSトランジスタ757をオンにする。「Data_in」信号の「高」状態は、他のNMOSトランジスタ759をオンにする。

0072

PMOSトランジスタ746(および748)と744とによって形成されたカレントミラーは、「リセット」書き込み動作中に電流IR741をグローバル書き込みデータ線「WDL」706−1にミラーする。PMOSトランジスタ748(および746)と744とによって形成されたカレントミラーは、「セット」書き込み動作中に電流ISをグローバル書き込みデータ線WDL 706−1にミラーする。グローバル書き込みデータ線からの電流IR 741またはISは、選択グローバルビット線の中を流れる。電流は、選択ローカルビット線および選択セルの中をさらに流れる(図11を参照のこと)。

0073

書き込みドライバ474は、データ「1」および「0」の書き込み動作中に適切な電流をグローバル書き込みデータ線に供給する。たとえば、データ線駆動回路740−1は、セット基準電圧Vref_setによってセット動作を実行する。セット基準電圧Vref_setが「高」であるとき、トランジスタ753がオンにされる。Data_in 1が「高」(論理「1」)である間に、トランジスタ759がオンにされる。トランジスタ753および759が導通している間に、電流IS 742がこれらの中を流れる。リセット動作は、Data_in 1における「低」(論理「0」)によって実行され、その間に、トランジスタ751は、リセット基準電圧Vref_resetの「高」状態に応答してオンにできるようにされる。トランジスタ751および757が導通している間に、電流IS 742は、これらの中を流れる。電流「IR」741および「IS」742のミラー電流は、グローバル書き込みデータ線WDL 706−1の中を流れる。トランジスタ751および753は、論理「0」を実現するための電流が論理「1」を実現するための電流とは異なるように異なったサイズを有している。特殊な実施例では、結果として得られるI_SetおよびI_Resetは、それぞれ、たとえば、約0.2mAおよび0.6mAである。しかし、異なった値がセル実施に依存して使用され得ることが明瞭に理解されるべきである。電流I_SetおよびI_Resetのパルス持続期間が、それぞれ、電圧Vref_setおよびVref_resetの幅によって制御される。別の実施例では、異なったパルス持続期間がVref_SetおよびVref_Resetのパルス幅を制御することによって低状態および高状態の間に発生され得る。電圧Vref_setおよびVref_resetは、それぞれ、データ「1」およびデータ「0」のためのデータ書き込みイネーブル信号としての役目を果たす。別の実施例では、異なったパルス持続期間がVref_SetおよびVref_Resetのパルス幅を制御することにより低状態および高状態の間に発生され得る。

0074

図17は、図13Aに示されたセンスアンプの1つ(たとえば、グローバル列動作回路470−1のセンスアンプ476)の実施例を示す。図17を参照すると、センスアンプ476は、複数(p個)のセンス比較回路760−1〜760−pを有している。1つのセンス/比較回路、たとえば、センス/比較回路760−1では、グローバル読み出しデータ線「RDL1」712−1は、NMOS放電トランジスタ780のドレインおよびNMOS電圧クランプトランジスタ772のソースに接続されている。トランジスタ772のドレインは、別のNMOS放電トランジスタ776のドレインに接続され、この別のNMOS放電トランジスタのソースは、接地されている。トランジスタ772のゲートは、クランピング電圧VRCMPが供給されるクランピング信号入力773に接続されている。放電トランジスタ780および776のゲートは、放電信号入力778に接続されている。トランジスタ772および776のドレインは、センシングデータ線「SDL」768に接続されている。

0075

センス/比較回路760−1は、2個のPMOSビット線予備充電トランジスタ761および762を含む。トランジスタ761のソースおよびゲートは、それぞれ、電圧線771および予備充電信号入力767に接続されている。トランジスタ762のソースおよびゲートは、それぞれ、電圧線775および別の予備充電信号入力763に接続されている。センス/比較回路760−1は、別のPMOSトランジスタ764を含み、このPMOSトランジスタのソースおよびゲートは、それぞれ、電圧線777およびバイアス信号入力765に接続されている。電圧線771および775は、それぞれ、VDDおよびVPPSAの電圧源(図示せず)に接続されている。VDDは、たとえば、1.8ボルトである。VPPSAは、典型的に、VDDより大きく、たとえば、VDD+2ボルトである。3個のトランジスタ761、762および764のドレインは、センシングデータ線「SDL」768に接続されている。差動電圧増幅器コンパレータ)766は、センシングデータ線「SDL」768と、基準電圧Vrefが供給される基準入力770とに接続されている2個の入力を有している。

0076

図13A、13B、14、15および17を参照すると、p個のセンス/比較回路760−1〜760−pは、グローバル読み出しデータ線「RDL1」〜「RDL−p」、712−1〜712−pを介してグローバル列選択器472(グローバル列選択回路700−1〜700−p)に接続されている。センスアンプ476は、図13Aに示されたセルアレイ層(たとえば、アレイ層402−1)のPCMセル内のビット線からデータを読み出す。メモリアレイ内のビット線は、ローカル列選択器410−1によって選択され、ローカル列選択器410−1、410−2、・・・、410−mは、グローバル列選択器472によって選択される。データは、グローバル読み出しデータ線「RDL」のうちの選択された1つでPCMセルからセンスアンプ476まで進む。

0077

放電電圧「DISCH_R」は、放電信号入力778に供給される。「DISCH_R」電圧が「高」である間に、放電トランジスタ780および776は、オンであり、グローバル読み出しデータ線「RDL1」712−1およびセンシングデータ線「SDL」768は、読み出し動作に備えて放電する。予備充電電圧「PRE1_b」および「PRE2_b」は、それぞれ、予備充電信号入力767および763に供給される。2個の予備充電トランジスタ761および762は、ビット線上により緩やかな予備充電率をもたらす。2スロープ予備充電アプローチがVPPSA電圧を供給するために使用されるチャージポンプへの負担を軽減する点で有利である。VPPSAは、チャージポンプ(図示せず)によってVDDから昇圧される。一実施形態では、VPPSAは、VDD+2Vである。チャージポンプは、所定の面積に対して限定された電流ソーシング能力を有している。2段予備充電スキームは、2個のトランジスタ761および762によって達成される。第1段の予備充電は、VDDから直接的に電流を供給することにより0VからVDDまでセンシングデータ線「SDL」786を上昇させるためにPRE1_bに応答して実行される。その後、第2段の予備充電がPRE2_bに応答して実行され、この予備充電は、VPPSAチャージポンプによって供給された電流を使用して電圧線771のVDDから(電圧線775の)VPPSAまでセンシングデータ線「SDL」768を充電する。センシングデータ線「SDL」768をVPPSAまで予備充電することにより、ダイオード・ベースPCMセルのための適切な読み出し電圧余裕が確保される。

0078

バイアス電圧「VBIAS_b」(たとえば、VDD)がバイアス信号入力765に供給される。バイアストランジスタ764は、(図11の)選択メモリセル304−(2,j)によって引き込まれた電流に等しい負荷電流を供給し、寄生電流を排除して、選択メモリセルから引き出された電流をセンシングデータ線「SDL」768上の電圧に変換する。アンプ766は、その後、センシングデータ線「SDL」768上の発生された電圧を基準入力770に供給された基準電圧「Vref」と比較する。センシングデータ線「SDL」768上の電圧レベルが基準電圧Vrefを上回る場合、アンプ766のセンス出力782−1でのセンスアンプ出力「SAout 1」が「高」に駆動される。SAoutは、読み出しデータを表現するデータ出力「Data_out」である。

0079

図4A、4B、11および17を参照すると、メモリセル304−(2,j)がリセット状態にプログラムされたとき、アモルファス材料(プログラム可能なボリューム)132がカルコゲナイド化合物126内に発生される。アモルファス状態は、第1の電極124と第2の電極128との間により高い抵抗を引き起こす。より高抵抗の化合物126の中を流れる電流は、結果として、この化合物の両端により大きい電圧降下を生じる。その結果、より大きい電圧降下がメモリセル304−(2,j)の両端に発生され、より大きい電圧がセンシングデータ線「SDL」768で感知される。カルコゲナイド化合物126(相変化層)のより高い抵抗は、図4Aに示されたRESET状態「Data 「0」に対応する。抵抗は、SET状態「Data 1」(図4A)に対応する結晶より大きい。

0080

他のセンス/比較回路760−2〜760−pの1つずつは、センス/比較回路760−1と同じ回路構造を有し、同じ動作を実行する。他のセンス/比較回路760−2〜760−pは、それぞれ、グローバル読み出しデータ線「RDL2」〜「RDL−p」、712−2〜712−pを介して読み出しデータを表現する信号を受信する。センス/比較回路760−2〜760−pは、それぞれ、センス出力782−2〜782−pからデータアウト「Data_out」としてSAout 2〜SAout pを供給する。p個のデータ出力「SAout 1」〜「SAout p」は、センス出力「SAout」または「Data_out」を形成する。

0081

図18は、図13Aに示された行デコーダの1つ(たとえば、行デコーダ404−1)の実施例を示す。行デコーダ404−1は、ワード線を介して、図13Aに示されたセルアレイ層402−1のPCMセルメモリに接続された複数(k個)の復号化回路810−1〜810−kを有している。図18に示された特殊な復号化回路は、プレ行デコーダ出力に応答してアドレス入力信号を復号化する復号化論理回路と、復号化されたアドレス信号に応答して「選択」電圧または「非選択」電圧をワード線に供給するワード線ドライバとを含む。復号化論理回路は、論理ゲートの組み合わせを含む。図18には、1個のNANDゲートおよび1個のインバータだけが復号化論理回路を表現するため示される。ワード線ドライバは、MOSトランジスタ・ベース駆動回路を含む。

0082

図13A、13Bおよび18を参照すると、復号化回路810−1の1つは、プレ行デコーダ出力「Xq」、「Xr」および「Xs」をそれぞれ受信する3組のプレ復号化信号入力800、802および804を有している。3個のプレ行デコーダ出力Xq、XrおよびXsのうちの1つずつは、アドレス情報(「1」〜「8」)を含み、よって、Xq、XrおよびXsは、(22)2個のアドレス:「001」〜「512」を表現する。復号化回路810−1は、NANDゲート816−1と、NANDゲート816−1の出力に接続されたインバータ826−1を含む復号化論理回路840−1を有している。復号化論理回路840−1は、プレ復号化された信号入力800、802および804に接続された入力を有している。復号化回路810−1は、プルアップPMOSトランジスタ820と、PMOSトランジスタ822およびNMOSトランジスタ824の相補型回路とを含むワード線ドライバ842を有している。インバータ826−1の出力は、クランピングNMOSトランジスタ812を介してPMOSトランジスタ820のドレインと、PMOSトランジスタ822、NMOSトランジスタ824のゲートとに接続されている。PMOSトランジスタ820および822のソースは、電圧VPPWLが供給される電圧線818に接続されている。PMOSトランジスタ822およびNMOSトランジスタ824のドレインは、ワード線「W/L1−1」312−1(1)およびPMOSトランジスタ820のゲートに共通に接続されている。

0083

復号化回路810−2〜810−kのうちの1つずつは、復号化回路810−1の回路構造と同様の回路構造を有している。復号化回路810−2は、NANDゲート816−2およびインバータ826−2を含む復号化論理回路840−2を有している。同様に、復号化回路810−kは、復号化論理回路840−kおよびインバータ826−kを有している。復号化回路810−2〜810−kの1つずつは、ワード線ドライバを有している。復号化回路810−2〜810−kは、プレデコーダ出力「Xq」、「Xr」および「Xs」を共通に受信する。復号化回路810−2〜810−kは、それぞれ、ワード線「W/L1」〜「W/Lk」、312−2(1)〜312−k(1)に接続されている。

0084

行デコーダ404−1は、プレ行デコーダ出力「Xq」、「Xr」および「Xs」によってイネーブル状態になる。ワード線W/L1が選択されるべき場合、NANDゲート816−1の出力は、「低」であり、インバータ826−1は、「高」を出力する。トランジスタ824は、オンであり、ワード線W/L1−1、312−1(1)は、「低」または「0」に引き下げられる。ワード線W/L1が選択されるべきではない場合、NANDゲート816−1の出力は、「高」であり、インバータ826−1は、「低」を出力する。トランジスタ822は、オンであり、ワード線「W/L1−1」312−1(1)は、「高(VPPWL)」まで引き上げられる。その結果、「0V」または「VPPWL」がアドレス復号化に応答してワード線に供給される。

0085

行デコーダ404−1の復号化出力は、対応するワード線に供給される。ワード線における復号化出力は、ワード線に接続されているメモリセルが選択されたとき、0Vに設定される。復号化出力は、非選択メモリセルが接続されているワード線においてVPPWLに設定される。ワード線が選択されていない時点で、選択ワード線に印加された電圧は、電圧線818のVPPWLである。印加電圧は、図11に示されるように、セット書き込みであるか、または、読み出し書き込みであるかどうかを問わずに、書き込み動作中にVDD+2Vである。印加電圧は、図12に示されるように、読み出し動作中にVDD+1Vである。このような電圧は、上記表2に記載される。

0086

電圧VDD+2VおよびVDD+1Vがメモリコントローラ(図示せず)によって供給された動作フェーズ信号832に応答して高電圧チャージポンプ830によってVPPWLとして供給される。動作フェーズ信号832は、書き込み動作フェーズまたは読み出し動作フェーズを指示する。高電圧チャージポンプ830の回路は、たとえば、既知のチャージポンプであるため、これの詳細は、省かれる。

0087

ワード線「W/L2」312−2が図11および12に示されるように選択される場合、ワード線「W/L2−1」312−2(1)に接続された行デコーダ404−1内の復号化回路810−2は、復号化された出力(0V)を出力する。非選択ワード線に接続された復号化回路は、電圧VPPWLを出力する。電圧VPPWLは、動作フェーズ信号832に応じて高電圧チャージポンプ830によって供給されたVDD+2VまたはVDD+1Vである。

0088

クランピングトランジスタ812は、電圧線818での電圧VPPWLが過剰な電圧を元の復号化論理回路840−1に供給することを妨げるために、線814に供給された電圧によって制御される。プルアップトランジスタ820は、「W/L1−1」312−1が「低」であるとき、作動状態にされる。これは、読み出される行(たとえば、図12における312−2)上のメモリセル304−(2,j)、または、書き込まれる行(たとえば、図11におけるワード線312−2)上のメモリセル304−(2,j)を選択するために使用される「W/L1」312−1での「低」レベルが隣接するワード線(たとえば、ワード線「W/L1−1」312−1(1)および「W/L2−1」312−3(1))からのノイズカップリングの影響をより受け難くなることを確実にする。

0089

図19Aは、発明の実施形態による3次元メモリの書き込み動作を実行する回路を示す。書き込まれるメモリ304−(K,J)は、セルアレイ層1、402−1のPCMセルアレイ1、302−1の1番目のグループ内のメモリセル304−(2,j)である、と仮定される。セルを識別する変数は、以下の通りである。
(i)層の識別表示Mは、「1」である。
(ii)ローカル列の識別表示Jは、「j」である。
(iii)グローバル列の識別表示Pは、「1」である。
(iV)行の識別表示Kは、「2」である。

0090

このようにして、ローカル列選択信号Yjは、「高」である。書き込みグローバル列選択信号GYW1は、「高」である。プレ行デコーダ出力「Xq」、「Xr」および「Xs」によって識別された行アドレスは、「002」である。3次元メモリの書き込み動作を実行する回路は、図19Aに示されるように形成される。

0091

図10、11、13A、13B、14、15、16、18および19Aを参照すると、グローバルビット線「GB/L1」450−1、ローカルビット線「B/Lj」308−j、およびワード線「W/L2−1」312−2(1)は、識別表示の変数(M,J,P,K)によって選択される。これらの選択は、グローバル列選択器472の伝送ゲート702−1と、ローカル列選択器410−1のNMOS列選択トランジスタ606−jとをオンに入れ、導通させる。行デコーダ404−1のワード線ドライバ842は、0Vを選択ワード線「W/L2−1」312−2(1)に供給する。

0092

VPPWDが供給された書き込みドライバ474のPMOSトランジスタ744は、データ「1」または「0」である入力データ「Data_in 1」に応答して、ISまたはIRのミラー電流をグローバル書き込みデータ線「WDL1」706−1に供給する。電流は、導通伝送ゲート702−1と、グローバルビット線「GB/L1」450−1と、導通列選択トランジスタ606−jと、ローカルビット線「B/L1」308−jと、選択メモリセル304−(2,j)と、選択ワード線「W/L2−1」312−2(1)との中を流れる。ISおよびIRのミラー電流は、それぞれ、図11に示されるように、電流I_SetおよびI_Resetを生じる。これらの電流は、メモリセル304−(2,j)の抵抗器の両端にデータ「1」または「0」を記憶するために異なった電圧を発生させる。

0093

図19Bは、発明の実施形態による3次元メモリの読み出し動作を実行する回路を示す。データが読み出されるメモリ304−(K,J)は、セルアレイ層1、402−1のPCMセルアレイ1、302−1の1番目のグループ内のメモリセル304−(2,j)である、と仮定される。このようにして、ローカル列選択信号Yjは、「高」である。読み出しグローバル列選択信号GYR1は、「高」である。プレ行デコーダ出力「Xq」、「Xr」および「Xs」によって識別された行アドレスは、「002」である。3次元メモリの読み出し動作を実行する回路は、図19Bに示されるように形成される。

0094

図10、12、13A、13B,14、15、16、18および19Bを参照すると、グローバルビット線「GB/L1」450−1と、ローカルビット線「B/Lj」308−jと、ワード線「W/L2−1」312−2(1)とが選択される。これらの選択は、グローバル列選択器472のNMOSトランジスタ710−1と、ローカル列選択器410−1のNMOS列選択トランジスタ606−jとをオンに入れ、導通させる。

0095

NMOS電圧クランプトランジスタ772は、クランピング電圧VRCMPによってオンにされ、2ステップ予備充電動作が、それぞれ、予備充電信号PRE1_b 761およびPRE2_b 763を用いて2個の予備充電PMOSトランジスタ761および762によって実行される。その後、PMOSトランジスタ764が(0Vをもつ)バイアス電圧「VBIAS_b」に応答してオンにされ、電圧線777の電圧VDDがオン状態のトランジスタ764を介してSDR 768に供給され、この中に電流を流す。電流は、オン状態のトランジスタ772と、グローバル読み出しデータ線「RDL1」712−1と、グローバル列選択器472のオン状態のNMOSトランジスタ710−1と、グローバルビット線「BL/L1」450−1と、ローカル列選択器410−1のオン状態のNMOS列選択トランジスタ606−jとを流れる。その結果、電流I_Readは、図12に示されるように、ローカルビット線「B/Lj」308−jと、選択メモリセル304−(2,j)と、選択ワード線「W/L2−1」312−2(1)とを流れることになる。メモリセル304−(2,j)内の抵抗器の抵抗は、データ「1」および「0」が書き込まれた条件の間で異なる。データ「1」条件と「0」条件との間で異なった電圧が抵抗器と直列接続されているSDR 768に発生される。発生された電圧と基準電圧Vrefとを比較して、アンプ766は、データ「1」または「0」を表現するセンス出力「SAout 1」を供給する。

0096

図20Aは、発明の実施形態による3次元メモリの書き込み動作を示す。書き込み動作は、4つのフェーズ、すなわち、「放電」910と、「書き込みセットアップ」920と、「セル書き込み」930と、「書き込み回復」940とを含む。

0097

図面を参照すると、放電フェーズ910中に、ローカルビット線B/L1〜B/Ljとグローバルビット線GB/L1〜GB/Lpとは、0Vまで放電される。これは、ビット線放電信号入力604に供給されたビット線放電信号「DISCH_BL」と、グローバルビット線放電信号入力622に供給された共通グローバルビット線放電信号「DISCH_GBL」とをVDD+2Vまで上昇させることによって達成される。DISCH_BLおよびDISCH_GBLをVDDまでより大きい電圧まで上昇させることは、ビット線およびグローバルビット線をそれぞれ放電するためにより多くの駆動電流を供給する。別の実施形態では、DISCH_BLおよびDISCH_GBLは、VDDまで上昇させられるだけであり、放電フェーズ910は、より長い放電時間まで延長される。放電フェーズ910中に、ワード線(たとえば、ワード線312−1および312−3)は、VDD+2Vを印加することにより選択解除される。

0098

ワード線は、メモリセルが導通することを妨げるために、おおよそビット線(たとえば、ビット線308−j)電位を上回るあるダイオード閾値まで上昇させられる必要があるが、ワード線をVDD+2Vまで上昇させることは、ビット線が放電されている間にメモリセルが電流を伝導させないことを確実にする。

0099

書き込みセットアップフェーズ920中に、ローカルビット線およびグローバルビット線は、ビット線放電信号「DISCH_BL」および共通グローバルビット線放電信号「DISCH_GBL」を停止状態にすることによって「フロート」することが許容される。フローティングビット線は、ビット線電位が低インピーダンス源(たとえば、ドライバ)によって駆動されるのではなく、ビット線の寄生容量と共に前の電位を顕著に維持できることを意味する。図16に示されたグローバル書き込みデータ線WDL 706−1は、ローカル列選択信号Yjおよび書き込みグローバル列選択信号GYW1を作動状態にすることによって、書き込まれることが意図されているメモリセル304−(2,j)に接続されたビット線308−jに供給される。その上、選択ワード線312−2は、メモリセル304−(2,j)が書き込まれることを許容するために0Vまでバイアスをかけられる。セル書き込みフェーズ930中に、セルは、それぞれ、高速クエンチングによってリセット状態に、または、低速クエンチングによってセット状態に書き込まれる。書き込みドライバは、図16に示された入力データに応じて書き込み電流を供給する。たとえば、「Data_in 1」が「0」であることに応答して、リセット状態を書き込むために、より狭いパルス(たとえば、図3に示されるようなパルス132)が図20Aにおけるグローバル書き込みデータ線WDL 706−1に供給される。同様に、「Data_in 2」が「1」であることに応答して、セット状態を書き込むために、より広いパルス(たとえば、図3に示されるようなパルス134)が図20Aにおけるグローバル書き込みデータ線706−2に供給される。

0100

書き込み回復フェーズ940中に、図4Aおよび4Bにおけるカルコゲナイド化合物248は、結晶化および冷却のための付加時間が与えられる。書き込み回復フェーズ940の後に続いて、選択ワード線312−2およびグローバルビット線放電信号「DISCH_GBL」は、VDD+2Vまで戻る。ローカル列選択信号Yiおよびグローバル列選択信号GYW1は、オフにされる。

0101

図20Bは、発明の実施形態による3次元メモリの読み出し動作を示す。読み出し動作は、4つのフェーズ:「放電」950と、「B/L予備充電」960と、「セルデータ発生」970と、「データセンス」980とを含む。

0102

図面を参照すると、放電フェーズ950中に、ローカルビット線およびグローバルビット線は、書き込み動作と同様に、ビット線放電信号「DISCH_BL」および共通グローバルビット線放電信号「DISCH_GBL」によって放電される。その上、グローバル読み出しデータ線「RDL」712およびセンシングデータ線「SDL」768は、VDD+2Vを印加することにより放電電圧DISCH_Rまで放電される。

0103

ビット線予備充電フェーズ960中に、ローカル列選択器およびグローバル列選択器のトランジスタが、それぞれ、選択された列選択信号Yj 612−jおよびグローバル列選択線GYW1 708−1によってオンにされる。クランピング信号入力773に印加されたクランピング電圧VRCMPは、電圧レベル「Vrcmp」に設定され、この電圧レベルは、クランピングトランジスタ772にグローバル読み出しデータ線RDL 712からセンシングデータ線「SDL」768まで通過させられ得る電圧を制限させるので、その結果、アンプ766は、飽和し、回復時間を制限することが妨げられる。一実施形態では、Vrcmpは、VDD+3ボルトに設定されるので、その結果、クランピングトランジスタ772の閾値未満である電圧VDD+3Vは、グローバル読み出しデータ線「RD」712からセンシングデータ線「SDL」768まで進む。

0104

センシングデータ線「SDL」768は、2ステップ予備充電動作を用いてVDD+2Vまで、すなわち、トランジスタ761および763それぞれに供給された予備充電信号PRE1_bおよびPRE2_bによって、最初にVDD(たとえば、1.8V)まで、その後、VDD+2Vまで予備充電される。セル発生フェーズ970中に、選択ワード線は、0Vまでバイアスをかけられる。センシングデータ線「SDL」768のためのバイアストランジスタ764は、イネーブル状態にされる。この期間中に、選択セル(たとえば、304−(2,j))は、このセル内のプログラムされた状態に応じて、電流を引き出し、センシングデータ線「SDL」768に電位を変化させることになる。

0105

データセンスフェーズ980中に、センスアンプは、センシングデータ線「SDL」768で電圧を感知し、センシングデータ線「SDL」768での電圧が基準電圧Vrefを上回る場合に、SAout 782を高に変える。一実施形態では、アンプ766は、付加制御ピンによって制御されたSAout 782の状態をラッチする。別の実施形態では、アンプ766は、ヒステリシスを含むので、センシングデータ線「SDL」768がセルデータ発生フェーズ970中にVref 770に等しいとき、SAout 782は、切り替わらないことになる。

0106

図21は、本発明の別の実施形態による3次元メモリアーキテクチャを示す。図21に示された3次元メモリアーキテクチャ500は、グローバル列動作回路を除いて、図13Aの3次元メモリアーキテクチャと同じである。図21を参照すると、3次元メモリアーキテクチャ500は、1つずつがグローバル列選択器と、書き込みドライバと、センスアンプとを有しているm個のグローバル列動作回路670−1、670−2、・・・、670−mを含む。m個のグローバル列動作回路670−1、670−2、・・・、670−mの1つずつにおいて、グローバル列選択器は、共通グローバル書き込みデータ線「CWDL」を介して書き込みドライバと通信する。グローバル列選択器は、共通グローバル読み出しデータ線「CRDL」を介してセンスアンプと通信する。書き込みドライバは、PCMセルアレイのメモリセルに書き込まれる入力データ「Data_in」を受信する。センスアンプは、PCMセルアレイのメモリセルから読み出された出力データを「Data_out」として供給する。たとえば、グローバル列動作回路670−1は、グローバル列選択器672−1と、書き込みドライバ674−1と、センスアンプ676−1とを有している。書き込みドライバ674−1は、PCMセルアレイのメモリセルに書き込まれる入力データ「Data_in」を受信する。センスアンプ676−1は、センス出力「SAout」または「Data_out」を供給する。図13Aに示された3次元メモリアーキテクチャ400の他の回路の詳細は、図21の3次元メモリアーキテクチャ500に適用できる。

0107

図22は、グローバル列選択器の実施例を示す。図22に示されたグローバル列選択器は、図21に示された3次元メモリアーキテクチャ500で使用される。

0108

図21および22を参照すると、グローバル列動作回路670−1〜670−mのm個のグローバル列選択器672−1〜672−mは、同じ回路構造を有し、グローバル書き込みデータ線およびグローバル読み出しデータ線を共有する。m個のグローバル列選択器672−1〜672−mは、p本のグローバルビット線「GB/L1」〜「GB/L−p」、450−1〜450−pのそれぞれのグループを介して、ローカル列選択器410−1〜410−mにそれぞれ接続されている。グローバル列選択器672−1〜672−mのうちの1つずつは、データ書き込みのためのフルCMOS伝送ゲート回路とデータ読み出しのためのNMOSトランジスタとのp個のグループを含む。たとえば、グローバル列選択器672−1は、p個のCMOS伝送ゲート回路722−1〜722−pと、p個のNMOSトランジスタ730−1〜730−pと、を有している。同様に、グローバル列選択器672−mは、p個のCMOS伝送ゲート回路722−1〜722−pと、p個のNMOSトランジスタ730〜730−pと、を有している。個々のグローバル列選択器のうちのCMOS伝送ゲート回路722−1〜722−pの1つずつは、図15に示されるように、NMOSトランジスタおよびPMOSトランジスタと、制御入力付きのインバータとを含む。

0109

グローバル列選択器672−1〜672−mの1つずつにおいて、NMOSトランジスタ730−1〜730−pのソースと、CMOSトランジスタゲート回路722−1〜722−pの端子の1つとは、それぞれ、グローバルビット線450−1〜450−pに接続されている。個々のグローバル列選択器のグローバルビット線「GB/L1」450−1〜「GB/Lp」450−pは、それぞれのローカル列選択器に接続されている。m個のグローバル列選択器672−1〜672−mのCMOS伝送ゲート回路722−1の他の端子は、共通グローバル書き込みデータ線「CWDL1」726−1に接続されている。同様に、m個のグローバル列選択器672−1〜672−mのCMOS伝送ゲート回路722−pの他の端子は、共通グローバル書き込みデータ線「CWDLp」726−pに接続されている。m個のグローバル列選択器672−1〜672−mのNMOSトランジスタ730−1のドレインは、共通グローバル読み出しデータ線「CRDL1」732−1に接続されている。同様に、m個のグローバル列選択器672−1〜672−mのNMOSトランジスタ730−pのドレインは、共通グローバル読み出しデータ線「CRDLp」732−pに接続されている。共通グローバル書き込みデータ線「CWDL1」〜「CWDLp」、726−1〜726−pは、m個の書き込みドライバ674−1〜674−mに共通に接続されている。共通グローバル読み出しデータ線「CRDL1」〜「CRDLp」、732−1〜732−pは、m個のセンスアンプ676−1〜676−mに共通に接続されている。

0110

グローバル列選択器672−1と、書き込みドライバ674−1と、センスアンプ676−1とは、グローバル列動作回路670−1の中に含まれている。同様に、グローバル列選択器672−mと、書き込みドライバ674−mと、センスアンプ676−mとは、図21に示されるように、グローバル列動作回路670−mの中に含まれる。図21に示された3次元メモリアーキテクチャ500では、共通グローバル書き込みデータ線「CWDL1」〜「CWDLp」、726−1〜726−pと共通グローバル読み出しデータ線「CRDL1」〜「CRDLp」、732−1〜732−pとは、書き込みドライバおよびセンスアンプのペアによって共有される。書き込みドライバ674−1とセンスアンプ676−1とは、グローバル列選択器672−1以外のグローバル列選択器、たとえば、ローカル列選択器410−mと関連付けられたグローバル列選択器672−mと通信できる。したがって、書き込みドライバ674−1は、図21に示されたセルアレイ層m、402−mに形成されたPCMセルアレイのメモリセルにデータを書き込むことができる。さらに、センスアンプ676−1は、セルアレイ層m、402−mのPCMセルアレイのメモリセルからデータを読み出すことができる。同様に、書き込みドライバ674−mおよびセンスアンプ676−mは、ローカル列選択器410−1と関連付けられたグローバル列選択器672−1と通信することができる。その結果、書き込みドライバ674−mおよびセンスアンプ676−mは、セルアレイ層1、402−1に形成されたPCMセルアレイのメモリセルにアクセスすることができる。

0111

m個のグローバル列選択器672−1〜672−mのCMOS伝送ゲート回路722−1〜722−pの制御入力は、書き込み動作中に書き込みグローバル列選択信号「GYW1」〜「GYWp」を受信する。m個のグローバル列選択器672−1〜672−mのNMOSトランジスタ730−1〜730−pのゲートは、読み出し動作中に読み出しグローバル列選択信号「GYR1」〜「GYRp」を受信する。図22に示されたグローバル列選択器672は、列グローバル書き込みデータ線「CWDL」726−1〜726−pと共通読み出しデータ線「CRDL」732−1〜732−pとがm個のグローバル列選択器672−1〜672−mによって共有されるので、有利である。グローバル列選択器672−1〜672−mは、共通グローバル読み出しデータ線「CRDL」を介して書き込みドライバ674−1〜674−mのうちのいずれか1つと通信し、グローバル列動作回路670−1〜670−mの中および間の共通グローバル読み出しデータ線「CRDL」を介してセンスアンプ676−1〜676−mのうちのいずれか1つと通信する。

0112

図23は、図21に示されたグローバル列動作回路で用いられる書き込みドライバの実施例を示す。図23を参照すると、書き込みドライバ674−1は、それぞれの共通グローバル書き込みデータ線「CWDL1」〜「CWDLp」、726−1〜726−pに接続されているp個のデータ線駆動回路740−1〜740−pを有している。p個のデータ線駆動回路740−1〜740−pは、入力データ「Data_in 1」〜「Data_in p」を受信し、電流をそれぞれの共通グローバル書き込みデータ線「CWDL1」〜「CWDLp」に供給する。書き込みドライバ674−1の動作は、図16に示された書き込みドライバ474の動作と類似している。

0113

図24は、図21に示されたグローバル列動作回路で用いられるセンスアンプの実施例を示す。図24を参照すると、センスアンプ674−1は、それぞれの共通グローバル読み出しデータ線「CRDL1」〜「CRDLp」、732〜732−pに接続されたp個のセンス/比較回路760−1〜760−pを有している。センス/比較回路760−1〜760−pは、共通グローバル読み出しデータ線「CRDL1」〜「RDL−p」、732−1〜732−pを介して読み出しデータを表現する信号を受信し、データアウト「Data_out」としてセンス出力782−1〜782−pからそれぞれSAout 1〜SAout pを供給する。センスアンプ676−1の動作は、図17に示されたセンスアンプ476の動作と類似している。

0114

図25Aは、本発明の別の実施形態による3次元相変化メモリ(PCM)アーキテクチャを示す。図25Aを参照すると、3次元メモリアーキテクチャ900は、m層のセグメント化セルアレイ(サブアレイ1、2、・・・、q)を含む。サブアレイの1つずつは、複数のセルアレイを含む。サブアレイ510−1は、m層のうちのそれぞれの層に形成されたセルアレイ520−1、520−2、・・・、520−mを含む。同様に、サブアレイ510−2は、m層のうちのそれぞれの層に形成されたセルアレイ540−1、540−2、・・・、540−mを含む。サブアレイ510−qは、m層のうちのそれぞれの層に形成されたセルアレイ560−1、560−2、・・・、560−mを含む。3次元メモリアーキテクチャ900では、行デコーダ522−1、522−2、・・・、522−qは、それぞれ、サブアレイ510−1、510−2、・・・、510−qと関連付けられている。同様に、ローカル列選択器524−1、524−2、・・・、524−qは、それぞれ、サブアレイ510−1、510−2、・・・、510−qと関連付けられている。さらに、3次元メモリアーキテクチャ900は、ローカル列選択器524−1〜524−qと通信する複数(m個)のグローバル列動作回路570−1、570−2、・・・、570−mを含む。m個のグローバル列動作回路570−1、570−2、・・・、570−mの1つずつは、グローバル列選択器572と、書き込みドライバ574と、センスアンプ576とを有している。グローバル列動作回路570−1、570−2、・・・、570−mのうちの1つずつのグローバル列選択器572は、グローバルビット線(B/L)550−1〜550−pを介して対応するローカル列選択器524−1、524−2、・・・、524−qと接続されている。3次元メモリアーキテクチャ900の動作を制御するために、図13Aに示された3次元積層メモリ装置アーキテクチャ400のアドレス信号と同じアドレス信号が供給される。

0115

図25Bは、図25Aに示された3次元メモリアーキテクチャのためのメモリアドレス制御信号を示す。3次元メモリアーキテクチャ900では、個々の層のセルアレイは、q個のサブアレイ510−1〜510−qにq分割される。その結果、選択サブアレイの識別表示「Q」(1≦Q≦q)を表現する信号が識別表示(「J」、「P」、「K」、「M」)を表現する信号に加えて使用される。

0116

行デコーダ522−1、522−2、・・・、522−qは、グローバル列選択器572、書き込みドライバ574およびセンスアンプ576に加えて、ローカル列選択器524−1、524−2、・・・・、524−qと同じ半導体層に形成される。グローバルビット線(B/L)550−1〜550−pは、q個のサブアレイ510a〜510−qの上を通る。たとえば、グローバルビット線(B/L)550−1〜550−pは、ワード線およびビット線の導電性層以外の導電性(金属)層の中に実施される。グローバルビット線は、図25Aに示されるように個々のサブアレイと共に使用されるローカル列選択器およびグローバル列選択器を接続する。図13Aに示された3次元積層メモリ装置アーキテクチャ400と同様に、行デコーダ522−1、522−2、・・・、522−qのすべてと、ローカル列選択器524−1、524−2、・・・、524−qと、グローバル列選択器572と、書き込みドライバ574と、センスアンプ576とは、同じ半導体層に形成される。これらの一部分は、異なった層に形成されてもよい。

0117

一実施形態では、行デコーダ522−1〜522−qのすべてが同じ層に隣接して形成される。この行デコーダの配置は、個々の行デコーダが類似した高さをもつので、レイアウト密度を最適化する点で有利である。一実施形態では、ローカル列選択器524−1、524−2、・・・、524−qのすべてが同じ層に横並びで形成される。このローカル列選択器の配置は、個々のローカル列選択器が類似した高さをもつので、レイアウト密度を最適化する点で有利である。

0118

信号に応答して、周辺回路は、3次元PCMアーキテクチャのメモリ装置の動作を制御する。メモリ制御回路(図示せず)は、本発明の実施形態による3次元PCMアーキテクチャにおいて特定のPCMセルを識別または選択するため識別信号を供給する。

0119

前述された実施形態および実施例のメモリセルにおいて、実施されているのは、図5に示されるようなダイオード・ベースPCMセルである。ダイオードは、2次元スイッチング素子である。図6に示されたFETベースPCMセルおよび図7に示されたバイポーラトランジスタ・ベースPCMセルのPMCセルが実施可能である。FETベースPCMセルおよびバイポーラ・ベースPCMセルのような実施は、接地されているバイポーラトランジスタのエミッタおよびベースと、PチャネルFETのドレインおよびゲートと、バイポーラトランジスタのコレクタと、FETのソースとを形成するために、図9Aに示された陽極186および陰極188として縦型P−Nダイオードを置換することが必要である。バイポーラトランジスタおよびFETは、3次元スイッチング素子であるので、バイポーラ・ベースPCMセルおよびFETベースPCMセルを制御する回路構造体は、ダイオード・ベースPCMセルを制御する回路構造体とは異なることがある。

0120

図26Aおよび26Bは、本発明の実施形態によるメモリ装置に適用されるPCMセルアレイの他の実施例を示す。図26Aに示されたメモリセルアレイは、スイッチング素子としてFETを含んでいる複数のPCMセルを含む。図26Bに示されたメモリセルアレイは、スイッチング素子としてバイポーラトランジスタを含んでいる複数のPCMセルを含む。

0121

本発明の実施形態によれば、3次元相変化メモリ装置と、制御された回路を共有する3次元多重積層メモリセルアレイのための相変化メモリ装置アーキテクチャと、3次元多重積層メモリセルアレイを有している相変化メモリ装置のための設計技術とが提供される。実施形態では、特定の回路、装置および素子が実施例として使用される。様々な変形が実施され得る。たとえば、装置および電圧の極性は、変更されることがあり、逆極性を有するバイポーラトランジスタおよびFETが使用されることがある。

0122

前述の実施形態では、装置素子および回路は、簡単にするために図面に示されるように互いに接続されている。本発明の実際のアプリケーションでは、素子、回路などは、互いに直接的に接続されることがある。同様に、素子、回路などは、装置および設備の動作のため必要な他の素子、回路などを介して、互いに間接的に接続されることがある。このように、実際の構成では、回路素子および回路は、互いに直接的もしくは間接的に結合または接続されている。

0123

前述の本発明の実施形態は、単なる実施例であることが意図されている。代替、変更および変形は、添付の請求の範囲だけによって定義された発明の範囲から逸脱することなく、当業者によって特殊な実施形態に行われることがある。

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