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技術 半導体記憶装置

出願人 ウィンボンドエレクトロニクスコーポレーション
発明者 荒川賢一
出願日 2012年6月13日 (8年5ヶ月経過) 出願番号 2012-133521
公開日 2013年12月26日 (6年11ヶ月経過) 公開番号 2013-257927
状態 特許登録済
技術分野 半導体メモリの信頼性技術 記憶装置の信頼性向上技術 リードオンリーメモリ
主要キーワード 冗長スキーム メインメモリ領域 列アドレス情報 行アドレス情報 不揮発性メモリチップ ページ書込 導電性配線 冗長メモリ領域
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図面 (14)

課題

より高速にデータの読出しまたは書込みを行うことができる冗長機能を備えたメモリ装置を提供する。

解決手段

メモリ装置20は、フラッシュメモリ40と、フラッシュメモリ40を制御するコントローラ30を有する。フラッシュメモリは、複数の記憶素子を有するメモリ領域と、複数の記憶素子を有する冗長メモリ領域と、メモリ領域の記憶素子のための冗長情報を記憶する冗長情報記憶部140とを有する。冗長情報記憶部140は、コントローラ30からの要求に応答して冗長情報をコントローラ30に転送する。コントローラ30は、フラッシュメモリに対して冗長情報の転送を要求する要求部と、冗長情報を保持する冗長情報保持部と、保持された冗長情報に基づきフラッシュメモリから読み出されたデータまたはフラッシュメモリに書込むデータを制御する制御部とを有する。

概要

背景

NAND型フラッシュメモリは、複数のNANDストリングを列方向に配置したブロックが複数形成されたメモリアレイを含んで構成される。NANDストリングは、直列に接続された複数のメモリセルとその両端に接続された選択トランジスタとを有し、一方の端部は、選択トランジスタを介してビット線に接続され、他方の端部は、選択トランジスタを介してソース線に接続される。データの読出し書込み(プログラム)は、NANDストリングに接続されたビット線を介して行われる。

フラッシュメモリDRAM等の半導体メモリでは、集積度が年々増加し、不良または欠陥のない記憶素子を製造することは難しい。このため、メモリチップ上には、製造工程中に発生する記憶素子の物理的な欠陥を見かけ救済するための冗長スキームが利用される。例えば、ある冗長スキームでは、物理的な欠陥を有する記憶素子のアドレス冗長メモリ領域の記憶素子のアドレスに変換するアドレス変換回路と、欠陥を有する記憶素子を救済するための冗長メモリ領域とを備えている。欠陥を有する記憶素子と冗長メモリ領域の記憶素子とのアドレス情報は、メモリチップのテスト時または製造出荷時にヒューズROMやレジスタ等に格納される。そして、欠陥を有する記憶素子のアドレスが入力され、当該アドレスが検出されると、欠陥を有する記憶素子へのアクセス禁止され、その代わりに冗長メモリ領域の記憶素子がアクセスされ、外部からはあたかも欠陥を有する記憶素子が存在しないようにみえる(例えば、特許文献1、2)。こうした冗長スキームを利用することで、少ない数の記憶素子の欠陥が発生したとしても、良品として扱うことができるため、歩留まりが向上し、メモリコストを低減することができる。

概要

より高速にデータの読出しまたは書込みを行うことができる冗長機能を備えたメモリ装置を提供する。 メモリ装置20は、フラッシュメモリ40と、フラッシュメモリ40を制御するコントローラ30を有する。フラッシュメモリは、複数の記憶素子を有するメモリ領域と、複数の記憶素子を有する冗長メモリ領域と、メモリ領域の記憶素子のための冗長情報を記憶する冗長情報記憶部140とを有する。冗長情報記憶部140は、コントローラ30からの要求に応答して冗長情報をコントローラ30に転送する。コントローラ30は、フラッシュメモリに対して冗長情報の転送を要求する要求部と、冗長情報を保持する冗長情報保持部と、保持された冗長情報に基づきフラッシュメモリから読み出されたデータまたはフラッシュメモリに書込むデータを制御する制御部とを有する。

目的

本発明は、より高速にデータの読出しまたは書込みを行うことができる冗長機能を備えたメモリ装置を提供する

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

少なくとも1つのメモリと、前記メモリを制御するコントローラと、前記メモリと前記コントローラとを接続する接続手段とを有するメモリ装置であって、前記メモリは、複数の記憶素子を有するメモリ領域と、複数の記憶素子を有する冗長メモリ領域と、前記メモリ領域の記憶素子のための冗長情報を記憶する冗長情報記憶部とを有し、前記コントローラは、前記冗長情報記憶部に記憶された冗長情報に基づき前記メモリから読み出されたデータまたは前記メモリに書込むデータを制御する制御部を有する、メモリ装置。

請求項2

前記制御部は、前記メモリに対して前記冗長情報の転送を要求する要求部と、転送された冗長情報を保持する冗長情報保持部と、保持された冗長情報に基づき前記メモリから読み出されたデータまたは前記メモリに書込むデータのカラム制御を行うカラム制御部とを有する、請求項1に記載のメモリ装置。

請求項3

前記冗長情報は、前記メモリ領域に含まれる物理的な欠陥を有する記憶素子のカラムアドレス情報を含む、請求項1または2に記載のメモリ装置。

請求項4

前記メモリは、前記メモリ領域および前記冗長メモリ領域から読み出されたデータを連続的に出力する出力部を含み、前記コントローラの制御部は、前記冗長情報に基づき前記メモリ領域に含まれる欠陥のある記憶素子から読み出されたデータを前記冗長メモリ領域の記憶素子から読み出されたデータに置換する、請求項1ないし3いずれか1つに記載のメモリ装置。

請求項5

前記出力部は、前記メモリ領域および前記冗長メモリ領域の各ビット線を介して読出されたデータを保持するデータ保持部を有し、前記出力部は、前記データ保持部に保持されたデータを連続的に直列に出力する、請求項4に記載のメモリ装置。

請求項6

前記メモリは、前記メモリ領域および前記冗長メモリ領域に書込むデータを受け取る入力部を含み、前記コントローラの制御部は、前記冗長情報に基づき前記メモリ領域に含まれる欠陥のある記憶素子に書込むデータを前記冗長メモリ領域の記憶素子に書込むデータに置換する、請求項1ないし3いずれか1つに記載のメモリ装置。

請求項7

記入力部は、前記メモリ領域および前記冗長メモリ領域の各ビット線を介して書込みするデータを保持するデータ保持部を有し、前記入力部は、前記コントローラからの書込みデータを連続的に直列に入力し、入力した書込みデータを前記データ保持部に転送する、請求項6に記載のメモリ装置。

請求項8

前記要求部は、コントローラに電源投入されたとき、前記メモリに対して前記冗長情報の転送を要求するコマンドを発する、請求項2に記載のメモリ装置。

請求項9

前記冗長情報保持部は、不揮発性メモリである、請求項2に記載のメモリ装置。

請求項10

前記メモリは、シリコン基板上に複数のNANDストリングが形成されたフラッシュメモリチップであり、前記コントローラは、フラッシュメモリチップとは別のシリコン基板上に形成されたコントローラチップであり、前記フラッシュメモリチップおよびコントローラチップは、モジュール化される、請求項1ないし9いずれか1つに記載の半導体装置

請求項11

前記フラッシュメモリチップおよび前記コントローラチップは、1つのパッケージ内に収容される、請求項1ないし10いずれか1つに記載の半導体装置。

請求項12

フラッシュメモリのメモリ領域に含まれる欠陥を有する記憶素子の冗長方法であって、コントローラに電源が投入されたとき、フラッシュメモリに記憶されている前記欠陥を有する記憶素子に関する冗長情報をコントローラに送信し、フラッシュメモリメモリに対してデータの読出しまたはデータの書込みを行うとき、コントローラは、前記冗長情報に基づき読み出されたデータまたは書き込むデータを制御する、冗長方法。

請求項13

前記コントローラは、前記冗長情報に基づき欠陥を有する記憶素子のデータを冗長用の記憶素子のデータに置換する、請求項12に記載の冗長方法。

請求項14

フラッシュメモリにおいてページ読出しされたページデータは、メモリ領域の記憶素子のデータと冗長メモリ領域の記憶素子のデータを含み、前記ページデータはデータレジスタから連続的に読み出され、前記コントローラに提供される、請求項12または13に記載の冗長方法。

請求項15

フラッシュメモリへの書込に動作において、コントローラは、前記冗長情報に基づきページデータを生成し、生成されたページデータをフラッシュメモリに送信し、フラッシュメモリは、ページデータをデータレジスタに連続的に入力し、入力したページデータを各ビット線を介してメモリ領域の記憶素子および冗長メモリ領域の記憶素子に供給する、請求項12または13に記載の冗長方法。

技術分野

0001

本発明は、半導体記憶装置に関し、特に、NAND型フラッシュメモリ冗長に関する。

背景技術

0002

NAND型フラッシュメモリは、複数のNANDストリングを列方向に配置したブロックが複数形成されたメモリアレイを含んで構成される。NANDストリングは、直列に接続された複数のメモリセルとその両端に接続された選択トランジスタとを有し、一方の端部は、選択トランジスタを介してビット線に接続され、他方の端部は、選択トランジスタを介してソース線に接続される。データの読出し書込み(プログラム)は、NANDストリングに接続されたビット線を介して行われる。

0003

フラッシュメモリDRAM等の半導体メモリでは、集積度が年々増加し、不良または欠陥のない記憶素子を製造することは難しい。このため、メモリチップ上には、製造工程中に発生する記憶素子の物理的な欠陥を見かけ救済するための冗長スキームが利用される。例えば、ある冗長スキームでは、物理的な欠陥を有する記憶素子のアドレス冗長メモリ領域の記憶素子のアドレスに変換するアドレス変換回路と、欠陥を有する記憶素子を救済するための冗長メモリ領域とを備えている。欠陥を有する記憶素子と冗長メモリ領域の記憶素子とのアドレス情報は、メモリチップのテスト時または製造出荷時にヒューズROMやレジスタ等に格納される。そして、欠陥を有する記憶素子のアドレスが入力され、当該アドレスが検出されると、欠陥を有する記憶素子へのアクセス禁止され、その代わりに冗長メモリ領域の記憶素子がアクセスされ、外部からはあたかも欠陥を有する記憶素子が存在しないようにみえる(例えば、特許文献1、2)。こうした冗長スキームを利用することで、少ない数の記憶素子の欠陥が発生したとしても、良品として扱うことができるため、歩留まりが向上し、メモリコストを低減することができる。

先行技術

0004

特開2000−311496号公報
特開2002−288993号公報

発明が解決しようとする課題

0005

上記したように、フラッシュメモリ等の半導体メモリ上には、欠陥を有する記憶素子を救済するための冗長機能が搭載されている。図10は、フラッシュメモリのページ読出しの動作において欠陥ビットFBが冗長ビットRBに置換される動作例を示している。フラッシュメモリ400のページバッファ410には、メモリアレイから読み出された1ページ分のデータが保持されている。この1ページには、メインメモリ領域MMとその冗長メモリ領域MRから読み出されたデータが含まれる。カラム制御回路420は、ページバッファ410か並列転送されたデータを保持するデータレジスタを含み、例えばカウンタアドレス値インクリメントさせながら、データレジスタに保持されたデータを順次直列に連続的に読出し、読み出されたデータは、I/Oバッファ430へ転送される。仮に、メインメモリ領域MMのカラムアドレスAddFに欠陥ビットFBがあった場合には、カラム制御回路は、カウンタのアドレス値が欠陥ビット(すなわちカラムアドレスAddF)に一致すると、アドレスポインタによって冗長メモリ領域MRの冗長ビットRBにアドレス値を変更し、欠陥ビットFBを冗長ビットRBに置換する。

0006

欠陥ビットFBは、製品出荷時に存在している、電気的なショートオープン等を含む物理的な欠陥であり、欠陥ビットのカラムアドレスやこれが置換される冗長ビットのカラムアドレスなどの冗長情報は、ヒューズROMやその他の不揮発性媒体によって格納されている。そして、上記したように、ページ読出しにおいて、欠陥ビットFBのアドレスに一致すると、欠陥ビットFBへのアクセスが禁止され、冗長ビットのアドレスにポインタ移動制御を行っている。また、データの書込みのときにも同様に、欠陥ビットFBへのアクセスは、冗長ビットRBへのアクセスに切り換えられる。

0007

しかしながら、欠陥ビットFBから冗長ビットへの置換のために行われるアドレスポインタによる移動制御は、一定の時間を要するため、高速なデータの読出しまたは書込みを行ううえで好ましいものではない。また、フラッシュメモリ等の不揮発性メモリチップは、基本コアメモリセルアレイ)の仕様をもとに開発され、それを取り巻く周辺回路デコーダ制御回路)の占有面積が増大しており、メモリチップ上で行われる冗長機能も周辺回路の占有面積を増大させる一因となっている。このことは、メモリチップの小型化の障害になり得る。

0008

本発明は、より高速にデータの読出しまたは書込みを行うことができる冗長機能を備えたメモリ装置を提供することを目的とする。
さらに本発明は、メモリチップの周辺回路の占有面積の縮減を図りメモリセルアレイの記憶容量の増大を図ることができるメモリ装置を提供することを目的とする。

課題を解決するための手段

0009

本発明に係るメモリ装置は、少なくとも1つのメモリと、前記メモリを制御するコントローラと、前記メモリと前記コントローラとを接続する接続手段とを有するものであって、前記メモリは、複数の記憶素子を有するメモリ領域と、複数の記憶素子を有する冗長メモリ領域と、前記メモリ領域の記憶素子のための冗長情報を記憶する冗長情報記憶部とを有し、前記コントローラは、前記冗長情報記憶部に記憶された冗長情報に基づき前記メモリから読み出されたデータまたは前記メモリに書込むデータを制御する制御部を有する。

0010

好ましくは前記制御部は、前記メモリに対して前記冗長情報の転送を要求する要求部と、転送された冗長情報を保持する冗長情報保持部と、保持された冗長情報に基づき前記メモリから読み出されたデータまたは前記メモリに書込むデータのカラム制御を行うカラム制御部とを有する。好ましくは前記冗長情報は、前記メモリ領域に含まれる物理的な欠陥を有する記憶素子のカラムアドレス情報を含む。好ましくは前記メモリは、前記メモリ領域および前記冗長メモリ領域から読み出されたデータを連続的に出力する出力部を含み、前記コントローラの制御部は、前記冗長情報に基づき前記メモリ領域に含まれる欠陥のある記憶素子から読み出されたデータを前記冗長メモリ領域の記憶素子から読み出されたデータに置換する。好ましくは前記出力部は、前記メモリ領域および前記冗長メモリ領域の各ビット線を介して読出されたデータを保持するデータ保持部を有し、前記出力部は、前記データ保持部に保持されたデータを連続的に直列に出力する。好ましくは前記メモリは、前記メモリ領域および前記冗長メモリ領域に書込むデータを受け取る入力部を含み、前記コントローラの制御部は、前記冗長情報に基づき前記メモリ領域に含まれる欠陥のある記憶素子に書込むデータを前記冗長メモリ領域の記憶素子に書込むデータに置換する。好ましくは前記入力部は、前記メモリ領域および前記冗長メモリ領域の各ビット線を介して書込みするデータを保持するデータ保持部を有し、前記入力部は、前記コントローラからの書込みデータを連続的に直列に入力し、入力した書込みデータを前記データ保持部に転送する。

0011

好ましくは前記要求部は、コントローラに電源投入されたとき、前記メモリに対して前記冗長情報の転送を要求するコマンドを発する。好ましくは前記冗長情報保持部は、不揮発性メモリである。好ましくは前記メモリは、シリコン基板上に複数のNANDストリングが形成されたフラッシュメモリチップであり、前記コントローラは、フラッシュメモリチップとは別のシリコン基板上に形成されたコントローラチップであり、前記フラッシュメモリチップおよびコントローラチップは、モジュール化される。好ましくは前記フラッシュメモリチップおよび前記コントローラチップは、1つのパッケージ内に収容される。

0012

さらに本発明のフラッシュメモリのメモリ領域に含まれる欠陥を有する記憶素子の冗長方法は、コントローラに電源が投入されたとき、フラッシュメモリに記憶されている前記欠陥を有する記憶素子に関する冗長情報をコントローラに送信し、フラッシュメモリメモリに対してデータの読出しまたはデータの書込みを行うとき、コントローラは、前記冗長情報に基づき読み出されたデータまたは書き込むデータを制御する。

0013

好ましくは前記コントローラは、前記冗長情報に基づき欠陥を有する記憶素子のデータを冗長用の記憶素子のデータに置換する。好ましくはフラッシュメモリにおいてページ読出しされたページデータは、メモリ領域の記憶素子のデータと冗長メモリ領域の記憶素子のデータを含み、前記ページデータはデータレジスタから連続的に読み出され、前記コントローラに提供される。好ましくはフラッシュメモリへの書込に動作において、コントローラは、前記冗長情報に基づきページデータを生成し、生成されたページデータをフラッシュメモリに送信し、フラッシュメモリは、ページデータをデータレジスタに連続的に入力し、入力したページデータを各ビット線を介してメモリ領域の記憶素子および冗長メモリ領域の記憶素子に供給する。

発明の効果

0014

本発明によれば、メモリに記憶された冗長情報をコントローラに転送し、コントローラにおいて冗長情報に基づきデータの制御を行うようにしたので、メモリからのデータの読出しまたはメモリへのデータの書込みを従来と比べてより高速に行うことができる。また、欠陥のある記憶素子等の救済である冗長機能のカラム制御をコントローラ側に持たせることで、メモリの周辺回路の構成を簡易にし、周辺回路の占有面積を縮小することができる。これにより、高集積度のメモリチップの小型化を図ることができる。

図面の簡単な説明

0015

本発明の実施例に係るメモリ装置の構成例を示す図である。
図1に示すメモリ装置の物理的なレイアウト例を示す図である。
本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。
メモリブロックとページバッファとの関係を説明する図である。
NANDストリングユニットの構成を示す図である。
冗長情報記憶部の冗長情報の格納例を示す図である。
コントローラの構成を示すブロック図である。
コントローラの冗長制御プログラム機能ブロック図である。
本実施例のメモリ装置における冗長データ取得動作を説明するフローである。
本実施例のメモリ装置におけるページ読み出し動作を説明するフローである。
本実施例のページ読み出し動作を説明する図である。
本実施例のページ書込み動作を説明する図である。
従来のフラッシュメモリの冗長機能を説明する図である。

0016

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明は、種々のタイプの記憶構造を有する不揮発性メモリに適用することができるが、ここでは、好ましい形態として、NAND型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイススケールとは異なることに留意すべきである。

0017

図1は、本実施例のメモリ装置の構成例を示している。メモリ装置20は、ホスト装置10と接続され、典型的にホスト装置10からの要求に応答した動作を行う。メモリ装置20は、コントローラ30と、フラッシュメモリ40とを含み、コントローラ30は、ホスト装置10からの命令に応答してフラッシュメモリ40の動作を制御する。例えば、コントローラ30は、ホスト装置10から書込み命令および書込みデータを受け取ると、それに応答してフラッシュメモリ40に書込みコマンド、アドレスデータおよび書込みデータを伝送する。フラッシュメモリ40は、これらの情報に従いデータの書込みを行う。また、コントローラ30は、ホスト装置10から読み出し命令を受け取ると、それに応答してフラッシュメモリ40に読み出しコマンドおよびアドレスデータを伝送する。フラッシュメモリ40は、これらの情報に従いデータを読み出し、読み出されたデータはコントローラ30へ伝送され、コントローラ30は、読み出したデータをホスト装置10へ伝送する。このように、コントローラ30は、ホスト装置10とフラッシュメモリ40との間のインターフェース的な役割を果たす。

0018

メモリ装置20は、図1(A)に示すように、単一のフラッシュメモリ40を有するものでもよいし、図1(B)に示すように、複数のフラッシュメモリ40−1、40−2…40−Kを有するものでもよい。図1(B)に示す構成の場合、好ましくは各フラッシュメモリは同一であり、コントローラ30は、いずれか任意の1つのフラッシュメモリを選択し、選択された1つのフラッシュメモリに対してデータの読み書きを実施することが可能であり、また、複数のフラッシュメモリを選択し、選択された複数のフラッシュメモリに対して並列にまたは同時にデータの読み書きを実施することが可能である。また、フラッシュメモリ40は、その記憶素子が1ビット2値データ)を記憶するSLCタイプのNANDでもよいし、多ビットを記憶するMLCタイプのNANDであってもよい。

0019

メモリ装置20の物理的なレイアウト例を図2に示す。図2(A)に示すように、プリント回路基板またはフレキシブル回路基板50上に、コントローラ30を構成するベアチップ30A、フラッシュメモリ40を構成するベアチップ40Aがマウントされ、チップ30Aとチップ40Aとは、基板50上の導電性配線により電気的に結合される。また、図2(B)に示すように、複数のフラッシュメモリ40−1、40−2、…40−Kをそれぞれ構成するベアチップ40Aが積層されるものでもよい。このような構成は一例であって、メモリ装置20の物理的な構成は、各チップがいかなる形態でモジュール化されるものであってもよい。さらに、同一回路基板上に、ホスト装置10を構成するチップが実装されるものであってもよい。

0020

次に、フラッシュメモリの典型的な内部構成を図3に示す。但し、ここに示すフラッシュメモリは例示であって、本発明は、必ずしもこのような構成に限定されるものではない。また、以下の説明では、便宜上、物理的な欠陥を有するメモリセル(記憶素子)を「欠陥セル」、欠陥セルの列(カラム)アドレスを「欠陥アドレス」、冗長メモリ領域のメモリセル(記憶素子)を「冗長セル」、冗長セルの列(カラム)アドレスを「冗長アドレス」と称する。

0021

本実施例のフラッシュメモリ40は、複数のメモリセルが行列状に配列されたメモリアレイ100と、外部入出力端子I/Oに接続され入出力データを保持する入出力バッファ110と、入出力バッファ110からのアドレスデータを受け取るアドレスレジスタ120と、入出力バッファ110からのコマンドデータや外部制御信号受け取り、各部を制御する制御部130と、メモリアレイ100に含まれるメモリセルに関する冗長情報を記憶する冗長情報記憶部140と、アドレスレジスタ120から行アドレス情報Axを受け取り、行アドレス情報Axをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路150と、ワード線選択回路150によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ/センス回路160と、入出力バッファ110を介して入出力されるデータを保持し、かつページバッファ/センス回路160に接続されたデータレジスタ170と、アドレスレジスタ120から列アドレス情報Ayを受け取り、列アドレス情報Ayをデコードし、当該デコード結果に基づきデータレジスタ170内のデータを選択する列選択回路180と、データの読出し、プログラムおよび消去等のために必要な種々の電圧書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど)を生成する内部電圧発生回路190とを含んで構成される。

0022

メモリアレイ100は、列方向に配置されたm個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。図4は、1つのメモリブロック内のセルアレイの構成を説明する図である。フラッシュメモリにおいて、メモリブロックは、データを消去する単位であり、当該メモリブロック内には複数のページが含まれる。1つのページは、データの読出しまたは書込みをする単位であり、1つのページは、後述するNANDストリングの同一行に配列された複数のメモリセルによって構成される。また、1つのメモリブロックは、その機能的な役割から、通常のデータの読み書きを行うためのメモリ領域MMと、冗長メモリ領域MRとに分けられる。ここでは、1つのページは、メモリ領域MMと冗長メモリ領域MRのメモリセルから読み出されたデータまたは書込むデータから構成されるものとする。但し、ページ単位の読み出しまたは書込みは、必ずしも1ページに限らず複数のページを同様に読み出したり、書込むものであってもよい。

0023

ページバッファ/センス回路160は、各々のブロック毎の各ビット線に接続され、選択されたブロックの選択されたページから読み出されたデータがセンス回路によって感知され、ページバッファ160に保持される。ページバッファ160は、図示しないトランスファーゲートを介してデータレジスタ170に接続され、ページバッファ160に保持されたデータは、トランスファーゲートを介してデータレジスタ170に転送される。ページバッファ160からデータレジスタ170へのデータ転送が終了すると、ページバッファ160には、次に読み出されたページデータが保持され、その間、データレジスタ170に保持されたデータは、順次シーケンシャルに入出力バッファ110へ出力される。

0024

書込み(プログラム)動作では、入出力バッファ110から出力されたデータが順次シーケンシャルにデータレジスタ170に入力され、そこに保持される。ページバッファ160に保持された書込みデータが選択されたページに書込まれると、データレジスタ170に保持されたデータがトランスファーゲートを介してページバッファに転送される。好ましい態様では、データレジスタ170への直列のデータの入出力は、シリアルクロック信号SLKに同期して行われる。

0025

図5は、1つのメモリブロック内に形成されるNANDストリングの構成を示している。1つのメモリブロックは、複数のメモリセル(記憶素子)を直列に接続したNANDストリング(以下、セルユニットNUという)を複数含み、各セルユニットNUは、行方向に配置される。行方向に配置された複数のセルユニットNUは、基板上の1つのウエル、例えばP型ウエル内に形成され、1つのメモリブロックを構成する。図に示す例では、1つのメモリブロックは、nビット(個)のセルユニットNUを含み、そのうち、所定のビットが通常のデータの読み書きに利用されるメモリ領域MMに利用され、残りのビットが冗長メモリ領域MRに割り当てられる。

0026

1つのセルユニットNUは、直列に接続されたN個のメモリセルMCi(i=0、1、・・・、N−1)と、その両端に直列に接続されたソース選択トランジスタSEL-S、ドレイン選択トランジスタSEL-Dとを含んで構成される。ここでは、セルユニットNUは、32個のメモリセルを含む例を示している。

0027

各メモリセルMCiのゲートは、対応するワード線WL0〜WL31に接続される。ソース選択トランジスタSEL-S、ドレイン選択トランジスタSEL-DLも同様にソース選択線SGS、ドレイン選択線SGDにそれぞれ共通に接続される。ソース選択トランジスタSEL-Sは、そのドレインがメモリセルMC0のソースに接続され、そのソースは、共通ソース線SLに接続され、ゲートはソース選択線SGSに接続される。ドレイン選択トランジスタSEL-Dのソースは、メモリセルMC31のドレインに接続され、そのドレインは、対応するグローバルビット線GBLに接続され、ゲートはドレイン選択線DGDに接続される。ワード線WL0〜WL31、ソース選択線SGS、ドレイン選択線DSGは、ブロック選択線BSELを共通ゲートに入力するブロック選択トランジスタを介してワード線選択回路150に接続される。ワード線選択回路150は、ブロックを選択するときブロック選択線BSELによりブロック選択トランジスタを導通する。また、ワード線選択回路150は、行アドレスAxに基づきブロック選択線BSELを介してブロックを選択し、選択されたブロックのソース選択線SGS、ドレイン選択線SGDを動作状態に応じて所定の電圧で駆動する。

0028

ブロック内に形成されるメモリセルMCi、ソース選択トランジスタSEL-S、ドレイン選択トランジスタSEL-Dは、P型のウエル内に形成されるN型MOSトランジスタである。メモリセルは、N型の拡散領域であるソース/ドレインと、ソース/ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷蓄積するフローティングゲート電荷蓄積層)と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含む。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ「1」が書き込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「0」が書き込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

0029

好ましい態様では、セルユニットNUに接続されたグローバルビット線GBL0、GBL1、・・・、GBLn-1は、ビット線選択回路を介してページバッファ/センス回路160に接続される。ビット線選択回路は、読出し時やプログラム時に、偶数ビット線または奇数ビット線を選択し、選択された偶数ビット線または奇数ビット線をページバッファ/センス回路160に接続する。1つのセンス回路160は、一対の偶数ビット線および奇数ビット線で共有され、偶数ビット線および奇数ビット線がそれぞれ1ページを構成するならば、ページバッファ/センス回路160は、1ページ分のセンス回路を含む。センス回路160は、読出し時に、偶数ビット線または奇数ビット線の電位を感知し、プログラム時に、偶数ビット線または奇数ビット線に書込むデータを保持する。列選択回路180は、Yアドレス情報Ayに基づきビット線を選択し、選択されたビット線へのデータの書込み、あるいは選択されたビット線からデータを読出す

0030

メモリセルアレイには、製造工程中に物理的な欠陥(ショート、オープンなど)を有する欠陥セルが形成され得る。こうした欠陥セルは、冗長メモリ領域MRの冗長セルによって救済される。欠陥セルは、出荷前に行われるテスト等によって検出され、欠陥セルとそれを救済する冗長セルに関する冗長情報が冗長情報記憶部140に格納される。冗長情報記憶部140は、例えば、ヒューズROMやその他の不揮発性メモリから構成される。冗長情報記憶部140は、例えば、欠陥セルの欠陥アドレスとこれを救済する冗長セルの冗長アドレスを記憶する。欠陥アドレスおよび冗長アドレスは、欠陥セルおよび冗長セルが含まれるメモリブロックのアドレス、それらのカラムアドレスを含む。必要であれば、それらの行アドレスを含むこともできる。さらに冗長情報記憶部140は、メモリセルに関連つけされた誤り訂正情報などを一緒に格納することもできる。図5Aは、冗長情報記憶部140の冗長情報の一例を示している。

0031

図6は、コントローラ30の構成例を示す図である。コントローラ30は、図1に示すホスト装置10との間でデータの送受を可能にするホストインターフェース(I/F)200と、フラッシュメモリ40との間でデータの送受を可能にするメモリインターフェース(I/F)210と、中央処理装置(CPU)220と、プログラム等を格納したROM230と、フラッシュメモリから読み出されたデータやホスト装置から受け取った書込みデータ等を記憶するRAM240とを含んで構成される。CPU220は、ROM230に格納されたプログラムを実行することで各部を制御する。

0032

ここで留意すべきは、コントローラ30がフラッシュメモリ40の冗長機能の一部を備えていることである。このため、ROM230には、図7に示すように冗長制御プログラム300が格納されている。冗長制御プログラム300は、フラッシュメモリ40に対して冗長情報の送信を要求する冗長情報要求部310と、受け取った冗長情報を保持する冗長情報保持部320と、冗長情報に基づきフラッシュメモリから読み出したデータまたはフラッシュメモリに書込むデータを制御するカラム制御部330とを含んでいる。冗長情報要求部310は、任意のタイミングで冗長情報の要求を行うことができるが、好ましい例では、当該要求は、コントローラ30の電源投入時に行われる。

0033

図8は、冗長情報要求部310の動作を説明するフローである。冗長情報要求部310は、コントローラ30に電源が投入されると(S100)、冗長情報保持部320に冗長情報が含まれているか否かをチェックする(S102)。冗長情報がすでに保持されている場合には、ルーチンは終了する。冗長情報が未保持である場合には、冗長情報要求部310は、メモリI/F210を介してフラッシュメモリ40に対して冗長情報の送信を要求するコマンドを発行する(S104)。フラッシュメモリ40の制御部130は、このコマンドを解読し、冗長情報記憶部140が格納している冗長情報をコントローラ30へ送信する。冗長情報要求部310は、フラッシュメモリ40から冗長情報を受け取ると(S106)、冗長情報保持部320に冗長情報を記憶させる(S108)。なお、冗長情報保持部320が不揮発性メモリである場合には、フラッシュメモリから冗長情報を取得するシーケンスは、電源投入時の1回のみであり、この場合には、電源が投入される都度、図8のフローの実施は不要である。

0034

次に、本実施例のメモリ装置において、ページ読み出しが行われるときの動作について説明する。図9のフローに示すように、コントローラ30は、ホスト装置10からの要求に応答して、ページ読み出しのコマンドおよびアドレス情報をフラッシュメモリ40に送信する(S200)。フラッシュメモリ40は、アドレス情報に基づきメモリブロックおよびページ(行)を選択し、選択されたページのデータがページバッファ160に読み出される。上記したように、1つのページには、メモリ領域MMと冗長メモリ領域MRのメモリセルから読み出されたデータが含まれる。データレジスタ170は、ページバッファ160から転送されたページデータを受け取り、当該ページデータを連続的に出力する(S202)。

0035

コントローラ30は、メモリI/F210を介してページデータを入力し、これをデータレジスタに保持する(S204)。次に、カラム制御部330は、データレジスタに保持されたページデータのアドレスと冗長情報に含まれる欠陥アドレスとを比較し、一致するか否かを判定する(S206)。もし、一致する場合には、欠陥アドレスの欠陥セルのデータを、同じページデータ内の冗長アドレスの冗長セルのデータに置換する(S208)。次に、コントローラ30は、保持されたページデータのうち、冗長メモリ領域に対応するデータを除外し、ホスト装置20へ送信すべきページデータをセットする(S210)。

0036

図9Aは、上記のページ読出しの動作状態を示している。フラッシュメモリ40は、コントローラ30からのコマンドに従い、選択されたブロックの選択されたページの読出しを行い、このページデータがページバッファ/センス回路160を介してデータレジスタ170に転送される。データレジスタ170には、メモリ領域MMのページデータと冗長メモリ領域MRのページデータが保持される。ここで、メモリ領域MMに欠陥セルが含まれている場合、その欠陥ビットFBのデータがデータレジスタ170に保持される。また、欠陥セルを救済するための冗長セルに対応する冗長ビットRBもまたデータレジスタ170に保持される。次に、列(カラム)選択回路180は、データレジスタ170に保持されているページデータ順次シーケンシャルに入出力バッファ110へ出力させる。図に示す番号は、データレジスタ170から読み出される順番を示しており、ここでは、冗長メモリ領域MRのデータから順に連続的に読み出され、次にメモリ領域MMのデータが順に連続的に読み出される。

0037

フラッシュメモリ40において読み出されたページデータは、コントローラ30の入出力バッファを介して順にデータレジスタ340に入力される。その結果、データレジスタ340には、フラッシュメモリのデータレジスタ170と同じアドレスの順序でページデータが保持される。つまり、データレジスタ170のときと同じアドレス位置に欠陥ビットFBと冗長ビットRBが保持される。

0038

次に、カラム制御部330は、冗長情報保持部320に保持された欠陥アドレスとデータレジスタ340の欠陥ビットFBの列アドレスを比較し、両者が一致した場合には、データ変換部334は、欠陥ビットFBのデータを、冗長ビットRBのデータに置換する。こうして、ページバッファ336内にページデータがセットされ、ページバッファ336のページデータがホスト装置20へ送信される。この場合、送信されるページデータからは、冗長メモリ領域MRのデータが除かれる。

0039

なお、カラム制御部330は、ページ読出しのコマンドを発行する時点で、冗長情報を参照することで、選択されるメモリブロックに欠陥セルが含まれているか否かを判別することも可能である。仮に、選択されたブロック内に欠陥セルが含まれないことが判った場合には、その結果をカラム制御部330へ通知することで、カラム制御部330は、図9に示すような冗長動作を省略することができる。

0040

次に、本実施例のメモリ装置のページ書込み動作を図9Bを参照して説明する。コントローラ30には、ホスト装置20から書込みの要求とともに書込みデータが送信される。書込みデータは、入出力バッファを介してページバッファ336に保持される。このとき、ページバッファ336には、冗長メモリ領域に書込むデータは保持されていない。次に、カラム制御部330は、冗長情報を参照して(図5A)、ページ書込みをするメモリブロックに欠陥セルが含まれているか否かを判定する。欠陥セルが含まれている場合には、そのまま書込むことはできないので、カラム制御部330のアドレス比較部332は、ページバッファ336内の欠陥セルの欠陥アドレスに一致するデータFBWを検索し、データ変換部334は、当該データFRBを冗長メモリ領域のデータRBWとして上書きまたはコピーする。データ変換部334は、最終的に、データレジスタ336内に冗長メモリ領域RBのビット数に一致する冗長ビットを付加し、1ページ分の書込みデータを生成する。コントローラ30は、書込みコマンド、アドレスとともにデータレジスタ336に保持された書込みデータをフラッシュメモリ40へ送信する。

0041

書込みデータは、入出力バッファ110を介して、順次シーケンシャルにデータレジスタ170に入力され、そこに1ページ分の書込みデータが保持される。次いで、データレジスタ170に保持されたデータは、そのままページバッファ160に転送される。データFBWは、欠陥セルをもつセルユニットに書込まれるが、その冗長データFRBは、冗長メモリ領域MRのセルユニットに書込まれる。

0042

このように本実施例によれば、入出力バッファへデータを転送する際に、従来のようにアドレスポインタを移動させることなく、シーケンシャルにデータを読出し、コントローラ側において、欠陥セルと冗長セルのデータ変換を行うようにしたので、フラッシュメモリ40からのデータの入出力動作の高速化を図ることができる。また、コントローラ側の製造プロセスは、メモリチップ内の周辺領域よりも微細であるため、カラム制御をコントローラ側に移すことで処理速度の向上を図ることができる。さらにカラム制御をコントローラ側に移すことで、フラッシュメモリのカラム制御回路を簡易な構成にすることができ、周辺回路の省スペース化を図ることができる。

0043

上記実施例では、ページ読出しおよびページ書込みの例を示したが、これ以外の読出しまたは書込みにおいても適用することができる。例えば、コントローラから指定する列アドレスに従い一定範囲のデータの読出し、または書込みを行う場合にも、本発明の冗長スキームを適用することができる。また、上記実施例において、コントローラ30におけるカラム制御部330は、主としてソフトウエアによるデータ処理を例示しているが、ハードウエアによる処理を包含するものであってもよい。さらに上記実施例では、図3のようにメモリブロックを一列に配置したものを例示したが、これに限らず、メモリブロックは、例えばワード線選択回路150の両側に配置され、1つのワード線によって2ページを選択できるような構成であってもよい。さらに、ページバッファおよびデータレジスタの構成は、アレイの構成やデータの入出力のパイプライン処理等により適宜追加、変更され得るものである。さらに上記実施例では、フラッシュメモリを例示したが、本発明の冗長スキームは、これ以外の不揮発性メモリ、揮発性メモリにも適用することができる。

実施例

0044

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

0045

10:ホスト装置20:メモリ装置
30:コントローラ40:フラッシュメモリ
100:メモリアレイ110:入出力バッファ
120:アドレスレジスタ130:制御部
140:冗長情報記憶部 150:ワード線選択回路
160:ページバッファ/センス回路170:データレジスタ
180:列選択回路300:冗長制御プログラム
310:冗長情報要求部 320:冗長情報保持部
330:カラム制御部 332:アドレス比較部
334:データ変換部 336:ページバッファ
MM:メモリ領域MR:冗長メモリ領域

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