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技術 半導体集積回路及びその設計方法

出願人 ルネサスエレクトロニクス株式会社
発明者 和田弘樹前田洋一
出願日 2012年6月6日 (8年5ヶ月経過) 出願番号 2012-128982
公開日 2013年12月19日 (6年11ヶ月経過) 公開番号 2013-253840
状態 特許登録済
技術分野 半導体集積回路 電子回路の試験
主要キーワード 行端子 外部リセット端子 組込み形 論理不定 パワーオンリセット処理 クロックパルス発生器 固定シーケンス 外部端子群
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2013年12月19日)のものです。
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図面 (9)

課題

半導体集積回路におけるJTAGインタフェースによって制御可能なBIST回路を使って、上記半導体集積回路がユーザシステムに搭載された状態でのBISTを容易に実現する。

解決手段

パワーオンセルフテスト回路(103)とパターン発生回路(104)とを設ける。パワーオンセルフテスト回路は、選択回路(21,22)と比較回路(23)とを含む。選択回路は、自己診断実行信号アサートされた状態では、テストアクセスポートに対応する外部端子群(111)に代えてパターン発生回路の出力を選択することにより、パターン発生回路で生成されたテストパターンビルトインセルフテスト回路に供給する。比較回路は、テスト対象回路テスト結果を期待値と比較する。このように自己診断実行信号がアサートされることによって、半導体集積回路がユーザシステムに搭載された状態でのBISTが実行される。

概要

背景

半導体集積回路検査方式の一つであるバウンダリスキャンテスト標準方式として、IEEE1149.1(以下JTAG)を挙げることができる。JTAGに対応した半導体集積回路は、本来の機能を果たす回路のほかに、JTAGに対応した回路、及びJTAGインタフェーステストアクセスポート(「TAP」という)に対応する信号(TCK、TRST、TMS、TDI、TDO)の端子を有する。

半導体集積回路のテスト容易化設計(DFT:design for testability)技術として、ビルトインセルフテストBIST:built-in self test)を挙げることができる。BISTでは、テストパターンを発生する回路、及びテスト結果とその期待値とを照合する回路が設けられる。メモリに対するBISTを「MBIST」、論理回路に対するBISTを「LBIST」という。

特許文献1には、集積回路デバイス上で、メモリ組み込み形自己試験論理組込み形自己試験を実行するための方法及び装置が記載されている。それによれば、LBISTエンジンとMBISTエンジンの両方を含み、デュアル・モードBIST制御装置から少なくとも一方を実行して、その結果を取得する。

特許文献2には、マイクロコードベースのMBISTのシステム初期化を提供するための技術が記載されている。ここで、組込み形メモリおよびBIST機構を含む集積回路には、自己診断用テスト命令を生成する手段が含まれる。

概要

半導体集積回路におけるJTAGインタフェースによって制御可能なBIST回路を使って、上記半導体集積回路がユーザシステムに搭載された状態でのBISTを容易に実現する。パワーオンセルフテスト回路(103)とパターン発生回路(104)とを設ける。パワーオンセルフテスト回路は、選択回路(21,22)と比較回路(23)とを含む。選択回路は、自己診断実行信号アサートされた状態では、テストアクセスポートに対応する外部端子群(111)に代えてパターン発生回路の出力を選択することにより、パターン発生回路で生成されたテストパターンをビルトインセルフテスト回路に供給する。比較回路は、テスト対象回路のテスト結果を期待値と比較する。このように自己診断実行信号がアサートされることによって、半導体集積回路がユーザシステムに搭載された状態でのBISTが実行される。

目的

特許文献2には、マイクロコード・ベースのMBISTのシステム初期化を提供する

効果

実績

技術文献被引用数
1件
牽制数
0件

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請求項1

テスト対象回路と、JTAGインタフェースに対応するテストテストアクセスポートと、上記テストアクセスポートからの信号に基づいてJTAGにおける制御機能を発揮するテストアクセスポートコントローラと、上記テストアクセスポートコントローラの制御下で上記テスト対象回路のテストを行うためのビルトインセルフテスト回路と、上記テストアクセスポートに対応する外部端子群と上記テストアクセスポートコントローラとの間に介在され、上記テスト対象回路のパワーオンセルフテストを行うパワーオンセルフテスト回路と、上記テスト対象回路の自己診断のためのテストパターンを発生可能なパターン発生回路と、を含み、上記パワーオンセルフテスト回路は、自己診断実行信号アサートされた状態では、上記テストアクセスポートに対応する外部端子群に代えて上記パターン発生回路の出力を選択することにより、上記パターン発生回路で生成されたテストパターンを上記ビルトインセルフテスト回路に供給するための選択回路と、上記ビルトインセルフテスト回路による上記テスト対象回路のテスト結果を、上記パターン発生回路によって生成された期待値と比較するための比較回路と、を含む半導体集積回路

請求項2

上記テストパターンは、上記テスト対象回路の構成及びテスト条件に依存しない固定部分と、上記テスト対象回路の構成及びテスト条件に依存する可変部分と、を含み、上記パターン発生回路は、シーケンス動作により上記テストパターンにおける上記固定部分を発生するための固定パターン発生回路と、上記テストパターンにおける上記可変部分を発生させるための情報を出力するビルトインセルフテスト情報回路と、上記ビルトインセルフテスト情報回路からの情報に基づくシーケンス動作により上記テストパターンにおける可変部分を発生するための可変パターン発生回路と、を含む請求項1記載の半導体集積回路。

請求項3

上記パターン発生回路は、上記固定パターン発生回路の出力と、上記可変パターン発生回路の出力とを合成して上記選択回路に供給するための論理回路を含む請求項2記載の半導体集積回路。

請求項4

上記半導体集積回路は、上記自己診断実行信号がアサートされることにより、上記比較回路のリセット状態解除されて、上記テスト対象回路のテスト結果と上記期待値との比較が可能とされる請求項3記載の半導体集積回路。

請求項5

上記固定パターン発生回路は、上記CPUに伝達される自己診断終了信号を、上記テストパターンの発生を終了した時点でアサートする請求項4記載の半導体集積回路。

請求項6

上記パターン発生回路で発生されるテストパターンは、上記テスト対象回路のテスト結果の期待値と、上記テスト結果とその期待値との比較動作を抑止するためのマスク値と、を含み、上記比較回路は、上記マスク値がネゲートされている状態で、上記テスト結果とその期待値との比較を行う請求項1記載の半導体集積回路。

請求項7

上記パターン発生回路は、テストパターンが格納されたパターンROMと、上記パターンROMからのテストパターンの読み出し用アドレスを生成するカウンタと、を含む請求項1記載の半導体集積回路。

請求項8

テスト対象回路と、JTAGインタフェースに対応するテストテストアクセスポートと、上記テストアクセスポートからの信号に基づいてJTAGにおける制御機能を発揮するテストアクセスポートコントローラと、上記テストアクセスポートコントローラの制御下で上記テスト対象回路のテストを行うためのビルトインセルフテスト回路と、上記テストアクセスポートに対応する外部端子群と上記テストアクセスポートコントローラとの間に介在され、上記テスト対象回路のパワーオンセルフテストを行うパワーオンセルフテスト回路と、上記テスト対象回路の自己診断のためのテストパターンを発生可能なパターン発生回路と、を含み、上記パワーオンセルフテスト回路は、自己診断実行信号がアサートされた状態では、上記テストアクセスポートに対応する外部端子群に代えて上記パターン発生回路の出力を選択することにより、上記パターン発生回路で生成されたテストパターンを上記ビルトインセルフテスト回路に供給するための選択回路と、上記ビルトインセルフテスト回路による上記テスト対象回路のテスト結果を、上記パターン発生回路によって生成された期待値と比較するための比較回路と、を含んで成る半導体集積回路を設計するに際して、ビルトインセルフテスト回路組込みソフトウェアによって提供されるBIST実装情報に基づいてビルトインセルフテスト情報回路を生成する第1処理と、上記ビルトインセルフテスト実装情報を用いてテストパターンを生成するための回路を、ビルトインセルフテスト用テストパターン生成ソフトウェア仕様に基づいて生成する第2処理と、上記第1処理及び上記第2処理で生成された回路をビルトインセルフテスト実装済み回路に組み込むための第3処理とを、演算部で実行する、半導体集積回路の設計方法

請求項9

上記第2処理は、上記ビルトインセルフテスト用テストパターン生成ソフトウェアの仕様に基づいて、上記固定パターン発生回路の仕様、及び上記可変パターン発生回路の仕様を抽出する第4処理と、上記第4処理で抽出された仕様に基づいて、上記固定パターン発生回路及び上記可変パターン発生回路を生成する第5処理と、を含み、上記第4処理は、上記ビルトインセルフテスト用テストパターン生成ソフトウェアの仕様から必要なアルゴリズムが抽出する第6処理と、上記第6処理で抽出されたアルゴリズムを固定パターン発生部分と可変パターン発生部分とに分割する第7処理と、上記固定パターン発生部分に、上記可変パターン発生部分を呼び出すための仕様を追加し、上記可変パターン発生部分に上記ビルトインセルフテスト情報回路からビルトインセルフテスト情報を読み出す仕様を追加する第8処理と、を含む請求項8記載の半導体集積回路の設計方法。

請求項10

上記ビルトインセルフテスト用テストパターン生成ソフトウェアは、上記演算部で実行されることによって、上記ビルトインセルフテスト実装情報を用いて、上記半導体集積回路の量産時のビルトインセルフテストを行うためのテストパターンを生成する請求項9記載の半導体集積回路の設計方法。

技術分野

0001

本発明は、半導体集積回路及びその設計方法に関し、特に上記半導体集積回路のユーザによって提供されるシステム(「ユーザシステム」という)上で自己診断自立的に実施する必要がある場合に好適に利用できるものである。

背景技術

0002

半導体集積回路の検査方式の一つであるバウンダリスキャンテスト標準方式として、IEEE1149.1(以下JTAG)を挙げることができる。JTAGに対応した半導体集積回路は、本来の機能を果たす回路のほかに、JTAGに対応した回路、及びJTAGインタフェーステストアクセスポート(「TAP」という)に対応する信号(TCK、TRST、TMS、TDI、TDO)の端子を有する。

0003

半導体集積回路のテスト容易化設計(DFT:design for testability)技術として、ビルトインセルフテストBIST:built-in self test)を挙げることができる。BISTでは、テストパターンを発生する回路、及びテスト結果とその期待値とを照合する回路が設けられる。メモリに対するBISTを「MBIST」、論理回路に対するBISTを「LBIST」という。

0004

特許文献1には、集積回路デバイス上で、メモリ組み込み形自己試験論理組込み形自己試験を実行するための方法及び装置が記載されている。それによれば、LBISTエンジンとMBISTエンジンの両方を含み、デュアル・モードBIST制御装置から少なくとも一方を実行して、その結果を取得する。

0005

特許文献2には、マイクロコードベースのMBISTのシステム初期化を提供するための技術が記載されている。ここで、組込み形メモリおよびBIST機構を含む集積回路には、自己診断用テスト命令を生成する手段が含まれる。

先行技術

0006

特開2003−208331号公報
特表2004−505395号公報

発明が解決しようとする課題

0007

JTAG対応の半導体集積回路の中に、BIST機能を組み込むことができ、その場合には、半導体集積回路内コントローラに対して、適切なシーケンスの信号を与えることで、BIST機能による機能テストが可能になる。例えば、半導体集積回路の量産時には、所定のテストパターンを半導体自動テスト装置(ATE)から半導体集積回路のTAPに供給することでBISTを行うことができる。そして、そのような半導体集積回路がユーザシステムに搭載された後には、上記半導体自動テスト装置からのテストパターンを使用できないから、ユーザシステム上で自己診断を実施するには、上記半導体集積回路内でテストパターンを形成する必要がある。また、半導体集積回路の量産時には、所定のテストパターンを半導体自動テスト装置からTAPに供給することでBISTを行い、また、ユーザシステムに搭載された後には、上記半導体集積回路内で形成したテストパターンを用いることでBISTを実行するには、インタフェースの切り換えが必要となる。

0008

尚、特許文献1,2には、半導体集積回路におけるJTAGインタフェースによって制御可能なBIST回路を使って、上記半導体集積回路がユーザシステムに搭載された状態でのBISTを容易に実現するための回路の構成や、そのような機能を備えた半導体集積回路の設計手順について具体的に記載されていない。

0009

その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

課題を解決するための手段

0010

課題を解決するための手段のうち代表的なものの概要を簡単に説明すれば下記の通りである。

0011

すなわち、テスト対象回路と、テストアクセスポートコントローラと、JTAGインタフェースに対応するテストテストアクセスポートと、ビルトインセルフテスト回路と、パワーオンセルフテスト回路と、パターン発生回路とを含んで半導体集積回路を形成する。このとき、上記パワーオンセルフテスト回路は、選択回路比較回路とを含んで構成する。選択回路は、自己診断実行信号アサートされた状態では、上記テストアクセスポートに対応する外部端子群に代えて上記パターン発生回路の出力を選択することにより、上記パターン発生回路で生成されたテストパターンを上記ビルトインセルフテスト回路に供給する。比較回路は、上記ビルトインセルフテスト回路による上記テスト対象回路のテスト結果を、上記パターン発生回路によって生成された期待値と比較する。

発明の効果

0012

課題を解決するための手段のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

0013

すなわち、半導体集積回路におけるJTAGインタフェースによって制御可能なBIST回路を使って、上記半導体集積回路がユーザシステムに搭載された状態でのBISTを容易に実現することができる。

図面の簡単な説明

0014

半導体集積回路の一例とされるマイクロコンピュータの構成例ブロック図である。
図1に示されるマイクロコンピュータにおけるPOST回路及びパターン発生回路の構成例ブロック図である。
量産用BISTテストパターンと、パターンROM内のデータとの関係説明図である。
図1に示されるマイクロコンピュータの設計に用いられるワークステーションの構成例ブロック図である。
ワークステーションで行われる設計処理フローチャートである。
図1に示されるマイクロコンピュータにおけるパターン発生回路の別の構成例を示すブロック図である。
固定パターン発生回路の出力と可変パターン発生回路の出力との関係説明図である。
ワークステーションで行われる設計処理のフローチャートである。

実施例

0015

1.実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

0016

〔1〕代表的な実施の形態に係る半導体集積回路(10)は、テスト対象回路(108,109)と、JTAGインタフェースに対応するテストアクセスポート(111)と、上記テストアクセスポートからの信号に基づいてJTAGにおける制御機能を発揮するテストアクセスポートコントローラ(105)とを含む。上記半導体集積回路は、上記テストアクセスポートコントローラの制御下で上記テスト対象回路のテストを行うためのビルトインセルフテスト回路(106,107)と、上記テストアクセスポートに対応する外部端子群と上記テストアクセスポートコントローラとの間に介在され、上記テスト対象回路のパワーオンセルフテストを行うパワーオンセルフテスト回路(103)とを含む。上記半導体集積回路は、上記テスト対象回路の自己診断のためのテストパターンを発生可能なパターン発生回路(104)を含む。このとき、上記パワーオンセルフテスト回路は、選択回路(21,22)と、比較回路(23)とを含んで構成する。選択回路は、自己診断実行信号がアサートされた状態では、上記テストアクセスポートに対応する外部端子群に代えて上記パターン発生回路の出力を選択することにより、上記パターン発生回路で生成されたテストパターンを上記ビルトインセルフテスト回路に供給する。比較回路は、上記ビルトインセルフテスト回路による上記テスト対象回路のテスト結果を、上記パターン発生回路によって生成された期待値と比較する。

0017

上記の構成によれば、上記選択回路は、自己診断実行信号がアサートされた状態では、上記テストアクセスポートに対応する外部端子群に代えて上記パターン発生回路の出力を選択することにより、上記パターン発生回路で生成されたテストパターンを上記ビルトインセルフテスト回路に供給する。そして比較回路は、上記ビルトインセルフテスト回路による上記テスト対象回路のテスト結果を、上記パターン発生回路によって生成された期待値と比較する。これにより、半導体集積回路におけるJTAGインタフェースによって制御可能なBIST回路を使って、上記半導体集積回路がユーザシステムに搭載された状態でのBISTを実現することができる。また、上記のように上記半導体集積回路がユーザシステムに搭載された状態でのBISTを実現するには、上記半導体集積回路がユーザシステムに搭載された状態で、自己診断実行信号をアサートすれば良く、半導体集積回路を初期化する必要はないので、容易である。

0018

〔2〕上記〔1〕において、テストパターンを形成するためのパターン発生回路を半導体集積回路内に設ける場合には、当該半導体集積回路本来の機能実現に支障を与えないようにするため、上記パターン発生回路のチップ占有面積を可能な限り小さくするのが望ましい。上記パターン発生回路のチップ占有面積を縮小するには、パターン発生回路を次のように構成すると良い。

0019

上記テストパターンは、上記テスト対象回路の構成及びテスト条件に依存しない固定部分と、上記テスト対象回路の構成及びテスト条件に依存する可変部分とを含む。このとき、上記パターン発生回路は、固定パターン発生回路(61)と、ビルトインセルフテスト情報回路(104)と、可変パターン発生回路(62)とを含んで構成する。固定パターン発生回路は、シーケンス動作により上記テストパターンにおける上記固定部分を発生する。ビルトインセルフテスト情報回路は、上記テストパターンにおける上記可変部分を発生させるための情報を出力する。可変パターン発生回路は、上記ビルトインセルフテスト情報回路からの情報に基づくシーケンス動作により上記テストパターンにおける可変部分を発生する。

0020

上記固定パターン発生回路は、テストパターンにおける固定部分を発生させるための固定シーケンサであるため、直接論理回路によって形成することができる。可変パターン発生回路は、BIST情報回路内のBIST情報に基づいてテストパターンを形成することにより、テストパターンにおける可変部分を生成する。テストパターンの大部分は、固定シーケンスによって得られるため、テストパターンにおける可変部分の割合は、固定部分に比べて少なくなる。BIST情報回路63内のBIST情報は、テストパターンにおける可変部分を生成するための情報とされるので、このBIST情報を保持するのに大きな記憶容量を必要としない。

0021

〔3〕上記〔2〕において、上記パターン発生回路には、上記固定パターン発生回路の出力と、上記可変パターン発生回路の出力とを合成して上記選択回路に供給するための論理回路(64)を設けることができる。この論理回路を設けることで、上記固定パターン発生回路の出力と、上記可変パターン発生回路の出力とを容易に合成することができる。上記論理回路には、オアゲートを適用することができる。

0022

〔4〕上記〔3〕において、上記自己診断実行信号がアサートされることにより、上記比較回路のリセット状態解除されて、上記テスト対象回路のテスト結果と上記期待値との比較が可能とされる。これにより、上記比較回路の動作開始タイミングの適正化を図ることができる。

0023

〔5〕上記〔4〕において、上記固定パターン発生回路は、上記CPUに伝達される自己診断終了信号を、上記テストパターンの発生を終了した時点でアサートするように構成することができる。これにより、上記CPUは、上記自己診断終了信号がアサートされたことにより、上記テストパターンの発生が終了したことを把握することができる。

0024

〔6〕上記〔5〕において、上記パターン発生回路で発生されるテストパターンは、上記テスト対象回路のテスト結果の期待値と、上記テスト結果とその期待値との比較動作を抑止するためのマスク値とを含む。このとき、上記比較回路は、上記マスク値がネゲートされている状態で、上記テスト結果とその期待値との比較を行うように構成することができる。このようにすることで、上記比較回路は、マスク値がアサートされた状態では、上記テスト結果とその期待値との比較を行わないから、無意味な比較動作を実行しないで済む。

0025

〔7〕上記〔1〕において、上記パターン発生回路は、テストパターンが格納されたパターンROM(25)と、上記パターンROMからのテストパターンの読み出し用アドレスを生成するカウンタ(24)とを含んで構成することができる。上記カウンタで読み出し用アドレスが生成される毎に、上記パターンROMからのテストパターンの読み出しが行われることから、テストパターンを容易に生成することができる。

0026

〔8〕代表的な実施の形態に係る、上記半導体集積回路の設計方法は、上記〔1〕の半導体集積回路を設計するに際して、第1処理(813)と、第2処理(809,811)と、第3処理(816)とを演算部(42)で実行する。上記第1処理は、ビルトインセルフテスト回路組込みソフトウェアによって提供されるBIST実装情報に基づいてビルトインセルフテスト情報回路を生成する。上記第2処理は、上記ビルトインセルフテスト実装情報を用いてテストパターンを生成するための回路を、ビルトインセルフテスト用テストパターン生成ソフトウェア仕様に基づいて生成する。上記第3処理は、上記第1処理及び上記第2処理で生成された回路をビルトインセルフテスト実装済み回路に組み込む。

0027

このような処理が行われることで、上記〔1〕の半導体集積回路を容易に設計することができる。

0028

〔9〕上記〔8〕において、上記第2処理には、上記ビルトインセルフテスト用テストパターン生成ソフトウェアの仕様に基づいて、上記固定パターン発生回路の仕様、及び上記可変パターン発生回路の仕様を抽出する第4処理(809)と、その仕様に基づいて、上記固定パターン発生回路及び上記可変パターン発生回路を生成する第5処理(811)とを含めることができる。このとき、上記第4処理は、次のように行うことができる。

0029

先ず、上記ビルトインセルフテスト用テストパターン生成ソフトウェアの仕様から必要なアルゴリズムを抽出する。次に、上記第6処理で抽出されたアルゴリズムを固定パターン発生部分と可変パターン発生部分とに分割し、上記固定パターン発生部分に、上記可変パターン発生部分を呼び出すための仕様を追加し、上記可変パターン発生部分に上記ビルトインセルフテスト情報回路からビルトインセルフテスト情報を読み出す仕様を追加する。

0030

このような処理が行われることで、上記固定パターン発生回路の仕様、及び上記可変パターン発生回路の仕様が抽出され、それに基づいて、上記固定パターン発生回路及び上記可変パターン発生回路を生成することができる。

0031

〔10〕上記〔9〕において、上記ビルトインセルフテスト用テストパターン生成ソフトウェアは、上記演算部で実行される。それにより、上記ビルトインセルフテスト実装情報を用いて、上記半導体集積回路の量産時のビルトインセルフテストを行うためのテストパターンが生成される。

0032

2.実施の形態の詳細
実施の形態について更に詳述する。

0033

《実施の形態1》
図1には、半導体集積回路の一例とされるマイクロコンピュータが示される。

0034

図1に示されるマイクロコンピュータ10は、中央処理装置(CPU)101、クロックパルス発生器(CPG)102、パワーオンセルフテスト(POST)回路103、パターン発生回路104、TAPコントローラ105、メモリBIST(MBIST)回路106、論理BIST(LBIST)回路107、リセット制御回路114を含む。またCPU101はRAM(Random Access Memory)108及び論理回路109から構成される。論理回路109はLBIST回路107を通じて論理回路109のテストを行うスキャンレジスタ110を備える。また、このマイクロコンピュータ10には、JTAGインタフェースのTAPに対応する外部端子群(JTAG I/O)111と、クロックパルス発生用の水晶振動子を接続するためのクロック端子112、および外部リセット端子113を備える。マイクロコンピュータ10の量産時のテストにおいて、外部端子群111、クロック端子112、外部リセット端子113に半導体自動テスト装置(ATE)が接続される。この半導体自動テスト装置からJTAGインタフェースのTAPに対応するTCK(Test Clock)信号、TRST(Test Reset)信号、TMS(Test Mode Select)信号、TDI(Test Data Input)信号をTAPコントローラ105に供給することができる。

0035

CPU101は、ユーザシステムに搭載された状態でプログラムを実行することにより所定の演算処理を行う。このとき、RAM108,及びロジック回路109は、CPU101の構成要素として演算処理などに利用される。クロックパルス発生器102は、このマイクロコンピュータ10で使用されるクロック信号CLKを生成する。生成されたクロック信号CLKは、POST回路103、パターン発生回路104、RAM108,論理回路109に供給される。パターン発生回路104は、RAM108及び論理回路109の自己診断のためのテストパターンを発生する。POST回路103は、TAPコントローラ105に入力される信号の切替えや、テスト結果とその期待値との比較を行う。TAPコントローラ105は、ステートマシーンであり、上記POST回路からの信号に基づいてJTAG機能を実現するための制御信号を発生する。

0036

MBIST回路106は、RAM108のアクセスポートを利用して、上記RAM108にテストパターンを書き込んだ後に、それを読み出すことにより、MBISTを実行する。また、LBIST回路107は、論理回路中のスキャンレジスタ110を利用して、論理回路109へのテストパターンの印加と出力結果の読み出しを実施することにより、LBISTを実行する。RAM108及び論理回路109から読み出されたテストパターンおよび出力結果は、上記テストパターンに対する応答値として、上記TAPコントローラ105を介して上記POST回路103に伝達される。

0037

リセット制御回路114は、外部リセット端子113とPOST回路103が生成する自己診断終了信号のいずれかがアサートされた際にCPU101のリセット入力をアサートする機能を有する。パワーオンセルフテスト終了時には、マイクロコンピュータ10の制御はCPU101に戻される。

0038

図2には、上記POST回路103及び上記パターン発生回路104の構成例が示される。

0039

上記POST回路103は、選択回路としてのマルチプレクサ21,22、及び出力比較回路23を含む。マルチプレクサ21は、TAP(外部端子群111)側のTCK信号と、パターン発生回路104から供給されたクロック信号CLKとを選択的にTAPコントローラ105に伝達する。マルチプレクサ22は、TAP(外部端子群111)側のTDI信号、TMS信号、TRST信号と、パターン発生回路104から供給されたテストパターンとを選択的にTAPコントローラ105に伝達する。また、パターン発生回路104から供給されたテストパターンの一部(/MASK,TDOexpect)は、出力比較回路23へ伝達される。出力比較回路23は、/MASK信号ハイレベルにネゲートされている場合に、TAPコントローラ105から伝達されたTDO信号をその期待値(TDOexpect)と比較する。この比較結果は、出力比較回路23内のラッチ回路に保持されるとともに、自己診断結果端子26を介してCPU101に伝達される。尚、/MASK信号がローレベルにアサートされている場合には、TAPコントローラ105から伝達されたTDO信号をその期待値(TDOexpect)との比較は行われない。出力比較回路23内のラッチ回路は、CPU101から自己診断実行端子27を介して供給される自己診断実行信号をリセット信号RSTとして取り込み、自己診断実行端子27が、例えばハイレベルにアサートされることで自己診断実行が指示された場合に、リセット状態が解除されるようになっている。

0040

上記パターン発生回路104は、カウンタ24と、パターンROM25とを含む。カウンタ24は、クロック信号CLKをカウントすることで、パターンROM25の読み出し用アドレス信号addrをインクリメントする。パターンROM25には、RAM108、論理回路109のテストに用いられるテストパターンが格納されている。このテストパターンは、カウンタ24で生成された読み出し用アドレス信号addrの更新に従って順次読み出される。パターンROM25の出力信号(テストパターン)qは、POST回路103に伝達される。カウンタ24は、CPU101から自己診断実行端子27を介して供給される自己診断実行信号をリセット信号RSTとして取り込み、自己診断実行端子27が、例えばハイレベルにアサートされることで自己診断実行が指示された場合に、リセット状態が解除されるようになっている。また、カウンタ24は、パターンROM25におけるテストパターンの最終アドレスまでカウントアップした場合に、パターンROM25の読み出し用アドレス信号addrの生成を終了し、自己診断終了信号(Carryout)をアサートする。この自己診断終了信号は、自己診断終了端子を介してCPU101に伝達される。

0041

図3には、量産用MBISTテストパターンと、パターンROM25内のデータとの関係が示される。

0042

量産用MBISTテストパターンでは、図3の(A)に示されるように、JTAGインタフェースのTAPに対応する信号が、ベクタ毎にTCK、TRST、TMS、TDI、TDOの順に定義される。例えば、〔1110X〕は、TCK=1、TRST=1、TMS=1、TDI=0、TDO=Xを意味する。「1」は、ハイレベル、「0」はローレベル、「X」は論理不定である。

0043

マイクロコンピュータ10の量産時のBISTに使用される半導体自動テスト装置(ATE)には、図3の(A)に示されるようなテストパターンが設定される。そして、マイクロコンピュータ10の量産時のBISTにおいて、TCK信号、TRST信号、TMS信号、TDI信号が、半導体自動テスト装置(ATE)からTAPに供給され、POST回路103を介してTAPコントローラ105に伝達され、MBIST回路106およびLBIST回路107により、RAM108のMBISTと論理回路109のLBISTが行われる。このMBISTやLBISTにより得られたTDO信号は、POST回路103を介して半導体自動テスト装置(ATE)に伝達され、その期待値と比較される。

0044

このようにマイクロコンピュータ10の量産時のBISTでは、半導体自動テスト装置(ATE)から出力されるTCK信号が用いられるが、マイクロコンピュータ10がユーザシステムに搭載された後のBISTにおいては、半導体自動テスト装置(ATE)は使用できないため、クロックパルス発生器102で生成されたクロック信号CLKが使用される。また、MBISTにより得られたTDO信号とその期待値との比較は、出力比較回路23で行われる。このため、マイクロコンピュータ10の量産時のBISTに使用されるテストパターンをそのまま用いることはできない。そこで、パターンROM25内のデータは、図3の(A)に示されるテストパターンが、図3の(B)に示されるように変換されたものとされる。図3の(B)に示されるデータにおいて、「TCK」に相当するものは省略されている。また、図3の(A)に示されるテストパターンにおける「TDO」に基づいて、図3の(B)における「TDOexpect」と、「/Mask」が形成される。例えば「TDO」が「0」の場合には、「TDOexpect」は「0」とされ、「/Mask」は「1」とされる。「TDO」が「1」の場合には、「TDOexpect」、「/Mask」は共に「1」とされる。「TDO」が「X」の場合には、「TDOexpect」、「/Mask」は、共に「0」とされる。出力比較回路23において、「/Mask」が「0」の場合には、そのときの「TDOexpect」の論理値マスクされ、その結果、「TDO」と「TDOexpect」との比較は行われない。これにより、無意味な比較動作を行わずに済む。また、出力比較回路23において、「/Mask」が「1」の場合には、そのときの「TDOexpect」の論理値はマスクされず、「TDO」と「TDOexpect」との比較が行われる。

0045

上記構成の作用を説明する。

0046

マイクロコンピュータ10の量産時のBISTにおいては、マイクロコンピュータ10の半導体自動テスト装置(ATE)が、半導体集積回路群109に接続され、半導体自動テスト装置からTCK信号、TRST信号、TMS信号、TDI信号がTAPに供給される。そして、MBIST回路1061及びLBIST回路107により、RAM108のメモリテスト(MBIST)及び論理回路109の論理回路テスト(LBIST)が行われる。このMBIST及びLBISTにより得られたTDO信号が、POST回路103を介して半導体自動テスト装置に伝達され、その期待値と比較されることによって、RAM108,論理回路109が正常に動作するか否かの判別が行われる。

0047

上記マイクロコンピュータ10が出荷され、ユーザシステムに搭載された後は、ユーザシステムに電源投入される毎に、RAM108,論理回路109のパワーオンセルフテストが行われる。すなわち、ユーザシステムに電源が投入される毎にCPU101により所定のパワーオンリセット処理が行われ、このパワーオンリセット処理により、自己診断実行端子27を介して供給される自己診断実行信号(RST)がハイレベルにアサートされた場合、出力比較回路23及びカウンタ24のリセット状態が解除される。そして、クロックパルス発生器102からのクロック信号CLKがマルチプレクサ21によって選択されてTAPコントローラ105に伝達され、パターンROM25からのテストパターンのうち、TDI信号、TMS信号、TRST信号がマルチプレクサ22によって選択されてTAPコントローラ105に伝達される。パターンROM25からのテストパターンのうち、/Mask信号及びTDOexpect信号は、出力比較回路23に伝達される。MBIST回路106およびLBIST回路107は、TAPコントローラ105の制御下でRAM108のMBIST及び論理回路109のLBISTを実行する。このMBISTとLBISTの結果、すなわち、TDO信号は、TAPコントローラ105を介して出力比較回路23に伝達される。出力比較回路23では、/Mask信号がハイレベルにネゲートされている場合に、上記TDO信号をその期待値(TDOexpect)と比較する。この比較結果は、出力比較回路23内のラッチ回路で保持されるとともに、自己診断結果端子26を介してCPU101に伝達される。CPU101は、MBISTまたはLBISTによる自己診断結果が正常であれば、処理を継続するが、MBISTまたはLBISTによる自己診断結果が異常であれば、その後の処理を中止することができる。

0048

次に、上記のような自己診断機能を有するマイクロコンピュータ10の設計手順について説明する。

0049

図4には、マイクロコンピュータ10の設計に用いられるワークステーションが示される。

0050

図4に示されるワークステーション40は、特に制限されないが、ディスプレイ41、ワークステーション本体42、記憶装置43、及び入力装置44を含んで成る。ワークステーション本体42は、所定のプログラムを実行するためのCPU(中央処理装置)を備えており、このワークステーション本体42が、演算部の一例とされる。記憶装置43は、例えばハードディスク装置であり、ワークステーション本体42で実行されるプログラム(ソフトウェア)や、半導体集積回路10の設計に使用される各種情報が格納されている。ワークステーション本体42で実行されるプログラムには、マイクロコンピュータ10の設計のためのEDA(Electronic Design Automation)ツールが含まれる。入力装置44は、例えばキーボードマウスであり、半導体集積回路の設計者の操作により、ワークステーション本体42に対して各種情報を入力することができる。ディスプレイ41は、ワークステーション本体42から供給された表示用データを可視化する。

0051

図5には、上記ワークステーション40で行われる設計処理の流れが示される。

0052

マイクロコンピュータ10の製品仕様(501)が決定されると、それに応じた回路設計(502)が行われ、ネットリスト(503)が作成される。このネットリストには、ハードウェア記述言語である「VerilogHDL」が用いられる。

0053

ネットリスト(503)が作成されると、このネットリストへのMBIST回路106やLBIST回路107の組み込みが行われる(504)。このBIST回路の組み込みにより、BIST組み込み済みネットリスト(511)が得られる。

0054

また、上記BIST回路の組み込み後に、MBIST回路106やLBIST回路107の実装情報(503)に基づいて、テストパターンの生成が行われる(506)。このテストパターンの生成によって、マイクロコンピュータ10の量産時のBISTに用いられる量産用テストパターン(507)が得られる。この量産用テストパターン(507)は、マイクロコンピュータ10の量産時のBISTに用いられる半導体自動テスト装置に転送される。また、量産用テストパターン(507)は、パターンROM変換が行われ(508)、図3の(B)に示されるようなパターンROMデータ(509)が得られる。

0055

次に、BIST組み込み済みネットリスト(511)に、POST回路103の設計データ(510)及びパターンROM25の設計データ(509)が組み込まれることにより、マイクロコンピュータ10の設計データ(513)が得られる。

0056

実施の形態1によれば、以下の効果を奏する。

0057

(1)マイクロコンピュータ10の量産時のBISTにおいては、マイクロコンピュータ10の半導体自動テスト装置が、半導体集積回路群109に接続され、半導体自動テスト装置からTCK信号、TRST信号、TMS信号、TDI信号がTAPに供給され、MBIST回路106、LBIST回路107により、RAM108のMBISTや、論理回路109のLBISTが行われる。このMBISTやLBISTにより得られたTDO信号が、POST回路103を介して半導体自動テスト装置に伝達され、その期待値と比較されることによって、RAM108,論理回路109が正常に動作するか否かの判別が行われる。また、マイクロコンピュータ10が出荷され、ユーザシステムに搭載された後は、ユーザシステムに電源が投入される毎にCPU101により所定のパワーオンリセット処理が行われる。このパワーオンリセット処理により、自己診断実行端子27を介して供給される自己診断実行信号(RST)がハイレベルにアサートされた場合、出力比較回路23及びカウンタ24のリセット状態が解除される。/Mask信号がハイレベルにネゲートされている場合に、上記TDO信号をその期待値(TDOexpect)とが比較され、この比較結果が、出力比較回路23内のラッチ回路で保持されるとともに、自己診断結果端子26を介してCPU101に伝達されるようになっている。このため、パワーオンリセット処理毎に、RAM108のMBISTや論理回路109のLBISTが行われ、その結果を、CPU101のその後の処理に反映させることができる。

0058

(2)実施の形態1におけるパターン発生回路104は、パターンROM25とカウンタ24とを含み、カウンタ24で生成された読み出し用アドレス信号addrの更新に従ってパターンROM25内のテストパターンが順次読み出されるようになっているので、MBISTやLBIST用のテストパターンを連続的に発生させることができる。また、パターンROM25内のデータは、図3の(A)に示されるテストパターンが、図3の(B)に示されるように、マイクロコンピュータ10の自己診断に適合するように変換されたものとされるので、パターンROM25内のデータを用いることによって、良好な自己診断を行うことができる。

0059

《実施の形態2》
図6には、パターン発生回路104の別の構成例が示される。図6に示されるパターン発生回路104が、図2に示されるのと大きく相違するのは、テストパターンをシーケンサによって発生させている点である。

0060

図6に示されるパターン発生回路104は、固定パターン発生回路61、可変パターン発生回路62、BIST情報回路63、及びオアゲート64を含む。固定パターン発生回路61及び可変パターン発生回路62は、予め定められた順序又は手続きに従ってテストパターンを発生するシーケンサとされる。

0061

RAM108,論理回路109のテストに用いられるテストパターンには、RAM108,論理回路109の回路構成やテスト条件に依存しない部分(「固定部分」という)と、RAM108,論理回路109の回路構成やテスト条件に依存して変化する部分(「可変部分」という)とが含まれる。

0062

固定パターン発生回路61は、クロック信号CLKに同期してテストパターンにおける固定部分を発生させるための固定シーケンサとされ、パターン発生回路104内に実装される。この固定パターン発生回路61は、CPU101から自己診断実行端子27を介して供給される自己診断実行信号が、例えばハイレベルにアサートされることで自己診断実行が指示された場合に、シーケンサの起動により固定パターンの発生を開始する。そして、固定パターン発生回路61は、所定のテストパターンを全て出力した時点で、自己診断終了端子28を介して自己診断終了信号をアサートする。

0063

可変パターン発生回路62は、クロック信号CLKに同期して、BIST情報回路63内のBIST情報に基づいてテストパターンを形成することにより、テストパターンにおける可変部分を生成する。BIST情報回路63内のBIST情報は、テストパターンにおける可変部分を生成するための情報とされる。BIST情報には、RAM108,論理回路109におけるメモリセル個数や、メモリの種別アドレスサイズワードサイズなどが含まれる。

0064

固定パターン発生回路61の出力、及び可変パターン発生回路62の出力は、オアゲート64を介することにより、パターン発生回路104の出力としてPOST回路103に伝達される。ここで、固定パターン発生回路61の出力と、可変パターン発生回路62の出力との合成は、以下のように行われる。

0065

図7には、固定パターン発生回路61の出力と可変パターン発生回路62の出力との関係が示される。

0066

固定パターン発生回路61と可変パターン発生回路62とのシーケンス動作は、クロック信号CLKに同期される。本例では、固定パターン発生回路61におけるシーケンス動作のステップ(Step)を、n〜n+14の15ステップとする。701は、固定パターン発生回路61で生成されるテストパターンを示し、702は、可変パターン発生回路62で生成されるテストパターンを示す。図7に示される例では、ステップn+3〜n+12では、固定パターン発生回路61で生成されるテストパターン701と、可変パターン発生回路62で生成されるテストパターン702と合成される。つまり、ステップn+3〜n+12では、固定パターン発生回路61で生成されるテストパターン701におけるTDI信号、TDOexpect信号、/Mask信号が省略されており、その省略部分を補うために、可変パターン発生回路62で生成されるTDI信号、TDOexpect信号、/Mask信号が、オアゲート64を介してPOST回路103に伝達される。

0067

具体的には、以下のようにテストパターンの合成が行われる。

0068

自己診断実行端子27を介して自己診断実行がハイレベルにアサートされたことにより、固定パターン発生回路61により固定パターンの発生が開始される。この時点で、可変パターン発生回路62は未だ動作されない。ステップn+3〜n+12においては、ステップ毎に、固定パターン発生回路61から可変パターン発生回路62に対して動作開始が指示される。それにより、可変パターン発生回路62は、BIST情報回路63内のBIST情報に基づいてステップ毎に、TDI信号、TDOexpect信号、/Mask信号を生成し、それを出力することにより、テストパターン701における不足分を補う。ステップn+13,n+14では、固定パターン発生回路62から可変パターン発生回路62に対して動作開始が指示されないため、可変パターン発生回路62によるテストパターンの発生は行われない。

0069

上記構成の作用効果を説明する。

0070

(1)実施の形態1の場合と同様に、ユーザシステムに電源が投入される毎にCPU101により所定のパワーオンリセット処理が行われ、このパワーオンリセット処理により、自己診断実行端子27を介して供給される自己診断実行信号(RST)がハイレベルにアサートされた場合、出力比較回路23のリセット状態が解除される。そして、クロックパルス発生器102からのクロック信号CLKがマルチプレクサ21によって選択されてTAPコントローラ105に伝達され、固定パターン発生回路61又は可変パターン発生回路62からのテストパターンのうち、TDI信号、TMS信号、TRST信号がマルチプレクサ22によって選択されてTAPコントローラ105に伝達される。固定パターン発生回路61又は可変パターン発生回路62からのテストパターンのうち、/Mask信号及びTDOexpect信号は、出力比較回路23に伝達される。MBIST回路106及びLBIST回路107は、TAPコントローラ105の制御下で、それぞれRAM108のMBIST、及び論理回路109のLBISTを実行する。このMBIST,LBISTの結果、すなわち、TDO信号は、TAPコントローラ105を介して出力比較回路23に伝達される。出力比較回路23では、/Mask信号がハイレベルにネゲートされている場合に、上記TDO信号をその期待値(TDOexpect)と比較する。この比較結果は、出力比較回路23内のラッチ回路で保持されるとともに、自己診断結果端子26を介してCPU101に伝達される。CPU101は、MBISTまたはLBISTによる自己診断結果が正常であれば、処理を継続するが、MBISTまたはLBISTによる自己診断結果が異常であれば、その後の処理を中止することができる。

0071

(2)パターン発生回路104は、固定パターン発生回路61と可変パターン発生回路62とを含み、この固定パターン発生回路61と可変パターン発生回路62とは、シーケンサによってテストパターンを発生するため、パターン発生回路のチップ占有面積を縮小することができる。

0072

固定パターン発生回路61は、テストパターンにおける固定部分を発生させるための固定シーケンサであるため、直接論理回路によって形成することができる。

0073

可変パターン発生回路62は、BIST情報回路63内のBIST情報に基づいてテストパターンを形成することにより、テストパターンにおける可変部分を生成するものである。テストパターンの大部分は、固定シーケンスによって得られるため、テストパターンにおける可変部分の割合は、固定部分に比べて少なくなる。BIST情報回路63内のBIST情報は、テストパターンにおける可変部分を生成するための情報とされるので、このBIST情報を保持するのに大きな記憶容量を必要としない。

0074

例えば、図2に示される構成を採用した場合の回路規模と、図6に示される構成を採用した場合の回路規模とを試算したところ、以下の結果を得た。

0075

図2に示される構成を採用した場合の試算条件は、テストパターン=2487000bit(497000step)、パターンROM25における1bit当たりのトランジスタ数=1.005とされる。この条件で回路規模を試算すると、トランジスタ数は、2500000個となる。

0076

これに対して、図6に示される構成を採用した場合、2487000bit分のテストパターンを発生するための回路規模は、およそ10500Gateであり、1Gate当たりのトランジスタ数を「6」とした場合の全トランジスタ数は、65000個となり、図2に示される構成を採用した場合に比べて、大幅に少ない。このことから、図2に示される構成を採用した場合に比べて、図6に示される構成を採用した場合のほうがパターン発生回路104のチップ占有面積を縮小することができる。

0077

(3)固定パターン発生回路61は、テスト対象回路であるRAM108,論理回路109の構成及びテスト条件に依存しない固定部分であるため、テスト対象回路が変わっても、この固定パターン発生回路61は変更を要しない。このため、テスト対象回路が変わった場合には、BIST情報回路63の内容を変更すれば良いので、テスト対象回路が変わった場合の自己診断機能の組み込み工数は、図2に示される構成を採用する場合に比べて、大幅に低減される。

0078

次に、上記のような自己診断機能を有するマイクロコンピュータ10の設計手順について説明する。

0079

図8には、図6に示される構成を有するマイクロコンピュータ10の設計処理の流れが示される。この設計処理には、図4に示されるワークステーション40が用いられる。

0080

図5に示されるのと同様に、マイクロコンピュータ10の製品仕様(801)が決定されると、それに応じた回路設計(802)が行われ、ネットリスト(803)が作成される。このネットリストには、ハードウェア記述言語である「VerilogHDL」が用いられる。ネットリスト(803)が作成されると、このネットリストへのMBIST回路106及びLBIST回路107の組み込みが行われる(804)。このMBIST回路106及びLBIST回路107の組み込みにより、BIST組み込み済みネットリスト(815)が得られる。

0081

また、図5に示されるのと同様に、上記MBIST回路106及びMBIST回路の組み込み後に、MBIST回路106及びLBIST回路107の実装情報(805)に基づいて、テストパターンの生成が行われる(806)。このテストパターンの生成によって、マイクロコンピュータ10の量産時のBISTに用いられる量産用テストパターン(507)が得られる。この量産用テストパターン(507)は、マイクロコンピュータ10の量産時のBISTに用いられる半導体自動テスト装置に転送される。

0082

固定パターン発生回路61の仕様や可変パターン発生回路62の仕様は、テストパターンの生成(806)で使用されたソフトウェアから提供される。すなわち、上記BIST用テストパターン生成(806)に用いられたソフトウェアの仕様(808)から、固定パターン発生回路61の仕様の抽出、及び可変パターン発生回路62の仕様の抽出が行われる(809)。

0083

ここで、固定パターン発生回路61の仕様の抽出、及び可変パターン発生回路62の仕様の抽出(809)においては、先ず、BIST用テストパターン生成ソフトウェアの仕様から必要なアルゴリズムが抽出され、抽出されたアルゴリズムが固定パターン発生部分と可変パターン発生部分とに分割される。固定パターン発生部分が固定パターン発生回路61に対応し、可変パターン発生部分が可変パターン発生回路62に対応する。そして、固定パターン発生部分に、可変パターン発生部分を呼び出すための仕様が追加され、可変パターン発生部分にBIST情報回路からBIST情報を読み出す仕様が追加される。このようにして、固定パターン発生回路61の仕様及び可変パターン発生回路62の仕様(810)が得られる。

0084

JTAGインタフェースを利用して制御されるBISTシステムのパターンは、以下の二種類の部分パターンが複数連なった構造をしている。

0085

第1の部分パターンは、TAPコントローラの状態を特定の順番遷移させる部分(テスト実行部など)である。第2の部分パターンは、TAPコントローラに付属テストデータレジスタ(TDR)にスキャン動作、すなわち値の設定と観測を行う部分(テスト条件設定部分、テスト結果読み出し部分など)である。

0086

部分パターンの出現順序や、TAPコントローラの状態を特定の順番で遷移させる部分パターン等は、基本的にBISTシステムに固有であり、製品間の差異が無いので、BISTシステムのパターン生成系の仕様等から生成可能となるので、固定パターン発生回路に実装する。

0087

各TDRのビット幅書き込み値、あるいは読み出し値は、製品毎に異なるが、BISTのパターン生成系の仕様等から、BISTの実装情報をこれらの値に変換する手続きを特定可能なので、この手続きは、可変パターン発生回路として実装する。BISTの実装情報は、可変パターン発生回路62から参照可能にBIST情報回路63に格納される。

0088

そして、固定パターン発生回路61の仕様に基づいて固定パターン発生回路61の生成が行われ、可変パターン発生回路62の仕様に基づいて可変パターン発生回路62の生成が行われる(811)。このようにして、固定パターン発生回路61の設計データ及び可変パターン発生回路62の設計データ(812)が得られる。

0089

尚、BISTやテスト内容が大きく変化しなければ、固定パターン発生回路61や可変パターン発生回路62の構成は変化しないので、かかる場合には、固定パターン発生回路61の仕様及び可変パターン発生回路62の仕様(810)を複数の製品間で共有可能となる。

0090

また、BIST情報を出力するBIST情報回路63の情報は、BIST組み込み(804)に使用されたソフトウェアから提供される。すなわち、BIST組み込み(804)によって得られたBIST実装情報(805)に基づいてBIST情報回路63の生成が行われる(813)。

0091

このBIST情報回路63の生成においては、先ず、BIST実装情報のうち必要なものが選択され、選択されたBIST実装情報それぞれに、互いに独立した整数割り当てられる。そして、上記整数に対応付けられたBIST実装情報を出力する回路が生成される。

0092

次に、BIST情報回路63の設計データ(814)と、固定パターン発生回路61の設計データ及び可変パターン発生回路62の設計データが、BIST組み込み済みネットリスト(815)に組み込まれることによって(816)、図6に示される構成を有するマイクロコンピュータ10の設計データ(817)が得られる。

0093

固定パターン発生回路61の仕様の抽出、及び可変パターン発生回路62の仕様の抽出(809)や、固定パターン発生回路61の生成及び可変パターン発生回路62の生成(811)は、一つのBISTシステムにおいて1回だけ実施される。そしてBISTシステムが同じであれば、複数の製品間で、固定パターン発生回路61の設計データ及び可変パターン発生回路62の設計データ(812)を共有することができるので、設計工数を低減する上で有効となる。BISTシステムが異なる場合でも、固定パターン発生回路61の設計データに変更を要しない場合には、当該設計データをそのまま使うことができるので、設計工数の低減を図る上で有利とされる。

0094

以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

0095

10マイクロコンピュータ
21,22マルチプレクサ
23出力比較回路
24カウンタ
25パターンROM
26自己診断結果端子
27自己診断実行端子
28 自己診断終了端子
41ディスプレイ
42ワークステーション本体
43記憶装置
44入力装置
61固定パターン発生回路
62可変パターン発生回路
63BIST情報回路
101 CPU
102クロックパルス発生器
103POST回路
104パターン発生回路
105TAPコントローラ
106 MBIST回路
107 LBIST回路
108 RAM
109論理回路
110スキャンレジスタ
111外部端子群
112クロック端子
113外部リセット端子
114 リセット制御回路

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